JP2006324298A - Semiconductor integrated circuit device manufacturing apparatus and semiconductor integrated circuit device manufacturing method - Google Patents
Semiconductor integrated circuit device manufacturing apparatus and semiconductor integrated circuit device manufacturing method Download PDFInfo
- Publication number
- JP2006324298A JP2006324298A JP2005143714A JP2005143714A JP2006324298A JP 2006324298 A JP2006324298 A JP 2006324298A JP 2005143714 A JP2005143714 A JP 2005143714A JP 2005143714 A JP2005143714 A JP 2005143714A JP 2006324298 A JP2006324298 A JP 2006324298A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- integrated circuit
- spacer
- circuit device
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H10W72/07251—
-
- H10W72/20—
Landscapes
- Wire Bonding (AREA)
Abstract
【課題】高い信頼性を有する半導体集積回路装置を実現することが可能な半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法を提供する。
【解決手段】外部接続端子2を有する第1の半導体装置1A及び第2の半導体装置1Bが、外部接続端子2にマウントされた半田ボール3を介して積層されてなる半導体集積回路装置の製造装置であって、下端が冶具4の主面上に取り付けられた可動式ピン5と、冶具4上に設けられ、可動式ピン5を内部に貫通させて固定するスペーサー6、7,8とスペーサーを固定する止具9とを備え、可動式ピン5は、半導体基板1bのサイズに応じて、下端が冶具4の主面に対して平行方向に動作可能であると共に、下端を中心とする円周方向に動作可能であり、且つ第1乃至第5のスペーサー(6a、7a、8、7b、及び6b)は、半導体基板1bのサイズに応じた形状を有している。
【選択図】図1A semiconductor integrated circuit device manufacturing apparatus and a semiconductor integrated circuit device manufacturing method capable of realizing a semiconductor integrated circuit device having high reliability are provided.
A semiconductor integrated circuit device manufacturing apparatus in which a first semiconductor device and a second semiconductor device having an external connection terminal are stacked via solder balls mounted on the external connection terminal. The lower end of the movable pin 5 is mounted on the main surface of the jig 4, and the spacers 6, 7, 8 and the spacers provided on the jig 4 and passing through the movable pin 5 to be fixed therein. The movable pin 5 includes a stopper 9 for fixing, and the lower end of the movable pin 5 can operate in a direction parallel to the main surface of the jig 4 according to the size of the semiconductor substrate 1b. The first to fifth spacers (6a, 7a, 8, 7b, and 6b) that are operable in the direction have a shape corresponding to the size of the semiconductor substrate 1b.
[Selection] Figure 1
Description
本発明は、半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法に関するものである。 The present invention relates to a semiconductor integrated circuit device manufacturing apparatus and a semiconductor integrated circuit device manufacturing method.
近年、携帯情報機器等の小型化及び軽量化に伴って、半導体装置の高密度化、小型化、及び薄型化が要求されている。 In recent years, with the miniaturization and weight reduction of portable information devices and the like, there has been a demand for higher density, smaller size, and thinner semiconductor devices.
これらの要求に応えるためには、出来るだけ多くのICチップが複数段に実装された半導体集積回路装置を実現しなければならない。 In order to meet these requirements, it is necessary to realize a semiconductor integrated circuit device in which as many IC chips as possible are mounted in a plurality of stages.
このため、近年では、複数のICチップを積層するための3次元実装技術が提案されており、各社において開発されている。 For this reason, in recent years, a three-dimensional mounting technique for stacking a plurality of IC chips has been proposed and developed by each company.
また、近年、音声又は画像をデジタル信号としてフラッシュメモリに記録する技術が普及しており、フラッシュメモリの大容量化に伴って、フラッシュメモリの高密度化、小型化、及び薄型化が要求されている。 In recent years, technology for recording audio or images as digital signals in flash memory has become widespread, and with increasing capacity of flash memory, higher density, smaller size, and thinner flash memory are required. Yes.
これらの要求に応えるためには、規格化されたサイズの筺体内に、出来るだけ多くのフラッシュメモリ素子を実装しなければならない。 In order to meet these demands, as many flash memory devices as possible must be mounted in a standard-sized housing.
このため、近年では、フラッシュメモリ素子が形成されたICチップが多段に実装された半導体集積回路装置が提案されている(例えば、特許文献1参照)。 For this reason, in recent years, a semiconductor integrated circuit device in which IC chips on which flash memory elements are formed is mounted in multiple stages has been proposed (for example, see Patent Document 1).
以下に、ICチップが2段に実装された半導体集積回路装置を例に挙げて、従来技術に係る半導体集積回路装置の製造方法について、図13(a) 及び(b) を参照しながら説明する。 Hereinafter, a semiconductor integrated circuit device manufacturing method according to the prior art will be described with reference to FIGS. 13A and 13B, taking as an example a semiconductor integrated circuit device in which IC chips are mounted in two stages. .
図13(a) 及び(b) は、従来技術に係る半導体集積回路装置の製造方法を示す要部工程断面図である。 13 (a) and 13 (b) are cross-sectional views showing main steps of a method for manufacturing a semiconductor integrated circuit device according to the prior art.
まず、ベースメタル板(図示せず)の上に、表面に外部接続端子32を有する半導体基板31bを形成する。
First, a
続いて、半導体基板31b及び外部接続端子32における所望の領域を選択的にエッチングすることにより、ベースメタル板が露出された開口部(図示せず)を形成する。
Subsequently, by selectively etching desired regions in the
続いて、ベースメタル板における半導体基板31bが形成されている面の側と相対している面の側からエッチングを行う。これにより、ベースメタル板における半導体基板31bの周縁部に存在している部分以外の部分を完全に除去する。このようにして、半導体基板31bにおける周縁部の上に、ベースメタル板よりなる枠状のスペーサー33を形成する。
Subsequently, etching is performed from the side of the base metal plate facing the side where the
このとき、ベースメタル板における開口部の部分が完全に除去されるので、半導体基板31bにおける外部接続端子32が存在している領域に、貫通孔34を形成することができる。
At this time, since the portion of the opening in the base metal plate is completely removed, the
続いて、フリップチップ実装により、半導体基板31bの上に、ICチップ31aを実装する。これにより、外部接続端子32を有する半導体基板31bの上にICチップ31aが実装されてなる半導体装置31Aを形成する。
Subsequently, the
このようにして、図13(a) に示すように、半導体基板31bにおける外部接続端子32が存在している領域に貫通孔34が形成されると共に、半導体基板31bにおける周縁部の上にスペーサー33が形成された半導体装置31Aを形成することができる。
In this way, as shown in FIG. 13 (a), the
続いて、半導体基板31bの貫通孔34に、半田ペースト35を充填する。
Subsequently, a
次に、半導体装置31Aを複数段に積層する。 Next, the semiconductor devices 31A are stacked in a plurality of stages.
このとき、半導体装置31Aの各々は、所定の冶具(図示せず)を用いて、位置決めをしながら複数段に配置される。このため、半導体基板31bの貫通孔34の各々は、積層された半導体装置31Aの各々の間を貫通するようにして配置される。
At this time, each of the semiconductor devices 31A is arranged in a plurality of stages while being positioned using a predetermined jig (not shown). Therefore, each of the through
また、このとき、半導体装置31Aの各々は、半導体基板31bの上に形成されたスペーサー33を用いて、積層間隔を固定しながら複数段に配置される。このため、半導体基板31Aの各々は、積層間隔が一定になるようにして配置される。
At this time, each of the semiconductor devices 31A is arranged in a plurality of stages while fixing the stacking interval by using the
続いて、図13(b) に示すように、半田ペースト35が充填された半導体基板31bの貫通孔34の各々に、1本の金属ピン36を貫通させた後、金属ピン36における一方の端部の上に、半田ボール37をマウントする。
Subsequently, as shown in FIG. 13B, after one
次に、半田リフロー処理を行う。 Next, a solder reflow process is performed.
これにより、半田ペースト35を介して外部接続端子32と金属ピン36とを電気的に接続すると共に、半田ペースト35を介して金属ピン36と半田ボール37とを電気的に接続する。
Accordingly, the
このようにして、従来技術に係る半導体集積回路装置の製造方法では、半導体装置31Aの各々が互いに電気的に接合された、3次元実装構造を有する半導体集積回路装置31を製造することができる。
しかしながら、従来技術に係る半導体集積回路装置の製造方法では、半田リフロー処理の際に、熱膨張によって半導体基板31bが変形するため、積層された半導体装置31Aの各々の間に層間接続不良が発生するので、半導体集積回路装置31の信頼性が低下する。
However, in the method of manufacturing a semiconductor integrated circuit device according to the related art, the
更には、従来技術に係る半導体集積回路装置の製造方法では、半導体基板31bの上に形成されたスペーサー33によって、半導体基板31bの表面積が減少するため、半導体基板31bにおける放熱特性の悪化が引き起こされるので、半導体集積回路装置31の信頼性がより一層低下する。
Furthermore, in the method of manufacturing a semiconductor integrated circuit device according to the prior art, the surface area of the
前記に鑑み、本発明の目的は、高い信頼性を有する半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法を提供することである。 In view of the above, an object of the present invention is to provide a semiconductor integrated circuit device manufacturing apparatus and a semiconductor integrated circuit device manufacturing method having high reliability.
前記の課題を解決するために、本発明に係る第1の半導体集積回路装置の製造装置は、外部接続端子を有する半導体基板上にICチップが実装されてなる第1の半導体装置及び第2の半導体装置が、外部接続端子にマウントされた半田ボールを介して積層されてなる半導体集積回路装置の製造装置であって、下端が冶具の主面上に取り付けられた可動式ピンと、冶具上に設けられ、可動式ピンを内部に貫通させて固定する第1のスペーサーと、第1のスペーサー上に設けられ、第1の半導体装置を所定の位置に固定し、且つ可動式ピンを内部に貫通させて固定する第2のスペーサーと、第2のスペーサー上に設けられ、第1の半導体装置と第2の半導体装置との間隔を一定に固定し、且つ可動式ピンを内部に貫通させて固定する第3のスペーサーと、第3のスペーサー上に設けられ、第2の半導体装置を所定の位置に固定し、且つ可動式ピンを内部に貫通させて固定する第4のスペーサーと、第4のスペーサー上に設けられ、可動式ピンを内部に貫通させて固定する第5のスペーサーと、第5のスペーサー上に設けられ、第1乃至第5のスペーサーを固定する止具とを備え、可動式ピンは、半導体基板のサイズに応じて、下端が冶具の主面に対して平行方向に動作可能であると共に、下端を中心とする円周方向に動作可能であり、且つ第1乃至第5のスペーサーは、半導体基板のサイズに応じた形状を有していることを特徴とする。 In order to solve the above-described problems, a first semiconductor integrated circuit device manufacturing apparatus according to the present invention includes a first semiconductor device in which an IC chip is mounted on a semiconductor substrate having external connection terminals, and a second semiconductor device. A semiconductor integrated circuit device manufacturing apparatus in which a semiconductor device is stacked via solder balls mounted on external connection terminals, the lower end of which is mounted on the main surface of the jig, and a movable pin provided on the jig A first spacer which penetrates and fixes the movable pin inside, and is provided on the first spacer, fixes the first semiconductor device at a predetermined position, and penetrates the movable pin inside. Fixed on the second spacer, the distance between the first semiconductor device and the second semiconductor device is fixed, and the movable pin is passed through and fixed. 3rd space And a fourth spacer provided on the third spacer, fixing the second semiconductor device at a predetermined position, and fixing the movable pin through the inside, and provided on the fourth spacer. A fifth spacer for penetrating and fixing the movable pin therein, and a stopper provided on the fifth spacer for fixing the first to fifth spacers, the movable pin being a semiconductor Depending on the size of the substrate, the lower end can operate in a direction parallel to the main surface of the jig, and can operate in a circumferential direction centered on the lower end, and the first to fifth spacers are semiconductors. It has a shape corresponding to the size of the substrate.
本発明に係る第1の半導体集積回路装置の製造装置によると、内部に可動式ピンを貫通させた第1〜第4のスペーサーを用いることにより、第1及び第2の半導体装置が所望の積層位置をもって整列するように、且つ第2の半導体装置が第1の半導体装置の上に所望の積層間隔をもって積層するように固定しながら、冶具の上に、第1〜第4のスペーサーを介して、第1及び第2の半導体装置を積層することができる。 According to the first semiconductor integrated circuit device manufacturing apparatus of the present invention, the first and second semiconductor devices can be stacked as desired by using the first to fourth spacers through which the movable pins pass. The second semiconductor device is fixed on the first semiconductor device with a desired stacking interval so that the second semiconductor device is aligned with the position, and on the jig through the first to fourth spacers. The first and second semiconductor devices can be stacked.
具体的には、第1の半導体装置と第2の半導体装置との間に第3のスペーサーを介在させることにより、第1の半導体装置と第2の半導体装置との間隔を所望の間隔に制御することができる。 Specifically, by interposing a third spacer between the first semiconductor device and the second semiconductor device, the interval between the first semiconductor device and the second semiconductor device is controlled to a desired interval. can do.
また、具体的には、半導体基板の側面と第2のスペーサーの側面とが接するようにして第1の半導体装置を配置することができるので、第1の半導体装置が配置される位置を所望の位置に制御することができる。 Specifically, the first semiconductor device can be arranged so that the side surface of the semiconductor substrate and the side surface of the second spacer are in contact with each other, so that the position where the first semiconductor device is arranged can be set as desired. The position can be controlled.
同様に、半導体基板の側面と第4のスペーサーの側面とが接するようにして第2の半導体装置を配置することができるので、第2の半導体装置が配置される位置を所望の位置に制御することができる。 Similarly, since the second semiconductor device can be disposed so that the side surface of the semiconductor substrate and the side surface of the fourth spacer are in contact with each other, the position where the second semiconductor device is disposed is controlled to a desired position. be able to.
このため、本発明に係る第1の半導体集積回路装置の製造装置では、所望の積層位置及び所望の積層間隔をもって、第1及び第2の半導体装置を積層することができる。 Therefore, in the first semiconductor integrated circuit device manufacturing apparatus according to the present invention, the first and second semiconductor devices can be stacked with a desired stacking position and a desired stacking interval.
また、本発明に係る第1の半導体集積回路装置の製造装置によると、冶具の上に、半導体基板のサイズに応じた形状を有する第1のスペーサーを介して、第1の半導体装置を配置することができるので、冶具の上に、第1の半導体装置におけるICチップが直接接することなく、第1の半導体装置を配置することができる。 According to the first semiconductor integrated circuit device manufacturing apparatus of the present invention, the first semiconductor device is disposed on the jig via the first spacer having a shape corresponding to the size of the semiconductor substrate. Therefore, the first semiconductor device can be arranged on the jig without the IC chip in the first semiconductor device being in direct contact with the jig.
このため、本発明に係る第1の半導体集積回路装置の製造装置では、第1の半導体装置におけるICチップと冶具とが接することによって、第1の半導体装置におけるICチップが損傷を受けることを防止することができる。 For this reason, in the manufacturing apparatus of the first semiconductor integrated circuit device according to the present invention, the IC chip in the first semiconductor device is prevented from being damaged by the IC chip and the jig coming into contact with each other. can do.
また、本発明に係る第1の半導体集積回路装置の製造装置によると、半導体基板のサイズに応じた形状を有する第1〜第4のスペーサーの内部に、半導体基板のサイズに応じて配置された可動式ピンを貫通させる。 Further, according to the first semiconductor integrated circuit device manufacturing apparatus of the present invention, the first to fourth spacers having a shape corresponding to the size of the semiconductor substrate are arranged according to the size of the semiconductor substrate. Penetrate the movable pin.
このように、本発明に係る第1の半導体集積回路装置の製造装置では、半導体基板のサイズに応じて、形状が調整された第1〜第4のスペーサーを用いると共に、半導体基板のサイズに応じて、配置位置が調整された可動式ピンを用いる。 As described above, in the first semiconductor integrated circuit device manufacturing apparatus according to the present invention, the first to fourth spacers whose shapes are adjusted according to the size of the semiconductor substrate are used, and the size of the semiconductor substrate is determined. Thus, a movable pin whose arrangement position is adjusted is used.
このため、本発明に係る第1の半導体集積回路装置の製造装置では、第1の半導体装置における半導体基板のサイズと第2の半導体装置における半導体基板のサイズとが互いに異なる場合においても、所望の積層位置及び所望の積層間隔をもって、第1及び第2の半導体装置を積層することができる。 Therefore, in the first semiconductor integrated circuit device manufacturing apparatus according to the present invention, even when the size of the semiconductor substrate in the first semiconductor device and the size of the semiconductor substrate in the second semiconductor device are different from each other, the desired The first and second semiconductor devices can be stacked with a stacking position and a desired stacking interval.
更には、本発明に係る第1の半導体集積回路装置の製造装置によると、第4のスペーサーの上に第5のスペーサーを介して止具を設けることにより、第1〜第4のスペーサーを介して積層された第1及び第2の半導体装置を固定することができる。 Furthermore, according to the first apparatus for manufacturing a semiconductor integrated circuit device of the present invention, by providing a stopper on the fourth spacer via the fifth spacer, the first to fourth spacers are interposed. Thus, the stacked first and second semiconductor devices can be fixed.
これにより、第1及び第2の半導体装置が所望の積層位置及び所望の積層間隔をもって積層された状態の下、止具による圧力によって、積層された第1及び第2の半導体装置を固定することができる。 As a result, the first and second semiconductor devices stacked are fixed by the pressure of the fasteners in a state where the first and second semiconductor devices are stacked at a desired stacking position and a desired stacking interval. Can do.
このため、本発明に係る第1の半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に、所望の積層位置及び所望の積層間隔をもって積層された第1及び第2の半導体装置が位置ズレすることを防止することができる。 Therefore, in the first semiconductor integrated circuit device manufacturing apparatus according to the present invention, the first and second semiconductor devices are stacked with a desired stacking position and a desired stacking interval when manufacturing the semiconductor integrated circuit device. Can be prevented from being displaced.
また、本発明に係る第1の半導体集積回路装置の製造装置によると、第4のスペーサーの上に、半導体基板のサイズに応じた形状を有する第5のスペーサーを介して、止具を設けることができるので、第2の半導体装置における半導体基板の上に、止具を直接設けることがない。 According to the first semiconductor integrated circuit device manufacturing apparatus of the present invention, the fastener is provided on the fourth spacer via the fifth spacer having a shape corresponding to the size of the semiconductor substrate. Therefore, the fastener is not directly provided on the semiconductor substrate in the second semiconductor device.
このため、本発明に係る第1の半導体集積回路装置の製造装置では、止具による圧力によって、第2の半導体装置における半導体基板が損傷を受けることを防止することができる。 For this reason, in the manufacturing apparatus of the 1st semiconductor integrated circuit device concerning this invention, it can prevent that the semiconductor substrate in a 2nd semiconductor device is damaged by the pressure by a fastener.
更には、本発明に係る第1の半導体集積回路装置の製造装置によると、所望の積層位置及び所望の積層間隔をもって積層された第1及び第2の半導体装置が固定された状態の下、半田リフロー処理を行うことにより、外部接続端子の上にマウントされた半田ボールを介して、第1の半導体装置における外部接続端子と第2の半導体装置における外部接続端子とが互いに電気的に接続された半導体集積回路装置を製造することができる。 Furthermore, according to the first semiconductor integrated circuit device manufacturing apparatus of the present invention, the first and second semiconductor devices stacked with a desired stacking position and a desired stacking interval are fixed and soldered. By performing the reflow process, the external connection terminal in the first semiconductor device and the external connection terminal in the second semiconductor device are electrically connected to each other via the solder ball mounted on the external connection terminal. A semiconductor integrated circuit device can be manufactured.
このため、本発明に係る第1の半導体集積回路装置の製造装置では、半田リフロー処理の際に、第1及び第2の半導体装置の位置ズレを防止すると共に、熱膨張による半導体基板の反りを防止することができる。 For this reason, in the first semiconductor integrated circuit device manufacturing apparatus according to the present invention, during the solder reflow process, the first and second semiconductor devices are prevented from being displaced, and the semiconductor substrate is warped due to thermal expansion. Can be prevented.
したがって、本発明に係る第1の半導体集積回路装置の製造装置では、半田リフロー処理の際に、熱膨張による半導体基板の反りによって、積層された第1の半導体装置と第2の半導体装置との間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。 Therefore, in the manufacturing apparatus of the first semiconductor integrated circuit device according to the present invention, the first semiconductor device and the second semiconductor device stacked due to warpage of the semiconductor substrate due to thermal expansion during the solder reflow process. Since it is possible to prevent an interlayer connection failure from occurring, a semiconductor integrated circuit device having high reliability can be provided.
本発明に係る第1の半導体集積回路装置の製造装置において、第1乃至第5のスペーサーのうちの少なくとも1つは、低弾性体よりなることが好ましい。 In the first apparatus for manufacturing a semiconductor integrated circuit device according to the present invention, it is preferable that at least one of the first to fifth spacers is made of a low elastic body.
このようにすると、第4のスペーサーの上に第5のスペーサーを介して設けられた止具によって、第1〜第4のスペーサーを介して積層された第1及び第2の半導体装置を固定する際に、第1〜第5のスペーサーの形状が変形することにより、半導体基板に対して加重される止具による圧力の大きさを緩和することができる。 If it does in this way, the 1st and 2nd semiconductor device laminated | stacked via the 1st-4th spacer will be fixed with the fastener provided via the 5th spacer on the 4th spacer. At this time, the shape of the first to fifth spacers is deformed, so that the magnitude of pressure by the stopper weighted against the semiconductor substrate can be reduced.
例えば、半田リフロー処理の際に、熱膨張による半導体基板の反りに応じて、低弾性体よりなる第1〜第5のスペーサーの形状が変形することにより、半導体基板に対して加重される止具による圧力の大きさを緩和することができるので、半導体基板に対して過度の圧力が加重されることを防止することができる。 For example, in the solder reflow process, the first to fifth spacers made of a low elastic body are deformed in accordance with the warp of the semiconductor substrate due to thermal expansion, so that the weighting is applied to the semiconductor substrate. Therefore, it is possible to prevent the pressure from being excessively applied to the semiconductor substrate.
このため、本発明に係る第1の半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に(特に、半田リフロー処理の際に)、止具による圧力によって、半導体基板に対して過度の圧力が加重されることはないため、半導体基板が破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。 Therefore, in the first semiconductor integrated circuit device manufacturing apparatus according to the present invention, when the semiconductor integrated circuit device is manufactured (particularly during the solder reflow process), the pressure on the semiconductor substrate is applied to the semiconductor substrate. Since an excessive pressure is not applied, the semiconductor substrate can be prevented from being broken, and thus a semiconductor integrated circuit device having high reliability can be provided.
本発明に係る第1の半導体集積回路装置の製造装置において、止具は、ネジであることが好ましい。 In the first semiconductor integrated circuit device manufacturing apparatus according to the present invention, the fastener is preferably a screw.
また、本発明に係る第1の半導体集積回路装置の製造装置において、ネジと第5のスペーサーとの間には、バネが介在していることが好ましい。 In the first apparatus for manufacturing a semiconductor integrated circuit device according to the present invention, it is preferable that a spring is interposed between the screw and the fifth spacer.
このようにすると、第5のスペーサーの上に設けられたネジによって、第1〜第4のスペーサーを介して積層された第1及び第2の半導体装置を固定する際に、バネが伸縮することにより、半導体基板に対して加重されるネジによる圧力の大きさを調整することができる。 In this case, when the first and second semiconductor devices stacked via the first to fourth spacers are fixed by the screws provided on the fifth spacer, the spring expands and contracts. Thus, it is possible to adjust the magnitude of the pressure applied by the screw that is applied to the semiconductor substrate.
例えば、半田リフロー処理の際に、熱膨張による半導体基板の反りに応じて、バネが伸縮することにより、半導体基板に対して加重されるネジによる圧力の大きさを調整することができるので、半導体基板に対して過度の圧力が加重されることを防止することができる。 For example, during the solder reflow process, the spring expands and contracts according to the warp of the semiconductor substrate due to thermal expansion, so that the amount of pressure applied by the screw that is applied to the semiconductor substrate can be adjusted. It is possible to prevent an excessive pressure from being applied to the substrate.
このため、本発明に係る第1の半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に(特に、半田リフロー処理の際に)、ネジによる圧力によって、半導体基板に対して過度の圧力が加重されることはないため、半導体基板が破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。 For this reason, in the first apparatus for manufacturing a semiconductor integrated circuit device according to the present invention, when the semiconductor integrated circuit device is manufactured (particularly during the solder reflow process), the semiconductor substrate is excessively affected by the pressure from the screw. Therefore, the semiconductor substrate can be prevented from being broken, so that a semiconductor integrated circuit device having high reliability can be provided.
本発明に係る第1の半導体集積回路装置の製造装置において、止具は、錘又は加圧装置であることが好ましい。 In the first apparatus for manufacturing a semiconductor integrated circuit device according to the present invention, the stopper is preferably a weight or a pressure device.
このようにすると、第5のスペーサーの上に設けられた錘又は加圧装置によって、第1〜第4のスペーサーを介して積層された第1及び第2の半導体装置を固定する際に、半導体基板に対して加重される錘又は加圧装置による圧力の大きさを調整することができる。 In this case, when the first and second semiconductor devices stacked via the first to fourth spacers are fixed by the weight or pressure device provided on the fifth spacer, the semiconductor It is possible to adjust the magnitude of the pressure applied to the substrate by the weight or pressure device.
例えば、半田リフロー処理の際に、熱膨張による半導体基板の反りに応じて、半導体基板に対して加重される錘又は加圧装置による圧力の大きさを調整することができるので、半導体基板に対して過度の圧力が加重されることを防止することができる。 For example, during the solder reflow process, the weight applied to the semiconductor substrate can be adjusted according to the warp of the semiconductor substrate due to thermal expansion, or the pressure applied by the pressure device can be adjusted. Therefore, it is possible to prevent excessive pressure from being applied.
このため、本発明に係る第1の半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に(特に、半田リフロー処理の際に)、錘又は加圧装置による圧力によって、半導体基板に対して過度の圧力が加重されることはないため、半導体基板が破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。 For this reason, in the first semiconductor integrated circuit device manufacturing apparatus according to the present invention, when the semiconductor integrated circuit device is manufactured (particularly during the solder reflow process), the semiconductor substrate is subjected to pressure by a weight or a pressure device. Since an excessive pressure is not applied to the semiconductor substrate, it is possible to prevent the semiconductor substrate from being broken, so that a semiconductor integrated circuit device having high reliability can be provided.
本発明に係る第1の半導体集積回路装置の製造装置において、冶具、第1乃至第5のスペーサー、及び可動式ピンのうちの少なくとも1つは、発熱機構を有していることが好ましい。 In the first apparatus for manufacturing a semiconductor integrated circuit device according to the present invention, it is preferable that at least one of the jig, the first to fifth spacers, and the movable pin has a heat generating mechanism.
このようにすると、第1の半導体装置の熱履歴と第2の半導体装置の熱履歴とを同等に調整することができる。 In this way, the thermal history of the first semiconductor device and the thermal history of the second semiconductor device can be adjusted equally.
これにより、半田リフロー処理の際に、第1の半導体装置における半導体基板にかかる熱量と第2の半導体装置における半導体基板にかかる熱量とを同等に調整することができる。 As a result, during the solder reflow process, the amount of heat applied to the semiconductor substrate in the first semiconductor device and the amount of heat applied to the semiconductor substrate in the second semiconductor device can be adjusted equally.
このため、本発明に係る第1の半導体集積回路装置の製造装置では、半田リフロー処理の際に、第1の半導体装置における半導体基板に引き起こされる反りの大きさと第2の半導体装置における半導体基板に引き起こされる反りの大きさとの間に、差異が生じることを防止することができる。 For this reason, in the manufacturing apparatus of the first semiconductor integrated circuit device according to the present invention, the magnitude of the warp caused to the semiconductor substrate in the first semiconductor device and the semiconductor substrate in the second semiconductor device during the solder reflow process. It is possible to prevent a difference from occurring between the magnitude of warpage caused.
したがって、本発明に係る第1の半導体集積回路装置の製造装置では、半田リフロー処理の際に、第1の半導体装置における半導体基板の反りの大きさと第2の半導体装置における半導体基板の反りの大きさとが異なることによって、積層された第1の半導体装置と第2の半導体装置との間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。 Therefore, in the first semiconductor integrated circuit device manufacturing apparatus according to the present invention, during the solder reflow process, the warpage of the semiconductor substrate in the first semiconductor device and the warpage of the semiconductor substrate in the second semiconductor device are large. Is different from each other, it is possible to prevent an interlayer connection failure between the stacked first semiconductor device and the second semiconductor device, thereby providing a highly reliable semiconductor integrated circuit device. can do.
本発明に係る第2の半導体集積回路装置の製造装置は、外部接続端子を有する半導体基板上にICチップが実装されてなる第1の半導体装置及び第2の半導体装置が、外部接続端子にマウントされた半田ボールを介して積層されてなる半導体集積回路装置の製造装置であって、下端が冶具の主面上に取り付けられた可動式ピンと、冶具上に設けられ、可動式ピンを内部に貫通させて固定する第1のスペーサーと、第1のスペーサー上に設けられ、第1の半導体装置と第2の半導体装置との間隔を一定に固定し、且つ可動式ピンを内部に貫通させて固定する第2のスペーサーと、第2のスペーサー上に設けられ、可動式ピンを内部に貫通させて固定する第3のスペーサーと、第3のスペーサー上に設けられ、第1乃至第3のスペーサーを固定する止具とを備え、可動式ピンは、半導体基板のサイズに応じて、下端が冶具の主面に対して平行方向に動作可能であると共に、下端を中心とする円周方向に動作可能であり、且つ第1乃至第3のスペーサーは、半導体基板のサイズに応じた形状を有しており、半導体基板の側面は、第1及び第2の半導体装置の各々が可動式ピンと接触して固定されるように、可動式ピンの側面形状にかみ合う形状を有していることを特徴とする。 According to the second semiconductor integrated circuit device manufacturing apparatus of the present invention, the first semiconductor device and the second semiconductor device in which the IC chip is mounted on the semiconductor substrate having the external connection terminals are mounted on the external connection terminals. A device for manufacturing a semiconductor integrated circuit device, which is laminated via solder balls, and has a movable pin attached to the main surface of the jig and a lower end provided on the jig and penetrating through the movable pin. Fixed on the first spacer, the distance between the first semiconductor device and the second semiconductor device is fixed, and the movable pin is passed through and fixed. A second spacer provided on the second spacer, a third spacer for fixing the movable pin through the inside, and a third spacer provided on the third spacer, wherein the first to third spacers are Fix The movable pin is provided with a stopper, and the lower end can be operated in a direction parallel to the main surface of the jig according to the size of the semiconductor substrate, and can be operated in a circumferential direction centering on the lower end. The first to third spacers have shapes corresponding to the size of the semiconductor substrate, and the side surfaces of the semiconductor substrate are fixed by contacting each of the first and second semiconductor devices with the movable pin. As described above, the movable pin has a shape that meshes with the side surface of the movable pin.
本発明に係る第2の半導体集積回路装置の製造装置によると、側面に可動式ピンの側面形状とかみ合う形状を有する半導体基板を用いると共に、内部に可動式ピンを貫通させた第1及び第2のスペーサーを用いることにより、第1及び第2の半導体装置が所望の積層位置をもって配列するように、且つ第2の半導体装置が第1の半導体装置の上に所望の積層間隔をもって積層するように固定しながら、冶具の上に、第1及び第2のスペーサーを介して、第1及び第2の半導体装置を積層することができる。 According to the second semiconductor integrated circuit device manufacturing apparatus of the present invention, the first and second semiconductor substrates having a shape that meshes with the shape of the side surface of the movable pin on the side surface, and the movable pin is penetrated inside. By using this spacer, the first and second semiconductor devices are arranged with a desired stacking position, and the second semiconductor device is stacked on the first semiconductor device with a desired stacking interval. While being fixed, the first and second semiconductor devices can be stacked on the jig via the first and second spacers.
具体的には、第1の半導体装置と第2の半導体装置との間に第2のスペーサーを介在させることにより、第1の半導体装置と第2の半導体装置との間隔を所望の間隔に制御することができる。 Specifically, the interval between the first semiconductor device and the second semiconductor device is controlled to a desired interval by interposing the second spacer between the first semiconductor device and the second semiconductor device. can do.
また、具体的には、半導体基板の側面と可動式ピンの側面とが接するようにして第1及び第2の半導体装置を配置することができるので、第1及び第2の半導体装置が配置される位置を所望の位置に制御することができる。 Specifically, since the first and second semiconductor devices can be arranged so that the side surface of the semiconductor substrate and the side surface of the movable pin are in contact with each other, the first and second semiconductor devices are arranged. Can be controlled to a desired position.
このため、本発明に係る第2の半導体集積回路装置の製造装置では、所望の積層位置及び所望の積層間隔をもって、第1及び第2の半導体装置を積層することができる。 Therefore, in the second semiconductor integrated circuit device manufacturing apparatus according to the present invention, the first and second semiconductor devices can be stacked with a desired stacking position and a desired stacking interval.
また、本発明に係る第2の半導体集積回路装置の製造装置によると、冶具の上に、半導体基板のサイズに応じた形状を有する第1のスペーサーを介して、第1の半導体装置を配置することができるので、冶具の上に、第1の半導体装置におけるICチップが直接接することなく、第1の半導体装置を配置することができる。 According to the second semiconductor integrated circuit device manufacturing apparatus of the present invention, the first semiconductor device is disposed on the jig via the first spacer having a shape corresponding to the size of the semiconductor substrate. Therefore, the first semiconductor device can be arranged on the jig without the IC chip in the first semiconductor device being in direct contact with the jig.
このため、本発明に係る第2の半導体集積回路装置の製造装置では、第1の半導体装置におけるICチップと冶具とが接することによって、第1の半導体装置におけるICチップが損傷を受けることを防止することができる。 For this reason, in the second semiconductor integrated circuit device manufacturing apparatus according to the present invention, the IC chip in the first semiconductor device is prevented from being damaged by the IC chip and the jig coming into contact with each other. can do.
また、本発明に係る第2の半導体集積回路装置の製造装置によると、第1及び第2の半導体装置が配置される位置を固定する手段として、側面に可動式ピンの側面形状とかみ合う形状を有する半導体基板を用いる。 According to the second semiconductor integrated circuit device manufacturing apparatus of the present invention, as a means for fixing the position where the first and second semiconductor devices are arranged, the side surface has a shape that meshes with the side surface shape of the movable pin. A semiconductor substrate is used.
このため、本発明に係る第2の半導体集積回路装置の製造装置では、前述した本発明に係る第1の半導体集積回路装置の製造装置のように、第1及び第2の半導体装置が配置される位置を固定する手段として、該半導体装置における半導体基板の側面と接するようにして配置されるスペーサー(前述した第2及び第4のスペーサーに相当)を用いることなく、第1及び第2の半導体装置が配置される位置を固定することができるので、半導体集積回路装置の製造装置の製造コストの低減を図ることができる。 Therefore, in the second semiconductor integrated circuit device manufacturing apparatus according to the present invention, the first and second semiconductor devices are arranged as in the above-described first semiconductor integrated circuit device manufacturing apparatus according to the present invention. As a means for fixing the position, the first and second semiconductors can be used without using spacers (corresponding to the second and fourth spacers described above) arranged so as to be in contact with the side surfaces of the semiconductor substrate in the semiconductor device. Since the position where the device is disposed can be fixed, the manufacturing cost of the semiconductor integrated circuit device manufacturing apparatus can be reduced.
また、本発明に係る第2の半導体集積回路装置の製造装置によると、半導体基板のサイズに応じた形状を有する第1及び第2のスペーサーの内部に、半導体基板のサイズに応じて配置された可動式ピンを貫通させる。 Further, according to the second semiconductor integrated circuit device manufacturing apparatus of the present invention, the first and second spacers having a shape corresponding to the size of the semiconductor substrate are arranged according to the size of the semiconductor substrate. Penetrate the movable pin.
このように、本発明に係る第2の半導体集積回路装置の製造装置では、半導体基板のサイズに応じて、形状が調整された第1及び第2のスペーサーを用いると共に、半導体基板のサイズに応じて、配置位置が調整された可動式ピンを用いる。 Thus, in the second apparatus for manufacturing a semiconductor integrated circuit device according to the present invention, the first and second spacers whose shapes are adjusted according to the size of the semiconductor substrate are used, and the size of the semiconductor substrate is determined. Thus, a movable pin whose arrangement position is adjusted is used.
このため、本発明に係る第2の半導体集積回路装置の製造装置では、第1の半導体装置における半導体基板のサイズと第2の半導体装置における半導体基板のサイズとが互いに異なる場合においても、所望の積層位置及び所望の積層間隔をもって、第1及び第2の半導体装置を積層することができる。 Therefore, in the second semiconductor integrated circuit device manufacturing apparatus according to the present invention, even when the size of the semiconductor substrate in the first semiconductor device and the size of the semiconductor substrate in the second semiconductor device are different from each other, the desired The first and second semiconductor devices can be stacked with a stacking position and a desired stacking interval.
更には、本発明に係る第2の半導体集積回路装置の製造装置によると、第2のスペーサーの上に第3のスペーサーを介して止具を設けることにより、第1及び第2のスペーサーを介して積層された第1及び第2の半導体装置を固定することができる。 Further, according to the second semiconductor integrated circuit device manufacturing apparatus of the present invention, by providing a stopper on the second spacer via the third spacer, the first and second spacers are interposed. Thus, the stacked first and second semiconductor devices can be fixed.
これにより、第1及び第2の半導体装置が所望の積層位置及び所望の積層間隔をもって積層された状態の下、止具による圧力によって、積層された第1及び第2の半導体装置を固定することができる。 As a result, the first and second semiconductor devices stacked are fixed by the pressure of the fasteners in a state where the first and second semiconductor devices are stacked at a desired stacking position and a desired stacking interval. Can do.
このため、本発明に係る第2の半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に、所望の積層位置及び所望の積層間隔をもって積層された第1及び第2の半導体装置が位置ズレすることを防止することができる。 Therefore, in the second semiconductor integrated circuit device manufacturing apparatus according to the present invention, the first and second semiconductor devices are stacked with a desired stacking position and a desired stacking interval when manufacturing the semiconductor integrated circuit device. Can be prevented from being displaced.
また、本発明に係る第2の半導体集積回路装置の製造装置によると、第2のスペーサーの上に、半導体基板のサイズに応じた形状を有する第3のスペーサーを介して、止具を設けることができるので、第2の半導体装置における半導体基板の上に、止具を直接設けることがない。 According to the second semiconductor integrated circuit device manufacturing apparatus of the present invention, the fastener is provided on the second spacer via the third spacer having a shape corresponding to the size of the semiconductor substrate. Therefore, the fastener is not directly provided on the semiconductor substrate in the second semiconductor device.
このため、本発明に係る第2の半導体集積回路装置の製造装置では、止具による圧力によって、第2の半導体装置における半導体基板が損傷を受けることを防止することができる。 For this reason, in the second semiconductor integrated circuit device manufacturing apparatus according to the present invention, it is possible to prevent the semiconductor substrate in the second semiconductor device from being damaged by the pressure of the stopper.
更には、本発明に係る第2の半導体集積回路装置の製造装置によると、所望の積層位置及び所望の積層間隔をもって積層された第1及び第2の半導体装置が固定された状態の下、半田リフロー処理を行うことにより、外部接続端子の上にマウントされた半田ボールを介して、第1の半導体装置における外部接続端子と第2の半導体装置における外部接続端子とが互いに電気的に接続された半導体集積回路装置を製造することができる。 Furthermore, according to the second semiconductor integrated circuit device manufacturing apparatus of the present invention, the first and second semiconductor devices stacked with a desired stacking position and a desired stacking interval are fixed and soldered. By performing the reflow process, the external connection terminal in the first semiconductor device and the external connection terminal in the second semiconductor device are electrically connected to each other via the solder ball mounted on the external connection terminal. A semiconductor integrated circuit device can be manufactured.
このため、本発明に係る第2の半導体集積回路装置の製造装置では、半田リフロー処理の際に、第1及び第2の半導体装置の位置ズレを防止すると共に、熱膨張による半導体基板の反りを防止することができる。 For this reason, in the manufacturing apparatus of the second semiconductor integrated circuit device according to the present invention, during the solder reflow process, the first and second semiconductor devices are prevented from being misaligned and the semiconductor substrate is warped due to thermal expansion. Can be prevented.
したがって、本発明に係る第2の半導体集積回路装置の製造装置では、半田リフロー処理の際に、熱膨張による半導体基板の反りによって、積層された第1の半導体装置と第2の半導体装置との間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。 Therefore, in the second semiconductor integrated circuit device manufacturing apparatus according to the present invention, the first semiconductor device and the second semiconductor device stacked due to warpage of the semiconductor substrate due to thermal expansion during the solder reflow process. Since it is possible to prevent an interlayer connection failure from occurring, a semiconductor integrated circuit device having high reliability can be provided.
本発明に係る第1の半導体集積回路装置の製造方法は、本発明に係る第1の半導体集積回路装置の製造装置を用いた半導体集積回路装置の製造方法であって、可動式ピンの配置位置を半導体基板のサイズに応じて調整しながら、第1乃至第4のスペーサーを用いて、第1及び第2の半導体装置を所定の位置に積層する工程と、第4のスペーサーの上に第5のスペーサーを介して設けられた止具を用いて、第1乃至第5のスペーサーを固定する工程と、半田ボールをリフローすることにより、第1の半導体装置と第2の半導体装置とを接合する工程と、止具を取り外すと共に可動式ピンから第1乃至第5のスペーサーを引き抜く工程とを備えることを特徴とする。 A first method for manufacturing a semiconductor integrated circuit device according to the present invention is a method for manufacturing a semiconductor integrated circuit device using the first apparatus for manufacturing a semiconductor integrated circuit device according to the present invention. The first and second semiconductor devices are stacked at predetermined positions using the first to fourth spacers while adjusting the size according to the size of the semiconductor substrate, and the fifth is placed on the fourth spacer. The first semiconductor device and the second semiconductor device are joined by fixing the first to fifth spacers using a stopper provided via the spacer and reflowing the solder balls. And a step of removing the stopper and pulling out the first to fifth spacers from the movable pin.
本発明に係る第1の半導体集積回路装置の製造方法によると、内部に可動式ピンを貫通させた第1〜第4のスペーサーを用いることにより、第1及び第2の半導体装置が所望の積層位置をもって配列するように、且つ第2の半導体装置が第1の半導体装置の上に所望の積層間隔をもって積層するように固定しながら、冶具の上に、第1〜第4のスペーサーを介して、第1及び第2の半導体装置を積層することができる。 According to the first method for manufacturing a semiconductor integrated circuit device of the present invention, the first and second semiconductor devices can be stacked as desired by using the first to fourth spacers through which the movable pins pass. The first semiconductor device is arranged on the jig through the first to fourth spacers while fixing the second semiconductor device so that the second semiconductor device is stacked on the first semiconductor device with a desired stacking interval. The first and second semiconductor devices can be stacked.
具体的には、第1の半導体装置と第2の半導体装置との間に第3のスペーサーを介在させることにより、第1の半導体装置と第2の半導体装置との間隔を所望の間隔に制御することができる。 Specifically, by interposing a third spacer between the first semiconductor device and the second semiconductor device, the interval between the first semiconductor device and the second semiconductor device is controlled to a desired interval. can do.
また、具体的には、半導体基板の側面と第2のスペーサーの側面とが接するようにして第1の半導体装置を配置することができるので、第1の半導体装置が配置される位置を所望の位置に制御することができる。 Specifically, the first semiconductor device can be arranged so that the side surface of the semiconductor substrate and the side surface of the second spacer are in contact with each other, so that the position where the first semiconductor device is arranged can be set as desired. The position can be controlled.
同様に、半導体基板の側面と第4のスペーサーの側面とが接するようにして第2の半導体装置を配置することができるので、第2の半導体装置が配置される位置を所望の位置に制御することができる。 Similarly, since the second semiconductor device can be disposed so that the side surface of the semiconductor substrate and the side surface of the fourth spacer are in contact with each other, the position where the second semiconductor device is disposed is controlled to a desired position. be able to.
このため、本発明に係る第1の半導体集積回路装置の製造方法では、所望の積層位置及び所望の積層間隔をもって、第1及び第2の半導体装置を積層することができる。 Therefore, in the first method for manufacturing a semiconductor integrated circuit device according to the present invention, the first and second semiconductor devices can be stacked with a desired stacking position and a desired stacking interval.
また、本発明に係る第1の半導体集積回路装置の製造方法によると、冶具の上に、半導体基板のサイズに応じた形状を有する第1のスペーサーを介して、第1の半導体装置を配置することができるので、冶具の上に、第1の半導体装置におけるICチップが直接接することなく、第1の半導体装置を配置することができる。 According to the first method for manufacturing a semiconductor integrated circuit device of the present invention, the first semiconductor device is arranged on the jig via the first spacer having a shape corresponding to the size of the semiconductor substrate. Therefore, the first semiconductor device can be arranged on the jig without the IC chip in the first semiconductor device being in direct contact with the jig.
このため、本発明に係る第1の半導体集積回路装置の製造方法では、第1の半導体装置におけるICチップと冶具とが接することによって、第1の半導体装置におけるICチップが損傷を受けることを防止することができる。 For this reason, in the first method for manufacturing a semiconductor integrated circuit device according to the present invention, the IC chip in the first semiconductor device is prevented from being damaged by the IC chip and the jig coming into contact with each other. can do.
また、本発明に係る第1の半導体集積回路装置の製造方法によると、半導体基板のサイズに応じた形状を有する第1〜第4のスペーサーの内部に、半導体基板のサイズに応じて配置された可動式ピンを貫通させる。 According to the first method for manufacturing a semiconductor integrated circuit device of the present invention, the first to fourth spacers having a shape corresponding to the size of the semiconductor substrate are arranged according to the size of the semiconductor substrate. Penetrate the movable pin.
このように、本発明に係る第1の半導体集積回路装置の製造方法では、半導体基板のサイズに応じて、形状が調整された第1〜第4のスペーサーを用いると共に、半導体基板のサイズに応じて、配置位置が調整された可動式ピンを用いる。 As described above, in the first method for manufacturing a semiconductor integrated circuit device according to the present invention, the first to fourth spacers whose shapes are adjusted according to the size of the semiconductor substrate are used, and the size according to the size of the semiconductor substrate is used. Thus, a movable pin whose arrangement position is adjusted is used.
このため、本発明に係る第1の半導体集積回路装置の製造方法では、第1の半導体装置における半導体基板のサイズと第2の半導体装置における半導体基板のサイズとが互いに異なる場合においても、所望の積層位置及び所望の積層間隔をもって、第1及び第2の半導体装置を積層することができる。 Therefore, in the first method for manufacturing a semiconductor integrated circuit device according to the present invention, even when the size of the semiconductor substrate in the first semiconductor device and the size of the semiconductor substrate in the second semiconductor device are different from each other, a desired The first and second semiconductor devices can be stacked with a stacking position and a desired stacking interval.
更には、本発明に係る第1の半導体集積回路装置の製造方法によると、第4のスペーサーの上に第5のスペーサーを介して止具を設けることにより、第1〜第4のスペーサーを介して積層された第1及び第2の半導体装置を固定することができる。 Furthermore, according to the manufacturing method of the first semiconductor integrated circuit device according to the present invention, the stopper is provided on the fourth spacer via the fifth spacer, so that the first to fourth spacers are interposed. Thus, the stacked first and second semiconductor devices can be fixed.
これにより、第1及び第2の半導体装置が所望の積層位置及び所望の積層間隔をもって積層された状態の下、止具による圧力によって、積層された第1及び第2の半導体装置を固定することができる。 As a result, the first and second semiconductor devices stacked are fixed by the pressure of the fasteners in a state where the first and second semiconductor devices are stacked at a desired stacking position and a desired stacking interval. Can do.
このため、本発明に係る第1の半導体集積回路装置の製造方法では、半導体集積回路装置の製造の際に、所望の積層位置及び所望の積層間隔をもって積層された第1及び第2の半導体装置が位置ズレすることを防止することができる。 Therefore, in the first method for manufacturing a semiconductor integrated circuit device according to the present invention, the first and second semiconductor devices are stacked with a desired stacking position and a desired stacking interval when manufacturing the semiconductor integrated circuit device. Can be prevented from being displaced.
また、本発明に係る第1の半導体集積回路装置の製造方法によると、第4のスペーサーの上に、半導体基板のサイズに応じた形状を有する第5のスペーサーを介して、止具を設けることができるので、第2の半導体装置における半導体基板の上に、止具を直接設けることがない。 According to the first method for manufacturing a semiconductor integrated circuit device of the present invention, the fastener is provided on the fourth spacer via the fifth spacer having a shape corresponding to the size of the semiconductor substrate. Therefore, the fastener is not directly provided on the semiconductor substrate in the second semiconductor device.
このため、本発明に係る第1の半導体集積回路装置の製造方法では、止具による圧力によって、第2の半導体装置における半導体基板が損傷を受けることを防止することができる。 For this reason, in the manufacturing method of the 1st semiconductor integrated circuit device concerning the present invention, it can prevent that the semiconductor substrate in the 2nd semiconductor device is damaged by the pressure by a stopper.
更には、本発明に係る第1の半導体集積回路装置の製造方法によると、所望の積層位置及び所望の積層間隔をもって積層された第1及び第2の半導体装置が固定された状態の下、半田リフロー処理を行うことにより、外部接続端子の上にマウントされた半田ボールを介して、第1の半導体装置における外部接続端子と第2の半導体装置における外部接続端子とが互いに電気的に接続された半導体集積回路装置を製造することができる。 Furthermore, according to the manufacturing method of the first semiconductor integrated circuit device according to the present invention, the soldering is performed with the first and second semiconductor devices stacked with a desired stacking position and a desired stacking interval being fixed. By performing the reflow process, the external connection terminal in the first semiconductor device and the external connection terminal in the second semiconductor device are electrically connected to each other via the solder ball mounted on the external connection terminal. A semiconductor integrated circuit device can be manufactured.
このため、本発明に係る第1の半導体集積回路装置の製造方法では、半田リフロー処理の際に、第1及び第2の半導体装置の位置ズレを防止すると共に、熱膨張による半導体基板の反りを防止することができる。 For this reason, in the first method for manufacturing a semiconductor integrated circuit device according to the present invention, during the solder reflow process, misalignment of the first and second semiconductor devices is prevented, and the warpage of the semiconductor substrate due to thermal expansion is prevented. Can be prevented.
したがって、本発明に係る第1の半導体集積回路装置の製造方法では、半田リフロー処理の際に、熱膨張による半導体基板の反りによって、積層された第1の半導体装置と第2の半導体装置との間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。 Therefore, in the first method of manufacturing a semiconductor integrated circuit device according to the present invention, the first semiconductor device and the second semiconductor device stacked due to warpage of the semiconductor substrate due to thermal expansion during the solder reflow process. Since it is possible to prevent an interlayer connection failure from occurring, a semiconductor integrated circuit device having high reliability can be provided.
また、本発明に係る第1の半導体集積回路装置の製造方法では、第1及び第2の半導体装置の積層工程の後に、半田リフロー処理を行うことにより、外部接続端子と外部接続端子にマウントされた半田ボールとを電気的に接続すると共に、半田ボールを介して第1の半導体装置における外部接続端子と第2の半導体装置における外部接続端子とを互いに電気的に接続することができる。 In the first method for manufacturing a semiconductor integrated circuit device according to the present invention, after the first and second semiconductor devices are stacked, solder reflow processing is performed to mount the external connection terminal and the external connection terminal. The solder balls can be electrically connected to each other, and the external connection terminals in the first semiconductor device and the external connection terminals in the second semiconductor device can be electrically connected to each other via the solder balls.
このため、本発明に係る第1の半導体集積回路装置の製造方法では、第1及び第2の半導体装置の積層工程の前に、外部接続端子と外部接続端子にマウントされた半田ボールとを電気的に接続するための、半田リフロー処理を行う必要はない。 Therefore, in the first method for manufacturing a semiconductor integrated circuit device according to the present invention, the external connection terminals and the solder balls mounted on the external connection terminals are electrically connected before the first and second semiconductor device stacking steps. It is not necessary to perform a solder reflow process for connection.
したがって、本発明に係る第1の半導体集積回路装置の製造方法では、1度の半田リフロー処理を経て、半導体集積回路装置を製造することができるので、半導体集積回路装置の製造の際に、第1及び第2の半導体装置に対する熱ストレスの低減を図ると共に、製造プロセスのTATの削減を図ることができる。 Therefore, in the first method for manufacturing a semiconductor integrated circuit device according to the present invention, the semiconductor integrated circuit device can be manufactured through one solder reflow process. It is possible to reduce the thermal stress on the first and second semiconductor devices and reduce the TAT of the manufacturing process.
また、本発明に係る第1の半導体集積回路装置の製造方法によると、従来のように、半導体基板の上にスペーサーを残留させることなく、半導体集積回路装置を製造することができる。 In addition, according to the first method for manufacturing a semiconductor integrated circuit device of the present invention, the semiconductor integrated circuit device can be manufactured without leaving a spacer on the semiconductor substrate as in the prior art.
このため、本発明に係る第1の半導体集積回路装置の製造方法では、半導体基板の上に残留されたスペーサーによって、半導体基板の表面積が減少することはないので、半導体基板における放熱特性の向上を図ると共に、スペーサーの重量による半導体基板の変形を防止することができる。 For this reason, in the first method for manufacturing a semiconductor integrated circuit device according to the present invention, the spacer remaining on the semiconductor substrate does not reduce the surface area of the semiconductor substrate. At the same time, deformation of the semiconductor substrate due to the weight of the spacer can be prevented.
したがって、本発明に係る第1の半導体集積回路装置の製造方法では、高い信頼性を有する半導体集積回路装置を提供することができる。 Therefore, the first method for manufacturing a semiconductor integrated circuit device according to the present invention can provide a semiconductor integrated circuit device having high reliability.
本発明に係る半導体基板の製造方法は、本発明に係る第2の半導体集積回路装置の製造装置に用いる半導体基板を製造する半導体基板の製造方法であって、複数の半導体基板が形成されてなるシート状基板に対して、同一の工程により、複数の半導体基板の側面が可動式ピンの側面形状とかみ合う形状を有するように、複数の半導体基板の側面を加工する工程と、複数の半導体基板の側面を加工した後に、シート状基板から複数の半導体基板を個片化する工程とを備えることを特徴とする。 A semiconductor substrate manufacturing method according to the present invention is a semiconductor substrate manufacturing method for manufacturing a semiconductor substrate used in a second semiconductor integrated circuit device manufacturing apparatus according to the present invention, wherein a plurality of semiconductor substrates are formed. The step of processing the side surfaces of the plurality of semiconductor substrates so that the side surfaces of the plurality of semiconductor substrates have a shape that meshes with the side surface shape of the movable pin by the same process with respect to the sheet-like substrate, And a step of separating a plurality of semiconductor substrates from the sheet-like substrate after processing the side surface.
本発明に係る半導体基板の製造方法によると、側面に可動式ピンの側面形状とかみ合う形状を有する半導体基板を得ることができる。 According to the semiconductor substrate manufacturing method of the present invention, it is possible to obtain a semiconductor substrate having a shape that meshes with the side shape of the movable pin on the side surface.
このため、本発明に係る第2の半導体集積回路装置の製造方法では、本発明に係る半導体基板の製造方法を適用することにより、第1及び第2の半導体装置が配置される位置を固定する手段として、側面に可動式ピンの側面形状とかみ合う形状を有する半導体基板を用いることができる。 For this reason, in the second method for manufacturing a semiconductor integrated circuit device according to the present invention, the position where the first and second semiconductor devices are arranged is fixed by applying the method for manufacturing a semiconductor substrate according to the present invention. As a means, a semiconductor substrate having a shape that meshes with the side shape of the movable pin on the side surface can be used.
したがって、本発明に係る第2の半導体集積回路装置の製造方法では、前述した本発明に係る第1の半導体集積回路装置の製造方法のように、第1及び第2の半導体装置が配置される位置を固定する手段として、該半導体装置における半導体基板の側面と接するようにして配置されるスペーサー(前述した第2及び第4のスペーサーに相当)を用いることなく、第1及び第2の半導体装置が配置される位置を固定することができるので、半導体集積回路装置の製造コストの低減を図ることができる。 Therefore, in the second method for manufacturing a semiconductor integrated circuit device according to the present invention, the first and second semiconductor devices are arranged as in the method for manufacturing the first semiconductor integrated circuit device according to the present invention described above. As means for fixing the position, the first and second semiconductor devices can be used without using spacers (corresponding to the second and fourth spacers described above) arranged so as to be in contact with the side surface of the semiconductor substrate in the semiconductor device. Therefore, the manufacturing cost of the semiconductor integrated circuit device can be reduced.
また、本発明に係る半導体基板の製造方法によると、同一の工程によって、複数の半導体基板の側面を加工することができるので、半導体基板の製造コストの低減を図ることができる。 Further, according to the method for manufacturing a semiconductor substrate according to the present invention, the side surfaces of the plurality of semiconductor substrates can be processed by the same process, so that the manufacturing cost of the semiconductor substrate can be reduced.
このため、本発明に係る第2の半導体集積回路装置の製造方法では、本発明に係る半導体基板の製造方法を適用することにより、半導体集積回路装置の製造コストの低減をより一層図ることができる。 Therefore, in the second method for manufacturing a semiconductor integrated circuit device according to the present invention, the manufacturing cost of the semiconductor integrated circuit device can be further reduced by applying the method for manufacturing a semiconductor substrate according to the present invention. .
本発明に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法によると、所望の積層位置及び所望の積層間隔をもって積層された第1及び第2の半導体装置が固定された状態の下、半田リフロー処理を行うことにより、外部接続端子の上にマウントされた半田ボールを介して、第1の半導体装置における外部接続端子と第2の半導体装置における外部接続端子とが互いに電気的に接続された半導体集積回路装置を製造することができる。 According to the semiconductor integrated circuit device manufacturing apparatus and the semiconductor integrated circuit device manufacturing method according to the present invention, the first and second semiconductor devices stacked with a desired stacking position and a desired stacking interval are fixed. By performing the solder reflow process, the external connection terminal in the first semiconductor device and the external connection terminal in the second semiconductor device are electrically connected to each other via the solder ball mounted on the external connection terminal. The manufactured semiconductor integrated circuit device can be manufactured.
このため、本発明に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法では、半田リフロー処理の際に、第1及び第2の半導体装置の位置ズレを防止すると共に、熱膨張による半導体基板の反りを防止することができる。 For this reason, in the semiconductor integrated circuit device manufacturing apparatus and the semiconductor integrated circuit device manufacturing method according to the present invention, during the solder reflow process, the first and second semiconductor devices are prevented from being misaligned and also due to thermal expansion. Warpage of the semiconductor substrate can be prevented.
したがって、本発明に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法では、半田リフロー処理の際に、熱膨張による半導体基板の反りによって、積層された第1の半導体装置と第2の半導体装置との間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。 Therefore, in the semiconductor integrated circuit device manufacturing apparatus and semiconductor integrated circuit device manufacturing method according to the present invention, the first semiconductor device and the second semiconductor device stacked due to warpage of the semiconductor substrate due to thermal expansion during the solder reflow process. Since it is possible to prevent an interlayer connection failure between the semiconductor device and the semiconductor device, a semiconductor integrated circuit device having high reliability can be provided.
以下に、本発明の各実施形態について図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
(第1の実施形態)
以下に、本発明の第1の実施形態に係る半導体集積回路装置の製造装置について、図1を参照しながら説明する。
(First embodiment)
The semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention will be described below with reference to FIG.
図1は、本発明の第1の実施形態に係る半導体集積回路装置の製造装置の構造を示す断面図である。 FIG. 1 is a cross-sectional view showing the structure of a semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention.
本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、図1に示すように、ICチップ1aが半導体基板1bの上に実装されてなる第1の半導体装置1A及び第2の半導体装置1Bが、2段に積層された半導体集積回路装置を製造する場合を例に挙げて説明する。
In the apparatus for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, as shown in FIG. 1, a
図1に示すように、冶具4の上には、一対の可動式ピン5が設けられている。
As shown in FIG. 1, a pair of
低弾性体よりなる第1のスペーサー6aの内部に可動式ピン5を貫通させることにより、冶具4と第1の半導体装置1Aとの間には、第1のスペーサー6aが設けられており、第1のスペーサー6aによって、可動式ピン5は固定されている。
A
低弾性体よりなる第2のスペーサー7aの内部に可動式ピン5を貫通させることにより、第1のスペーサー6aの上には、第1の半導体装置1Aにおける半導体基板1bの側面に沿うようにして枠状に形成された、第2のスペーサー7aが設けられており、第2のスペーサー7aによって、第1の半導体装置1Aの積層位置が固定されていると共に可動式ピン5が固定されている。
By allowing the
低弾性体よりなる第3のスペーサー8の内部に可動式ピン5を貫通させることにより、第1の半導体装置1A及び第2のスペーサー7aの上には、第3のスペーサー8が設けられており、第3のスペーサー8によって、第1の半導体装置1Aと第2の半導体装置1Bとの積層間隔I(図1参照)が固定されていると共に可動式ピン5が固定されている。
The
低弾性体よりなる第2のスペーサー7bの内部に可動式ピン5を貫通させることにより、第3のスペーサー8の上には、第2の半導体装置1Bにおける半導体基板1bの側面に沿うようにして枠状に形成された、第2のスペーサー7bが設けられており、第2のスペーサーに7bよって、第2の半導体装置1Bの積層位置が固定されていると共に可動式ピン5が固定されている。
By passing the
低弾性体よりなる第1のスペーサー6bの内部に可動式ピン5を貫通させることにより、第2の半導体装置1B及び第2のスペーサー7bの上には、第1のスペーサー6bが設けられており、第1のスペーサー6bによって、可動式ピン5は固定されている。
The
第1のスペーサー6bの上には、ネジ9が設置されており、ネジ9によって、第1〜第3のスペーサー(6a、7a、8、及び7b)を介して積層された第1の半導体装置1A及び第2の半導体装置1Bは固定されている。
A
このように、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、内部に可動式ピン5を貫通させた第1〜第3のスペーサー(6a、7a、8、及び7b)を用いることにより、冶具4の上に、第1〜第3のスペーサーを介して、第1の半導体装置1A及び第2の半導体装置1Bを積層することができる。
As described above, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, the first to third spacers (6 a, 7 a, 8, and 7 b) having the
本発明の第1の実施形態に係る半導体集積回路装置の製造装置によると、内部に可動式ピン5を貫通させた第1〜第3のスペーサー(6a、7a、8、及び7b)を用いることにより、第1の半導体装置1A及び第2の半導体装置1Bが所望の積層位置をもって整列するように、且つ第2の半導体装置1Bが第1の半導体装置1Aの上に所望の積層間隔Iをもって積層するように固定しながら、冶具4の上に、第1〜第3のスペーサーを介して、第1の半導体装置1A及び第2の半導体装置1Bを積層することができる。
According to the semiconductor integrated circuit device manufacturing apparatus of the first embodiment of the present invention, the first to third spacers (6a, 7a, 8, and 7b) having the
具体的には、図1に示すように、第1の半導体装置1Aと第2の半導体装置1Bとの間に第3のスペーサー8を介在させることにより、第1の半導体装置1Aと第2の半導体装置1Bとの間隔Iを所望の間隔に制御することができる。
Specifically, as shown in FIG. 1, by interposing a
また、具体的には、図1に示すように、半導体基板1bの側面と第2のスペーサー7aの側面とが接するようにして第1の半導体装置1Aを配置することができるので、第1の半導体装置1Aが配置される位置を所望の位置に制御することができる。
Specifically, as shown in FIG. 1, the
同様に、半導体基板1bの側面と第2のスペーサー7bの側面とが接するようにして第2の半導体装置1Bを配置することができるので、第2の半導体装置1Bが配置される位置を所望の位置に制御することができる。
Similarly, since the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、所望の積層位置及び所望の積層間隔Iをもって、第1の半導体装置1A及び第2の半導体装置1Bを積層することができる。
Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, the
また、本発明の第1の実施形態に係る半導体集積回路装置の製造装置によると、冶具4の上に、半導体基板1bのサイズに応じた形状を有する第1のスペーサー6aを介して、第1の半導体装置1Aを配置することができるので、冶具4の上に、第1の半導体装置1AにおけるICチップ1aが直接接することなく、第1の半導体装置1Aを配置することができる。
In addition, according to the semiconductor integrated circuit device manufacturing apparatus of the first embodiment of the present invention, the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、第1の半導体装置1AにおけるICチップ1aと冶具4とが接することによって、第1の半導体装置1AにおけるICチップ1aが損傷を受けることを防止することができる。
Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, the IC chip 1a in the
更には、本発明の第1の実施形態に係る半導体集積回路装置の製造装置によると、図1に示すように、第2のスペーサー7bの上に第1のスペーサー6bを介してネジ9を設置することにより、第1〜第3のスペーサー(6a、7a、8、及び7b)を介して積層された第1の半導体装置1A及び第2の半導体装置1Bを固定することができる。
Furthermore, according to the semiconductor integrated circuit device manufacturing apparatus of the first embodiment of the present invention, as shown in FIG. 1, the
これにより、第1の半導体装置1A及び第2の半導体装置1Bが所望の積層位置及び所望の積層間隔Iをもって積層された状態の下、ネジ9による圧力によって、積層された第1の半導体装置1A及び第2の半導体装置1Bを固定することができる。
As a result, the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に、所望の積層位置及び所望の積層間隔Iをもって積層された第1の半導体装置1A及び第2の半導体装置1Bが位置ズレすることを防止することができる。
Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, the first semiconductor stacked with a desired stacking position and a desired stacking interval I when the semiconductor integrated circuit device is manufactured. It is possible to prevent the
また、本発明の第1の実施形態に係る半導体集積回路装置の製造装置によると、第2のスペーサー7bの上に、半導体基板1bのサイズに応じた形状を有する第1のスペーサー6bを介して、ネジ9を設けることができるので、第2の半導体装置1Bにおける半導体基板1bの上に、ネジ9を直接設けることがない。
Further, according to the semiconductor integrated circuit device manufacturing apparatus of the first embodiment of the present invention, the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、ネジ9による圧力によって、第2の半導体装置1Bにおける半導体基板1bが損傷を受けることを防止することができる。
For this reason, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, the
更には、本発明の第1の実施形態に係る半導体集積回路装置の製造装置によると、所望の積層位置及び所望の積層間隔Iをもって積層された第1の半導体装置1A及び第2の半導体装置1Bが固定された状態の下、半田リフロー処理を行うことにより、外部接続端子2の上にマウントされた半田ボール3を介して、第1の半導体装置1Aにおける外部接続端子2と第2の半導体装置1Bにおける外部接続端子2とが互いに電気的に接続された半導体集積回路装置を製造することができる。
Furthermore, according to the semiconductor integrated circuit device manufacturing apparatus of the first embodiment of the present invention, the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、半田リフロー処理の際に、第1の半導体装置1A及び第2の半導体装置1Bの位置ズレを防止すると共に、熱膨張による半導体基板1bの反りを防止することができる。
Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, during the solder reflow process, the
したがって、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、半田リフロー処理の際に、熱膨張による半導体基板1bの反りによって、積層された第1の半導体装置1Aと第2の半導体装置1Bとの間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, the
また、本発明の第1の実施形態に係る半導体集積回路装置の製造装置によると、第1〜第3のスペーサー(6a及び6b、7a及び7b、並びに8)を構成する材料として、低弾性体を用いる。 Further, according to the semiconductor integrated circuit device manufacturing apparatus of the first embodiment of the present invention, the material constituting the first to third spacers (6a and 6b, 7a and 7b, and 8) is a low-elasticity material. Is used.
このように、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、第1〜第3のスペーサー(6a及び6b、7a及び7b、並びに8)を構成する材料として低弾性体を用いることにより、第2のスペーサー7bの上に第1のスペーサー6bを介して設けられたネジ9によって、第1〜第3のスペーサーを介して積層された第1の半導体装置1A及び第2の半導体装置1Bを固定する際に、第1〜第3のスペーサーの形状が変形することにより、半導体基板1bに対して加重されるネジ9による圧力の大きさを緩和することができる。
As described above, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, the low-elasticity material is used as the material constituting the first to third spacers (6a and 6b, 7a and 7b, and 8). , The
例えば、半導体集積回路装置の製造の際には、半導体基板1bに対して、第1の半導体装置1A及び第2の半導体装置1Bの位置ズレを防止するためのネジ9による圧力が働く。
For example, when the semiconductor integrated circuit device is manufactured, the pressure by the
特に、半田リフロー処理の際には、半導体基板1bに対して、第1の半導体装置1A及び第2の半導体装置1Bの位置ズレを防止するためのネジ9による圧力だけでなく、熱膨張による半導体基板1bの反りを防止するためのネジ9による圧力も働く。
In particular, during the solder reflow process, not only the pressure by the
このように、半田リフロー処理の際には、半導体基板1bに対して、熱膨張に起因する半導体基板1bの反りによる圧力と拮抗するようにして、半導体基板1bの反りを防止するためのネジ9による圧力が働くので、半導体基板1bが破壊されるおそれがある。
As described above, during the solder reflow process, the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、半田リフロー処理の際に、熱膨張による半導体基板1bの反りに応じて、低弾性体よりなる第1〜第3のスペーサー(6a及び6b、7a及び7b、並びに8)の形状が変形することにより、半導体基板1bに対して加重されるネジ9による圧力の大きさを緩和することができるので、半導体基板1bに対して過度の圧力が加重されることを防止することができる。
Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, during the solder reflow process, the first to first layers made of a low elastic body correspond to the warp of the
したがって、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に(特に、半田リフロー処理の際に)、ネジ9による圧力によって、半導体基板1bに対して過度の圧力が加重されることはないため、半導体基板1bが破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, when the semiconductor integrated circuit device is manufactured (particularly during the solder reflow process), the
以下に、本発明の第1の実施形態に係る半導体集積回路装置の製造装置における、冶具4の構造について、図2(a) 及び(b) を参照しながら詳細に説明する。
Hereinafter, the structure of the
図2(a) は治具4の構造を示す平面図であり、図2(b) は治具4の構造を示す断面図であって、具体的には、図2(a) で示すIIb-IIb線における断面図である。
2 (a) is a plan view showing the structure of the
図2(a) に示すように、冶具4には溝5aが形成されており、冶具4における溝5aには、可動式ピン5が配置されている。
As shown in FIG. 2 (a), a groove 5 a is formed in the
また、可動式ピン5における溝5aと接している側の端部は、図2(b) に示すように、溝5a内を移動することができるように調整されている。
The end of the
具体的には、図2(b) に示すように、可動式ピン5は、例えば、角度Aを傾斜移動する、すなわち、可動式ピン5における溝5aと接している側の端部を中心軸として、円周方向に移動することが可能である。
Specifically, as shown in FIG. 2 (b), the
また、具体的には、図2(b) に示すように、可動式ピン5は、例えば、距離Dをスライド移動する、すなわち、可動式ピン5における溝5aと接している側の端部が、冶具4における可動式ピン5が配置されている面に対して平行方向に溝5a内を移動することが可能である。
Specifically, as shown in FIG. 2B, the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、半導体基板のサイズに応じて、可動式ピン5の配置位置を調整することができるので、サイズが互いに異なる半導体基板を用いた、半導体集積回路装置を製造することができる。
For this reason, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, the arrangement positions of the
以下に、サイズが互いに異なる半導体基板を用いた場合における、本発明に係る半導体集積回路装置の製造装置について、図3を参照しながら説明する。 Hereinafter, an apparatus for manufacturing a semiconductor integrated circuit device according to the present invention when semiconductor substrates having different sizes are used will be described with reference to FIG.
図3は、本発明に係る半導体集積回路装置の製造装置の構造を示す断面図である。 FIG. 3 is a sectional view showing the structure of a semiconductor integrated circuit device manufacturing apparatus according to the present invention.
ここで、図3に示すように、ICチップ10aが半導体基板10bの上に実装されてなる第1の半導体装置と、ICチップ10aが半導体基板10cの上に実装されてなる第2の半導体装置とが積層された、半導体集積回路装置を製造する場合を例に挙げて以下に説明する。
Here, as shown in FIG. 3, the first semiconductor device in which the
図3に示すように、冶具4における溝(図示せず)には、一対の可動式ピン5が設けられている。
As shown in FIG. 3, a pair of
低弾性体よりなる第1のスペーサー16aの内部に可動式ピン5を貫通させることにより、冶具4と第1の半導体装置との間には、第1のスペーサー16aが設けられており、第1のスペーサー16aによって、可動式ピン5は固定されている。
The
低弾性体よりなる第2のスペーサー17aの内部に可動式ピン5を貫通させることにより、第1のスペーサー16aの上には、第1の半導体装置における半導体基板10bの側面に沿うようにして枠状に形成された、第2のスペーサー17aが設けられており、第2のスペーサー17aによって、第1の半導体装置の積層位置が固定されていると共に可動式ピン5が固定されている。
By allowing the
低弾性体よりなる第3のスペーサー18の内部に可動式ピン5を貫通させることにより、第1の半導体装置及び第2のスペーサー17aの上には、第3のスペーサー18が設けられており、第3のスペーサー18によって、第1の半導体装置と第2の半導体装置との積層間隔I(図3参照)が固定されていると共に可動式ピン5が固定されている。
The
低弾性体よりなる第2のスペーサー17bの内部に可動式ピン5を貫通させることにより、第3のスペーサー18の上には、第2の半導体装置における半導体基板10cの側面に沿うようにして枠状に形成された、第2のスペーサー17bが設けられており、第2のスペーサー17bによって、第2の半導体装置の積層位置が固定されていると共に可動式ピン5が固定されている。
A frame is formed on the
低弾性体よりなる第1のスペーサー16bの内部に可動式ピン5を貫通させることにより、第2の半導体装置及び第2のスペーサー17bの上には、第1のスペーサー16bが設けられており、第1のスペーサー16bによって、可動式ピン5は固定されている。
The
第1のスペーサー16bの上には、ネジ9が設置されており、ネジ9によって、スペーサー(16a、17a、18、及び17b)を介して積層された第1及び第2の半導体装置は固定されている。
A
このように、本発明に係る半導体集積回路装置の製造装置では、半導体基板(10b及び10c)のサイズに応じて、第1〜第3のスペーサー(16a、17a、18、及び17b)の形状が調整されていると共に、半導体基板(10b及び10c)のサイズに応じて、可動式ピン5における溝と接している側の端部がスライド移動及び傾斜移動のうちの少なくとも一方を行うことにより(図2(b) 参照)、可動式ピン5の配置位置が調整されている。
As described above, in the semiconductor integrated circuit device manufacturing apparatus according to the present invention, the shapes of the first to third spacers (16a, 17a, 18, and 17b) depend on the size of the semiconductor substrates (10b and 10c). By adjusting the size of the semiconductor substrate (10b and 10c), the end of the
本発明に係る半導体集積回路装置の製造装置によると、図3に示すように、半導体基板(10b及び10c)のサイズに応じた形状を有する第1〜第3のスペーサー(16a、17a、18、及び17b)の内部に、半導体基板(10b及び10c)のサイズに応じて配置された可動式ピン5を貫通させる。
According to the semiconductor integrated circuit device manufacturing apparatus of the present invention, as shown in FIG. 3, the first to third spacers (16a, 17a, 18, 18) having shapes corresponding to the sizes of the semiconductor substrates (10b and 10c). And 17b), the
このように、本発明に係る半導体集積回路装置の製造装置では、半導体基板(10b及び10c)のサイズに応じて、形状が調整された第1〜第3のスペーサー(16a、17a、18、及び17b)を用いると共に、半導体基板(10b及び10c)のサイズに応じて、配置位置が調整された可動式ピン5を用いる。
Thus, in the semiconductor integrated circuit device manufacturing apparatus according to the present invention, the first to third spacers (16a, 17a, 18 and 18) whose shapes are adjusted according to the size of the semiconductor substrates (10b and 10c). 17b) and the
このため、本発明に係る半導体集積回路装置の製造装置では、サイズが互いに同等である半導体基板だけでなく、サイズが互いに異なる半導体基板(10b及び10c)を用いた場合においても、所望の積層位置及び所望の積層間隔Iをもって、第1及び第2の半導体装置を積層することができるので、前述した本発明の第1の実施形態に係る半導体集積回路装置の製造装置と同様の効果を得ることができる。 Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the present invention, not only the semiconductor substrates having the same size but also the semiconductor substrates (10b and 10c) having different sizes are used. Since the first and second semiconductor devices can be stacked with a desired stacking interval I, the same effects as those of the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention described above can be obtained. Can do.
本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、スペーサーを介して積層された半導体装置を固定するための固定手段として、ネジ9による圧力を利用すると共に、固定手段の際に、半導体基板に対して加重される固定手段による圧力を緩和するための緩和手段として、低弾性体よりなるスペーサー(6a及び6b、7a及び7b、並びに8)を用いたが、本発明はこれに限定されることはない。
In the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, as a fixing means for fixing the semiconductor devices stacked via the spacer, the pressure by the
以下に、固定手段及び緩和手段におけるその他の具体例について、図4並びに図5(a) 及び(b) を参照しながら説明する。 Hereinafter, other specific examples of the fixing means and the relaxation means will be described with reference to FIG. 4 and FIGS. 5 (a) and 5 (b).
図4並びに図5(a) 及び(b) は、本発明に係る半導体集積回路装置の製造装置の構造を示す断面図である。 4 and 5 (a) and 5 (b) are sectional views showing the structure of the semiconductor integrated circuit device manufacturing apparatus according to the present invention.
尚、図4並びに図5(a) 及び(b) において、前述した本発明の第1の実施形態に係る半導体集積回路装置の製造装置と同一の構成要素については、同一の符号を付す。したがって、以下の説明では、本発明の第1の実施形態に係る半導体集積回路装置の製造装置と同様の説明は繰り返し行わない。 4 and FIGS. 5A and 5B, the same components as those in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention described above are denoted by the same reference numerals. Therefore, in the following description, the same description as the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention will not be repeated.
第1の具体例として、図4に示すように、第1のスペーサー6bの上にバネ11を介してネジ9を配置し、第1のスペーサー6bの上方からバネ11を介してネジ9による圧力を加えることにより、冶具4の上に、第1〜第3のスペーサー(6a、7a、8、及び7b)を介して積層された第1及び第2の半導体装置(1A及び1B)を固定する。
As a first specific example, as shown in FIG. 4, a
このように、本発明に係る半導体集積回路装置の製造装置では、図4に示すように、固定手段としてネジ9を用いると共に、緩和手段としてバネ11を用いる。
As described above, in the semiconductor integrated circuit device manufacturing apparatus according to the present invention, as shown in FIG. 4, the
本発明に係る半導体集積回路装置の製造装置によると、図4に示すように、第1のスペーサー6bとネジ9との間にバネ11を介在させることにより、第1のスペーサー6bの上に設けられたネジ9によって、第1〜第3のスペーサー(6a、7a、8、及び7b)を介して積層された第1及び第2の半導体装置(1A及び1B)を固定する際に、バネ11が伸縮することにより、半導体基板1bに対して加重されるネジ9による圧力の大きさを調整することができる。
According to the semiconductor integrated circuit device manufacturing apparatus of the present invention, as shown in FIG. 4, the
例えば、半田リフロー処理の際に、熱膨張による半導体基板1bの反りに応じて、バネ11が伸縮することにより、半導体基板1bに対して加重されるネジ9による圧力の大きさを調整することができるので、半導体基板1bに対して過度の圧力が加重されることを防止することができる。
For example, when the solder reflow process is performed, the
このため、本発明に係る半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に(特に、半田リフロー処理の際に)、ネジ9による圧力によって、半導体基板1bに対して過度の圧力が加重されることはないため、半導体基板1bが破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
For this reason, in the semiconductor integrated circuit device manufacturing apparatus according to the present invention, when the semiconductor integrated circuit device is manufactured (particularly during the solder reflow process), excessive pressure is applied to the
また、第2の具体例として、図5(a) に示すように、第1のスペーサー6bの上に錘12を配置し、第1のスペーサー6bの上方から錘12による圧力を加えることにより、冶具4の上に、第1〜第3のスペーサー(6a、7a、8、及び7b)を介して積層された第1及び第2の半導体装置(1A及び1B)を固定する。
As a second specific example, as shown in FIG. 5 (a), a
また、第3の具体例として、図5(b) に示すように、第1のスペーサー6bの上に加圧装置13を設置し、第1のスペーサー6bの上方から加圧装置13による圧力を加えることにより、冶具4の上に、第1〜第3のスペーサー(6a、7a、8、及び7b)を介して積層された第1及び第2の半導体装置(1A及び1B)を固定する。
Further, as a third specific example, as shown in FIG. 5 (b), a pressurizing
このように、本発明に係る半導体集積回路装置の製造装置では、図5(a) 及び(b) に示すように、固定手段と緩和手段との双方を兼ね備える手段として、錘12又は加圧装置13を用いる。
As described above, in the semiconductor integrated circuit device manufacturing apparatus according to the present invention, as shown in FIGS. 5 (a) and 5 (b), the
本発明に係る半導体集積回路装置の製造装置によると、図5(a) 及び(b) に示すように、第1のスペーサー6bの上に錘12又は加圧装置13を設けることにより、錘12又は加圧装置13によって、第1〜第3のスペーサー(6a、7a、8、及び7b)を介して積層された第1及び第2の半導体装置(1A及び1B)を固定する際に、半導体基板1bに対して加重される錘12又は加圧装置13による圧力の大きさを調整することができる。
According to the semiconductor integrated circuit device manufacturing apparatus of the present invention, as shown in FIGS. 5 (a) and 5 (b), the
例えば、半田リフロー処理の際に、熱膨張による半導体基板1bの反りに応じて、半導体基板1bに対して加重される錘12又は加圧装置13による圧力の大きさを調整することができるので、半導体基板1bに対して過度の圧力が加重されることを防止することができる。
For example, in the solder reflow process, according to the warp of the
このため、本発明に係る半導体集積回路装置の製造装置では、半導体集積回路装置の製造の際に(特に、半田リフロー処理の際に)、錘12又は加圧装置13による圧力によって、半導体基板1bに対して過度の圧力が加重されることはないため、半導体基板1bが破壊されることを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the present invention, when the semiconductor integrated circuit device is manufactured (particularly during the solder reflow process), the
尚、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、冶具4、可動式ピン5、第1のスペーサー(6a及び6b)、第2のスペーサー(7a及び7b)、及び第3のスペーサー8のうちの少なくとも1つが、発熱機構を有するように調整しても良い。
In the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, the
例えば、冶具4、可動式ピン5、第1のスペーサー(6a及び6b)、第2のスペーサー(7a及び7b)、及び第3のスペーサー8の内部に、発熱体を仕込む。
For example, the heating element is charged inside the
このようにすると、第1の半導体装置1Aと第2の半導体装置1Bとの熱履歴を同等に調整することができる。
In this way, the thermal history of the
これにより、半田リフロー処理の際に、第1の半導体装置1Aにおける半導体基板1bにかかる熱量と第2の半導体装置1Bにおける半導体基板1bにかかる熱量とを同等に調整することができる。
As a result, during the solder reflow process, the amount of heat applied to the
このため、半田リフロー処理の際に、第1の半導体装置1Aにおける半導体基板1bに引き起こされる反りの大きさと第2の半導体装置1Bにおける半導体基板1bに引き起こされる反りの大きさとの間に、差異が生じることを防止することができる。
Therefore, during the solder reflow process, there is a difference between the magnitude of the warp caused to the
したがって、半田リフロー処理の際に、第1の半導体装置1Aにおける半導体基板1bの反りの大きさと第2の半導体装置1Bにおける半導体基板1bの反りの大きさとが異なることによって、積層された第1の半導体装置1Aと第2の半導体装置1Bとの間に、層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置を提供することができる。
Therefore, during the solder reflow process, the
以下に、本発明の第1の実施形態に係る半導体集積回路装置の製造方法について、図6、図7及び図8を参照しながら説明する。 A method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention will be described below with reference to FIGS.
図6、図7及び図8は、本発明の第1の実施形態に係る半導体集積回路装置の製造方法を示す要部工程断面図である。 6, 7, and 8 are cross-sectional views illustrating main steps of the manufacturing method of the semiconductor integrated circuit device according to the first embodiment of the present invention.
まず、外部接続端子2を有する半導体基板1bの上にICチップ1aが実装されてなる、第1の半導体装置1A及び第2の半導体装置1Bを形成した後、第1の半導体装置1Aにおける外部接続端子2の上に半田ボール3をマウントすると共に、第2の半導体装置1Bにおける外部接続端子2の上に半田ボール3をマウントする。
First, after forming the
このようにして、図6に示すように、半田ボール3がマウントされた外部接続端子2を有する半導体基板1bの上にICチップ1aが実装されてなる、第1の半導体装置1A及び第2の半導体装置1Bを予め形成する。
In this way, as shown in FIG. 6, the
続いて、図6に示すように、冶具4における溝(図示せず)に、一対の可動式ピン5を設ける。
Subsequently, as shown in FIG. 6, a pair of
このとき、半導体基板1bのサイズに応じて、可動式ピン5における溝と接している側の端部が溝内をスライド移動及び傾斜移動のうちの少なくとも一方を行うことにより(図2(b) 参照)、可動式ピン5の配置位置は適宜調整されている。
At this time, depending on the size of the
続いて、低弾性体よりなる第1のスペーサー6aの内部に可動式ピン5を貫通させることにより、冶具4の上に、可動式ピン5を固定するための第1のスペーサー6aを配置する。
Subsequently, the
続いて、低弾性体よりなる枠状の第2のスペーサー7aの内部に可動式ピン5を貫通させることにより、第1のスペーサー6aの上に、第1の半導体装置1Aが配置される位置及び可動式ピン5を固定するための第2のスペーサー7aを配置すると共に、第2のスペーサー7aの側面と半導体基板1bの側面とが接するようにして第1の半導体装置1Aを配置する。
Subsequently, by passing the
続いて、低弾性体よりなる第3のスペーサー8の内部に可動式ピン5を貫通させることにより、第1の半導体装置1A及び第2のスペーサー7aの上に、第2の半導体装置1Bが第1の半導体装置1Aの上に積層される間隔I(図6参照)及び可動式ピン5を固定するための第3のスペーサー8を配置する。
Subsequently, by allowing the
続いて、低弾性体よりなる枠状の第2のスペーサー7bの内部に可動式ピン5を貫通させることにより、第3のスペーサー8の上に、第2の半導体装置1Bが配置される位置及び可動式ピン5を固定するための第2のスペーサー7bを配置すると共に、第2のスペーサー7bの側面と半導体基板1bの側面とが接するようにして第2の半導体装置1Bを配置する。
Subsequently, a position where the
続いて、低弾性体よりなる第1のスペーサー6bの内部に可動式ピン5を貫通させることにより、第2の半導体装置1B及び第2のスペーサー7bの上に、可動式ピン5を固定するための第1のスペーサー6bを配置する。
Subsequently, in order to fix the
このようにして、冶具4の上に、第1のスペーサー6a、第1の半導体装置1A及び第2のスペーサー7a、第3のスペーサー8、第2の半導体装置1B及び第2のスペーサー7b、並びに第1のスペーサー6bを下から順に配置する。
In this way, on the
次に、図7に示すように、第2のスペーサー7bの上に、第1のスペーサー6bを介してネジ9を設置することにより、冶具4の上に、第1〜第3のスペーサー(6a、7a、8、及び7b)を介して積層された第1の半導体装置1A及び第2の半導体装置1Bを固定する。
Next, as shown in FIG. 7, a
続いて、半田リフロー処理を行うことにより、第1の半導体装置1A及び第2の半導体装置1Bにおける外部接続端子2と外部接続端子2の上にマウントされた半田ボール3とを電気的に接続すると共に、外部接続端子2の上にマウントされた半田ボール3を介して、第1の半導体装置1Aにおける外部接続端子2と第2の半導体装置1Bにおける外部接続端子2とを電気的に接続する。
Subsequently, by performing a solder reflow process, the
このようにして、半田ボール3を介して、第1の半導体装置1Aと第2の半導体装置1Bとが電気的に接合された、半導体集積回路装置1を製造する。
In this way, the semiconductor integrated
次に、図8に示すように、可動式ピン5からネジ9を取り外すことにより、第1のスペーサー6b、第2のスペーサー7b、半導体集積回路装置1、第3のスペーサー8、第2のスペーサー7a、及び第1のスペーサー6aを上から順に引き抜く。
Next, as shown in FIG. 8, by removing the
このようにして、半導体集積回路装置1を製造する。
In this way, the semiconductor integrated
本発明の第1の実施形態に係る半導体集積回路装置の製造方法によると、図7に示すように、内部に可動式ピン5を貫通させた第1〜第3のスペーサー(6a、7a、8、及び7b)を用いることにより、第1の半導体装置1A及び第2の半導体装置1Bが所望の積層位置をもって整列するように、且つ第2の半導体装置1Bが第1の半導体装置1Aの上に所望の積層間隔Iをもって積層するように固定しながら、冶具4の上に、第1〜第3のスペーサーを介して、第1の半導体装置1A及び第2の半導体装置1Bを積層することができる。
According to the method of manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, as shown in FIG. 7, the first to third spacers (6a, 7a, 8 having the
具体的には、第1の半導体装置1Aと第2の半導体装置1Bとの間に第3のスペーサー8を介在させることにより、第1の半導体装置1Aと第2の半導体装置1Bとの間隔Iを所望の間隔に制御することができる。
Specifically, by interposing the
また、具体的には、半導体基板1bの側面と第2のスペーサー7aの側面とが接するようにして第1の半導体装置1Aを配置することができるので、第1の半導体装置1Aが配置される位置を所望の位置に制御することができる。
Specifically, since the
同様に、半導体基板1bの側面と第2のスペーサー7bの側面とが接するようにして第2の半導体装置1Bを配置することができるので、第2の半導体装置1Bが配置される位置を所望の位置に制御することができる。
Similarly, since the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、所望の積層位置及び所望の積層間隔Iをもって、第1の半導体装置1A及び第2の半導体装置1Bを積層することができる。
Therefore, in the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, the
また、本発明の第1の実施形態に係る半導体集積回路装置の製造方法によると、冶具4の上に、半導体基板1bのサイズに応じた形状を有する第1のスペーサー6aを介して、第1の半導体装置1Aを配置することができるので、冶具4の上に、第1の半導体装置1AにおけるICチップ1aが直接接することなく、第1の半導体装置1Aを配置することができる。
Further, according to the method of manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、第1の半導体装置1AにおけるICチップ1aと冶具4とが接することによって、第1の半導体装置1AにおけるICチップ1aが損傷を受けることを防止することができる。
For this reason, in the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, the IC chip 1a in the
また、本発明の第1の実施形態に係る半導体集積回路装置の製造方法によると、図7に示すように、半導体基板1bのサイズに応じた形状を有する第1〜第3のスペーサー(6a、7a、8、及び7b)の内部に、半導体基板1bのサイズに応じて配置された可動式ピン5を貫通させる。
Further, according to the method of manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, as shown in FIG. 7, the first to third spacers (6a, The
このように、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、半導体基板1bのサイズに応じて、形状が調整された第1〜第3のスペーサー(6a、7a、8、及び7b)を用いると共に、半導体基板1bのサイズに応じて、配置位置が調整された可動式ピン5を用いることができる。
Thus, in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment of the present invention, the first to third spacers (6a, 7a, 8) whose shapes are adjusted according to the size of the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、サイズが互いに同等である半導体基板1bだけでなく、サイズが互いに異なる半導体基板を用いた場合においても、所望の積層位置及び所望の積層間隔Iをもって、第1の半導体装置1A及び第2の半導体装置1Bを積層することができる。
For this reason, in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment of the present invention, not only the
更には、本発明の第1の実施形態に係る半導体集積回路装置の製造方法によると、図7に示すように、第2のスペーサー7bの上に第1のスペーサー6bを介してネジ9を設置することにより、第1〜第3のスペーサー(6a、7a、8、及び7b)を介して積層された第1の半導体装置1A及び第2の半導体装置1Bを固定することができる。
Furthermore, according to the manufacturing method of the semiconductor integrated circuit device according to the first embodiment of the present invention, as shown in FIG. 7, the
これにより、第1の半導体装置1A及び第2の半導体装置1Bが所望の積層位置及び所望の積層間隔Iをもって積層された状態の下、ネジ9による圧力によって、積層された第1の半導体装置1A及び第2の半導体装置1Bを固定することができる。
As a result, the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、半導体集積回路装置1の製造の際に、所望の積層位置及び所望の積層間隔Iをもって積層された第1の半導体装置1A及び第2の半導体装置1Bが位置ズレすることを防止することができる。
For this reason, in the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, when the semiconductor integrated
また、本発明の第1の実施形態に係る半導体集積回路装置の製造方法によると、第2のスペーサー7bの上に、半導体基板1bのサイズに応じた形状を有する第1のスペーサー6bを介して、ネジ9を設けることができるので、第2の半導体装置1Bにおける半導体基板1bの上に、ネジ9を直接設けることがない。
In addition, according to the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、ネジ9による圧力によって、第2の半導体装置1Bにおける半導体基板1bが損傷を受けることを防止することができる。
For this reason, in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment of the present invention, the
更には、本発明の第1の実施形態に係る半導体集積回路装置の製造方法によると、図7に示すように、所望の積層位置及び所望の積層間隔Iをもって積層された第1の半導体装置1A及び第2の半導体装置1Bが固定された状態の下、半田リフロー処理を行うことにより、外部接続端子2の上にマウントされた半田ボール3を介して、第1の半導体装置1Aにおける外部接続端子2と第2の半導体装置1Bにおける外部接続端子2とが互いに電気的に接続された半導体集積回路装置1を製造することができる。
Furthermore, according to the method of manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, as shown in FIG. 7, the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、半田リフロー処理の際に、第1の半導体装置1A及び第2の半導体装置1Bの位置ズレを防止すると共に、熱膨張による半導体基板1bの反りを防止することができる。
For this reason, in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment of the present invention, during the solder reflow process, the
したがって、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、半田リフロー処理の際に、熱膨張による半導体基板1bの反りによって、積層された第1の半導体装置1Aと第2の半導体装置1Bとの間に層間接続不良が発生することを防止することができるので、高い信頼性を有する半導体集積回路装置1を提供することができる。
Therefore, in the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, the
また、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、第1の半導体装置1A及び第2の半導体装置1Bの積層工程の後に、半田リフロー処理を行うことにより、外部接続端子2と外部接続端子2にマウントされた半田ボール3とを電気的に接続すると共に、半田ボール3を介して第1の半導体装置1Aにおける外部接続端子2と第2の半導体装置1Bにおける外部接続端子2とを互いに電気的に接続することができる。
In the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, the external connection is performed by performing a solder reflow process after the stacking process of the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、第1の半導体装置1A及び第2の半導体装置1Bの積層工程の前に、外部接続端子2と外部接続端子2にマウントされた半田ボール3とを電気的に接続するための、半田リフロー処理を行う必要はない。
For this reason, in the manufacturing method of the semiconductor integrated circuit device according to the first embodiment of the present invention, the
したがって、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、1度の半田リフロー処理を経て、半導体集積回路装置1を製造することができるので、半導体集積回路装置1の製造の際に、第1の半導体装置1A及び第2の半導体装置1Bに対する熱ストレスの低減を図ると共に、製造プロセスのTATの削減を図ることができる。
Therefore, in the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, the semiconductor integrated
また、本発明の第1の実施形態に係る半導体集積回路装置の製造方法によると、従来のように、半導体基板1bの上にスペーサー(図13(b):33参照)を残留させることなく、半導体集積回路装置1を製造することができる。
Further, according to the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, a spacer (see FIG. 13 (b): 33) is not left on the
このため、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、半導体基板1bの上に残留されたスペーサーによって、半導体基板1bの表面積が減少することはないので、半導体基板1bにおける放熱特性の向上を図ると共に、スペーサーの重量による半導体基板1bの変形を防止することができる。
Therefore, in the method of manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention, the surface area of the
したがって、本発明の第1の実施形態に係る半導体集積回路装置の製造方法では、高い信頼性を有する半導体集積回路装置1を提供することができる。
Therefore, in the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention, the semiconductor integrated
(第2の実施形態)
以下に、本発明の第2の実施形態に係る半導体集積回路装置の製造装置について、図9を参照しながら説明する。
(Second Embodiment)
A semiconductor integrated circuit device manufacturing apparatus according to the second embodiment of the present invention will be described below with reference to FIG.
図9は、本発明の第2の実施形態に係る半導体集積回路装置の製造装置の構造を示す断面図である。 FIG. 9 is a cross-sectional view showing the structure of a semiconductor integrated circuit device manufacturing apparatus according to the second embodiment of the present invention.
本実施形態に係る半導体集積回路装置の製造装置では、図9に示すように、ICチップ1aが半導体基板1cの上に実装されてなる第1の半導体装置1C及び第2の半導体装置1Dが、2段に積層された半導体集積回路装置を製造する場合を例に挙げて説明する。
In the semiconductor integrated circuit device manufacturing apparatus according to the present embodiment, as shown in FIG. 9, the
図9において、前述した本発明の第1の実施形態に係る半導体集積回路装置の製造装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、本発明の第1の実施形態に係る半導体集積回路装置の製造装置と同様の説明は繰り返し行わない。 In FIG. 9, the same components as those of the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention described above are denoted by the same reference numerals. Therefore, in this embodiment, the description similar to that of the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention will not be repeated.
尚、本実施形態では、前述した本発明の第1の実施形態に係る半導体集積回路装置の製造装置と同様に、高い信頼性を有する半導体集積回路装置を提供することを目的とする。 The present embodiment aims to provide a semiconductor integrated circuit device having high reliability, similar to the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention described above.
以下に、本実施形態に係る半導体集積回路装置の製造装置において、前述した本発明の第1の実施形態に係る半導体集積回路装置の製造装置と異なる点について、具体的に説明する。 Hereinafter, the semiconductor integrated circuit device manufacturing apparatus according to the present embodiment will be described specifically in terms of differences from the above-described semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention.
前述したように、本発明の第1の実施形態に係る半導体集積回路装置の製造装置では、半導体装置が配置される位置を固定する手段として、第2のスペーサー(前述した図1:7a及び7b参照)を用いるのに対し、本実施形態に係る半導体集積回路装置の製造装置では、図9に示すように、半導体装置が配置される位置を固定する手段として、側面に可動式ピン5の側面と接することが可能な接触面Sを有する半導体基板1cを用いる。
As described above, in the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention, the second spacer (FIG. 1: 7a and 7b described above) is used as means for fixing the position where the semiconductor device is disposed. In the semiconductor integrated circuit device manufacturing apparatus according to the present embodiment, as shown in FIG. 9, the side surface of the
このように、本発明の第2の実施形態に係る半導体集積回路装置の製造装置によると、側面に可動式ピン5の側面と接することが可能な接触面Sを有する半導体基板1cを用いると共に、内部に可動式ピン5を貫通させた第1及び第3のスペーサー(6a及び8)を用いることにより、第1の半導体装置1C及び第2の半導体装置1Dが所望の積層位置をもって整列するように、且つ第2の半導体装置1Dが第1の半導体装置1Cの上に所望の積層間隔Iをもって積層するように固定しながら、冶具4の上に、第1及び第3のスペーサーを介して、第1の半導体装置1C及び第2の半導体装置1Dを積層することができる。
As described above, according to the semiconductor integrated circuit device manufacturing apparatus of the second embodiment of the present invention, the
具体的には、図9に示すように、第1の半導体装置1Cと第2の半導体装置1Dとの間に第3のスペーサー8を介在させることにより、第1の半導体装置1Cと第2の半導体装置1Dとの間隔Iを所望の間隔に制御することができる。
Specifically, as shown in FIG. 9, by interposing a
また、具体的には、図9に示すように、半導体基板1cの接触面Sと可動式ピン5の側面とが接するようにして第1の半導体装置1C及び第2の半導体装置1Dを配置することができるので、第1の半導体装置1C及び第2の半導体装置1Dが配置される位置を所望の位置に制御することができる。
Specifically, as shown in FIG. 9, the
このため、本発明の第2の実施形態に係る半導体集積回路装置の製造装置では、所望の積層位置及び所望の積層間隔Iをもって、第1の半導体装置1C及び第2の半導体装置1Dを積層することができるので、前述した本発明の第1の実施形態に係る半導体集積回路装置の製造装置と同様の効果を得ることができる。
Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the second embodiment of the present invention, the
更には、本発明の第2の実施形態に係る半導体集積回路装置の製造装置によると、図9に示すように、第1の半導体装置1C及び第2の半導体装置1Dが配置される位置を固定する手段として、側面に可動式ピン5の側面と接することが可能な接触面Sを有する半導体基板1cを用いる。
Furthermore, according to the semiconductor integrated circuit device manufacturing apparatus of the second embodiment of the present invention, the positions where the
このため、本発明の第2の実施形態に係る半導体集積回路装置の製造装置では、前述した本発明の第1の実施形態に係る半導体集積回路装置の製造装置のように、第1及び第2の半導体装置が配置される位置を固定する手段として、第2のスペーサー(前述した図1:7a及び7b参照)を用いることなく、第1の半導体装置1C及び第2の半導体装置1Dが配置される位置を固定することができるので、半導体集積回路装置の製造装置の製造コストの低減を図ることができる。
Therefore, in the semiconductor integrated circuit device manufacturing apparatus according to the second embodiment of the present invention, the first and second semiconductor integrated circuit device manufacturing apparatuses according to the first embodiment of the present invention described above, as in the first and second embodiments. The
以下に、本発明の第2の実施形態に係る半導体集積回路装置の製造方法について、図10(a) 〜(c) 、図11及び図12を参照しながら説明する。 A method for manufacturing a semiconductor integrated circuit device according to the second embodiment of the present invention will be described below with reference to FIGS. 10 (a) to 10 (c), FIG. 11 and FIG.
図10(a) 〜(c) 、図11及び図12は、本発明の第2の実施形態に係る半導体集積回路装置の製造方法を示す要部工程図であって、具体的には、図10(a) 〜(c) 及び図11は、本発明の第2の実施形態に係る半導体集積回路装置の製造方法を示す要部工程斜視図であって、図12は、本発明の第2の実施形態に係る半導体集積回路装置の製造方法を示す要部工程断面図である。 10 (a) to 10 (c), FIG. 11 and FIG. 12 are principal part process diagrams showing a method of manufacturing a semiconductor integrated circuit device according to the second embodiment of the present invention. Specifically, FIG. FIGS. 10 (a) to (c) and FIG. 11 are perspective views of the principal part process showing the manufacturing method of the semiconductor integrated circuit device according to the second embodiment of the present invention, and FIG. It is principal part process sectional drawing which shows the manufacturing method of the semiconductor integrated circuit device which concerns on this embodiment.
図10(a) 〜(c) 、図11及び図12において、前述した本発明の第1の実施形態に係る半導体集積回路装置の製造装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、本発明の第1の実施形態に係る半導体集積回路装置の製造方法と同様の説明は繰り返し行わない。 10 (a) to 10 (c), FIG. 11 and FIG. 12, the same components as those of the semiconductor integrated circuit device manufacturing apparatus according to the first embodiment of the present invention described above are denoted by the same reference numerals. Therefore, in this embodiment, the same description as the manufacturing method of the semiconductor integrated circuit device according to the first embodiment of the present invention will not be repeated.
まず、図10(a) に示すように、複数の半導体基板1cが形成されてなるシート状基板20を形成する。
First, as shown in FIG. 10A, a sheet-
次に、図10(b) に示すように、可動式ピン(図示せず)の側面形状に応じて、半導体基板1cの側面における所望の領域を一括で刳り貫き加工する。具体的には、可動式ピンの側面形状に応じて、半導体基板1cの角部における部分を一括で刳り貫き加工する。
Next, as shown in FIG. 10 (b), a desired region on the side surface of the
次に、図10(c) に示すように、シート状基板20から複数の半導体基板1cを個片化することにより、側面に可動式ピンの側面と接することが可能な接触面Sを有する半導体基板1cを形成する。
Next, as shown in FIG. 10C, a semiconductor having a contact surface S that can come into contact with the side surface of the movable pin on the side surface by separating a plurality of
続いて、前述したように、半田ボール3がマウントされた外部接続端子2を有する半導体基板1cの上にICチップ1aが実装されてなる、第1の半導体装置1C及び第2の半導体装置1Dを予め形成した後、冶具4における溝(図示せず)に、可動式ピン5を設ける。
Subsequently, as described above, the
このとき、半導体基板1cのサイズに応じて、可動式ピン5における溝と接している側の端部が溝内をスライド移動及び傾斜移動のうちの少なくとも一方を行うことにより(図2(b) 参照)、可動式ピン5の配置位置は適宜調整されている。
At this time, depending on the size of the
続いて、前述したように、低弾性体よりなる第1のスペーサー6aの内部に可動式ピン5を貫通させることにより、冶具4の上に、可動式ピン5を固定するための第1のスペーサー6aを配置する。
Subsequently, as described above, the first spacer for fixing the
続いて、図11に示すように、第1のスペーサー6aの上に、半導体基板1cの接触面Sと可動式ピン5の側面とが接するようにして第1の半導体装置1Cを配置する。
Subsequently, as shown in FIG. 11, the
続いて、前述したように、低弾性体よりなる第3のスペーサー8の内部に可動式ピン5を貫通させることにより、第1の半導体装置1Cの上に、第2の半導体装置1Dが第1の半導体装置1Cの上に積層される間隔I及び可動式ピン5を固定するための第3のスペーサー8を配置する。
Subsequently, as described above, the
続いて、第3のスペーサー8の上に、半導体基板1cの接触面Sと可動式ピン5の側面とが接するようにして第2の半導体装置1Dを配置する。
Subsequently, the
続いて、前述したように、低弾性体よりなる第1のスペーサー6bの内部に可動式ピン5を貫通させることにより、第2の半導体装置1Dの上に、可動式ピン5を固定するための第1のスペーサー6bを配置する。
Subsequently, as described above, the
このようにして、冶具4の上に、第1のスペーサー6a、第1の半導体装置1C、第3のスペーサー8、第2の半導体装置1D、及び第1のスペーサー6bを下から順に配置する。
In this way, the
次に、図12に示すように、第2の半導体装置1Dの上に、第1のスペーサー6bを介してネジ9を設置することにより、冶具4の上に、第1及び第3のスペーサー(6a及び8)を介して積層された第1の半導体装置1C及び第2の半導体装置1Dを固定する。
Next, as shown in FIG. 12, by installing a
続いて、前述したように、半田リフロー処理を行うことにより、第1の半導体装置1C及び第2の半導体装置1Dにおける外部接続端子2と外部接続端子2の上にマウントされた半田ボール3とを電気的に接続すると共に、外部接続端子2の上にマウントされた半田ボール3を介して、第1の半導体装置1Cにおける外部接続端子2と第2の半導体装置1Dにおける外部接続端子2とを電気的に接続する。
Subsequently, as described above, by performing a solder reflow process, the
このようにして、半田ボール3を介して、第1の半導体装置1Cと第2の半導体装置1Dとが電気的に接合された、半導体集積回路装置を製造する。
In this manner, a semiconductor integrated circuit device in which the
次に、前述したように、可動式ピン5から止具9を取り外すことにより、第1のスペーサー6b、半導体集積回路装置、第3のスペーサー8、及び第1のスペーサー6aを上から順に引き抜く。
Next, as described above, by removing the
このようにして、半導体集積回路装置を製造する。 In this way, a semiconductor integrated circuit device is manufactured.
本発明の第2の実施形態に係る半導体集積回路装置の製造方法によると、側面に可動式ピン5の側面と接することが可能な接触面Sを有する半導体基板1cを用いると共に、内部に可動式ピン5を貫通させた第1及び第3のスペーサー(6a及び8)を用いることにより、第1の半導体装置1C及び第2の半導体装置1Dが所望の積層位置をもって整列するように、且つ第2の半導体装置1Dが第1の半導体装置1Cの上に所望の積層間隔Iをもって積層するように固定しながら、冶具4の上に、第1及び第3のスペーサーを介して、第1の半導体装置1C及び第2の半導体装置1Dを積層することができる。
According to the method of manufacturing a semiconductor integrated circuit device according to the second embodiment of the present invention, the
このため、本発明の第2の実施形態に係る半導体集積回路装置の製造方法では、所望の積層位置及び所望の積層間隔Iをもって、第1の半導体装置1C及び第2の半導体装置1Dを積層することができるので、前述した本発明の第1の実施形態に係る半導体集積回路装置の製造方法と同様の効果を得ることができる。
Therefore, in the method for manufacturing a semiconductor integrated circuit device according to the second embodiment of the present invention, the
更には、本発明の第2の実施形態に係る半導体集積回路装置の製造方法によると、図12に示すように、第1の半導体装置1C及び第2の半導体装置1Dが配置される位置を固定する手段として、側面に可動式ピン5の側面と接することが可能な接触面Sを有する半導体基板1cを用いる。
Furthermore, according to the method of manufacturing a semiconductor integrated circuit device according to the second embodiment of the present invention, the positions where the
このため、本発明の第2の実施形態に係る半導体集積回路装置の製造方法では、前述した本発明の第1の実施形態に係る半導体集積回路装置の製造方法のように、第1及び第2の半導体装置が配置される位置を固定する手段として、第2のスペーサー(前述した図7:7a及び7b参照)を用いることなく、第1の半導体装置1C及び第2の半導体装置1Dが配置される位置を固定することができるので、半導体集積回路装置の製造コストの低減を図ることができる。
For this reason, in the manufacturing method of the semiconductor integrated circuit device according to the second embodiment of the present invention, the first and second methods are the same as the manufacturing method of the semiconductor integrated circuit device according to the first embodiment of the present invention described above. As means for fixing the position where the semiconductor device is arranged, the
更には、本発明の第2の実施形態に係る半導体集積回路装置の製造方法によると、図10(b) に示すように、1度の刳り貫き加工によって、側面に可動式ピン5の側面と接することが可能な接触面Sを有する半導体基板1cを得ることができるので、半導体集積回路装置の製造コストの低減をより一層図ることができる。
Furthermore, according to the method of manufacturing a semiconductor integrated circuit device according to the second embodiment of the present invention, as shown in FIG. 10 (b), the side surface of the
尚、本発明の第1及び第2の実施形態に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法では、半導体装置が2段に積層された半導体集積回路装置について説明したが、本発明はこれに限定されることはない。 In the semiconductor integrated circuit device manufacturing apparatus and the semiconductor integrated circuit device manufacturing method according to the first and second embodiments of the present invention, the semiconductor integrated circuit device in which the semiconductor devices are stacked in two stages has been described. The present invention is not limited to this.
本発明に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法では、複数のスペーサーの各々を介して積層された半導体装置を止具によって固定しながら、半導体集積回路装置を製造することができるので、半導体装置がより多段に積層された半導体集積回路装置においても、本発明の第1及び第2の実施形態に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法と同様の効果を得ることができる。 According to the semiconductor integrated circuit device manufacturing apparatus and the semiconductor integrated circuit device manufacturing method of the present invention, the semiconductor integrated circuit device is manufactured while fixing the semiconductor devices stacked via each of the plurality of spacers with a stopper. Therefore, even in a semiconductor integrated circuit device in which semiconductor devices are stacked in multiple stages, it is the same as the semiconductor integrated circuit device manufacturing apparatus and the semiconductor integrated circuit device manufacturing method according to the first and second embodiments of the present invention. The effect of can be obtained.
このため、本発明に係る半導体集積回路装置の製造装置及び半導体集積回路装置の製造方法では、ICチップがより高密度に実装された半導体集積回路装置においても、高い信頼性を有する半導体集積回路装置を実現することができる。 Therefore, in the semiconductor integrated circuit device manufacturing apparatus and the semiconductor integrated circuit device manufacturing method according to the present invention, a semiconductor integrated circuit device having high reliability even in a semiconductor integrated circuit device in which IC chips are mounted at a higher density. Can be realized.
本発明は、高い信頼性を有する半導体集積回路装置を提供することができるので、半導体集積回路装置の製造方法及び半導体集積回路装置の製造装置として有用である。 The present invention can provide a highly reliable semiconductor integrated circuit device, and is therefore useful as a method for manufacturing a semiconductor integrated circuit device and a manufacturing apparatus for a semiconductor integrated circuit device.
1a、10a ICチップ
1b、1c、10b、10c 半導体基板
1A、1B、1C、1D 半導体装置
1 半導体集積回路装置
2 外部接続端子
3 半田ボール
4 冶具
5 可動式ピン
5a 溝
6a、6b、16a、16b 第1のスペーサー
7a、7b、17a、17b 第2のスペーサー
8、18 第3のスペーサー
9 ネジ
11 バネ
12 錘
13 加圧装置
20 シート状基板
A 角度
D 距離
I 間隔
31a ICチップ
31b 半導体基板
31A 半導体装置
31 半導体集積回路装置
32 外部接続端子
33 スペーサー
34 貫通孔
35 半田ペースト
36 金属ピン
37 半田ボール
1a,
Claims (9)
下端が冶具の主面上に取り付けられた可動式ピンと、
前記冶具上に設けられ、前記可動式ピンを内部に貫通させて固定する第1のスペーサーと、
前記第1のスペーサー上に設けられ、前記第1の半導体装置を所定の位置に固定し、且つ前記可動式ピンを内部に貫通させて固定する第2のスペーサーと、
前記第2のスペーサー上に設けられ、前記第1の半導体装置と前記第2の半導体装置との間隔を一定に固定し、且つ前記可動式ピンを内部に貫通させて固定する第3のスペーサーと、
前記第3のスペーサー上に設けられ、前記第2の半導体装置を所定の位置に固定し、且つ前記可動式ピンを内部に貫通させて固定する第4のスペーサーと、
前記第4のスペーサー上に設けられ、前記可動式ピンを内部に貫通させて固定する第5のスペーサーと、
前記第5のスペーサー上に設けられ、前記第1乃至前記第5のスペーサーを固定する止具とを備え、
前記可動式ピンは、前記半導体基板のサイズに応じて、前記下端が前記冶具の前記主面に対して平行方向に動作可能であると共に、前記下端を中心とする円周方向に動作可能であり、且つ
前記第1乃至前記第5のスペーサーは、前記半導体基板のサイズに応じた形状を有していることを特徴とする半導体集積回路装置の製造装置。 A semiconductor integrated circuit device in which a first semiconductor device and a second semiconductor device in which an IC chip is mounted on a semiconductor substrate having external connection terminals are stacked via solder balls mounted on the external connection terminals Manufacturing equipment,
A movable pin with a lower end attached to the main surface of the jig;
A first spacer which is provided on the jig and fixes the movable pin through the interior;
A second spacer provided on the first spacer, fixing the first semiconductor device in a predetermined position, and fixing the movable pin through the interior;
A third spacer provided on the second spacer, fixed at a fixed interval between the first semiconductor device and the second semiconductor device, and fixed through the movable pin; ,
A fourth spacer provided on the third spacer, fixing the second semiconductor device in a predetermined position, and fixing the movable pin through the interior;
A fifth spacer which is provided on the fourth spacer and fixes the movable pin through the interior;
A stopper provided on the fifth spacer and fixing the first to fifth spacers;
The movable pin can be operated in a direction parallel to the main surface of the jig and in a circumferential direction centered on the lower end according to the size of the semiconductor substrate. And the said 1st thru | or 5th spacer has the shape according to the size of the said semiconductor substrate, The manufacturing apparatus of the semiconductor integrated circuit device characterized by the above-mentioned.
下端が冶具の主面上に取り付けられた可動式ピンと、
前記冶具上に設けられ、前記可動式ピンを内部に貫通させて固定する第1のスペーサーと、
前記第1のスペーサー上に設けられ、前記第1の半導体装置と前記第2の半導体装置との間隔を一定に固定し、且つ前記可動式ピンを内部に貫通させて固定する第2のスペーサーと、
前記第2のスペーサー上に設けられ、前記可動式ピンを内部に貫通させて固定する第3のスペーサーと、
前記第3のスペーサー上に設けられ、前記第1乃至前記第3のスペーサーを固定する止具とを備え、
前記可動式ピンは、前記半導体基板のサイズに応じて、前記下端が前記冶具の前記主面に対して平行方向に動作可能であると共に、前記下端を中心とする円周方向に動作可能であり、且つ
前記第1乃至前記第3のスペーサーは、前記半導体基板のサイズに応じた形状を有しており、
前記半導体基板の側面は、前記第1及び前記第2の半導体装置の各々が前記可動式ピンと接触して固定されるように、前記可動式ピンの側面形状にかみ合う形状を有していることを特徴とする半導体集積回路装置の製造装置。 A semiconductor integrated circuit device in which a first semiconductor device and a second semiconductor device in which an IC chip is mounted on a semiconductor substrate having external connection terminals are stacked via solder balls mounted on the external connection terminals Manufacturing equipment,
A movable pin with a lower end attached to the main surface of the jig;
A first spacer which is provided on the jig and fixes the movable pin through the interior;
A second spacer which is provided on the first spacer and fixes the distance between the first semiconductor device and the second semiconductor device to be constant and fixes the movable pin through the interior; ,
A third spacer which is provided on the second spacer and fixes the movable pin through the interior;
A stopper provided on the third spacer and fixing the first to third spacers;
The movable pin can be operated in a direction parallel to the main surface of the jig and in a circumferential direction centered on the lower end according to the size of the semiconductor substrate. And the first to third spacers have a shape corresponding to the size of the semiconductor substrate,
The side surface of the semiconductor substrate has a shape that meshes with the side surface shape of the movable pin so that each of the first and second semiconductor devices is fixed in contact with the movable pin. An apparatus for manufacturing a semiconductor integrated circuit device.
前記可動式ピンの配置位置を前記半導体基板のサイズに応じて調整しながら、前記第1乃至前記第4のスペーサーを用いて、前記第1及び前記第2の半導体装置を所定の位置に積層する工程と、
前記第4のスペーサーの上に前記第5のスペーサーを介して設けられた前記止具を用いて、前記第1乃至前記第5のスペーサーを固定する工程と、
前記半田ボールをリフローすることにより、前記第1の半導体装置と前記第2の半導体装置とを接合する工程と、
前記止具を取り外すと共に前記可動式ピンから前記第1乃至前記第5のスペーサーを引き抜く工程とを備えることを特徴とする半導体集積回路装置の製造方法。 A semiconductor integrated circuit device manufacturing method using the semiconductor integrated circuit device manufacturing apparatus according to claim 1,
The first and second semiconductor devices are stacked at predetermined positions by using the first to fourth spacers while adjusting the position of the movable pin according to the size of the semiconductor substrate. Process,
Fixing the first to fifth spacers using the fastener provided on the fourth spacer via the fifth spacer;
Bonding the first semiconductor device and the second semiconductor device by reflowing the solder balls;
A method for manufacturing a semiconductor integrated circuit device, comprising: removing the stopper and extracting the first to fifth spacers from the movable pin.
複数の半導体基板が形成されてなるシート状基板に対して、同一の工程により、前記複数の半導体基板の側面が前記可動式ピンの側面形状とかみ合う形状を有するように、前記複数の半導体基板の側面を加工する工程と、
前記複数の半導体基板の側面を加工した後に、前記シート状基板から前記複数の半導体基板を個片化する工程とを備えることを特徴とする半導体基板の製造方法。
A semiconductor substrate manufacturing method for manufacturing the semiconductor substrate used in the semiconductor integrated circuit device manufacturing apparatus according to claim 7,
With respect to the sheet-like substrate formed with a plurality of semiconductor substrates, the plurality of semiconductor substrates are formed in the same process so that the side surfaces of the plurality of semiconductor substrates mesh with the side surfaces of the movable pins. Processing the side surface;
And a step of separating the plurality of semiconductor substrates from the sheet-like substrate after processing the side surfaces of the plurality of semiconductor substrates.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005143714A JP2006324298A (en) | 2005-05-17 | 2005-05-17 | Semiconductor integrated circuit device manufacturing apparatus and semiconductor integrated circuit device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005143714A JP2006324298A (en) | 2005-05-17 | 2005-05-17 | Semiconductor integrated circuit device manufacturing apparatus and semiconductor integrated circuit device manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006324298A true JP2006324298A (en) | 2006-11-30 |
Family
ID=37543780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005143714A Pending JP2006324298A (en) | 2005-05-17 | 2005-05-17 | Semiconductor integrated circuit device manufacturing apparatus and semiconductor integrated circuit device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2006324298A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009117428A (en) * | 2007-11-01 | 2009-05-28 | Hitachi Ltd | Power semiconductor module manufacturing method, power semiconductor module manufacturing apparatus, power semiconductor module, and joining method |
| JP2014208534A (en) * | 2008-08-29 | 2014-11-06 | ミシュラン ルシェルシュ エ テクニーク ソシエテ アノニム | 1-D tire patch device and method |
-
2005
- 2005-05-17 JP JP2005143714A patent/JP2006324298A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009117428A (en) * | 2007-11-01 | 2009-05-28 | Hitachi Ltd | Power semiconductor module manufacturing method, power semiconductor module manufacturing apparatus, power semiconductor module, and joining method |
| JP2014208534A (en) * | 2008-08-29 | 2014-11-06 | ミシュラン ルシェルシュ エ テクニーク ソシエテ アノニム | 1-D tire patch device and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100602106B1 (en) | Semiconductor device | |
| KR101376264B1 (en) | Stacked package and method for manufacturing the package | |
| JP2003133518A (en) | Semiconductor module | |
| US20050230824A1 (en) | BGA semiconductor device having a dummy bump | |
| JP4433298B2 (en) | Multistage semiconductor module | |
| JP2006222374A (en) | Semiconductor chip | |
| US8269343B2 (en) | Semiconductor device including a pressure-contact section | |
| JP2019004007A (en) | Semiconductor device and method of manufacturing the same | |
| JP5671681B2 (en) | Multilayer semiconductor device | |
| KR100389920B1 (en) | Semiconductor module improving a reliability deterioration due to coefficient of thermal expansion | |
| JP2006210852A (en) | Circuit board for mounting surface-mounted circuit components and manufacturing method thereof | |
| JP5171009B2 (en) | Semiconductor package and manufacturing method thereof | |
| JP2006324298A (en) | Semiconductor integrated circuit device manufacturing apparatus and semiconductor integrated circuit device manufacturing method | |
| JP4600443B2 (en) | Semiconductor package and stacked semiconductor package | |
| JP2004247464A (en) | Semiconductor device and manufacturing method thereof | |
| US20070262437A1 (en) | Semiconductor device with temperature cycle life improved | |
| JP2013143434A (en) | Semiconductor device, semiconductor chip therefor and manufacturing method of the same | |
| US20230058638A1 (en) | Solder creep limiting rigid spacer for stacked die c4 packaging | |
| JP4557757B2 (en) | Semiconductor device | |
| JP4556671B2 (en) | Semiconductor package and flexible circuit board | |
| JP5589836B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3957694B2 (en) | Semiconductor package and system module | |
| JP4128722B2 (en) | Circuit board and electronic equipment | |
| JP2009030978A (en) | Package-on-package type electronic component, its inspection tool, and its inspection method | |
| JP2001223325A (en) | Semiconductor device |