JP2006314059A - 半導体装置 - Google Patents

Abstract

【課題】ＤＣオフセットの除去及びゲイン制御を可能とし、カットオフ周波数を上昇し、動作周波数帯域制限を緩和する。
【解決手段】入力端子101と、ＶＤＤとＧＮＤとの間に、バイアス電流供給回路102と、ＰＭＯＳトランジスタ103と、ＮＭＯＳトランジスタ104及びＮＭＯＳトランジスタ105を直列に接続し、ＮＭＯＳトランジスタ105のゲートに最適電圧を供給するＤＣオフセット補正回路106とからなるＣＭＯＳインバータ回路107を有し、ＰＭＯＳトランジスタ103のドレインとＮＭＯＳトランジスタ104のドレインの接続点と、ゲートに制御電圧Ｖｇ１が供給されるＮＭＯＳトランジスタ113と、ゲートに制御電圧Ｖｇ２が供給されソースがＮＭＯＳトランジスタ113のドレインに接続されたＮＭＯＳトランジスタ111とからなるゲート接地回路115のＮＭＯＳトランジスタ113ドレインとＮＭＯＳトランジスタ114ソースの接続点との間にコンデンサ108が接続された回路構成とする。
【選択図】図１

Description

本発明は、半導体装置に関し、特にＣＭＯＳを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの製造プロセス毎に生じる素子特性のばらつきに起因して発生するＤＣオフセットを除去するとともにゲイン制御を行う増幅回路を構成する半導体装置に関する。

近年、デジタル信号処理技術の進歩に伴ったデジタル機器製造の増大に応じて、デジタル機器内部に設けられた半導体装置において、ＣＭＯＳ集積回路が大幅に使用されるようになっている。ところが、高周波信号、映像信号、音声信号等は、アナログ信号として処理するほうが容易な場合もあり、またＡ／Ｄ変換回路、Ｄ／Ａ変換回路、クロック発振回路等を実現するためにはアナログ信号処理が必要である。

ＣＭＯＳインバータ回路を使用した増幅回路は、簡素な構成で高利得性能が得られるため、上述したアナログ信号処理の回路に適している。然るに、出力ＤＣバイアスを最適状態で使用するには、ＣＭＯＳインバータ回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタの閾値電圧、飽和電流等の動作パラメータが完全に一致する必要があるが、製造上ＮＭＯＳトランジスタとＰＭＯＳトランジスタの動作パラメータを完全に一致させることは不可能であり、回路上の工夫が必要である。

特許文献１には、ＣＭＯＳインバータ回路の出力ＤＣバイアスを最適なバイアス状態にできるようにした増幅回路の一例が開示されている。図１２は、特許文献１に開示された増幅回路の回路図を引用したものである。この増幅回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタＣＭＯＳインバータ回路の動作電流をＰＭＯＳトランジスタ２１のゲートに与える制御電圧ＶＣ２３により、ＣＭＯＳインバータを構成するＮＭＯＳトランジスタ２とＰＭＯＳトランジスタ３に流れる動作電流を制御することができる。そして、ＮＭＯＳトランジスタ２とＰＭＯＳトランジスタ３の閾値電圧、飽和電流等の動作パラメータが製造上バラツキ等の理由により一致しないため、同一形状のＣＭＯＳインバータ回路２２、１５，１６，１７の出力ＤＣバイアスの最適なバイアス状態（例えばＧＮＤ電圧とＶＤＤ電圧の中間電圧）からの誤差であるＤＣオフセットを検出し、これを最小とするようにＮＭＯＳトランジスタ１７のゲート電圧を設定し、この電圧を先のＣＭＯＳインバータ２，３，２１，１３を構成するＮＭＯＳトランジスタ１３のゲート電圧に与えることで、ＣＭＯＳインバータ２，３，２１，１３の出力ＤＣバイアスを最適なバイアス状態としている。

特許第３６１３２３２号公報

特許文献１で開示されている増幅回路の一例では、出力バイアス電位を最適値に設定しバイアス電流を可変とすることでアンプのゲイン調整が可能であるが、ゲインを小さく設定するには動作電流を少なくする必要がある。入力信号の電流値が大きい状況でゲインを小さくするとバイアス電流が小さくなり、出力信号の歪みが増大するため、ＲＦシステムの増幅器に使用した場合、混変調特性が劣化する等の特性悪化を生じることが懸念される。また、ノイズ及び歪みを低減するために動作電流を多く流す場合、構成するＭＯＳトランジスタのサイズを大きくする必要があり寄生容量が増大する。寄生容量が増大すると、寄生容量と負荷抵抗とによって構成されるＬＰＦのカットオフ周波数が減少され、結果として使用可能な周波数帯域が制限されるという問題点があった。

そこで、本発明は、上述した従来の実情に鑑みて提案されたものであり、ＤＣオフセットを除去するとともにゲイン制御を可能とし、カットオフ周波数を上昇して動作周波数帯域制限を緩和できる増幅回路を構成する半導体装置を提供することを目的とする。

上述した目的を達成するために、本発明に係る半導体装置は、交流信号電圧が入力される入力端子と、ＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、該ＰＭＯＳトランジスタの電源電圧側に接続されたバイアス電流供給回路と、該第１のＮＭＯＳトランジスタの接地側に接続された第２のＮＭＯＳトランジスタと、ＤＣオフセットを除去するように該第２のＮＭＯＳトランジスタのゲート電圧値を可変にするＤＣオフセット補正回路とを有するＣＭＯＳインバータ回路と、第１の制御電圧がゲートに供給される第３のＮＭＯＳトランジスタと、第２の制御電圧がゲートに供給されソースが第３のＮＭＯＳトランジスタのドレインに接続された第４のＮＭＯＳトランジスタとを有するゲート接地回路と、ＰＭＯＳトランジスタのドレインと第１のＮＭＯＳトランジスタのドレインの接続点と、第３のＮＭＯＳトランジスタのドレインと第４のＮＭＯＳトランジスタのソースとの接続点との間に接続されたコンデンサと、第４のＮＭＯＳトランジスタのドレインと電源電圧の間に接続された負荷回路と、第４のＮＭＯＳトランジスタのドレインと上記負荷回路の接続点に接続される出力端子とを備え、ＣＭＯＳインバータ回路のコンダクタンスとゲート接地回路のコンダクタンスを独立して設定することでゲイン制御を可能とし、また、ＣＭＯＳインバータの出力インピーダンスをゲート接地回路のコンダクタンス値により低く設定することで、寄生容量と出力インピーダンスより定まるカットオフ周波数を上昇させて、動作周波数帯域制限を緩和できる。

ＣＭＯＳインバータ回路は、第１のＮＭＯＳトランジスタの接地側にバイアス電流供給回路が接続され、第１のＰＭＯＳトランジスタの電源電圧側に第２のＰＭＯＳトランジスタが接続され、ＤＣオフセット補正回路が第２のＰＭＯＳトランジスタのゲート電圧値を可変にする構成にすることもできる。

また、ゲート接地回路は、第１の制御電圧がゲートに供給される第３のＰＭＯＳトランジスタと、第２の制御電圧がゲートに供給されソースが第３のＰＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタとを有する構成とすることもできる。

本発明に係る半導体装置は、ＣＭＯＳインバータ回路のコンダクタンスとゲート接地回路のコンダクタンスとを互いに独立して設定することでゲイン制御が可能である。またこれにより、大入力信号時に利得を小さくする場合であっても出力信号の歪みが増大することなく、ＲＦシステムの増幅回路に使用した場合の混変調特性の劣化を回避することができる。また、ＣＭＯＳインバータ回路の出力インピーダンスをゲート接地回路のコンダクタンス値に応じて低く設定することで、寄生容量と出力インピーダンスより定まるカットオフ周波数を上昇でき、動作周波数帯域制限を緩和することができる。

また、本発明に係る半導体装置は、負荷手段としてＭＯＳトランジスタを用いた可変式としてゲート接地回路のバイアス電流と負荷手段の電流をＤＣオフセット補正手段において自動制御することにより出力端のバイアスが所定の値に定まり、最適な動作を実現することができる。また、負荷手段としてＭＯＳトランジスタを用いた可変式負荷としてゲート接地回路のバイアス電流と負荷手段の電流値を制御することで、出力端におけるバイアス電流が所定の値に定まり、最適な動作を実現することができる。

以下、本発明の具体例について図面を参照して詳細に説明する。図１〜図１１は、ＤＣオフセットを除去するとともにゲイン制御を可能としカットオフ周波数を上昇して動作周波数帯域制限を緩和できる増幅回路を構成する半導体装置を説明する図である。

本発明の第１の具体例として示す半導体装置１００は、図１に示すように、交流信号電圧Ｖｉｎが入力される入力端子１０１と、ＰＭＯＳトランジスタ１０３と、第１のＮＭＯＳトランジスタ１０４と、ＰＭＯＳトランジスタ１０３の電源電圧（以下、ＶＤＤという。）側に接続されたバイアス電流供給回路１０２と、第１のＮＭＯＳトランジスタ１０４の接地（以下、ＧＮＤという。）側に接続された第２のＮＭＯＳトランジスタ１０５と、第２のＮＭＯＳトランジスタ１０５のゲートに最適な電圧を供給するＤＣオフセット補正回路１０６とで構成されたＤＣオフセット補正機能を備えたＣＭＯＳインバータ回路１０７を有する。

また、半導体装置１００は、入力端子１１４からゲートに制御電圧Ｖｇ１が供給される第３のＮＭＯＳトランジスタ１１３と、入力端子１１２からゲートに制御電圧Ｖｇ２が供給されソースが第３のＮＭＯＳトランジスタ１１３のドレインに接続された第４のＮＭＯＳトランジスタ１１１を備えたゲート接地回路１１５を有する。

そして、半導体装置１００は、ＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点と、第３のＮＭＯＳトランジスタ１１３のドレインと第４のＮＭＯＳトランジスタ１１１のソースの接続点との間にコンデンサ１０８が接続されている。また、第４のＮＭＯＳトランジスタ１１１のドレインとＶＤＤの間には、負荷回路１０９が接続されており、第４のＮＭＯＳトランジスタ１１１のドレインと負荷回路１０９の接続点に出力端子１１０が接続され出力電圧Ｖｏｕｔが出力される。

なお、負荷回路１０９は、抵抗等の受動素子のほかＭＯＳトランジスタ等のアクティブ負荷を使用することもできる。この場合、ＣＭＯＳインバータ回路１０７では、バイアス電流供給回路１０２により最適なバイアス電流Ｉｄ１が、また第２のＮＭＯＳトランジスタ１０５のゲートにはＤＣオフセット補正回路１０６により最適な電圧が設定されている。ＤＣオフセット補正回路１０６において設定されたＶｎ１は、下式（１）の条件を満たしている。

また、ＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点からの出力交流電流ｉ０は、下式（２）に示すようになり、これはバイアス電流Ｉｄ１によって制御することができることがわかる。

ｉ０は、コンデンサ１０８を介して第４のＮＭＯＳトランジスタ１１１のソース及び第３のＮＭＯＳトランジスタ１１３のドレインに供給される。ｉ０は、第４のＮＭＯＳトランジスタ１１１及び第３のＮＭＯＳトランジスタ１１３のバイアス電流Ｉｄ２により定まる第４のＮＭＯＳトランジスタ１１１のソースコンダクタンスｇｍ２及び第３のＮＭＯＳトランジスタ１１３のドレインコンダクタンスｇｄ１により分流されて、負荷回路１０９に供給されて出力端子１１０から電圧Ｖｏｕｔとして出力される。

ここで、第４のＮＭＯＳトランジスタ１１１が飽和領域動作、また第３のＮＭＯＳトランジスタ１１３が３極管領域動作となるように、第４のＮＭＯＳトランジスタ１１１のソース及び第３のＮＭＯＳトランジスタ１１３のドレインの接続点の電位Ｖｓを下式（３）の電圧条件を満たして決定する。

ｇｍ２及びｇｄ１は、制御電圧Ｖｇ１及びＶｇ２により、下式（４）により制御される。

このように、半導体装置１００は、ＣＭＯＳインバータ回路１０７のコンダクタンスとゲート接地回路１１５のコンダクタンスをそれぞれ独立して設定することによりゲイン制御を可能とし、ＣＭＯＳインバータの出力インピーダンスをゲート接地回路のコンダクタンス値に応じて低く設定することで、寄生容量と出力インピーダンスより定まるカットオフ周波数とを上昇させ、動作周波数帯域制限を緩和できる増幅回路を構成している。

なお、ＣＭＯＳインバータ回路１０７のＶＤＤ側にバイアス電流供給回路１０２を接続し、ＧＮＤ側に第２のＮＭＯＳトランジスタ１０５とＤＣオフセット補正回路１０６を接続しているが、逆に、ＧＮＤ側にバイアス電流供給回路１０２を接続し、ＶＤＤ側にＰＭＯＳトランジスタ１０３とＤＣオフセット補正回路１０６とを接続することでも同様の作用を実現できる。また、半導体装置１００は、ゲート接地回路１１５を２つのＮＭＯＳトランジスタを備え、これと電源Ｖｄｄとの間に負荷回路１０９を挿入する回路構成としているが、ゲート接地回路１１５を２つのＰＭＯＳトランジスタで構成し、これとＧＮＤとの間に負荷回路を接続することでも同様の作用を実現できる。

続いて、第１の具体例として示す半導体装置１００において小信号の場合の動作を、図２を用いて説明する。

ＣＭＯＳインバータ回路１０７において、入力端子１０１の交流信号電圧Ｖｉｎは、変換係数ｇｍ０で電流ｉ０に変換され、コンデンサ１０８を介して第４のＮＭＯＳトランジスタ１１１のソースと第３のＮＭＯＳトランジスタ１１３のドレインに供給される。

ｉ０は、第３のＮＭＯＳトランジスタ１１３において、ｇｄ１と第４のＮＭＯＳトランジスタ１１１のソースと第３のＮＭＯＳトランジスタ１１３のドレインの接続点に発生する交流電圧ｖｓにより定まる交流電流ｉ１と、第４のＮＭＯＳトランジスタ１１１においてｇｍ２とｖｓにより定まる交流電流ｉ２により、下式（５）に示すように分流される。

負荷回路１０９には、ｉ２が流れ、出力交流電圧Ｖｏｕｔが発生するため、負荷回路１０９のコンダクタンスをｇＬとすると、入出力利得Ｇ（式中Ｇａｉｎ）は下式（６）により定まる。ｇｍ０だけでなく、式（４）に示した制御電圧Ｖｇ１及びＶｇ２によってｇｄ１及びｇｍ２が制御可能であるので、これにより入出力利得をコントロールすることができる。

したがって、半導体装置１００は、ＣＭＯＳインバータ回路のコンダクタンスとゲート接地回路１１５のコンダクタンスをそれぞれ独立して設定することによりゲイン制御が可能になる。そのため、大入力信号時に利得を小さくしても出力信号の歪の増大がなく、ＲＦシステムの増幅回路に使用した場合の混変調特性の劣化を回避できる。

また加えて、半導体装置１００は、ノイズ及び歪みを低減するためにＣＭＯＳインバータの動作電流を多く流しても、負荷抵抗と寄生容量により構成されるＬＰＦのカットオフ周波数が減少されて使用可能周波数帯域が制限されるといった虞がない。ＣＭＯＳインバータ回路１０７の出力点の抵抗値Ｒｓ、寄生容量をＣｓとしたときのカットオフ周波数は、下式（７）で定まる。

式（７）によれば、カットオフ周波数は、負荷回路１０９と無関係に設定できるため、ＬＰＦのカットオフ周波数の低下を緩和して周波数帯域の制限を回避できる。

なお、半導体装置１００は、小信号の場合も同様、ＣＭＯＳインバータ回路１０７のＶＤＤ側にバイアス電流供給回路１０２を接続し、ＧＮＤ側に第２のＮＭＯＳトランジスタ１０５とＤＣオフセット補正回路１０６を接続しているが、逆に、ＧＮＤ側にバイアス電流供給回路１０２を接続し、ＶＤＤ側にＰＭＯＳトランジスタ１０３とＤＣオフセット補正回路１０６とを接続することでも同様の作用を実現できる。また、半導体装置１００は、ゲート接地回路１１５を２つのＮＭＯＳトランジスタを備え、これと電源Ｖｄｄとの間に負荷回路１０９を挿入する回路構成としているが、ゲート接地回路１１５を２つのＰＭＯＳトランジスタで構成し、これとＧＮＤとの間に負荷回路を接続することでも同様の作用を実現できる。

次に、本発明の第２の具体例として示す半導体装置２００を、図３を用いて説明する。図１で示した半導体装置１では、ＣＭＯＳインバータ回路１０７のＶＤＤ側にバイアス電流供給回路１０２を接続しＧＮＤ側にＮＭＯＳトランジスタとＤＣオフセット補正回路１０６とを接続したのに対して、半導体装置２００は、ＧＮＤ側にバイアス電流供給回路を接続し、ＶＤＤ側にＰＭＯＳトランジスタとＤＣオフセット補正回路とを接続することで同様の作用を実現している。図３に示す半導体装置２００において上述した半導体装置１００と同様の作用効果を有する構成については、同一番号を付け、詳細な説明は省略する。

半導体装置２００は、交流信号電圧Ｖｉｎが入力される入力端子１０１と、ＣＭＯＳインバータ構成したＰＭＯＳトランジスタ１０３と、第１のＮＭＯＳトランジスタ１０４と、第１のＮＭＯＳトランジスタ１０４のＧＮＤ側に接続されたバイアス電流供給回路３０２と、ＰＭＯＳトランジスタ１０３のＶＤＤ側に接続されたＰＭＯＳトランジスタ３０５と、ＰＭＯＳトランジスタ３０５のゲートに最適な電圧を供給するＤＣオフセット補正回路３０６とを備えＤＣオフセット補正機能を備えたＣＭＯＳインバータ回路３０７を有する。

また、半導体装置２００は、入力端子１１４からゲートに制御電圧Ｖｇ１が供給される第３のＮＭＯＳトランジスタ１１３と、入力端子１１２からゲートに制御電圧Ｖｇ２が供給されソースが第３のＮＭＯＳトランジスタ１１３のドレインに接続された第４のＮＭＯＳトランジスタ１１１を備えるゲート接地回路１１５を有する。

そして、半導体装置２００は、ＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点と、第３のＮＭＯＳトランジスタ１１３のドレインと第４のＮＭＯＳトランジスタ１１１のソースの接続点との間にコンデンサ１０８が接続されている。また、第４のＮＭＯＳトランジスタ１１１のドレインとＶＤＤの間には、負荷回路１０９が接続されており、第４のＮＭＯＳトランジスタ１１１のドレインと負荷回路１０９の接続点に出力端子１１０が接続され出力電圧Ｖｏｕｔが出力される。

このように、半導体装置２００は、ＧＮＤ側にバイアス電流供給回路３０２を接続しＶＤＤ側にＰＭＯＳトランジスタ１０４とＤＣオフセット補正回路３０６とを接続する点が特徴である。

半導体装置２００は、ＣＭＯＳインバータ回路３０７のコンダクタンスとゲート接地回路１１５とのコンダクタンスをそれぞれ独立して設定することでゲイン制御を可能とし、また、ＣＭＯＳインバータ回路３０７の出力インピーダンスをゲート接地回路１１５のコンダクタンス値によって低く設定することで、寄生容量と出力インピーダンスで定まるカットオフ周波数を上昇し動作周波数帯域制限を緩和できる増幅回路を構成している。

次に、本発明の第３の具体例について図４を用いて説明する。第３の具体例として示す半導体装置３００は、図１に示した半導体装置１００におけるゲート接地回路１１５をゲートに制御電圧が供給された２つのＰＭＯＳトランジスタのＧＮＤ側に負荷回路を接続して同様の作用を実現したものである。

半導体装置３００は、交流信号電圧Ｖｉｎが入力される入力端子１０１と、第１のＰＭＯＳトランジスタ１０３と、第１のＮＭＯＳトランジスタ１０４と、第１のＰＭＯＳトランジスタ１０３のＶＤＤ側に接続されたバイアス電流供給回路１０２と、第１のＮＭＯＳトランジスタ１０４のＧＮＤ側に接続された第２のＮＭＯＳトランジスタ１０５と、第２のＮＭＯＳトランジスタ１０５のゲートに最適な電圧を供給するＤＣオフセット補正回路１０６とを備えＤＣオフセット補正機能を備えたＣＭＯＳインバータ回路１０７を有する。

また、半導体装置３００は、入力端子４１４からゲートに制御電圧Ｖｇ１が供給される第３のＰＭＯＳトランジスタ４１３と、入力端子４１２からゲートに制御電圧Ｖｇ２が供給されソースが第３のＰＭＯＳトランジスタ４１３のドレインに接続された第４のＰＭＯＳトランジスタ４１１とを備えるゲート接地回路４１５を有する。

そして半導体装置３００は、第１のＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点と、第３のＰＭＯＳトランジスタ４１３と第４のＰＭＯＳトランジスタ４１１の接続点との間にコンデンサ１０８が接続されている。また、第４のＰＭＯＳトランジスタ４１１のドレインとＧＮＤの間には、負荷回路４０９が接続されており、第４のＰＭＯＳトランジスタ４１１のドレインと負荷回路４０９の接続点に出力端子４１０が接続され出力電圧Ｖｏｕｔが出力される。

このように半導体装置３００は、ＣＭＯＳインバータ回路１０７のコンダクタンスとゲート接地回路４１５のコンダクタンスとをそれぞれ独立して設定する構成とすることにより、ゲイン制御を可能とした。また、ＣＭＯＳインバータ回路１０７の出力インピーダンスをゲート接地回路４１５のコンダクタンス値によって低く設定することで、寄生容量と出力インピーダンスから決定されるカットオフ周波数を上昇し、動作周波数帯域制限を緩和できる増幅回路を構成することができる。

次に、本発明の第４の具体例について図５を用いて説明する。図１に示した半導体装置１００では、ＣＭＯＳインバータ回路１０７は、ＶＤＤ側にバイアス電流供給回路１０２が接続され、ＧＮＤ側にＮＭＯＳトランジスタとＤＣオフセット補正回路１０６が接続されて構成されたが、第４の具体例として示す半導体装置４００は、逆に、ＧＮＤ側にバイアス電流供給回路を接続し、ＶＤＤ側にＰＭＯＳトランジスタとＤＣオフセット補正回路を接続することを特徴としている。また、ゲート接地回路を、ゲートに制御電圧Ｖｇ１、Ｖｇ２が供給された２つのＰＭＯＳトランジスタ４１３，４１４で構成し、このゲート接地回路のＧＮＤ側に負荷回路４０９を接続することで同様の作用を実現したものである。

半導体装置４００は、交流信号電圧Ｖｉｎが入力される入力端子１０１と、第１のＰＭＯＳトランジスタ１０３と、第１のＮＭＯＳトランジスタ１０４と、第１のＮＭＯＳトランジスタ１０４のＧＮＤ側に接続されたバイアス電流供給回路３０２と、第１のＰＭＯＳトランジスタ１０３のＶＤＤ側に接続された第２のＰＭＯＳトランジスタ３０５と、第２のＰＭＯＳトランジスタ３０５のゲートに最適な電圧を供給するＤＣオフセット補正回路３０６とを備えＤＣオフセット補正機能を備えたＣＭＯＳインバータ回路３０７を有する。

また、半導体装置４００は、入力端子４１４からゲートに制御電圧Ｖｇ１が供給される第３のＰＭＯＳトランジスタ４１３と、入力端子４１２からゲートに制御電圧Ｖｇ２が供給されソースが第３のＰＭＯＳトランジスタ４１３のドレインに接続された第４のＰＭＯＳトランジスタ４１１とを備えるゲート接地回路４１５を有する。

そして半導体装置４００は、第１のＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点と、第３のＰＭＯＳトランジスタ４１３と第４のＰＭＯＳトランジスタ４１１の接続点との間にコンデンサ１０８が接続されている。また、第４のＰＭＯＳトランジスタ４１１のドレインとＧＮＤの間には、負荷回路４０９が接続されており、第４のＰＭＯＳトランジスタ４１１のドレインと負荷回路４０９の接続点に出力端子４１０が接続され出力電圧Ｖｏｕｔが出力される。

このように半導体装置４００は、ＣＭＯＳインバータ回路３０７のコンダクタンスとゲート接地回路４１５のコンダクタンスをそれぞれ独立して設定する構成とすることによって、ゲイン制御を可能とした。また、ＣＭＯＳインバータ回路３０７の出力インピーダンスをゲート接地回路４１５のコンダクタンス値によって低く設定することで、寄生容量と出力インピーダンスから決定されるカットオフ周波数を上昇させ、動作周波数帯域制限を緩和できる増幅回路を構成することができる。

次に、本発明の第５の具体例について図６を用いて説明する。この半導体装置５００は、図１に示す半導体装置１００におけるバイアス電流供給回路１０２をＰＭＯＳトランジスタと制御電圧を用いて電圧制御可能にするとともに、図１に示すＤＣオフセット補正回路１０６を高周波除去手段と演算増幅器とで構成した例である。

半導体装置５００は、交流信号電圧Ｖｉｎが入力される入力端子１０１と、第１のＰＭＯＳトランジスタ１０３と、第１のＮＭＯＳトランジスタ１０４と、第１のＮＭＯＳトランジスタ１０４のＧＮＤ側に接続された第２のＮＭＯＳトランジスタ１０５と、第２のＮＭＯＳトランジスタ１０５のゲートに最適な電圧を供給する目的で高周波除去回路と演算増幅器とを備えたＤＣオフセット補正回路１０６で構成されＤＣオフセット補正機能を有するＣＭＯＳインバータ回路１０７を備えている。ここで、バイアス電流供給回路１０２は、第２のＰＭＯＳトランジスタ６１７とゲートとＶＤＤ間電圧６１６により構成されている。

また、半導体装置５００は、入力端子１１４からゲートに制御電圧Ｖｇ１が供給される第３のＮＭＯＳトランジスタ１１３と、入力端子１１２からゲートに制御電圧Ｖｇ２が供給されソースが第３のＮＭＯＳトランジスタ１１３のドレインに接続された第４のＮＭＯＳトランジスタ１１１とを備えるゲート接地回路１１５を有する。

そして、半導体装置５００は、第１のＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点と、第３のＮＭＯＳトランジスタ１１３のドレインと第４のＮＭＯＳトランジスタ１１１のソースの接続点との間にコンデンサ１０８が接続されている。また第４のＮＭＯＳトランジスタ１１１のドレインとＶＤＤの間には負荷回路１０９が接続されており、第４のＮＭＯＳトランジスタ１１１のドレインと負荷回路１０９の接続点には出力端子１１０が接続されて出力電圧Ｖｏｕｔが出力される。

ここで、半導体装置５００に適用するバイアス電流供給回路１０２について説明する。

バイアス電流供給回路１０２は、ソースをＶＤＤに接続した第２のＰＭＯＳトランジスタ６１７のゲートに制御電圧６１６を与える回路構成となっている。このとき第２のＰＭＯＳトランジスタ６１７のソースゲート間電圧をＶｃ１とすると、供給バイアス電流Ｉｄ１は、下式（８）に示すように決定される。Ｖｃ１と閾値電圧の差分の２乗に比例した電流が供給される。

半導体装置５００に適用したバイアス電流供給回路１０２は、図１に示した半導体装置１００を基本とする構成に適用するためＰＭＯＳトランジスタを用いて構成したが、ＮＭＯＳトランジスタを用いれば、図３に示す半導体装置２００、図５に示す半導体装置４００を基本とする回路構成に適用することができる。

次に、半導体装置５００に適用するＤＣオフセット補正回路１０６について説明する。

ＤＣオフセット補正回路１０６は、ＣＭＯＳインバータ回路１０７の出力を抵抗６２６（図６中Ｒ１）とコンデンサ６２５（図６中Ｃ１）とからなる低域通過フィルタ（ＬＰＦ）に接続し、高周波成分を除去して、演算増幅器６２０の非反転入力に接続する。基準電圧６２４（図６中Ｖｒｅｆ）を演算増幅器６２０の反転入力に接続し、演算増幅器６２０の出力をＣＭＯＳインバータ回路１０７の第２のＮＭＯＳトランジスタ１０５のゲートに供給することで、ＣＭＯＳインバータ回路１０７のＤＣオフセットが最小となるように帰還ループ１０６が作用し、補正電圧Ｖｎ１が設定されるようになっている。ここで、演算増幅器６２０の出力とＧＮＤとの間に接続されたコンデンサ６１８（図６中Ｃ２）は、帰還動作を安定させる働きをしているが、帰還動作が安定していれば、削除してもよい。

なお、半導体装置５００に適用したＤＣオフセット補正回路１０６は、図１に示した半導体装置１００を基本とする回路に適用できる構成として説明したが、演算増幅器６２０の入力極性を逆転すれば、図３に示す半導体装置２００、図５に示す半導体装置４００を基本とする回路構成に適用することができる。

以上説明したように、半導体装置５００は、ＣＭＯＳインバータ回路１０７のコンダクタンスとゲート接地回路１１５のコンダクタンスとをそれぞれ独立して設定することにより、ゲイン制御を可能にした。また、ＣＭＯＳインバータ回路１０７の出力インピーダンスをゲート接地回路１１５のコンダクタンス値によって低く設定することで、寄生容量と出力インピーダンスから決定されるカットオフ周波数を上昇させ、動作周波数帯域制限を緩和できる増幅回路を構成することができる。

次に、本発明の第６の具体例について図７を用いて説明する。この半導体装置６００は、図１に示す半導体装置１００における負荷回路１０９をＰＭＯＳトランジスタと制御電圧とを用いて電圧制御可能にした例である。

半導体装置６００は、交流信号電圧Ｖｉｎが入力される入力端子１０１と、ＰＭＯＳトランジスタ１０３と、第１のＮＭＯＳトランジスタ１０４と、ＰＭＯＳトランジスタ１０３のＶＤＤ側に接続されたバイアス電流供給回路１０２と、第１のＮＭＯＳトランジスタ１０４のＧＮＤ側に接続された第２のＮＭＯＳトランジスタ１０５と、第２のＮＭＯＳトランジスタ１０５のゲートに最適な電圧を供給するＤＣオフセット補正回路１０６とからなりＤＣオフセット補正機能を備えたＣＭＯＳインバータ回路１０７とを有する。

また、半導体装置６００は、入力端子１１４からゲートに制御電圧Ｖｇ１が供給される第３のＮＭＯＳトランジスタ１１３と、入力端子１１２からゲートに制御電圧Ｖｇ２が供給されソースが第３のＮＭＯＳトランジスタ１１３のドレインに接続された第４のＮＭＯＳトランジスタ１１１とを備えるゲート接地回路１１５を有する。

そして、半導体装置６００は、第１のＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点と、第３のＮＭＯＳトランジスタ１１３のドレインと第４のＮＭＯＳトランジスタ１１１のソースの接続点との間にコンデンサ１０８が接続されている。

半導体装置６００では、入力端子７１０から制御電圧Ｖｇ３が供給されるＰＭＯＳトランジスタ７０９によりアクティブ負荷回路が構成されている。第４のＮＭＯＳトランジスタ１１１のドレインとＰＭＯＳトランジスタ７０９のドレインとの接続点には、出力端子１１０が接続され出力電圧Ｖｏｕｔが出力される。

半導体装置６００に適用される負荷回路から供給されるバイアス電流Ｉｄ３は、下式（９）で定まる。Ｉｄ３は、ＶＤＤ電圧（式中Ｖｄｄ）と制御電圧Ｖｇ３と閾値電圧Ｖｔｈｐとの差分の２乗に比例した値になっている。

この負荷回路では、ゲート接地回路１１５から供給されるＩｄ２とＩｄ３とが一致するとき、出力端子１１０のバイアスが所定値に決まり、最適な動作を実現することができる。

以上説明したように、半導体装置６００は、ＣＭＯＳインバータ回路１０７のコンダクタンスとゲート接地回路１１５のコンダクタンスとをそれぞれ独立して設定する回路構成としたことにより、ゲイン制御が可能になった。また、ＣＭＯＳインバータ回路１０７の出力インピーダンスをゲート接地回路１１５のコンダクタンス値によって低く設定することにより、寄生容量と出力インピーダンスで決定されるカットオフ周波数を上昇させ、動作周波数帯域制限を緩和できる増幅回路を構成することができる。

次に、本発明の第７の具体例について図８を用いて説明する。この半導体装置７００は、図７に示す半導体装置６００において、ゲート接地回路１１５から供給されるＩｄ２と負荷手段を構成するＰＭＯＳトランジスタ７０９から供給されるＩｄ３とを一致させ、出力端子１１０のバイアスが所定値に定まるように第２のＤＣオフセット補正回路８１６を追加して制御電圧Ｖｇ３を制御できる回路構成とした例である。

半導体装置７００は、交流信号電圧Ｖｉｎが入力される入力端子１０１と、ＰＭＯＳトランジスタ１０３と、第１のＮＭＯＳトランジスタ１０４と、ＰＭＯＳトランジスタ１０３のＶｄｄ側に接続されたバイアス電流供給回路１０２と、第１のＮＭＯＳトランジスタ１０４のＧＮＤ側に接続された第２のＮＭＯＳトランジスタ１０５と、第２のＮＭＯＳトランジスタ１０５のゲートに最適な電圧を供給するＤＣオフセット補正回路１０６とから構成されるＤＣオフセット補正機能をもったＣＭＯＳインバータ回路１０７を有する。

また、半導体装置７００は、入力端子１１４からゲートに制御電圧Ｖｇ１が供給される第３のＮＭＯＳトランジスタ１１３と、入力端子１１２からゲートに制御電圧Ｖｇ２が供給されソースが第３のＮＭＯＳトランジスタ１１３のドレインに接続された第４のＮＭＯＳトランジスタ１１１とを備えるゲート接地回路１１５を有する。

そして、半導体装置７００は、第１のＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点と、第３のＮＭＯＳトランジスタ１１３のドレインと第４のＮＭＯＳトランジスタ１１１のソースの接続点との間にコンデンサ１０８が接続されている。

また、半導体装置７００は、ＤＣオフセット補正回路８１６からの制御電圧Ｖｇ３がゲートに供給されるＰＭＯＳトランジスタ７０９を用いた負荷手段を備え、第４のＮＭＯＳトランジスタ１１１のドレインとＰＭＯＳトランジスタ７０９との接続点に接続される出力端子１１０により出力電圧Ｖｏｕｔが出力されている。

なお、ＤＣオフセット補正回路８１６の回路構成としては、ＤＣオフセット検出点を出力端子１１０として、入力端子７１０から入力される制御電圧Ｖｇ３を制御することで、図６に示す半導体装置５００のＤＣオフセット補正回路１０６を適用することができる。

以上説明したように、半導体装置７００は、ＣＭＯＳインバータ回路１０７のコンダクタンスとゲート接地回路１１５のコンダクタンスとをそれぞれ独立して設定することでゲイン制御を可能とした。また、ＣＭＯＳインバータ回路１０７の出力インピーダンスをゲート接地回路１１５のコンダクタンス値によって低く設定することで、寄生容量と出力インピーダンスで決定されるカットオフ周波数を上昇させ、動作周波数帯域制限を緩和できる増幅回路を構成することができる。

次に、本発明の第８の具体例について図９を用いて説明する。この半導体装置８００は、図７に示す半導体装置６００において、ゲート接地回路１１５から供給されるＩｄ２と負荷手段を構成するＰＭＯＳトランジスタ７０９から供給されるＩｄ３とを一致させ、出力端子１１０のバイアスが所定値に定まるように第２のＤＣオフセット補正回路８１６を追加することで制御電圧Ｖｇ２を制御できる回路構成とした例である。

半導体装置８００は、交流信号電圧Ｖｉｎが入力される入力端子１０１と、ＰＭＯＳトランジスタ１０３と、第１のＮＭＯＳトランジスタ１０４と、ＰＭＯＳトランジスタ１０３のＶＤＤ側に接続されたバイアス電流供給回路１０２と、第１のＮＭＯＳトランジスタ１０４のＧＮＤ側に接続された第２のＮＭＯＳトランジスタ１０５と、第２のＮＭＯＳトランジスタ１０５のゲートに最適な電圧を供給するＤＣオフセット補正回路１０６で構成されＤＣオフセット補正機能を備えたＣＭＯＳインバータ回路１０７を有する。

また、半導体装置８００は、入力端子１１４からゲートに制御電圧Ｖｇ１が供給される第３のＮＭＯＳトランジスタ１１３と、ＤＣオフセット補正回路８１６からゲートに制御電圧Ｖｇ２が供給されソースが第３のＮＭＯＳトランジスタ１１３のドレインに接続された第４のＮＭＯＳトランジスタ１１１とを備えるゲート接地回路１１５を有する。

そして、半導体装置８００は、第１のＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点と、第３のＮＭＯＳトランジスタ１１３のドレインと第４のＮＭＯＳトランジスタ１１１のソースの接続点との間にコンデンサ１０８が接続されている。

また、半導体装置８００は、入力端子７１０から制御電圧Ｖｇ３がゲートに供給されたＰＭＯＳトランジスタ７０９を用いた負荷手段を備え、第４のＮＭＯＳトランジスタ１１１のドレインとＰＭＯＳトランジスタ７０９との接続点に接続される出力端子１１０により出力電圧Ｖｏｕｔが出力されている。

以上説明したように、半導体装置８００は、ＣＭＯＳインバータ回路１０７のコンダクタンスとゲート接地回路１１５のコンダクタンスとをそれぞれ独立して設定することでゲイン制御を可能とした。また、ＣＭＯＳインバータ回路１０７の出力インピーダンスをゲート接地回路１１５のコンダクタンス値によって低く設定することで、寄生容量と出力インピーダンスで決定されるカットオフ周波数を上昇させ、動作周波数帯域制限を緩和できる増幅回路を構成することができる。

なお、ＤＣオフセット補正回路８１６の回路構成としては、ＤＣオフセット検出点を出力端子１１０として、入力端子１１２から入力される制御電圧Ｖｇ２を制御することで、図６に示す半導体装置５００のＤＣオフセット補正回路１０６を適用することができるが、この構成に限定されない。

次に、本発明の第９の具体例について図１０を用いて説明する。この半導体装置９００は、図７に示す半導体装置６００において、ゲート接地回路１１５から供給されるＩｄ２と負荷手段を構成するＰＭＯＳトランジスタ７０９から供給されるＩｄ３とを一致させ、出力端子１１０のバイアスが所定値に定まるように第２のＤＣオフセット補正回路８１６を追加することで制御電圧Ｖｇ１を制御できる回路構成とした例である。

半導体装置９００は、交流信号電圧Ｖｉｎが入力される入力端子１０１と、ＰＭＯＳトランジスタ１０３と、第１のＮＭＯＳトランジスタ１０４と、ＰＭＯＳトランジスタ１０３のＶＤＤ側に接続されたバイアス電流供給回路１０２と、第１のＮＭＯＳトランジスタ１０４のＧＮＤ側に接続された第２のＮＭＯＳトランジスタ１０５と、第２のＮＭＯＳトランジスタ１０５のゲートに最適な電圧を供給するＤＣオフセット補正回路１０６で構成されＤＣオフセット補正機能を備えたＣＭＯＳインバータ回路１０７を有する。

また、半導体装置９００は、第３のＮＭＯＳトランジスタ１１３と、入力端子１１２からゲートに制御電圧Ｖｇ２が供給されソースが第３のＮＭＯＳトランジスタ１１３のドレインに接続された第４のＮＭＯＳトランジスタ１１１とを備えるゲート接地回路１１５を有し、第３のＮＭＯＳトランジスタ１１３にＤＣオフセット補正回路８１６からゲートに制御電圧Ｖｇ１が供給される点が特徴である。

そして、半導体装置９００は、第１のＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点と、第３のＮＭＯＳトランジスタ１１３のドレインと第４のＮＭＯＳトランジスタ１１１のソースの接続点との間にコンデンサ１０８が接続されている。

また、半導体装置９００は、入力端子７１０から制御電圧Ｖｇ３がゲートに供給されたＰＭＯＳトランジスタ７０９を用いた負荷手段を備え、第４のＮＭＯＳトランジスタ１１１のドレインとＰＭＯＳトランジスタ７０９との接続点に接続される出力端子１１０により出力電圧Ｖｏｕｔが出力されている。

以上説明したように、半導体装置９００は、ＣＭＯＳインバータ回路１０７のコンダクタンスとゲート接地回路１１５のコンダクタンスとをそれぞれ独立して設定することでゲイン制御を可能とした。また、ＣＭＯＳインバータ回路１０７の出力インピーダンスをゲート接地回路１１５のコンダクタンス値によって低く設定することで、寄生容量と出力インピーダンスで決定されるカットオフ周波数を上昇させ、動作周波数帯域制限を緩和できる増幅回路を構成することができる。

なお、ＤＣオフセット補正回路８１６の回路構成としては、ＤＣオフセット検出点を出力端子１１０として、入力端子１１４から入力される制御電圧Ｖｇ１を制御することで、図６に示す半導体装置５００のＤＣオフセット補正回路１０６を適用することができるが、この構成に限定されない。

次に、本発明の第１０の具体例について図１１を用いて説明する。この半導体装置１０００は、図７に示す半導体装置６００において、ゲート接地回路１１５から供給されるＩｄ２と負荷手段を構成するＰＭＯＳトランジスタ７０９から供給されるＩｄ３とを一致させ、出力端子１１０のバイアスが所定値に定まるように第２のＤＣオフセット補正回路８１６を追加することで制御電圧Ｖｇ１及び制御電圧Ｖｇ２を同時に制御できる回路構成とした例である。

半導体装置１０００は、交流信号電圧Ｖｉｎが入力される入力端子１０１と、ＰＭＯＳトランジスタ１０３と、第１のＮＭＯＳトランジスタ１０４と、ＰＭＯＳトランジスタ１０３のＶＤＤ側に接続されたバイアス電流供給回路１０２と、第１のＮＭＯＳトランジスタ１０４のＧＮＤ側に接続された第２のＮＭＯＳトランジスタ１０５と、第２のＮＭＯＳトランジスタ１０５のゲートに最適な電圧を供給するＤＣオフセット補正回路１０６で構成されＤＣオフセット補正機能を備えたＣＭＯＳインバータ回路１０７を有する。

また、半導体装置１０００は、ＤＣオフセット補正回路８１６からゲートに制御電圧Ｖｇ１が供給される第３のＮＭＯＳトランジスタ１１３と、ＤＣオフセット補正回路８１６からゲートに制御電圧Ｖｇ２が供給されソースが第３のＮＭＯＳトランジスタ１１３のドレインに接続された第４のＮＭＯＳトランジスタ１１１とを備えるゲート接地回路１１５を有する点が特徴である。

そして、半導体装置１０００は、第１のＰＭＯＳトランジスタ１０３のドレインと第１のＮＭＯＳトランジスタ１０４のドレインの接続点と、第３のＮＭＯＳトランジスタ１１３のドレインと第４のＮＭＯＳトランジスタ１１１のソースの接続点との間にコンデンサ１０８が接続されている。

また、半導体装置１０００は、入力端子７１０から制御電圧Ｖｇ３がゲートに供給されたＰＭＯＳトランジスタ７０９を用いた負荷手段を備え、第４のＮＭＯＳトランジスタ１１１のドレインとＰＭＯＳトランジスタ７０９との接続点に接続される出力端子１１０により出力電圧Ｖｏｕｔが出力されている。

このとき制御電圧Ｖｇ１，Ｖｇ２は、下式（１０）に示すように設定でき、特にＫ＝０のとき、制御電圧Ｖｇ１と制御電圧Ｖｇ２とが同一電圧になる。

以上説明したように、半導体装置１０００は、ＣＭＯＳインバータ回路１０７のコンダクタンスとゲート接地回路１１５のコンダクタンスとをそれぞれ独立して設定することでゲイン制御を可能とした。また、ＣＭＯＳインバータ回路１０７の出力インピーダンスをゲート接地回路１１５のコンダクタンス値によって低く設定することで、寄生容量と出力インピーダンスで決定されるカットオフ周波数を上昇させ、動作周波数帯域制限を緩和できる増幅回路を構成することができる。

なお、ＤＣオフセット補正回路８１６の回路構成としては、ＤＣオフセット検出点を出力端子１１０として、制御電圧Ｖｇ１及び制御電圧Ｖｇ２を制御することで、図６に示す半導体装置５００のＤＣオフセット補正回路１０６を適用することができるが、この構成に限定されない。

本発明の第１の具体例として示す半導体装置を説明する回路図である。 上記半導体装置に小信号が流入する場合を説明する回路図である。 本発明の第２の具体例として示す半導体装置を説明する回路図である。 本発明の第３の具体例として示す半導体装置を説明する回路図である。 本発明の第４の具体例として示す半導体装置を説明する回路図である。 本発明の第５の具体例として示す半導体装置を説明する回路図である。 本発明の第６の具体例として示す半導体装置を説明する回路図である。 本発明の第７の具体例として示す半導体装置を説明する回路図である。 本発明の第８の具体例として示す半導体装置を説明する回路図である。 本発明の第９の具体例として示す半導体装置を説明する回路図である。 本発明の第１０の具体例として示す半導体装置を説明する回路図である。 従来の半導体装置を説明する回路図である。

符号の説明

１００ 半導体装置、 １０１ 入力端子、 １０２ バイアス電流供給回路、 １０３ ＰＭＯＳトランジスタ、 １０４ 第１のＮＭＯＳトランジスタ、 １０５ 第２のＮＭＯＳトランジスタ、 １０５ ＤＣオフセット補正回路、 １０７ ＣＭＯＳインバータ回路、 １０８ コンデンサ、 １０９ 負荷回路、 １１０ 出力端子、 １１１ 第４のＮＭＯＳトランジスタ、 １１２ 入力端子、 １１３ 第３のＮＭＯＳトランジスタ、 １１４ 入力端子、 １１５ ゲート接地回路

Claims (15)

1. 交流信号電圧が入力される入力端子と、
   ＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、該ＰＭＯＳトランジスタの電源電圧側に接続されたバイアス電流供給回路と、該第１のＮＭＯＳトランジスタの接地側に接続された第２のＮＭＯＳトランジスタと、ＤＣオフセットを除去するように該第２のＮＭＯＳトランジスタのゲート電圧値を可変にするＤＣオフセット補正回路とを有するＣＭＯＳインバータ回路と、
   第１の制御電圧がゲートに供給される第３のＮＭＯＳトランジスタと、第２の制御電圧がゲートに供給されソースが第３のＮＭＯＳトランジスタのドレインに接続された第４のＮＭＯＳトランジスタとを有するゲート接地回路と、
   上記ＰＭＯＳトランジスタのドレインと上記第１のＮＭＯＳトランジスタのドレインの接続点と、上記第３のＮＭＯＳトランジスタのドレインと上記第４のＮＭＯＳトランジスタのソースとの接続点との間に接続されたコンデンサと、
   上記第４のＮＭＯＳトランジスタのドレインと電源電圧の間に接続された負荷回路と、
   上記第４のＮＭＯＳトランジスタのドレインと上記負荷回路の接続点に接続される出力端子とを備え、
   上記ＣＭＯＳインバータ回路のコンダクタンスと上記ゲート接地回路のコンダクタンスとが独立して設定されることを特徴とする半導体装置。
2. 上記バイアス電流供給回路は、ソースが電源電圧に接続された第２のＰＭＯＳトランジスタを有し、該第２のＰＭＯＳトランジスタのゲートに第３の制御電圧を与えることを特徴とする請求項１記載の半導体装置。
3. 上記ＣＭＯＳインバータ回路の電源電圧側に上記バイアス電流供給回路を接続し、接地側に上記第２のＮＭＯＳトランジスタと上記ＤＣオフセット補正回路とを接続することを特徴とする請求項１記載の半導体装置。
4. 上記ＣＭＯＳインバータ回路の接地側に上記バイアス電流供給回路を接続し、電源電圧側に上記ＰＭＯＳトランジスタと上記ＤＣオフセット補正回路とを接続することを特徴とする請求項１記載の半導体装置。
5. 上記ＤＣオフセット補正回路は、抵抗とコンデンサからなる低域通過フィルタと、演算増幅手段とを有し、上記ＣＭＯＳインバータ回路の出力が該低域通過フィルタに入力され、該低域通過フィルタの出力が上記演算増幅手段の非反転入力に接続され、基準電圧が上記演算増幅手段の反転入力に接続され、上記演算増幅手段の出力が上記第２のＮＭＯＳトランジスタのゲートに供給されることを特徴とする請求項１記載の半導体装置。
6. 上記ゲート接地回路は、上記第１の制御電圧がゲートに供給される第３のＮＭＯＳトランジスタと、上記第２の制御電圧がゲートに供給されソースが第３のＮＭＯＳトランジスタのドレインに接続された第４のＮＭＯＳトランジスタとを有し、上記負荷回路は、上記第３のＮＭＯＳトランジスタ及び上記第４のＮＭＯＳトランジスタと電源電圧との間に挿入されていることを特徴とする請求項１記載の半導体装置。
7. 上記ゲート接地回路は、２つのＰＭＯＳトランジスタを有し、上記負荷回路は、該２つのＰＭＯＳトランジスタと接地との間に挿入されていることを特徴とする請求項１記載の半導体装置。
8. 上記負荷回路は、ゲートに第３の制御電圧が供給されるＰＭＯＳトランジスタからなることを特徴とする請求項１記載の半導体装置。
9. 上記第１の制御電圧の値を可変にするＤＣオフセット補正回路を有することを特徴とする請求項８記載の半導体装置。
10. 上記第２の制御電圧の値を可変にするＤＣオフセット補正回路を有することを特徴とする請求項８記載の半導体装置。
11. 上記第３の制御電圧の値を可変にするＤＣオフセット補正回路を有することを特徴とする請求項８記載の半導体装置。
12. 上記第２の制御電圧及び上記第３の制御電圧の値を可変にするＤＣオフセット補正回路を有することを特徴とする請求項８記載の半導体装置。
13. 交流信号電圧が入力される入力端子と、
    第１のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、該第１のＮＭＯＳトランジスタの接地側に接続されたバイアス電流供給回路と、該第１のＰＭＯＳトランジスタの電源電圧側に接続された第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのゲート電圧値を可変にするＤＣオフセット補正回路とを有するＣＭＯＳインバータ回路と、
    第１の制御電圧がゲートに供給される第３のＮＭＯＳトランジスタと、第２の制御電圧がゲートに供給されソースが第３のＮＭＯＳトランジスタのドレインに接続された第４のＮＭＯＳトランジスタとを有するゲート接地回路と、
    上記ＰＭＯＳトランジスタのドレインと上記第１のＮＭＯＳトランジスタのドレインの接続点と、上記第３のＮＭＯＳトランジスタのドレインと上記第４のＮＭＯＳトランジスタのソースとの接続点との間に接続されたコンデンサと、
    上記第４のＮＭＯＳトランジスタのドレインと電源電圧の間に接続された負荷回路と、
    上記第４のＮＭＯＳトランジスタのドレインと上記負荷回路の接続点に接続される出力端子とを備え、
    上記ＣＭＯＳインバータ回路のコンダクタンスと上記ゲート接地回路のコンダクタンスとが独立して設定されることを特徴とする半導体装置。
14. 交流信号電圧が入力される入力端子と、
    ＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、該ＰＭＯＳトランジスタの電源電圧側に接続されたバイアス電流供給回路と、該第１のＮＭＯＳトランジスタの接地側に接続された第２のＮＭＯＳトランジスタと、ＤＣオフセットを除去するように該第２のＮＭＯＳトランジスタのゲート電圧値を可変にするＤＣオフセット補正回路とを有するＣＭＯＳインバータ回路と、
    第１の制御電圧がゲートに供給される第３のＰＭＯＳトランジスタと、第２の制御電圧がゲートに供給されソースが第３のＰＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタとを有するゲート接地回路と、
    上記第１のＰＭＯＳトランジスタのドレインと上記第１のＮＭＯＳトランジスタのドレインの接続点と、上記第３のＰＭＯＳトランジスタと上記第４のＰＭＯＳトランジスタの接続点との間に接続されたコンデンサと、
    上記第４のＰＭＯＳトランジスタのドレインと電源電圧の間に接続された負荷回路と、
    上記第４のＰＭＯＳトランジスタのドレインと上記負荷回路の接続点に接続される出力端子とを備え、
    上記ＣＭＯＳインバータ回路のコンダクタンスと上記ゲート接地回路のコンダクタンスとが独立して設定されることを特徴とする半導体装置。
15. 交流信号電圧が入力される入力端子と、
    第１のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、該第１のＮＭＯＳトランジスタの接地側に接続されたバイアス電流供給回路と、該第１のＰＭＯＳトランジスタの電源電圧側に接続された第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのゲート電圧値を可変にするＤＣオフセット補正回路とを有するＣＭＯＳインバータ回路と、
    第１の制御電圧がゲートに供給される第３のＰＭＯＳトランジスタと、第２の制御電圧がゲートに供給されソースが第３のＰＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタとを有するゲート接地回路と、
    上記第１のＰＭＯＳトランジスタのドレインと上記第１のＮＭＯＳトランジスタのドレインの接続点と、上記第３のＰＭＯＳトランジスタと上記第４のＰＭＯＳトランジスタの接続点との間に接続されたコンデンサと、
    上記第４のＰＭＯＳトランジスタのドレインと電源電圧の間に接続された負荷回路と、
    上記第４のＰＭＯＳトランジスタのドレインと上記負荷回路の接続点に接続される出力端子とを備え、
    上記ＣＭＯＳインバータ回路のコンダクタンスと上記ゲート接地回路のコンダクタンスとが独立して設定されることを特徴とする半導体装置。
    

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