JP2006308665A - 画像処理装置 - Google Patents

Abstract

【課題】 ユーザーの任意の解像度で画像を表示させる画像処理装置に関するものであって、拡大を行った時に発生する画像のボケと、縮小を行った時に発生する画素消失を改善し良好な画質を得ることの出来る画像処理装置を提供する。
【解決手段】 ３次元畳み込み内挿法により補間する画素値を算出する演算装置と、その演算に用いる画素データを一定の画素群にまとめて出力するラインバッファ制御装置と、その画素群を時系列に並べ替える並べ替え装置と、その画素群から画像のエッジを検出するエッジ検出器と、そのエッジ検出器からの情報を基に係数テーブルの引数の補正をかけることを特徴とする逆演算回路と、その逆演算回路から出力される引数から演算係数を与える係数テーブルと、を備え、エッジが検出された場合に、引数に補正をかけることを特徴とする。
【選択図】 図１

Description

本発明は、画像処理装置に関し、特にコンピュータやテレビ等の画像を表示する必要のある機器に関するものである。

一般にコンピュータは表示装置の解像度にあわせて複数種類の解像度を表示させることが可能である。例えば表示装置の最高解像度がＸＧＡであるならば、コンピュータはＸＧＡとそれ以下の解像度（ＶＧＡ，ＳＶＧＡ）の画像を表示させることが必要とされる場合が多い。これはユーザーの好みにより、より多くの情報を画面上に表示したり、より見やすくするために大きく表示したり、を選択できるようにするためである。

この時、コンピュータ本体が表示装置に対して所望の解像度を提供するために解像度変換技術が必要となる。

また、テレビに関しては従来日本ではＮＴＳＣ方式が採用されてきた。これは走査線が４８３〜４８５本、走査線１本当たりの画素数は７２０〜７６０、総画素数約３５万画素である。ただし通常はインターレースで表示されるため、実際は１５万画素程度の分解能となっている。

これに対し近年ではハイビジョン方式も多く使われるようになってきた。ハイビジョン方式はＨＤとも呼ばれ、約７５万画素である。これに対応して従来のＮＴＳＣ放送はＳＤと呼ばれる。

さらにはデジタル放送では４８０ｉ、７２０ｐ、１０８０ｉといった画像フォーマットがある。４８０ｉは６４０×４８０のインターレース、７２０ｐは１０２４×７２０のプログレッシブ、１０８０ｉは１２８０×１０８０のインターレースを表している。

他にもパソコンの画像表示やゲーム、デジカメの映像表示といった用途や、複数の画面を表示させるマルチ画面表示、といった用途があり、テレビ上に多くのフォーマットの画像を表示する機会が増えてきた。

ここで、従来のＮＴＳＣ放送のようなアナログデータならばサンプリングレートを変えることによって比較的容易に画像のフォーマット変換が可能である。しかし、デジタル放送やデジカメ画像といったデジタルデータのフォーマット変換を行うためには画像データの補間や間引きを行う必要がある。

また、マルチ画面表示のような表示効果をもたせるためには画像のフォーマット変換と共に、画像を拡大縮小するための解像度変換が必要となる。

解像度変換の技術を大別すると周波数変調と、時間変調と、に分けられる。

周波数変調は画像データをＤＣＴなどにより一旦、周波数領域に変換してから解像度変換のための信号処理を行うものである。表示装置に画像を映し出すためには周波数領域のデータでは表示できないので、出力時には周波数領域から時間領域のデータに再変換する必要がある。このため回路規模が大きくなりやすい。

一方、時間変調では入力されたデータを時間順に処理していく。補間しようとする画素値をその前後の画素値から推測する方式である。

時間変調では一般的には周波数変調より簡易な回路で構成することが可能である。

時間変調の代表例として、最近傍法、線形補間法、畳み込み内挿法がある。図１０は各補間方式の画素補間方法を説明した図である。各図において、縦軸は画素値、横軸は解像度変換前の元座標を表している。図１０（ａ）は変換前の元画像を表し、座標０，１，３，４，５の画素値が同じ値で座標２の画素値のみが異なる画像を表している。図１０（ｂ），（ｃ），（ｄ）では、元座標を３倍に解像度変換した場合の、補間画素の画素値のとり方を表している。本図では元画像のどの座標の値を参照したのかがわかるように、横軸の参照座標は元座標を表している。（ｂ）は最近傍法、（ｃ）は線形補間法、（ｄ）は畳み込み内挿法、を表している。

最近傍法は、補間画素の位置が元画素のどの位置に最も近いかを判断し、最も近い元画素の値をとる方式である。この方式は上記３方式の中で、最も回路を簡易にできる。しかし、参照画素が１画素になるため、画像のギザギザ感が発生しやすい。

線形補間法は、補間画素の前後２画素（縦横４画素）を参照し、その画素値を直線で結び、その直線上の値を補間画素の画素値とする方式である。これにより最近傍法で発生していたような画像のギザギザ感を解消することができる。しかし、この方式では２画素間の変化しか見ていないため、その部分の画素変化が急激な変化なのか滑らかな変化なのかが判断できない。線形補間法では、滑らかに変化しているものとして画素値を補間しているので、ボケた画像になってしまう、という問題がある。

畳み込み内挿法は、補間画素の前後４画素（縦横１６画素）を参照し、その画素値を曲線で結び、その曲線上の値を補間画素の画素値とする方式である。この方式では画素値変化を重み付けに反映させ、エッジを強調することができるので線形補間法よりも画像のボケを改善させることができる。

また、画像のボケを改善する手法として一般的に図１１のようなエッジ強調回路が用いられている。この手法では注目画素の画素値にその前後の画素値の（−１／２）の値を加算することによって、エッジ成分を検出し、そのエッジ成分に任意の係数をかけたものを注目画素に加算することによってエッジの強弱を制御するものである。

また、畳み込み内挿法を用いずに、線形補間法で画像のボケを改善する手法が特許文献１に開示されている。この手法では、補間画素演算を行う前に、隣接する４つの画素からエッジの方向性を検出し、演算係数を変化させることにより画像のボケを改善しようとしている。

ここで、畳み込み内挿法について簡単に説明する。

畳み込み演算はＯｕｔｐｕｔ１画素につき元画像の１６個の画素と、８個の係数を用いて算出する。

ここで、
変換前座標：ｘ，ｙ
変換後座標：Ｘ，Ｙ
変換式：Ｘ＝Ａ＊ｘ、Ｙ＝Ｂ＊ｙ（Ａ：ｘ方向倍率、Ｂ：ｙ方向倍率）
とすると、実際には変換前座標（ｘ，ｙ）は非連続数であり、変換後座標（Ｘ，Ｙ）は連続数となるから、
逆変換式：ｘ＝Ｘ／Ａ
ｙ＝Ｙ／Ｂ…（式１）
を用いて変換前座標を求める。

この逆変換の整数部は変換前座標として元画像の画素値を引き出すために使われる。また小数部（余り）は係数作成に用いる。

（Ｘ，Ｙ）各画素につき、元画像座標（ｘ，ｙ）から１６個の元画像画素値Ｇを取得する。
ｙ−１行 Ｇ_１１ Ｇ_２１ Ｇ_３１ Ｇ_４１
ｙ 行 Ｇ_１２ Ｇ_２２ Ｇ_３２ Ｇ_４２
ｙ＋１行 Ｇ_１３ Ｇ_２３ Ｇ_３３ Ｇ_４３
ｙ＋２行 Ｇ_１４ Ｇ_２４ Ｇ_３４ Ｇ_４４
ｘ−１列 ｘ列 ｘ＋１列 ｘ＋２列

また、逆変換により求まった値の小数部をｘ−［ｘ］、ｙ−［ｙ］と表すと、係数ｆ（ｔ）は以下の計算により求まる。

これら元画像の１６個の画素値とｘ，ｙ８個の係数から以下の計算により変換後の画像の画素値Ｐが求まる。

Ｐ：出力画素値
Ｇ：原画像画素値
ｆ（ｔ）：係数
（ｘ，ｙ）：逆変換座標
しかし、畳み込み内挿法を用いると、線形補間法に比べて回路規模やメモリの使用量が大きくなってしまう。
特開２００１−８０３７号公報

しかし、前述の図１１の手法では画像の性質にかかわらずに強調処理をかけてしまうので、自然画部で不自然な絵になりやすいという問題があった。

また、特許文献１の手法では、線形補間法の欠点である画素の変化が急激であるか滑らかに変化している部分かの判断を、近傍４点で画像判断を行うことにより補っている。これによって、縦エッジ、横エッジ、また角度４５度の斜めエッジ、の画像のボケを改善している。しかし、斜め４５度以外の斜めエッジについては対応が不十分であり、縦エッジや横エッジと誤検知してしまう恐れがあった。

また、畳み込み内挿法においても、画素変化が大きい場合には画像のボケが目立つ場合がある。図１２は図１０と同様に図１２（ａ）の画像を、（ｂ）最近傍法、（ｃ）線形補間法、（ｄ）畳み込み内挿法、でそれぞれ３倍に拡大した場合の補間画素のとり方を示した図である。図１２（ａ）は座標０，１，２と座標３，４，５の画素値がそれぞれ同じ値をとっている場合の図である。図１２（ｄ）で参照座標１−２間と３−４間の補間画素についてはエッジを強調するような画素値のとり方をしている。しかし、参照座標２−３間の補間画素については滑らかな変化と判断してしまい、線形補間法と変わらない値となってしまっている。

以下に上記内容を数式によって説明する。

前述（式３）でＹ方向の倍率が１の時の係数（ｆ（ｙ１），ｆ（ｙ２），ｆ（ｙ３），ｆ（ｙ４））＝（０，１，０，０）を代入し、展開すると次式になる。

Ｐ＝Ｇ１２×ｆ（ｘ１）＋Ｇ２２×ｆ（ｘ２）＋Ｇ３２×ｆ（ｘ３）＋Ｇ４２×ｆ（ｘ４）…（式４）
ここで、Ｇ１２＝Ｇ２２，Ｇ３２＝Ｇ４２であるとすると、
Ｐ＝Ｇ２２×（ｆ（ｘ１）＋ｆ（ｘ２））＋Ｇ３２×（ｆ（ｘ３）＋ｆ（ｘ４））…（式５）
さらに、参照座標の端数が０．３の時の係数を（ｆ（ｘ１），ｆ（ｘ２），ｆ（ｘ３），ｆ（ｘ４））＝（−０．１，０．８，０．４，−０．１）とするとＰ＝Ｇ２２×０．７＋Ｇ３２×０．３となり、０．６の時の係数を（ｆ（ｘ１），ｆ（ｘ２），ｆ（ｘ３），ｆ（ｘ４））＝（−０．１，０．５，０．７，−０．１）とするとＰ＝Ｇ２２×０．４＋Ｇ３２×０．６となる。これは、線形補間法を行った時の演算とほぼ同じになる。また、Ｇ１２＝Ｇ３２，Ｇ２２＝Ｇ４２の場合も同様の結果となる。

この、畳み込み内挿法における画像のボケを改善する手法として、当該画素ブロックが自然画か文字画像かを判断し、畳み込み演算の係数テーブルを切替えるという手法が考えられる。

しかし、この手法では複数の係数テーブルを持つか、係数演算をその都度行わねばならず、回路規模の増加を招く恐れがあった。また、上記例のＧ１２＝Ｇ２２，Ｇ３２＝Ｇ４２ような場合には、Ｇ１２，Ｇ４２の重み付けを変えてもＧ２２，Ｇ３２に掛け合わせる係数にまとめられてしまう。結局、係数テーブルを変えても畳み込み演算結果は変わらない値となってしまうケースが発生していた。

このように、従来の画像を拡大した時のボケの対策は不十分な部分があった。

また、拡大における画像のボケとは別に、縮小時の画素消失という問題もある。図１５は画素消失の例を説明した図である。

図１５（ａ）の上部は解像度変換前の画素の並びを表している。白丸および黒丸が画素を表し、画素の上の数字はアドレスを表している。また、下部は畳み込み内挿法および線形補間法において上部画素データ群を１／２に縮小した場合の画素の並びを表している。ここで、上部から下部に伸びている矢印はどの元画素を参照して変換後の画素を導き出しているか、を表している。

畳み込み内挿法、線形補間法、共にまず逆演算によって参照画素を導出す。つまり、倍率１／２の場合、逆演算はｘ＝Ｘ×２（ｘ：変換前座標、Ｘ：変換後座標）となり、参照画素座標は偶数値のみとなる。

ここで、前述のように畳み込み内挿法では、参照画素座標の前後４画素を参照することになる。しかし、逆演算で余りが発生しないことから、係数（ｆ（ｘ１），ｆ（ｘ２），ｆ（ｘ３），ｆ（ｘ４））は常に、（ｆ（ｘ１），ｆ（ｘ２），ｆ（ｘ３），ｆ（ｘ４））＝（０，１，０，０）となり、前記（式４）に当てはめると、変換後の画素値Ｐは常に、Ｐ＝Ｇ２２となる。つまり、線形補間法と同じ値が導き出されることとなる。

よって、元座標の奇数値画素の消失が発生する。図１５（ａ）において、元座標５の画素値が変換後の画素に反映されていないことが示されている。

このような画素消失を防ぐ手段として、図１５（ｂ）に示す平均操作法が用いられることが多い。平均操作法は一定範囲内の画素の平均値を用いる手法である。例えば図１５（ｂ）では元座標１と元座標２、といった隣り合った画素の値の平均値を求めることにより、１／２の解像度変換を行っている。

平均操作法を用いると画素値の消失は無くなる。しかし、元画素の値が保存されず画像のボケが発生してしまう、という問題があった。

本発明はこのような問題を解決し、拡大または縮小処理において高画質な画像を得ることの出来る画像処理装置を提供することを目的とする。

本発明においては、画像の拡大または縮小処理を実行する画像処理装置であって、画素データを入力する入力手段と、前記画素データの一部を一定の画素群にまとめて出力する出力手段と、前記画素群を時系列に並べ替える並べ替え手段と、前記画素群から画像のエッジを検出するエッジ検出器と、前記エッジ検出器からの情報を基に係数テーブルの引数を補正する補正回路と、前記補正回路から出力される引数から演算係数を決定する係数手段と、前記係数手段から出力される係数に基づいて前記並べ替え装置から出力される画素データを演算することにより補間画素データを求める演算手段とを備える。

本発明によれば、拡大時における画像のボケの問題を解消し、良好な画質の拡大画像を得ることが可能となる。また、縮小時に発生する画素消失の問題に対しても効果がある。すなわち、画素消失を低減し、且つボケの少ない良好な画質の縮小画像を得ることが可能となる。

以下、本発明の実施形態を説明する。

まず、本実施形態における補間処理の考え方について説明する。

３次畳み込み内挿法では変換倍率の逆変換を行い、その商から元画像の参照座標を割り出し、その余りから係数を割り出す。この場合、余りを引数としてルックアップテーブル（ＬＵＴ）から係数を引き出す方式が一般的である。

本案では３次畳み込み内挿法の演算に用いる画素データからエッジの検出を行い、その検出データに応じて引数の値を変化させる。図１３は図１２（ｄ）の補間方法に本方式を適用した場合の画素値のとり方を示した図である。図１３の斜線部が、補正が行われた範囲を表している。図１２（ｄ）では参照座標２−３間で引数０．３と０．６によって係数が決定され、その係数を用いて畳み込み演算を行った結果が補間画素値として採用されている。それに対し図１３では、参照座標２−３間でエッジが検出された場合の画素値のとり方を示している。例えば、引数０．３は０．２に、引数０．６は０．７に、というように元画素の値により近づくように補正が行われる。この補正の度合いはエッジの大きさに比例する。つまり、図１３の参照座標２と３の元画素値の差が大きいほど補正の度合いも大きくなる。ここで、エッジが検出されない場合はこのような補正は行われない。つまり、図１３の参照座標１−２間や３−４間ではエッジ検出による補正は行われず、３次畳み込み内挿法による演算結果がそのまま採用される。

次に、エッジの検出手法について説明する。

エッジの検出については３次畳み込み内挿法に用いる４×４画素の画素データを使用する。４×４の画素の並びを判断して縦エッジ、横エッジを検出し、前述のエッジ部の補正を行う。斜めエッジについては３次畳み込み内挿法によるエッジの強調効果を利用する。

図１４は４×４の画素データをＸ方向に２倍し、４×８の画素データに変換した状態を表した図である。図１４（ａ）は白地に黒の縦線、図１４（ｂ）は白地に黒の斜め線を表している。また、図１４（ａ），（ｂ）共、上の矢印は最近傍法による補間を表し、下の矢印は線形補間法または畳み込み内挿法による補間を表している。前述の説明のように畳み込み内挿法では強調効果が得られるため、線形補間法と畳み込み内挿法では厳密には同じにならないが、元画素にない中間調が発生するという意味でここでは同じものとして扱っている。

図１４（ａ）の最近傍法では１画素で表された黒線が２倍拡大により２画素で表された黒線になっている。一方、線形補間法および畳み込み内挿法では１画素の黒線とそれを挟み込む１画素の中間調グレーの線で表現される。このような線の場合、前者のほうがはっきりと綺麗に表示され、後者はボケたかんじに表示される。

同様に図１４（ｂ）をみると、最近傍法ではギザギザ感が発生してしまうが、線形補間および畳み込み内挿法では、２値では表現できない部分を中間調で表現することにより、滑らかに表示することが可能となる。この時、線形補間法より畳み込み内挿法の方がエッジの効果を出すことができるのは前述のとおりである。

よって、斜めエッジでは３次畳み込み内挿法を用いて補間を行い、縦エッジもしくは横エッジではそのエッジの強度によって補正をかける。これらの操作により、より高品位な補間処理を行うことが可能となる。

さらに、縮小時の画素消失の問題に対しても同様の手法で対応することが可能である。

図１６は各変換方法において１／２倍の変換を行った場合の画素値のとり方を表している。図１６（ａ）は変換前の元画像、（ｂ）は畳み込み内挿法および線形補間法による変換、（ｃ）は平均操作法による変換、（ｄ）は本発明による変換、を表している。（ｂ），（ｃ），（ｄ）の横軸は元画像のどの座標の値を参照したのかがわかるように、横軸の参照画像は元座標を表している。また、各画素間を直線で結んでいるのは便宜上、画素の変化がわかりやすいようにしたものである。

図１６（ｂ）の変換では、偶数座標のみが参照されるので座標５の値が反映されていない。

図１６（ｃ）の変換では、参照座標に対しそのひとつ前の座標の画素値との平均を求めている。例えば、参照座標２の時の値は（元座標１の値＋元座標２の値）÷２で求められる。このため、座標の位置に関係なく中間値が出力されてしまう。

これに対し、本発明による図１６（ｄ）の変換では、出力に対してすべての画素値の影響を残しつつ、座標の位置の影響も与えている。本手法は（ｂ）の変換に加えて、画素値変化の大きい部分を検出し、画素値変化の大きい部分でその変化量に応じて補正をかける手法である。この時の補正のかけ方は拡大の時と異なる。すなわち、拡大の時は元画素に近づけるように補正をかけるが、縮小の時は通常参照されない画素に近づける方向、つまり中間値を発生させる方向に補正をかける。

実際の変換の状態を図１７に示す。

図１７は各手法において、８×８の画素データ群を水平方向に１／２にした場合の画素値のとり方を表した図である。図１７（ａ）は元画像であり、８×８の画素データで白地に黒の斜め線を表している。図１７（ｂ）は畳み込み内挿法および線形補間法による変換、図１７（ｃ）は平均操作法による変換、図１７（ｄ）は本案による変換、の画素値のとり方を表している。

図１７（ｂ）では前述の説明のように参照される座標が飛び飛びになるため、変換後のデータでは画素データの黒線も飛び飛びになってしまっている。また、図１７（ｃ）では画素データの黒線がすべてグレーになってしまっている。一方、図１７（ｄ）では黒線がすべてグレーになってしまっているが、画素位置による変化を濃淡により表している。

ただし、縮小の場合、縮小率によっては上記手法では表現できない場合が発生する。

図１８は縮小の場合の一例を表した図である。図１８は各変換方法において１／２倍の変換を行った場合の画素値のとり方を表している。図１８（ａ）は変換前の元画像であり１画素ごとに画素値が大きく変化している状態を表している。（ｂ）は畳み込み内挿法および線形補間法による変換、（ｃ）は平均操作法による変換、を表している。（ｂ），（ｃ）の横軸は元画像のどの座標の値を参照したのかがわかるように、横軸の参照画像は元座標を表している。

図１８に示すように、畳み込み内挿法および線形補間法での変換を行うと、（ｂ）のような出力になってしまう。ここで図１６の場合のように本案の手法を用いたとしても、画素値が補正されて少し大きくなるだけで見た目にあまり変わりがなくなってしまう。また、他の手法を用いて元画像にあるような１画素ごとに変化する画像を表現しようとしても１／２縮小では画素数が少ないので正確に表現することは不可能である。

そこで、このような場合には（ｃ）のように平均操作法を用いて表現する。本発明ではこのような場合に係数の引数を変えるだけで平均操作法による変換を行うことも可能である。

図１９は本発明で使用する係数テーブルの一部を示した表である。この係数テーブルは引数「０」と「１．１」を除いて、引数「０．５」を中心に対称の関係にある。

画素変化の大きさがユーザーの任意の値に設定された閾値を超えると、引数の補正が行われる。図１９の表において拡大の場合は引数が「０．５」から離れる方向に補正され、縮小の場合は引数が「０．５」に近づく方向に補正される。この時の補正量は閾値を超えた量に比例する。また、表中の引数「１．１」は通常、逆演算では発生しない引数である。この引数は例外的な引数であり、上記の補正により適用されることもない。この引数は図１８のような場合に選択され、固定係数が選ばれるようにする。この例では４つの画素の影響がほぼ均一にでるような係数を選択しているが、使用用途にあわせて係数のバランスを変えてもよい。また、このような特別なケースの引数を複数用意してそれに対応した固定係数を選択するようにしてもよい。

［第１の実施例］
図１は本発明の解像度変換装置の全体構成を説明した図である。

１０１は入力範囲設定装置、１０２はラインバッファ制御装置、１０３はエッジ検出器、１０４は演算装置、１０５は出力制御装置、を表している。

また、Ｓ０１は入力制御信号（ＩＨＳＹＮＣは入力水平同期信号、ＩＶＳＹＮＣは入力垂直同期信号、ＩＳＸは水平方向スタートアドレス、ＩＥＸは水平方向エンドアドレス、ＩＳＹは垂直方向スタートアドレス、ＩＥＹは垂直方向エンドアドレス）、Ｓ０２は入力画像データ、Ｓ０３は演算装置入力データ、Ｓ０４はエッジ検出データ、Ｓ０５は演算装置出力データ、Ｓ０６は出力画像データ、Ｓ０７は入力有効範囲を指定するＩＡＣＴ信号、Ｓ０８は水平（Ｘ）／垂直（Ｙ）の倍率設定データ、Ｓ０９は演算装置からの所望データのアドレスを指定するアドレス指定信号（ＸＱＵＯＴ，ＹＱＵＯＴ）、Ｓ１０は出力範囲指定信号（ＯＳＸは水平方向スタートアドレス、ＯＥＸは水平方向エンドアドレス、ＯＳＹは垂直方向スタートアドレス、ＯＥＹは垂直方向エンドアドレス）、Ｓ１１は出力制御信号（ＯＨＳＹＮＣは出力水平同期信号、ＯＶＳＹＮＣは出力垂直同期信号、ＯＡＣＴは出力有効範囲指定信号）、を表している。

入力制御信号Ｓ０１は入力範囲設定装置１０１に入力され、ユーザーの任意により画像の入力範囲を設定する。

入力範囲設定装置１０１は入力された入力制御信号Ｓ０１に基づき、入力画像の有効範囲でハイとなるＩＡＣＴ信号Ｓ０７を生成する。

ＩＡＣＴ信号Ｓ０７と、入力画像データＳ０２はラインバッファ制御装置１０２に入力される。ここで、図１中では入力画像データＳ０２をＹＣｂＣｒで表記してあるが、ＲＧＢもしくはＹＵＶとしても、本発明においては影響のないものとする。

ラインバッファ制御装置１０２は複数のラインバッファを持ち、複数ラインの入力画像データＳ０２を保持する。ラインバッファ制御装置１０２は演算装置１０４によって生成されるアドレス指定信号（ＸＱＵＯＴ，ＹＱＵＯＴ）Ｓ０９の指示に従い、指定されたアドレス（Ｘ_ｎ，Ｙ_ｎ）に対し、（Ｘ_ｎ−１，Ｙ_ｎ−１）、（Ｘ_ｎ−１，Ｙ_ｎ）、（Ｘ_ｎ−１，Ｙ_ｎ＋１）、（Ｘ_ｎ−１，Ｙ_ｎ＋２）、（Ｘ_ｎ，Ｙ_ｎ−１）、（Ｘ_ｎ，Ｙ_ｎ）、（Ｘ_ｎ，Ｙ_ｎ＋１）、（Ｘ_ｎ，Ｙ_ｎ＋２）、（Ｘ_ｎ＋１，Ｙ_ｎ−１）、（Ｘ_ｎ＋１，Ｙ_ｎ）、（Ｘ_ｎ＋１，Ｙ_ｎ＋１）、（Ｘ_ｎ＋１，Ｙ_ｎ＋２）、（Ｘ_ｎ＋２，Ｙ_ｎ−１）、（Ｘ_ｎ＋２，Ｙ_ｎ）、（Ｘ_ｎ＋２，Ｙ_ｎ＋１）、（Ｘ_ｎ＋２，Ｙ_ｎ＋２）、のアドレスの計１６画素分のデータを演算装置入力データＳ０３として送出する。

エッジ検出器１０３は演算装置入力データＳ０３からエッジ情報を抽出し、エッジ検出データＳ０４を演算装置１０４に送る。

演算装置１０４はエッジ検出器１０３からのエッジ検出データＳ０４と、ラインバッファ制御装置１０２からの演算装置入力データＳ０３と、水平および垂直の倍率設定データＳ０８から解像度変換における補間データ演算を行う。演算されたデータは演算装置出力データＳ０５として出力制御装置１０５に送出される。また、前述のアドレス指定信号（ＸＱＵＯＴ，ＹＱＵＯＴ）Ｓ０９を生成し、ラインバッファ制御装置１０２に送出する。

出力制御装置１０５では、出力範囲指定信号（ＯＳＸ，ＯＥＸ，ＯＳＹ，ＯＥＹ）Ｓ１０に従い、出力有効範囲内に画像データが生成されるよう、タイミング調整を行う。タイミング調整された画像データは出力画像データＳ０６として出力される。また、演算に要した時間を調整し、入出力タイミングがあうように出力制御信号（ＯＶＳＹＮＣ，ＯＨＳＹＮＣ，ＯＡＣＴ）Ｓ１１も生成し、出力する。

図２はラインバッファ制御装置１０２の内部構成例を説明した図である。

２０１はラインバッファ制御装置１０２の入出力ラインデータを制御するライン制御装置、２０２は各ラインのＸ方向のアドレスを制御するアドレス制御装置、２０３はラインバッファへの書き込み／読み出しを制御するイネーブル信号制御装置、２０４は５本のラインバッファ（ＬＩＮＥ＿ＢＵＦ１，ＬＩＮＥ＿ＢＵＦ２，ＬＩＮＥ＿ＢＵＦ３，ＬＩＮＥ＿ＢＵＦ４，ＬＩＮＥ＿ＢＵＦ５）を内包するラインバッファブロック、２０５はデータの並べ替えを行う並べ替え装置、を表している。

ライン制御装置２０１は不図示の入力制御信号（ＩＶＳＹＮＣ，ＩＨＳＹＮＣ）Ｓ０１およびＩＡＣＴ信号Ｓ０７をもとに有効入力ラインをカウントする。さらにＹＱＵＯＴ信号で要求されるＹ方向の指定アドレスとの比較を行い、条件が合致した場合はラインイネーブル信号をイネーブル信号制御装置２０３に送出する。

アドレス制御装置２０２は不図示の入力制御信号（ＩＶＳＹＮＣ，ＩＨＳＹＮＣ）Ｓ０１およびＩＡＣＴ信号Ｓ０７をもとにＸ方向の有効ビット数をカウントする。さらにＸＱＵＯＴ信号で要求されるＸ方向の指定アドレスとの比較を行い、条件が合致した場合はビットイネーブル信号をイネーブル信号制御装置２０３に送出する。

イネーブル信号制御装置２０３は、ライン制御装置２０１から送られてくるラインイネーブル信号と、アドレス制御装置２０２から送られてくるビットイネーブル信号と、を調停し、ラインバッファブロック２０４に含まれる５つのラインバッファのうちどのラインバッファに書き込むかを指示するライトイネーブル信号と、どのラインバッファから読み出しを行うかを指示するリードイネーブル信号を送出する。

ラインバッファブロック２０４は５つのラインバッファを内包し、イネーブル信号制御装置２０３の指示に従い、画像データの書き込み／読み出しを行う。例えば、ライトイネーブル信号，リードイネーブル信号をそれぞれ５ビットのバイナリーで表すとすると、００００１ｂの時にはＬＩＮＥ＿ＢＵＦ１が選択され、０００１０ｂの時にはＬＩＮＥ＿ＢＵＦ２、００１００ｂではＬＩＮＥ＿ＢＵＦ３、０１０００ｂではＬＩＮＥ＿ＢＵＦ４、１００００ｂではＬＩＮＥ＿ＢＵＦ５、がそれぞれ選択されるものとする。ライトイネーブル信号はＩＨＳＹＮＣごとに００００１ｂ→０００１０ｂ→００１００ｂ→０１０００ｂ→１００００ｂ→００００１ｂ→…と変化し、１ラインごとの入力画像データがそれぞれのラインバッファに格納される。それに対しリードイネーブル信号はＩＨＳＹＮＣごとに１１１１０ｂ→１１１０１ｂ→１１０１１ｂ→１０１１１ｂ→０１１１１ｂ→１１１１０ｂ→…と変化し、書き込みが行われていない４ラインから指定されたＸ方向のアドレスのデータが同時に読み出されるようになっている。

並び替え装置２０５はラインバッファブロック２０４から送られてくる画像データをラインごとに古いデータの順に並べ替える。また、Ｘ方向のデータを常に４画素分保持し、クロック毎に４×４＝１６画素分の画像データをまとめて送出する。

図３は演算装置１０４の内部構成の一例を示した図である。

３０１は逆演算回路、３０２は補正回路、３０３は係数テーブル、３０４はタイミング調整回路、３０５は第１のＹ方向畳み込み回路、３０６は第２のＹ方向畳み込み回路、３０７は第３のＹ方向畳み込み回路、３０８は第４のＹ方向畳み込み回路、３０９はＸ方向畳み込み回路、を表している。

逆演算回路３０１にはＸ方向およびＹ方向の倍率設定データＳ０８が入力され、解像度変換倍率の逆演算が行われる。これにより、その逆演算の商がアドレス指定信号（ＸＱＵＯＴ，ＹＱＵＯＴ）Ｓ０９として、ラインバッファ制御装置１０２に送出される。また、逆演算の余りは係数の引数（ＸＲＥＭＤ，ＹＲＥＭＤ）として係数テーブル３０３に送出される。

補正回路３０２にはエッジ検出器１０３により生成されるエッジ検出データＳ０４が入力される。補正回路３０２はエッジの強弱により補正データを生成し逆演算回路３０１に送出する。逆演算回路３０１は補正データに従い、係数の引数（ＸＲＥＭＤ，ＹＲＥＭＤ）を変化させる。

係数テーブル３０３は逆演算回路３０１から送出される係数の引数（ＸＲＥＭＤ，ＹＲＥＭＤ）から、その値に対応する係数データを送出する。

タイミング調整回路３０４はＸ方向の係数に対し、演算タイミングの調整を行う。

第１のＹ方向畳み込み回路３０５は係数テーブル３０３から送られてくるＹ係数を用いて、（ＸＱＵＯＴ，ＹＱＵＯＴ）＝（Ｘ_ｎ，Ｙ_ｎ）に対し、（Ｘ_ｎ−１，Ｙ_ｎ−１）、（Ｘ_ｎ−１，Ｙ_ｎ）、（Ｘ_ｎ−１，Ｙ_ｎ＋１）、（Ｘ_ｎ−１，Ｙ_ｎ＋２）、の４画素分のデータをＹ方向の畳み込み演算を行う。

同様に、第２のＹ方向畳み込み回路３０６は、（Ｘ_ｎ，Ｙ_ｎ−１）、（Ｘ_ｎ，Ｙ_ｎ）、（Ｘ_ｎ，Ｙ_ｎ＋１）、（Ｘ_ｎ，Ｙ_ｎ＋２）、の４画素を、第３のＹ方向畳み込み回路３０７は、（Ｘ_ｎ＋１，Ｙ_ｎ−１）、（Ｘ_ｎ＋１，Ｙ_ｎ）、（Ｘ_ｎ＋１，Ｙ_ｎ＋１）、（Ｘ_ｎ＋１，Ｙ_ｎ＋２）、の４画素を、第４のＹ方向畳み込み回路３０８は、（Ｘ_ｎ＋２，Ｙ_ｎ−１）、（Ｘ_ｎ＋２，Ｙ_ｎ）、（Ｘ_ｎ＋２，Ｙ_ｎ＋１）、（Ｘ_ｎ＋２，Ｙ_ｎ＋２）の４画素を、それぞれＹ方向の畳み込み演算を行う。

Ｘ方向畳み込み回路３０９は第１〜第４のＹ方向畳み込み回路（３０５〜３０８）の出力データを、タイミング調整回路３０４によりタイミング調整が行われたＸ係数を用いてＸ方向の畳み込み演算を行う。Ｘ方向畳み込み回路３０９の出力は演算装置出力データＳ０５として出力される。

図４は出力制御装置の内部構成の一例を示した図である。

４０１はＶＳＹＮＣ調整回路、４０２はＨＳＹＮＣ調整回路、４０３は出力ＡＣＴ生成回路、４０４は出力制御回路、４０５はラインバッファブロック、４０６は切替え回路、を表している。

ＶＳＹＮＣ調整回路４０１は出力の垂直同期信号（ＯＶＳＹＮＣ）のタイミング調整を行う。本回路構成で、複数のラインをラインバッファに保持し演算を行うため、入出力のデータ間で演算遅延が発生する。ＶＳＹＮＣ調整回路４０１ではこの演算遅延の調整を行う。

図５は演算遅延の調整状況を説明した図である。

入力の垂直同期信号（ＩＶＳＹＮＣ）に同期して入力データが入力されている。ここで入力データのブランキング期間をＩＳＹとする。

次に、出力データが出力可能となるのは入力データから演算遅延分だけ遅れた時間となる。ここで出力データのブランキング期間をＯＳＹとすると、ＯＶＳＹＮＣはＩＶＳＹＮＣと比べて周期は同じでＶ＿ｄｅｌａｙ分だけ遅れた信号となる。この時、Ｖ＿ｄｅｌａｙは「Ｖ＿ｄｅｌａｙ＝演算遅延＋ＩＳＹ−ＯＳＹ」で表すことができる。

ＨＳＹＮＣ調整回路４０２は出力の水平同期信号（ＯＨＳＹＮＣ）の調整を行う。

図６はＹ方向に１／２の縮小を行ったときの出力タイミング例を示した図である。

Ｙ方向の１／２操作では入力２ラインで１ライン分の出力データを得ることになる。しかし、入力の水平同期信号（ＩＨＳＹＮＣ）をそのまま出力に使っていたのでは画像データのないラインが発生してしまう。この対処方法としては２つの方法が考えられる。ひとつはＨＳＹＮＣ調整回路４０２において出力の水平同期信号（ＯＨＳＹＮＣ）の周期を変化させる方法。もうひとつは、有効データ部にハイとなる出力ＡＣＴ信号（ＯＡＣＴ）を同時に出力し、解像度変換後の画像データの受け手側で画像データの有無を判断して処理する方法である。図６のＯＨＳＹＮＣは前者の方法をとった場合の出力例を表している。

出力ＡＣＴ生成回路４０３は図６に示すＯＡＣＴ信号を発生する回路である。出力ＡＣＴ生成回路４０３は前述のＯＶＳＹＮＣとＯＨＳＹＮＣと出力範囲指定信号Ｓ１０からＯＡＣＴ信号を生成する。

出力制御回路４０４はＯＡＣＴ信号からラインバッファのリード／ライト信号を生成する。

ラインバッファブロック４０５は２本のラインバッファ（ＬＩＮＥ＿ＢＵＦ１，ＬＩＮＥ＿ＢＵＦ２）を備え、それぞれ交互に画像データの読み書きが行われる。例えば、演算装置出力データＳ０５がＬＩＮＥ＿ＢＵＦ１に書き込まれている時は、ＬＩＮＥ＿ＢＵＦ２から読み出しが行われる。ラインバッファのリード／ライトはＯＨＳＹＮＣ毎に切替えられ、次のＯＨＳＹＮＣではＬＩＮＥ＿ＢＵＦ２に書き込みが行なわれ、ＬＩＮＥ＿ＢＵＦ２からはひとつ前のＯＨＳＹＮＣの時に書き込まれた画像データが読み出されることになる。

切替え回路４０６はどちらのラインバッファからデータが読み出されているかを判断し、読み出されている方のデータを出力画像データＳ０６として出力する。

次に、エッジ検出器１０３の動作について説明する。

エッジ検出器１０３では畳み込み内挿法の演算に用いる４×４画素のデータから補間画素のエッジ成分を判断する。

図７は３次畳み込み演算に用いる参照画素を表した図である。（１），（２），（３），（４）はＸ方向の画素の並びを表し、Ｉ，ＩＩ，ＩＩＩ，ＩＶはＹ方向の画素の並びを表している。これらの画素をそれぞれ、Ｉ（１），Ｉ（２），…，ＩＶ（４）と表し、Ｘ方向の係数を（ＡＸ，ＢＸ，ＣＸ，ＤＸ）、Ｙ方向の係数を（ＡＹ，ＢＹ，ＣＹ，ＤＹ）と表すと、３次畳み込み演算による出力画素値Ｐは以下の式で表される。

Ｐ＝（Ｉ（１）×ＡＹ＋ＩＩ（１）×ＢＹ＋ＩＩＩ（１）×ＣＹ＋ＩＶ（１）×ＤＹ）×ＡＸ
＋（Ｉ（２）×ＡＹ＋ＩＩ（２）×ＢＹ＋ＩＩＩ（２）×ＣＹ＋ＩＶ（２）×ＤＹ）×ＢＸ
＋（Ｉ（３）×ＡＹ＋ＩＩ（３）×ＢＹ＋ＩＩＩ（３）×ＣＹ＋ＩＶ（３）×ＤＹ）×ＣＸ
＋（Ｉ（４）×ＡＹ＋ＩＩ（４）×ＢＹ＋ＩＩＩ（４）×ＣＹ＋ＩＶ（４）×ＤＹ）×ＤＸ…（式６）
ここで、Ｘ方向の係数（ＡＸ，ＢＸ，ＣＸ，ＤＸ）、Ｙ方向の係数（ＡＹ，ＢＹ，ＣＹ，ＤＹ）はそれぞれ引数ＸＲＥＭＤ，ＹＲＥＭＤによってＬＵＴより引き出される。

エッジ検出器１０３では、例えば以下の条件を検出した場合に検出信号を発生する。

・縦エッジ条件
｜ＩＩ（２）−ＩＩ（３）｜＞ＴＸ ａｎｄ ＩＩ（２）＝ＩＩＩ（２） ａｎｄ ＩＩ（３）＝ＩＩＩ（３）
・横エッジ条件
｜ＩＩ（２）−ＩＩＩ（２）｜＞ＴＹ ａｎｄ ＩＩ（２）＝ＩＩ（３） ａｎｄ ＩＩＩ（２）＝ＩＩＩ（３）
ここで、ＴＸ，ＴＹはユーザーの任意により設定可能な閾値であるとする。また、判定条件を以下のようにすることにより、エッジの精度を高めることも可能である。

・縦エッジ条件
｜ＩＩ（２）−ＩＩ（３）｜＞ＴＸ
ａｎｄ Ｉ（２）＝ＩＩ（２）＝ＩＩＩ（２）＝ＩＶ（２） ａｎｄ Ｉ（３）＝ＩＩ（３）＝ＩＩＩ（３）＝ＩＶ（３）
・横エッジ条件
｜ＩＩ（２）−ＩＩＩ（２）｜＞ＴＹ
ａｎｄ ＩＩ（１）＝ＩＩ（２）＝ＩＩ（３）＝ＩＩ（４） ａｎｄ ＩＩＩ（１）＝ＩＩＩ（２）＝ＩＩＩ（３）＝ＩＩＩ（４）
こうして検知されたエッジの有無と｜ＩＩ（２）−ＩＩ（３）｜もしくは｜ＩＩ（２）−ＩＩＩ（２）｜で表されるエッジの強度によって、前述図３の補正回路３０２により引数ＸＲＥＭＤ，ＹＲＥＭＤの補正がかけられる。

［第２の実施例］
図８は本案における第２の実施例の構成を示した図である。第２の実施例は第１の実施例の構成を変形したものである。以下に説明するように、Ｙ方向の畳み込み演算回路をまとめることによって、回路規模を短縮することが可能である。

８０１は入力範囲設定装置、８０２は演算制御装置、８０３は出力制御装置、を表している。また、信号線として、Ｓ８１は入力制御信号（ＩＨＳＹＮＣは入力水平同期信号、ＩＶＳＹＮＣは入力垂直同期信号、ＩＳＸは水平方向スタートアドレス、ＩＥＸは水平方向エンドアドレス、ＩＳＹは垂直方向スタートアドレス、ＩＥＹは垂直方向エンドアドレス）、Ｓ８２は入力有効範囲を指定するＩＡＣＴ信号、Ｓ８３は水平（Ｘ）／垂直（Ｙ）の倍率設定データ、Ｓ８４は入力画像データ、Ｓ８５は演算装置出力データ、Ｓ８６は出力範囲指定信号（ＯＳＸは水平方向スタートアドレス、ＯＥＸは水平方向エンドアドレス、ＯＳＹは垂直方向スタートアドレス、ＯＥＹは垂直方向エンドアドレス）、Ｓ８７は出力画像データ、Ｓ８８は出力制御信号（ＯＨＳＹＮＣは出力水平同期信号、ＯＶＳＹＮＣは出力垂直同期信号、ＯＡＣＴは出力有効範囲指定信号）、を表している。

入力制御信号Ｓ８１は入力範囲設定装置８０１に入力され、ユーザーの任意により画像の入力範囲を設定する。

入力範囲設定装置８０１は入力された入力制御信号Ｓ８１に基づき、入力画像の有効範囲でハイとなるＩＡＣＴ信号Ｓ８２を生成する。

ＩＡＣＴ信号Ｓ８２と、入力画像データＳ８４と、倍率設定データＳ８３、は演算制御装置８０２に入力される。

演算制御装置８０２は倍率設定データＳ８３に基づく解像度変換演算を行う。これにより、入力信号Ｓ８４は補間され、演算装置出力データＳ８５として出力される。

演算装置出力データＳ８５は出力制御装置８０３に入力される。出力制御装置８０３では、出力範囲指定信号（ＯＳＸ，ＯＥＸ，ＯＳＹ，ＯＥＹ）Ｓ８６に従い、出力有効範囲内に画像データが生成されるよう、タイミング調整を行う。タイミング調整された画像データは出力画像データＳ８７として出力される。また、演算に要した時間を調整し、入出力タイミングがあうように出力制御信号（ＯＶＳＹＮＣ，ＯＨＳＹＮＣ，ＯＡＣＴ）Ｓ８８も生成し、出力する。

図９は、図８の演算制御装置８０２の内部を説明したブロック図である。

９０１は逆演算回路、９０２はイネーブル信号発生装置、９０３はラインバッファブロック、９０４は並べ替え装置、９０５はＹ方向エッジ検出器、９０６はＹ方向係数テーブル、９０７はＹ方向畳み込み回路、９０８はレジスタブロック、９０９はＸ方向エッジ検出器、９１０はＸ方向係数テーブル、９１１はタイミング調整回路、９１２はＸ方向畳み込み回路、を表している。

逆演算回路９０１は、前述の倍率設定データと、不図示の内部カウンタのカウント値、から逆演算を行いアドレス指定信号（ＸＱＵＯＴ，ＹＱＯＴ）と係数テーブル引数（ＸＲＥＭＤ，ＹＲＥＭＤ）を生成する。ＸＱＵＯＴ，ＹＱＵＯＴはイネーブル信号発生装置９０２に、ＸＲＥＭＤはＸ方向係数テーブル９１０に、ＹＲＥＭＤはＹ方向係数テーブル９０６に、それぞれ送られる。

イネーブル信号発生装置９０２は、アドレス制御装置、ライン制御装置、イネーブル信号制御装置、から構成される。ＸＱＵＯＴはアドレス制御装置に入力され、アドレスイネーブル信号を生成する。また、ＹＱＵＯＴはライン制御装置に入力され、ラインイネーブル信号を生成する。アドレスイネーブル信号とラインイネーブル信号はイネーブル信号制御装置に入力されて、ライトイネーブル信号／リードイネーブル信号を出力する。

ライトイネーブル信号／リードイネーブル信号はラインバッファブロック９０３に入力される。ラインバッファブロック９０３は５つのラインバッファによって構成されていて、ライトイネーブル信号はどのラインバッファに画像データを書き込むかを制御し、リードイネーブル信号はどのラインバッファから画像データを読み出すかを制御する。このようにして、入力画像データは一旦ラインバッファブロック９０３に書き込まれた後、リードイネーブル信号の読み出しタイミングに従って適宜必要なデータが読み出される。

ラインバッファブロック９０３から読み出された画像データは、並べ替え回路９０４に入力される。並べ替え回路９０４ではラインバッファブロック９０３から同時に読み出される複数のデータを時系列順に並べ替えて出力する。

並べ替え回路９０４から出力されたデータは、Ｙ方向エッジ検出器９０５と、Ｙ方向畳み込み回路９０７に入力される。

Ｙ方向エッジ検出器９０５は入力された４画素分のデータからエッジの有る無し、エッジの強度を検出する。エッジの検出方法は、例えば以下の方法により検出を行う。時系列順の２番目と３番目のデータの差を比較し、ユーザーの任意により設定される第１の閾値より大きいか小さいかを判断する。さらに、１番目と２番目のデータの差、２番目と４番目のデータの差、を検出し、ユーザーの任意により設定される第２の閾値との比較を行う。こうして生成された第１の閾値との差、第２の閾値との差、の情報をＹ方向係数テーブル９０６に送出する。

Ｙ方向係数テーブル９０６は逆演算回路９０１から送られてくるＹＲＥＭＤに基づきＹ方向の係数を選択する。この時、Ｙ方向エッジ検出器９０５から第１の閾値との差の情報があれば、その値に応じて係数の補正を行う。係数の補正は、拡大モードならばＹＲＥＭＤの値を「０．５」から離れる方向に補正し、縮小モードならばＹＲＥＭＤの値を「０．５」に近づける方向に補正する。また、第２の閾値との差の情報があれば４点を平均化する固定係数が選択される。こうして決定された係数はＹ方向畳み込み回路９０７に送出される。

Ｙ方向畳み込み回路９０７は画像データとＹ方向の係数を用いて畳み込み演算を行う。Ｙ方向の畳み込みが行われた画像データはレジスタブロック９０８に送出される。

レジスタブロック９０８は４つのレジスタから成っている。Ｙ方向畳み込み回路９０７から送られてくる画像データは最初にＲＥＧ１に入力される。次に新しいデータがＲＥＧ１に入力されると、それまでＲＥＧ１に保持されていたデータはＲＥＧ２に入力される。以下、順送りにＲＥＧ３，ＲＥＧ４への入力が行われる。この時のデータ送りのタイミングはＸ方向の畳み込み演算のタイミングによって制御される。また、各レジスタに保持された画像データは畳み込み演算のタイミングによって読み出される。

読み出された画像データはＸ方向エッジ検出器９０９と、Ｘ方向畳み込み回路９１２に入力される。

Ｘ方向エッジ検出器９０９は前述のＹ方向の時と同様に第１の閾値との差、第２の閾値との差、の情報をＸ方向係数テーブル９１０に送出する。

Ｘ方向係数テーブル９１０は逆演算回路９０１から送られてくるＸＲＥＭＤに基づきＸ方向の係数を選択する。この時、Ｙ方向の時と同様にＸ方向エッジ検出器９０９から第１の閾値との差と、第２の閾値との差、の情報から係数が選択される。こうして決定された係数はＸ方向畳み込み回路９１２に送出される。

Ｘ方向畳み込み回路９１２は画像データとＸ方向の係数を用いて畳み込み演算を行う。こうして算出されたデータは演算装置出力データとして出力される。

［第３の実施例］
図２０は線形補間法にて本手法を適用した場合の画素値のとり方を表した図である。

図２０に示すように線形補間法においても同様にエッジ部の効果を表すことが可能である。また線形補間の場合は３次畳み込み内挿法に比べて係数が簡単なため係数テーブルを用いずに演算によって係数を算出することも可能である。その場合は演算の元となる倍率の逆数に補正をかけることとなる。

本発明第１の実施例における全体構成の一例のブロック図 ラインバッファ制御装置の内部ブロック図 演算装置の内部ブロック図 出力制御装置の内部ブロック図 演算遅延の調整状況を説明した図 Ｙ方向に１／２縮小を行ったときの出力タイミングを説明した図 ３次畳み込み演算に用いる参照画素を表した図 本発明第２の実施例における全体構成の一例のブロック図 演算制御装置の内部ブロック図 各変換方式における画素値のとり方を説明した図 一般的なエッジ強調回路例を説明した図 各変換方式における画素値のとり方を説明した図 本発明における拡大時の画素値のとり方を説明した図 拡大時の画素値のとり方を説明した図 画素消失の例を説明した図 各変換方法における縮小時の画素値のとり方を説明した図 縮小時の画素値のとり方を説明した図 各変換方法における縮小時の画素値のとり方を説明した図 本発明で使用する係数テーブルの一部を示した表 線形補間法にて本手法を適用した場合の画素値のとり方を表した図

符号の説明

１０１ 入力範囲設定装置
１０２ ラインバッファ制御装置
１０３ エッジ検出器
１０４ 演算装置
１０５ 出力制御装置
Ｓ０１ 入力制御信号
Ｓ０２ 入力画像データ
Ｓ０３ 演算装置入力データ
Ｓ０４ エッジ検出データ
Ｓ０５ 演算装置出力データ
Ｓ０６ 出力画像データ
Ｓ０７ 入力有効範囲を指定するＩＡＴＣ信号
Ｓ０８ 水平（Ｘ）／垂直（Ｙ）の倍率設定データ
Ｓ０９ 演算装置からの所望データのアドレスを指定するアドレス指定信号
Ｓ１０ 出力範囲指定信号
Ｓ１１ 出力制御信号

Claims (6)

1. 画像の拡大または縮小処理を実行する画像処理装置であって、
   画素データを入力する入力手段と、
   前記画素データの一部を一定の画素群にまとめて出力する出力手段と、
   前記画素群を時系列に並べ替える並べ替え手段と、
   前記画素群から画像のエッジを検出するエッジ検出器と、
   前記エッジ検出器からの情報を基に係数テーブルの引数を補正する補正回路と、
   前記補正回路から出力される引数から演算係数を決定する係数手段と、
   前記係数手段から出力される係数に基づいて前記並べ替え装置から出力される画素データを演算することにより補間画素データを求める演算手段とを備えたことを特徴とする画像処理装置。
2. 前記演算手段において３次畳み込み内挿法により演算を行うことを特徴とする請求項１に記載の画像処理装置。
3. 前記補正回路は、拡大の場合と縮小の場合とで異なる補正をすることを特徴とする請求項１記載の画像処理装置。
4. 前記補正回路は、エッジ検出の差分量を参照し、その差分量に応じて補正量を変化させることを特徴とする請求項１記載の画像処理装置。
5. 前記エッジ検出器は、整数値成分である注目画素と前記注目画素に隣接する画素の画素データ値の差分情報と、次のラインの画素値との比較情報とから縦エッジもしくは横エッジを検出し、隣接画素の差分情報に応じて変化する補正情報を出力することを特徴とする請求項４に記載の画像処理装置。
6. 前記エッジ検出器は、縮小処理の場合、整数値成分である注目画素と前記注目画素に隣接する画素の画素データ値の差分情報と、その両側の画素値との比較情報とから１画素毎に変化する画像の高周波成分を検出し特殊補正情報を出力し、前記補正回路は前記特殊補正情報から特殊引数を出力し、前記係数手段は前記特殊引数から固定係数を出力することを特徴とする請求項４に記載の画像処理装置。