JP2006351112A - 半導体装置 - Google Patents

Abstract

【課題】 過消去状態の不揮発性メモリトランジスタに対する書き戻し処理を効率化する。
【解決手段】 半導体装置は各々に複数個の不揮発性メモリトランジスタが割り当てられたページをワード線１本に対して複数ページ有する。不揮発性メモリトランジスタは電荷蓄積領域からエレクトロンを放出させる消去処理によって閾値電圧が低くされ、電荷蓄積領域にエレクトロンを注入するプログラム処理によって閾値電圧が高くされる。制御回路（１６）は初期化コマンドに応答して、ワード線単位の消去処理によって閾値電圧分布の上裾をその目標レベルよりも低くした後、その閾値電圧分布の下裾をその目標レベルよりも高くするためのページ単位のプログラム処理を行なう前に、ワード線単位のプログラム処理を行なう。ワード線単位のプログラム処理によって不揮発性メモリトランジスタの閾値電圧分布の下裾は全体として嵩上げされる。
【選択図】 図１

Description

本発明は、電気的な閾値電圧の変更によって情報記憶を行う不揮発性メモリトランジスタを備えた半導体装置に関し、例えばフラッシュメモリに適用して有効な技術に関する。

フラッシュメモリ等を構成する不揮発性メモリトランジスタの閾値電圧はその電荷蓄積領域に蓄積される電荷量に応じて決まる。例えば電荷蓄積領域からエレクトロン（電子）を放出させる初期化処理（消去）と、電荷蓄積領域に電子を注入するプログラム処理（書き込み）とによって情報記憶を行うことができる。記憶情報の書き換えを行うときは、例えばワード線に消去高電圧を印加し、ＦＮ（Fowler-Nordheim）トンネルによって電子を基板方向に引き抜くことにより、ワード線単位で不揮発性メモリトランジスタの閾値電圧を消去状態に初期化することができる。この後、書き込み状態とすべき不揮発性メモリトランジスタに対してワード線に書き込み高電圧を印加し、チャネルに書き込み電流を流し、それによって発生するホットエレクトロンを電荷蓄積領域に注入する。その閾値電圧が所定レベルになるのをベリファイによって確認するまでそのエレクトロンの注入動作を繰り返す。

ところで、不揮発性メモリトランジスタは酸化膜の膜厚や微少欠陥等といった製造ばらつきを有する。この製造ばらつきによって、電荷蓄積領域に対する電子の放出特性や注入特性に差を生ずる。したがって、複数個のメモリセルに対して同じように初期化処理（消去処理）を行っても、各メモリセルの閾値電圧は一定とならず、閾値電圧分布を形成することになる。したがって、ワード線単位のメモリセルトランジスタに対して一括で消去の高電圧パルスを与えていくと、消去速度の遅いメモリセルが目標の閾値電圧に到達したとき、消去速度の速いメモリセルは過剰消去の状態にされる。過剰消去の状態では読出し非選択であっても導通となり、正常なメモリ動作に利用することができない。そのため、消去後は、閾値電圧分布の下裾レベルを上げるためのプログラム処理（書き戻し処理）を行なう。書き戻し処理の対象は目標とする下裾レベルよりも閾値電圧の低い不揮発性メモリトランジスタとされる。書き戻し処理において逆に閾値電圧が高くなり過ぎないように、高電圧パルスを徐々に印加しながらベリファイを行って閾値電圧分布を狭帯化する。

特許文献１には、過剰消去状態のメモリセルに対する書き戻し処理について記載される。これによれば、過剰消去の度合いに応じて数回に分けて書き戻し及びベリファイを行なうことが記載される。

特開２００１−１８４８７６号公報

本発明者は、過消去状態の不揮発性メモリトランジスタに対する書き戻し処理の効率化について検討した。例えば書き込み単位とされるページに対して消去単位が複数ページのワード線単位とされる場合について検討した。これによれば、ワード線単位で消去電圧を印加することができるが、書き戻しのための高電圧印加は最初からページ単位で行なわれることになる。これによって書き戻し処理回数が増え、処理時間が長くなってしまう。書き戻しを通常の書き込みと同じ手法で行なえばそれと制御形態が同じになり、制御回路の論理規模が増大するのを抑制するのに資することができる。しかしながら、書き戻し処理に要する時間が長くなる場合のあることが本発明者によって明らかになった。

本発明の目的は、不揮発性メモリトランジスタに対する書き戻し処理を効率化することができる半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕半導体装置は、各々に複数個の不揮発性メモリトランジスタ（２１）が割り当てられたページをワード線１本に対して複数ページ有する。前記不揮発性メモリトランジスタは電荷蓄積領域（３６）を有し、電荷蓄積領域からエレクトロンを放出させる消去処理によって前記不揮発性メモリトランジスタの閾値電圧が低くされ、前記電荷蓄積領域にエレクトロンを注入するプログラム処理によって前記不揮発性メモリトランジスタの閾値電圧が高くされる。コマンドに応答して前記消去処理とプログラム処理を制御する制御回路（１６）を有する。前記制御回路は初期化コマンドに応答して、ワード線単位の消去処理によって閾値電圧分布の上裾をその目標レベルよりも低くした後、その閾値電圧分布の下裾をその目標レベルよりも高くするためのページ単位のプログラム処理（Ｔ５）を行なう前に、ワード線単位のプログラム処理（Ｔ４）を行なう。

上記した手段によれば、ワード線単位の消去処理の後の書き戻しでは最初にワード線単位のプログラム処理が行なわれるので、不揮発性メモリトランジスタの閾値電圧分布の下裾は全体として嵩上げされる。この段階からページ単位の書き戻しを行なうので、全体的な書き戻し処理時間の短縮になる。要するに、書き戻しのための高電圧印加処理回数を減らすことができる。

本発明の一つの具体的な形態として、前記ワード線単位の消去処理は、ＦＮトンネルにより前記電荷蓄積領域からゲート絶縁膜を通してエレクトロンを半導体基板に引き抜く処理である。前記ワード線単位のプログラム処理は、ＦＮトンネルにより半導体基板からゲート絶縁膜を通して前記電荷蓄積領域にエレクトロンを注入する処理である。前記ページ単位のプログラム処理は、電荷蓄積領域にホットエレクトロンを注入する処理である。ＦＮトンネルによるプログラム処理をプレ書き戻し処理として採用することにより、ワード線単位の書き戻しを容易に行なうことができる。ホットエレクトロン注入のように電流経路を形成しなくて済むからである。その代わり、ホットエレクトロン注入に比べて電子の注入効率が低い。書き戻しの目的は、消去速度の速いメモリトランジスタの閾値電圧を上げること、要するに、消去分布の低過ぎる下裾を目標レベルまで上げることであるから、逆に、プレ書き戻しの段階で閾値電圧が過剰に書き戻される虞を完全に排除することが必要になる。この点においてＦＮトンネルによるプレ書き戻しは好適である。前記ワード線単位のプログラム処理に対するベリファイを行なわない場合は特にそうである。

本発明の別の具体的な形態として、前記制御回路は、前記ワード線単位の消去処理において半導体基板（３０）をグランド電位としワード線（ＷＬ）に負の高電圧パルスを印加し、ワード線単位のプログラム処理において半導体基板をグランド電位としワード線に正の高電圧パルスを印加する。このとき、前記正の高電圧パルスは前記負の高電圧パルスよりも絶対値的にレベルが低くされる。プレ書き戻しの段階で閾値電圧が過剰に書き戻される虞を完全に排除するためである。

本発明の別の具体的な形態として、前記ワード線を共有する複数個の不揮発性メモリトランジスタは前記制御トランジスタ（２０，２２）を介して直列接続される。前記制御トランジスタは前記直列方向と交差する方向に延在する反転層（２３）を形成可能とするゲート電極（３３、３４）を有する。前記ゲート電極をワード線方向に４本置きに共通接続した４本のゲート制御線（ＡＧ０〜ＡＧ３）を有する。前記制御回路は、４本のゲート制御線のレベル制御を行い、４個に１個の割合で不揮発性メモリトランジスタをその両側に隣接する制御トランジスタの反転層に導通させてページ単位で記憶情報の読出しを可能とし、４個に２個の割合で隣接する不揮発性メモリトランジスタにその両側の制御トランジスタの反転層を介して一方から他方に電流を流して一方の不揮発性メモリトランジスタ近傍で前記ホットエレクトロンを発生させるページ単位のプログラム処理を可能とし、前記ワード線単位の消去処理とワード線単位のプログラム処理では前記制御トランジスタに反転層を形成しない。このメモリアレイ構成は、ワード線単位のホットエレクトロン注入によるプログラム処理に適合しない。４ページの各ページの不揮発性メモリトランジスタに対して並列にホットエレクトロン注入を行なうための電流経路を確保することができないからである。ページ単位のプレ書き戻しとしてＦＮトンネルによるプログラム処理を採用する必然がある。

本発明の別の具体的な形態として、半導体装置は半導体基板の主面上に形成された絶縁膜（３１）と、第１乃至第３の電極と、電荷蓄積領域（３６）とを有する。第１の電極（３３）及び第２の電極（３４）は前記絶縁膜上に所定間隔で交互に第１の方向に複数形成される。第３の電極（３５）は前記絶縁膜上に前記第１の方向と交際する第２の方向に所定間隔で形成され前記第１の電極及び第２の電極と絶縁されている。電荷蓄積領域は前記第１の電極と第２の電極との間に配置され前記第３の電極の直下で選択的に電荷を蓄積可能である。このとき、前記ワード線は第３の電極である。前記不揮発性メモリトランジスタは電荷蓄積領域と第３の電極とを有する。前記制御トランジスタは、第１の電極又は第２の電極を有する。

〔２〕別の観点による半導体装置は、複数個の不揮発性メモリトランジスタを有し、前記不揮発性メモリトランジスタは電荷蓄積領域を有する。電荷蓄積領域からエレクトロンを放出させる消去処理によって前記不揮発性メモリトランジスタの閾値電圧が低くされ、前記電荷蓄積領域にエレクトロンを注入するプログラム処理によって前記不揮発性メモリトランジスタの閾値電圧が高くされる。コマンドに応答して前記消去処理とプログラム処理を制御する制御回路を有する。前記制御回路は初期化コマンドに応答して、前記消去処理によって閾値電圧分布の上裾をその目標レベルよりも低くした後、その閾値電圧分布の下裾をその目標レベルよりも高くするためのホットエレクトロン注入によるプログラム処理（Ｔ５）を行なう前に、ＦＮトンネルによるプログラム処理（Ｔ４）を行なう。

ＦＮトンネルによるプログラム処理をプレ書き戻し処理として採用することにより、ワード線単位のプレ書き戻し処理を容易に行なうことができる。ホットエレクトロン注入のように電流経路を形成しなくて済むからである。その代わり、ホットエレクトロン注入に比べて電子の注入効率が低い。書き戻しの目的は、消去速度の速いメモリトランジスタの閾値電圧を上げること、要するに、消去分布の低すぎる下裾を目標レベルまで上げることであるから、逆に、プレ書き戻しの段階で閾値電圧が過剰に書き戻される虞を完全に排除することが必要になる。この点においてＦＮトンネルによるプレ書き戻しは好適である。前記ワード線単位のプログラム処理に対するベリファイを行なわない場合は特にそうである。

本発明の一つの具体的な形態として、前記消去処理は、ＦＮトンネルにより前記電荷蓄積領域からエレクトロンを半導体基板に引き抜く処理である。前記ＦＮトンネルによるプログラム処理は、ＦＮトンネルにより半導体基板から前記電荷蓄積領域にエレクトロンを注入する処理である。

本発明の別の具体的な形態として、半導体装置は半導体基板の主面上に形成された絶縁膜と、第１乃至第３の電極と、電荷蓄積領域とを有する。第１の電極及び第２の電極は前記絶縁膜上に所定間隔で交互に複数形成されている。第３の電極は前記絶縁膜上に前記第１の方向と交際する第２の方向に所定間隔で形成され前記第１の電極及び第２の電極と絶縁されている。電荷蓄積領域は前記第１の電極と第２の電極との間に配置され前記第３の電極の直下で選択的に電荷を蓄積可能とされる。前記不揮発性メモリトランジスタは電荷蓄積領域と第３の電極とを有する。第１の電極直下の反転層と第２の電極直下の反転層をデータ線とする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、不揮発性メモリトランジスタに対する書き戻し処理を効率化することができる。

《フラッシュメモリの全体的構成》
図１には半導体装置の一例としてフラッシュメモリが示される。フラッシュメモリ１は単結晶シリコンなどの１個の半導体基板に形成される。

フラッシュメモリ１は特に制限されないが、４個のメモリバンク(Bank)ＢＮＫ０〜ＢＮＫ３を有する。夫々のメモリバンクＢＮＫ０〜ＢＮＫ３は相互に同じ構成を有し、並列動作可能にされる。図では代表的にメモリバンクＢＮＫ０の構成が詳細に例示される。メモリバンクＢＮＫ０〜ＢＮＫ３は、メモリアレイ（ＡＲＹ）３、Ｘデコーダ（ＸＤＥＣ）４、データレジスタ（ＤＲＧ）５、データコントロール回路（ＤＣＮＴ）６、Ｙアドレスコントロール回路（ＹＡＣＮＴ）７を有する。

前記メモリアレイ３は記憶情報を電気的に書き換え可能な不揮発性のメモリトランジスタを多数有する。メモリトランジスタは特に制限されないが電荷蓄積領域に絶縁膜を介してメモリゲートを重ねたスタックドゲート構造とされる。特に制限されないが、メモリトランジスタは１個につき２ビットのデータを格納する。要するに、４値で情報記憶を行う。４値とは例えば“１１”、“１０”、“００”、“０１”の４値である。記憶情報“１１”はメモリトランジスタに対する初期化である消去処理によって得る。消去処理は、特に制限されないが、メモリトランジスタのソース、ドレイン及びウェルに回路の接地電位を印加し、メモリゲートに負の高電圧を印加して電荷蓄積領域の電子を放出させる方向に移動させることで閾値電圧を低くする処理とされる。記憶情報“１０”、“００”、“０１”はプログラム処理（書き込み処理）によって得る。書込み処理は、特に制限されないが、メモリトランジスタのドレインからソースに電流を流し、ソース端の基板表面でホットエレクトロンを発生させ、これをメモリゲートの高電圧による電界で電荷蓄積領域に注入することで閾値電圧を高くする処理とされる。記憶情報“１０”、“００”、“０１”に応じて目的とする閾値電圧が相違される。読出し処理は、ビット線を予めプリチャージしておき、所定の読出し判定レベルをワード線選択レベルとしてメモリトランジスタを選択してビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする処理とされる。記憶情報“１１”、“１０”、“００”、“０１”に応じてワード線選択レベルが相違される。前記メモリアレイ３は前記ビット線に接続された読出し書き込み回路（図示せず）を有する。前記読出し書き込み回路は読み出し処理ではビット線に読み出された記憶情報をラッチし、また、書込み処理では書き込みデータに従ってビット線電位を制御する。

メモリアレイ３においてメモリトランジスタのメモリゲートはワード線に接続する。１本のワード線には４ページ（ページ０、ページ１、ページ２、ページ３）分のメモリトランジスタのメモリゲートが接続される。１ページは１ｋ×８個のメモリトランジスタ（２ｋバイトの記憶容量）に相当する。詳細は後述するが、前記消去処理は４ページ単位、書き込み処理は1ページ単位、読出し処理は1ページ単位で行なわれる。

前記フラッシュメモリアレイ３とデータレジスタ５はデータの入出力を行なう。例えばデータレジスタ５はＳＲＡＭで構成され、フラッシュメモリアレイ３に書き込む書き込みデータのバッファ、フラッシュメモリアレイ３から読み出されたリードデータのバッファとして機能される。

前記データコントロール回路６はデータレジスタ５へのデータの入出力を制御する。Ｙアドレスコントロール回路７はデータレジスタ５に対するアドレス制御を行なう。

外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ（ＭＰＸ）１０に接続される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力されたページアドレスはマルチプレクサ１０からページアドレスバッファ（ＰＡＢＵＦ）１１に入力され、Ｙアドレス（カラムアドレス）はマルチプレクサ１０からＹアドレスカウンタ（ＹＡＣＵＮＴ）１２にプリセットされる。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書込みデータはマルチプレクサ４からデータ入力バッファ（ＤＩＢＵＦ）１３に供給される。データ入力バッファ１３に供給された書込みデータは入力データコントロール回路（ＩＤＣＮＴ）１４を介して前記データコントロール回路６に入力される。データコントロール回路６から出力されるリードデータはデータ出力バッファ（ＤＯＢＵＦ）１５を介してマルチプレクサ１０に供給されて、外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から出力される。

外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ１０から内部コントロール回路（ＯＰＣＮＴ）１６に供給される。

前記ページアドレスバッファ１１に供給されたページアドレスはＸデコーダ４でデコードされ、そのデコード結果にしたがってメモリアレイ５からワード線を選択する。前記ページアドレスバッファ１１に供給されたＹアドレスがプリセットされるＹアドレスカウンタ１２は、プリセット値を起点にアドレスカウントを行なって、Ｙアドレスコントロール回路７にカウントされたＹアドレスを供給する。カウントされたＹアドレスは入力データコントロール回路（ＩＤＣＮＴ）１４からの書込みデータをデータレジスタ５に書き込むとき、また、出力バッファ１５に供給するリードデータをデータレジスタ５から選択するときのアドレス信号に利用される。前記ページアドレスバッファ１１に供給されたＹアドレスは前記カウントされたＹアドレスの先頭アドレスに等しい。この先頭のＹアドレスをアクセス先頭Ｙアドレスと称する。

制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワー・オン・リードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。

チップイネーブル信号／ＣＥはフラッシュメモリ１の動作を選択する信号であり、ローレベルでフラッシュメモリ（デバイス）１がアクティブ（動作可能）にされ、ハイレベルでフラッシュメモリ１がスタンバイ（動作停止）にされる。リードイネーブル信号／ＲＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリ１に取込み指示する。コマンドラッチイネーブル信号ＣＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをコマンドとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＣＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータがアドレスであることを指示する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＡＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、アドレスとして認識される。ライトプロテクト信号／ＷＰはローレベルによりフラッシュメモリ１は消去及び書込み禁止とされる。

内部コントロール回路１６は前記アクセス制御信号などに従ったインタフェース制御を行なうと共に、入力されたコマンドに従った消去処理、書込み処理及び読出し処理などの内部動作を制御する。また、内部コントロール回路１６はレディービジー信号Ｒ／Ｂを出力する。レディービジー信号Ｒ／Ｂはフラッシュメモリ１の動作中にローレベルにされ、これによって外部にビジー状態を通知する。Ｖｃｃは電源電圧、Ｖｓｓは接地電圧である。書込み処理及び消去処理に必要な高電圧は、特に制限されないが、電源電圧Ｖｃｃに基づいて内部昇圧回路（図示せず）で生成される。

《ビット線に反転層を利用したメモリアレイ》
図２にはメモリアレイ３のトランジスタ配置が例示される。メモリアレイ３は、第１の制御トランジスタ２０、メモリトランジスタ２１、第２の制御トランジスタ２２、及びメモリトランジスタ２１を順次直列に繰り返し接続した回路を複数行分有する。前記メモリトランジスタ２１の選択端子（メモリゲート）は行毎にワード線ＷＬに接続される。前記第１の制御トランジスタ２０は列毎に順次制御信号ＡＧ０，ＡＧ２によってスイッチ制御される。第２の制御トランジスタ２２は列毎に順次制御信号ＡＧ１，ＡＧ３によってスイッチ制御される。要するに、第１の制御トランジスタ２０と第２の制御トランジスタ２２は４列毎に制御信号ＡＧ０〜ＡＧ３によってそのスイッチ状態が制御される。要するに制御トランジスタ２０，２２のチャネル領域はゲートと共に列方向に延在している。特に制限されないが、制御信号ＡＧ０を受ける制御トランジスタ２０の左隣のメモリトランジスタ２１がページ０のメモリトランジスタ（メモリ０）とされる。制御信号ＡＧ１を受ける制御トランジスタ２０の左隣のメモリトランジスタ２２がページ１のメモリトランジスタ（メモリ１）とされる。制御信号ＡＧ２を受ける制御トランジスタ２０の左隣のメモリトランジスタ２１がページ２のメモリトランジスタ（メモリ２）とされる。制御信号ＡＧ３を受ける制御トランジスタ２２の左隣のメモリトランジスタ２１がページ３のメモリトランジスタ（メモリ３）とされる。制御信号ＡＧ１，ＡＧ３による制御トランジスタ２０，２２の制御形態は後述するが、読み出し、書き込み、消去の動作形態に応じて決まる。前記第１の制御トランジスタ２０及び第２の制御トランジスタ２２は、オン状態にされることにより前記直列方向とは交差する列方向のチャネル形成領域に反転層２３、２４を形成する。反転層２３、２４はローカルなビット線及びソース線として機能される。

図３にはデバイスのワード線に沿った縦断面構造が例示される。ｐ型半導体基板３０の主面上に絶縁膜３１が形成され、前記絶縁膜３１上に所定間隔で交互に第１の方向（図３の紙面表裏方向）に第１の電極３３、第２の電極３４が複数形成される。第１の電極３３、第２の電極３４は例えばポリシリコンゲート電極材料によって形成され、前記制御トランジスタ２０，２２のゲート電極とされる。前記第１の方向と交差する第２の方向（図３の紙面左右方向）に所定間隔で前記第１の電極３３及び第２の電極３４と絶縁された複数の第３の電極３５が形成され、更に、前記第１の電極３３と第２の電極３４との間には前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域３６が形成されている。第３の電極３５はメモリトランジスタ２１のメモリゲート（ワード線ＷＬ）とされ、例えばポリシリコンゲート電極材料によって形成される。前記電荷蓄積領域３６は、例えばシリコンナイトライド膜によって構成された電荷トラップ領域、或いはポリシリコン膜によって構成されたフローティングゲート電極とされる。前記反転層２３，２４は半導体基板３０の表面に選択的に誘起される。３７で示されるものは前記電荷蓄積領域３６と半導体基板３０との間の絶縁膜である。直列に繰り返し配置された第１の制御トランジスタ２０、メモリトランジスタ２１、及び第２の制御トランジスタ２２の間には高濃度不純物領域としての拡散層は形成されていない。

《読み出し経路の選択態様》
図４には読み出し動作における信号経路の選択態様が示される。前述の如く反転層２３はローカルなビット線として機能されるが、この反転層２３は選択スイッチ４０を介して対応するグローバルビット線ＧＬＢ０〜ＧＢＬ３…に接続される。前述の如く反転層２４はローカルなソース線として機能されるが、この反転層２４は選択スイッチ４１を介して対応するコモン線ＣＤに接続される。

読み出し動作では読み出し対象とされるメモリトランジスタ２１に対し、これに隣接する第２制御トランジスタ２２による反転層２４を回路の接地電圧（０ボルト（Ｖ））に接続し、第１の制御トランジスタ２０による反転層２３を後述する読み出し書き込み回路に接続して信号経路を形成する。ワード線ＷＬに判定選択レベル（例えば０．２９〜５．４Ｖ）が与えられているとき、メモリトランジスタ２１の閾値電圧がそれよりも低ければ反転層２３の電流が引き抜かれ、メモリトランジスタ２１の閾値電圧がそれよりも高ければ反転層２３に電流が流れず、それにより反転層２３にレベル変化を生ずるか否かを後述の読み出し書き込み回路で検出することによって、記憶情報の読み出しを行う。ここでは１個のメモリトランジスタ２１に２ビットの記憶情報を保持する４値記憶を想定しているので判定レベルは複数レベルにされる。図４に従えば、第２の制御トランジスタ２２の右隣のメモリトランジスタ２１を読み出し対象にしているので、制御信号ＡＧ２，ＡＧ１が４Ｖの選択レベルにされると共に制御信号ＡＧ０，ＡＧ３が０Ｖの非選択レベルにされる。図示はしないが、第２制御トランジスタ２２の左隣のメモリトランジスタ２１を読み出し対象とするときは、制御信号ＡＧ２，ＡＧ３が０Ｖの非選択レベルにされ、制御信号ＡＧ０，ＡＧ１が４Ｖの選択レベルにされる。

《書き込み経路の選択態様》
図５にはセルスルー書き込み方式による書き込み動作の信号経路が例示される。この書き込み動作では、書き込み対象メモリトランジスタ２１の左右両側の第１の制御トランジスタ２０を比較的大きいコンダクタンスを持つようにオン（強反転）させて反転層２３（ＧＢＬ０、ＧＢＬ１側）を形成し、その間の第２の制御トランジスタ２２を比較的小さなコンダクタンスを持つようにオン（弱反転）させて反転層２４を形成し、ワード線ＷＬに高電圧を印加してメモリトランジスタ２１をオンさせて電流経路を形成する。例えば、書き込み対象とされるメモリトランジスタ２１に隣接する第１の制御トランジスタ２０のゲートに８Ｖのような第１の電位を設定し（ＡＧ２＝８Ｖ）、その反対側の第１の制御トランジスタ２０に前記第１の電位よりも低い５Ｖのような第２の電位を設定し（ＡＧ０＝５Ｖ）、前記書き込み対象とされるメモリトランジスタ２１に隣接する第２の制御トランジスタ２２のゲートには前記第１及び第２の電圧よりも低い１Ｖのような第３の電位を印加する（ＡＧ１＝１Ｖ）。この状態で、書き込み対象とされるメモリトランジスタ２１に隣接する反転層２３（ＧＢＬ１側）には４．５Ｖのような電位を設定し、その反対側の第２制御トランジスタ２２による反転層２４及びその先の第１の制御トランジスタ２０による反転層２３（ＢＬ０側）には０Ｖのような接地電位を印加する。これにより、ＧＢＬ１側の反転層２３からＧＢＬ０側の反転層２３に電流が流れるが、書き込み対象とされるメモリトランジスタ２１のチャネルとその隣の第２の制御トランジスタ２２の小さなコンダクタンスの弱反転層２４との間に電界集中を生じ、この電界集中によってその位置で半導体基板の表面にホットエレクトロンを生じ、ホットエレクトロンがワード線ＷＬの高電位による電界でメモリトランジスタ２１の電荷蓄積領域３６に注入される。電荷蓄積領域３６に電子が注入されることによりそのメモリトランジスタ２１の閾値電圧が高くされる。書き込み動作を抑止するには図５の例に従えばＧＢＬ０側の反転層２３に印加する電圧を２Ｖとし、書き込み対象とされるメモリトランジスタ２１のチャネルとその隣の第２の制御トランジスタ２２の小さなコンダクタンスの弱反転層２４との間の電界集中によって発生するホットエレクトロンを抑制するようにすればよい。図示を省略する読み出し書き込み回路は書き込みデータに基づいてＧＢＬ０側の反転層２３に印加する電圧を制御することによって、書き込みと書き込み抑止を制御する。書き込み動作によってその閾値電圧が目的の閾値電圧に到達したかどうかはベリファイ動作によって確認する。ベリファイ動作は図４で説明した読み出し経路を選択して行うから、ベリファイ動作では読み出し書き込み回路路はＧＢＬ１側の反転層２３を介して記憶情報を読み出し、その結果を書き込みデータとしてＧＢＬ０側の反転層２３の電位の制御に反映させなければならない。読み出し書き込み回路とグローバルビット線との接続を制御する選択回路（詳細後述）によってこれを実現する。

なお、第２の制御トランジスタ２２の左隣のメモリトランジスタ２１を書き込み対象にするには書き込み電流の向きを逆にすればよい。また、ＧＢＬ１とＧＢＬ２の間のメモリトランジスタを書き込み対象とする場合には制御信号ＡＧ１を０Ｖ、ＡＧ３を１Ｖに変え、ＧＢＬ１とＧＢＬ２とに印可する電圧により書き込み電流の向きを制御することによって、動作可能な第２の制御トランジスタの位置を偶数番目と奇数番目とで入れ替えればよい。

特に図示はしないが、書き込みされたメモリトランジスタの閾値電圧状態を初期化するには、第１の制御トランジスタ２０及び第２の制御トランジスタ２２の反転層２３，２４に回路の接地電圧のような第５の電位を設定し、半導体基板を回路の接地電位に設定し、前記ワード線ＷＬに−１８Ｖの負電位のような第６の電位を設定する。これにより、電荷蓄積領域からエレクトロンが放出方向に移動され、メモリトランジスタ２１の閾値電圧が低くされる。消去処理とこれに付随する書き戻し処理についてその詳細を後述する。

《選択回路による選択態様》
図６乃至図１３には選択回路による反転層の選択態様が例示される。各図において、制御信号０は制御信号ＡＧ０、制御信号１は制御信号ＡＧ１、制御信号２は制御信号ＡＧ２、制御信号３は制御信号ＡＧ３、メモリ０は制御信号０（制御信号ＡＧ０）の左隣のメモリトランジスタ（ページ０のメモリトランジスタ）２１、メモリ１は制御信号０（制御信号ＡＧ０）の右隣のメモリトランジスタ（ページ１のメモリトランジスタ）２１、メモリ２は制御信号２（制御信号ＡＧ２）の左隣のメモリトランジスタ（ページ２のメモリトランジスタ）２１、メモリ３は制御信号２（制御信号ＡＧ２）の右隣のメモリトランジスタ（ページ３のメモリトランジスタ）２１を意味する。

５０は代表的に示された読み出し書き込み回路、５１は選択回路である。各図には一つの読み出し書き込み回路５０（Ｂ）とこれに対応する連続的に並列する４本の第１の電極直下の反転層２３とに対する接続形態が示される。メモリ０を読み出し対象とするときの接続形態は図６に、メモリ０を書き込み対象とするときの接続形態は図７に示される。メモリ１を読み出し対象とするときの接続形態は図８に、メモリ１を書き込み対象とするときの接続形態は図９に示される。メモリ２を読み出し対象とするときの接続形態は図１０に、メモリ２を書き込み対象とするときの接続形態は図１１に示される。メモリ３を読み出し対象とするときの接続形態は図１２に、メモリ３を書き込み対象とするときの接続形態は図１３に示される。図６乃至図１３に示される反転層の選択態様より明らかなように、前記選択回路５１は、一つの前記読み出し書き込み回路５０とこれに対応する連続的に並列する４本の第１の制御トランジスタ２０による反転層２３とに対し、前記４本の反転層の間に配置されたメモリトランジスタ２１のうち前記記憶情報の読出し又は書き込み対象とするメモリトランジスタの位置に応じて前記４本の反転層２３の中から処理に必要な反転層を選択して前記一つの読み出し書き込み回路５０に接続する。要するに、前記選択回路５１は同じメモリトランジスタ２１に対する読出しと書き込みには同じ読出し書き込み回路５０を使用するように読出し書き込み回路５０と前記第１の制御トランジスタ２０による反転層２３との接続を制御する。

《書き込み読み出し回路と選択回路》
図１４には前記書き込み読み出し回路５０と選択回路５１が示される。図１４において書き込み読み出し回路５０と選択回路５１は、２本のグローバルビット線ＧＢＬ＜ｉ＞、ＧＢＬ＜ｉ＋１＞（ｉは正の整数）毎の回路ユニット５４と、隣接する回路ユニット５４同士を選択的に直列接続するＭＯＳトランジスタ５５とによって構成され、書き込み読み出し回路５０と選択回路５１は混然一体に図示されている。双方の構成要素を区別するなら、ＭＯＳトランジスタ５５、５６、５７、７２、７３によって選択回路５１が構成され、その他の回路要素によって書き込み読み出し回路５０が構成される。図においてｐチャネル型ＭＯＳトランジスタにはその基体ゲートの矢印を付してｎチャネル型ＭＯＳトランジスタと区別してある。

回路ユニット５４の構成を説明する。回路ユニット５４はＳＬＰとＳＬＮを動作電源ノードとするスタティックラッチ６０を有し、一方の入出力ノードはセンスノード（ＳＬ Ｓｅｎｓｅ）、他方の入出力ノードはリファレンスノード（ＳＬ Ｒｅｆ）とされる。前記センスノードとリファレンスノードはカラム選択信号ＹＳにてスイッチ制御されるセレクトＭＯＳトランジスタ６１、６２を介して外部インタフェース端子ＩＯＲ＜ｎ＞、ＩＯＳ＜ｎ＞に接続可能にされ、また、信号ＲＳＡＳ、ＲＳＡＲにてスイッチ制御されるセンスラッチセットＭＯＳトランジスタ６３，６４を介してプリチャージ電源ノードＦＲＳＡに接続される。前記センスノードとリファレンスノードの初期化動作では信号ＲＳＡＳ、ＲＳＡＲのレベルが相違されることにより、リファレンスノードはセンスノードの大凡半分のレベルにプリチャージされる。センスノードはセンスＭＯＳトランジスタ６５、信号ＳＥＮＳＥにてスイッチ制御されるセンスイネーブルＭＯＳトランジスタ６６を介して回路の接地電位に接続される。センスＭＯＳトランジスタ６５のゲートはグローバルビット線に至るノード６７に結合され、センスＭＯＳトランジスタ６５は読み出し対象とされるグローバルビット線のレベルに応じてスイッチ制御され、これによってセンスノードのレベルを選択的にローレベルに反転させる。これによってスタティックラッチ６０はメモリトランジスタの記憶情報を検出してラッチすることができる。また、スタティックラッチ６０は外部インタフェース端子ＩＯＲ＜ｎ＞、ＩＯＳ＜ｎ＞からの書き込みデータをラッチすることができる。

リファレンスノードには信号ＴＲにてスイッチ制御される分離ＭＯＳトランジスタ６８を介してグローバルビット線に至るノード６９に結合され、当該ノード６９は信号ＰＣにてスイッチ制御される書き込み阻止用プリチャージイネーブルＭＯＳトランジスタ７０及び書き込み阻止用プリチャージＭＯＳトランジスタ７１を経由してプリチャージ電源ＦＰＣに接続される。前記ＭＯＳトランジスタ７１はリファレンスノードのレベルに従ってスイッチ制御される。スタティックラッチ６０に書き込みデータをラッチしたときリファレンスノードがハイレベルのとき、ノード６９は予めプリチャージ電源ＦＰＣによって充電されてから、リファレンスノードのハイレベルに到達する。スタティックラッチ６０が書き込みデータをラッチしたときリファレンスノードがローレベルであればノード６９はリファレンスノードのローレベルに到達する。

前記ノード６９は、信号ＳＴＲ０＜０＞によってスイッチ制御されるＭＯＳトランジスタ７２及び信号ＳＴＲ１＜０＞によってスイッチ制御されるＭＯＳトランジスタ５６を介してグローバルビット線ＧＢＬ＜ｉ＞に接続される。前記ノード６７は、信号ＳＴＲ０＜１＞によってスイッチ制御されるＭＯＳトランジスタ７３及び信号ＳＴＲ１＜１＞によってスイッチ制御されるＭＯＳトランジスタ５７を介してグローバルビット線ＧＢＬ＜ｉ＋１＞に接続される。後段の回路ユニット５４におけるＭＯＳトランジスタ５６と７２の結合ノードは、信号ＳＬＴＲによってスイッチ制御されるＭＯＳトランジスタ５５を介して前段の回路ユニット５４におけるＭＯＳトランジスタ５７と７３の結合ノードに選択的に接続可能にされる。ノード６７と６９は配線にて結合されている。したがって一つのスタティックラッチ６０はＭＯＳトランジスタ５５、５６、５７、７２、７３のスイッチ制御状態に応じて４本のグローバルビット線の中から選択された何れか１本に接続可能にされる。各々のグローバルビット線ＧＢＬ＜ｉ＞、ＧＢＬ＜ｉ＋１＞に対応して読み出し及び書き込み用のビット線プリチャージＭＯＳトランジスタ７４、７５が設けられている。ビット線プリチャージＭＯＳトランジスタ７４，７５はプリチャージ電源ＦＲＰＣ＜０＞、ＦＲＰＣ＜１＞に接続され、信号ＲＰＣ＜０＞、ＲＰＣ＜１＞によってスイッチ制御される。

なお、７６で示されるＭＯＳトランジスタはスタティックラッチ６０にメモリＶｔｈ“Ｈ”のデータがラッチされたときオフ状態にされるトランジスタであり、書き込みベリファイ時に当該メモリトランジスタの書き込み完了を示す信号ＥＣを生成するのに用いられる。

図１５には書き込み読み出し回路５０と選択回路５１における回路ユニット５４の読出し動作タイミングが示される。読出し対象とされるメモリトランジスタ２１の閾値電圧が低い消去状態の場合（メモリＶｔｈ“Ｌ”）、グローバルビット線（ＧＢＬ）はプリチャージレベルからディスチャージされ、ＭＯＳトランジスタ６５はオフ状態を維持し、センスノードはハイレベルを保つ。これに対し、読出し対象とされるメモリトランジスタ２１の閾値電圧が高い書き込み状態の場合（メモリＶｔｈ“Ｈ”）、ＧＢＬはプリチャージレベルを維持し、ＭＯＳトランジスタ６５がオン状態に反転し、センスノードはローレベルに反転される。

図１６には書き込み読み出し回路５０と選択回路５１における回路ユニット５４の書き込み（Ｐｒｏｇｒａｍ）動作タイミングが示される。書き込み選択とされるメモリトランジスタが接続されたソース側ＧＢＬは、書き込みデータをラッチしたスタティックラッチ６０のリファレンスノードのローレベルに応答して回路の接地電位にされ、ドレイン側ＧＢＬは、トランジスタ７４によって書き込み電圧にプリチャージされる。これにより、メモリトランジスタ２１に書き込み電流が流れ、これによって発生するホットエレクトロンがメモリトランジスタ２１の電荷蓄積領域に注入される。書き込み非選択とされるメモリトランジスタが接続されたソース側ＧＢＬは、書き込みデータをラッチしたスタティックラッチ６０のリファレンスノードのハイレベルに応答して書き込み電位に充電され、また、ドレイン側ＧＢＬはトランジスタ７４によって書き込み電圧にプリチャージされる。これにより、メモリトランジスタ２１には書き込み電流が流れず、メモリトランジスタ２１の電荷蓄積領域に対する電子の注入が抑止される。

図１７乃至図２４には図１４の構成に従った書き込み読み出し回路５０と選択回路５１による反転層２３の接続態様が例示される。メモリ０を読み出し対象とするときの接続形態は図１７に、メモリ０を書き込み対象とするときの接続形態は図１８に示される。メモリ１を読み出し対象とするときの接続形態は図１９に、メモリ１を書き込み対象とするときの接続形態は図２０に示される。メモリ２を読み出し対象とするときの接続形態は図２１に、メモリ２を書き込み対象とするときの接続形態は図２２に示される。メモリ３を読み出し対象とするときの接続形態は図２３に、メモリ３を書き込み対象とするときの接続形態は図２４に示される。

上記フラッシュメモリ１において、一つのメモリトランジスタ２１に対する書き込みでは隣の第１の制御トランジスタ２０による反転層２３を一方の電流経路とし、反対側に隣接する第２の制御トランジスタ２２と別のメモリトランジスタ２１とをまたいでその先に位置する別の第１の制御トランジスタ２０による反転層２３を他方の電流経路として用いる。このセルスルー書き込み方式によると、メモリトランジスタ２１から第２の制御トランジスタ２２に書き込み電流が流れるとき、メモリトランジスタ２１と第２の制御トランジスタ２２との間に大きな電界集中を生じさせるには第２のトランジスタ２２のコンダクタンスだけを小さくすればよい。書き込み電流を流すための配線として機能される第１の制御トランジスタ２０における反転層２３のコンダクタンスを小さくすることを要しない。したがって記憶情報に対する書き込み性能を向上させることができる。

更に、セルスルー書き込み方式のように書き込み電流の供給に利用する一対の第１の制御トランジスタ２０が相互に離れることになる場合であっても、同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路５０を使用するように読出し書き込み回路５０と前記第１の制御トランジスタ２０による反転層２３との接続を制御する選択回路を採用するから、セルスルー書き込み方式による書き込み動作を保証することができる。

《書き込み動作》
書き込みコマンドに応答する書き込み動作について説明する。図２５には書き込み動作によってメモリセルトランジスタに設定される閾値電圧の分布が示される。ＶＷ０，ＶＷ１，ＶＷ２，ＶＷ３は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”，“０１”に応じた下裾ベリファイ電圧である。ＶＥＷ０，ＶＥＷ１，ＶＥＷ２は書き込みベリファイ時における記憶情報“１１”，“１０”，“００”に応じた上裾ベリファイ電圧である。それら上裾ベリファイ電圧と下裾ベリファイ電圧によって記憶情報“１１”，“１０”，“００”，“０１”に応じた閾値電圧分布が規定される。ＶＲＷ１，ＶＲＷ２，ＶＲＷ３は読み出し動作時に記憶情報“１１”，“１０”，“００”，“０１”を判定可能にするための読み出しワード線電圧である。図２６には図２５の上裾ベリファイ電圧、下裾ベリファイ電圧及び読み出しワード線電圧の具体例が示される。

図２７乃至図２９には書き込み動作のフローチャートが示される。図２７に示されるように、書き込みアドレスを伴って書き込みコマンドが投入され（Ｓ１）、続いて書き込みデータが入力されると（Ｓ２）、内部コントロール回路１６は書き込み動作のための制御シーケンスを開始する。先ず、書き込みページのデータをメモリアレイ３からデータレジスタ５に退避し、退避したデータのうち書き込みアドレスに対応するデータを書き込みデータによって置き換えて合成する（Ｓ３）。

次に、書き込み電源を立ち上げ（Ｓ４）、データレジスタ５が保有する書き込みデータにしたがって“０１”書き込みを行う。すなわち、書き込みデータの２ビット毎の値が“０１”データであれば“１”を、それ以外であれば“０”を対応するスタティックラッチ（ＳＬ）６０に転送する（Ｓ５）。この後、ワード線（ｐｒｏｇｒａｍ ＷＬ）立ち上げ（Ｓ６）、グローバルビット線ＧＢＬの接続選択（Ｓ７）、選択グローバルビット線ＧＢＬのプリチャージ（Ｓ８）、制御線による制御トランジスタ（ＡＧ）２０，２２の選択（Ｓ９）を行って、所定期間だけ前記Ｓ６で立ち上げたワード線に高電圧パルスを印加して、“０１”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ１０）。この後、動作電源をベリファイ（Ｖｅｒｉｆｙ）電源に切り換えて（Ｓ１１）、書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ３を用いてベリファイを行う（Ｓ１２）。ベリファイ動作ではワード線単位でメモリトランジスタを選択状態とし、メモリトランジスタがオフ状態になっていれば当該グローバルビット線のスタティックラッチのラッチデータが反転され、これによって図１４のＭＯＳトランジスタ７６がオフ状態にされる。“０１”書き込み対象のすべてのメモリトランジスタがオフ状態になるまでフェイルとされ、フェイルに係るメモリトランジスタに対してＳ６〜Ｓ１１の処理を繰り返す。Ｓ１０で印加される高電圧パルスの電圧は１５Ｖで一定とされる。

０１ベリファイがパスになると、図２８に示されるように、今度はデータレジスタ５が保有する書き込みセクタデータにしたがって“００”書き込みを行う。すなわち、書き込みセクタデータの２ビット毎の値が“００”データであれば“１”を、それ以外であれば“０”を対応するスタティックラッチ（ＳＬ）６０に転送する（Ｓ１３）。この後、ワード線立ち上げ（Ｓ１４）、グローバルビット線ＧＢＬの接続選択（Ｓ１５）、選択グローバルビット線ＧＢＬのプリチャージ（Ｓ１６）、制御トランジスタ２０，２２の選択（Ｓ１７）を行って、所定期間だけ前記Ｓ１４で立ち上げたワード線に高電圧パルスを印加して、“００”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ１８）。Ｓ１８で印加される高電圧パルスの電圧は１５Ｖとされる。この後、動作電源をベリファイ電源に切り換えて（Ｓ１９）、書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ２を用いてベリファイを行う（Ｓ２０）。“００”書き込み対象のすべてのメモリトランジスタがオフ状態であればベリファイパスとなるが、そうでない場合にはＳ２１〜Ｓ２６の処理に移行してＩＳＰＰ（Incremental Step Pulse Programming）方式による高圧パルス印加の処理を継続する。ＩＳＰＰ方式とは書込み高圧パルス電圧をパルス毎に増加させて書込みパルス長を一定に保つようにする書き込み方式である。これは、累積書き込み電圧印加時間が増加するに従って書込みパルス印加毎のメモリ閾値電圧の増加量が徐々に減少することと、書込み動作の初期ではパルス電圧が高い程書込みバラツキが大きくなり書込み飛び出し不良が発生し易いということを考慮したものである。これによって、書き込み時間の短縮と書込み飛び出し不良の抑制に資することができる。Ｓ２０においてベリファイフェイルのとき、ワード線立ち上げ（Ｓ２１）、グローバルビット線ＧＢＬの接続選択（Ｓ２２）、制御トランジスタ２０，２２の選択によるセルフブースト（Ｓ２３）を行って、Ｓ２１で立ち上げたワード線に所定期間高電圧パルスを印加して、“００”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ２４）。この後、動作電源をベリファイ電源に切り換えて（Ｓ２５）、書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ２を用いてベリファイを行う（Ｓ２６）。“００”書き込み対象のすべてのメモリトランジスタがオフ状態になるまでフェイルとされ、フェイルに係るメモリトランジスタに対してＳ２１〜Ｓ２６の処理を繰り返す。Ｓ２４で印加される書き込み高電圧パルスは、１３．６Ｖにループ回数の０．２倍の電圧を足した電圧とされ、ループ回数を増すごとに高くされる。

前記Ｓ２３のセルフブーストを採用するのは以下の理由による。“００”書き込みは“０１”書き込みに比べて閾値電圧分布を狭帯化しなければならないため1回の高圧パルス印加による閾値電圧の変化幅を大きくすることは不都合である。結果として、ベリファイループ回数が多くなり、また、“００”書き込みに比べて大きな書き込み電流を流すことも必要ない。更に、ベリファイフェイルのループに入ったとき高電圧パルス電圧は“０１”書き込みに比べて“００”書き込みの方が低くされるのでループ回数が増えると予想される。そこで、反転層に対して選択トランジスタ２０，２１の選択動作によるセルフブーストを採用することにより、グローバルビット線のプリチャージ動作に必要な時間だけ処理時間を短縮可能とするものである。

Ｓ２０、Ｓ２６においてベリファイパスになると、図２９に示されるように、今度はデータレジスタ５が保有する書き込みセクタデータにしたがって“１０”書き込みを行う。すなわち、書き込みセクタデータの２ビット毎の値が“１０”データであれば“１”を、それ以外であれば“０”を対応するスタティックラッチ６０に転送する（Ｓ２７）。この後、ワード線立ち上げ（Ｓ２８）、グローバルビット線ＧＢＬの接続選択（Ｓ２９）、選択グローバルビット線ＧＢＬのプリチャージ（Ｓ３０）、制御トランジスタ２０，２２の選択（Ｓ３１）を行なう。これにより、Ｓ２８で立ち上げたワード線に所定期間だけ高電圧パルスを印加して、“１０”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ３２）。Ｓ３２で印加される高電圧パルスの電圧は１５Ｖとされる。この後、動作電源をベリファイ電源に切り換えて（Ｓ３３）、書き込み対象メモリトランジスタに対して。ワード線電圧ＶＷＶ１を用いたベリファイを行う（Ｓ３４）。“１０”書き込み対象のすべてのメモリトランジスタがオフ状態であればベリファイパスとなるが、そうでない場合にはＳ３５〜Ｓ４０の処理に移行してＩＳＰＰ（Incremental Step Pulse Programming）方式による高圧パルス印加の処理を継続する。Ｓ３４においてベリファイフェイルのとき、ワード線立ち上げ（Ｓ３５）、グローバルビット線ＧＢＬの接続選択（Ｓ３６）、制御トランジスタ２０，２２の選択によるセルフブースト（Ｓ３７）を行って、Ｓ３５で立ち上げたワード線に所定期間だけ高電圧パルスを印加して、“１０”データ書き込み対象メモリトランジスタ２１にホットエレクトロンを注入する（Ｓ３８）。この後、動作電源をベリファイ電源に切り換えて（Ｓ３９）、書き込み対象メモリトランジスタに対してワード線電圧ＶＷＶ１を用いてベリファイを行う（Ｓ４０）。“１０”書き込み対象のすべてのメモリトランジスタがオフ状態になるまでフェイルとされ、フェイルに係るメモリトランジスタに対してＳ３５〜Ｓ４０の処理を繰り返す。Ｓ３８で印加される書き込み高電圧パルスは、１２．６Ｖにループ回数の０．２倍の電圧を足した電圧とされ、ループ回数を増すごとに高くされる。

最後に“１１”データ、“１０“データ、”００“データの各閾値電圧分布の上裾レベルの判定を行う（Ｓ４１）。判定にはワード線選択電圧ＶＷＥ０、ＶＷＥ１、ＶＷＥ２を用いる。書き込み対象の全てのメモリトランジスタに対して上裾レベルが判定レベルよりも低いことを検出しなければ書き込み成功であり、検出すれば書き込み失敗となる。

《消去動作》
消去コマンドに応答する消去動作について説明する。図３０には消去動作のフローチャートが示される。消去動作では、第１に、処理対象の不揮発性メモリトランジスタ２１に対するワード線単位のＦＮトンネルによる消去処理（ＦＮトンネル消去処理）Ｔ１と、当該消去処理に対するベリファイ処理Ｔ２，Ｔ３が行なわれる。次に、処理対象の不揮発性メモリトランジスタ２１に対するワード線単位のＦＮトンネルによる書き込み処理（ＦＮトンネル書き込み処理）Ｔ４が行なわれる。最後に、処理対象不揮発性メモリトランジスタに対するページ単位の書き戻し処理Ｔ５〜Ｔ８と、当該書き戻し処理に対するベリファイ処理Ｔ９〜Ｔ１６が行なわれる。何れかのベリファイ処理Ｔ３、Ｔ１０、Ｔ１２、Ｔ１４，Ｔ１６においてフェイルの回数が上限に達した時は、処理の継続を断念し、強制書き上げ処理Ｔ１７を行なう。強制書き上げ処理Ｔ１７は、過剰消去によってノーマリ・オンの状態にされる不揮発性メモリトランジスタが残らないように、前記“０１”書き込み処理によって不揮発性メモリトランジスタの閾値電圧を強制的に高くする処理である。高電圧パルスを印加する動作を規定回数繰り返し、ベリファイは行なわない。上記消去動作の各処理は消去コマンドに応答して内部コントロール回路１６が制御する。

図３１にはＦＮトンネル消去処理における電圧印加形態が回路図で示され、図３２にはＦＮトンネル消去処理における電圧印加形態がデバイス断面図で例示される。ＦＮトンネル消去処理は、消去対象ワード線（ＷＬ）を−１８Ｖ、半導体基板３０を０Ｖとし、ＦＮトンネルにより、不揮発性メモリトランジスタ２１の電荷蓄積領域３６からゲート絶縁膜３１を通してエレクトロンを半導体基板３０に引き抜く処理とされる。このとき制御トランジスタ２０，２２はオフ状態にされ、反転層２３，２４は一切形成されない。ストリングとは制御信号ＳＴＳによってグローバルビット線ＧＢＬに接続可能なローカルビット線としての反転層２３を共有することができる部分メモリアレイを意味する。選択ストリングでは、特に制限されないが、非選択ワード線は−２Ｖにされる。基板へのＦＮトンネルによる電子の引き抜きには大きな電流を流すことを要しないので消費電力は少ない。図３９にはＦＮトンネル消去処理における動作タイミングが例示される。

図３３にはＦＮトンネル書き込み処理における電圧印加形態が回路図で示され、図３４にはＦＮトンネル書き込み処理における電圧印加形態がデバイス断面図で例示される。ＦＮトンネル書き込み処理は、消去対象ワード線（ＷＬ）を１６Ｖ、半導体基板３０を０Ｖとし、ＦＮトンネルにより、不揮発性メモリトランジスタ２１の電荷蓄積領域３６に半導体基板３０からエレクトロンを注入する処理とされる。このとき制御トランジスタ２０，２２はオフ状態にされ、反転層２３，２４は一切形成されない。前記ＦＮトンネル消去処理に対して電子の移動方向が逆になる。ＦＮトンネルによる電子の注入には大きな電流を流すことを要しないので消費電力は少ない。選択ストリングでは、特に制限されないが、非選択ワード線は−２Ｖにされる。図４０にはＦＮトンネル書き込み処理の動作タイミングが例示される。

図３５には書き戻し処理における電圧印加形態が回路図で示され、図３６には書き戻し処理における電圧印加形態がデバイス断面図で例示される。書き戻し処理は、前記“１１”書き込みと同じホットエレクトロンの注入処理によって実現される。書き込み電流は前述の通りセルフブーストを利用して流す。即ち、図３５に従えば、制御線ＡＧ２を８Ｖとし、その直下の反転層２３のレベルを上昇させ、これによって形成される電流でホットエレクトロンを発生させる。図４１にはＦＮトンネル書き込み処理と共に書き戻し処理の動作タイミングが例示される。

図３７には消去ベリファイ処理における電圧印加形態が回路図で示され、図３８には消去ベリファイ処理における電圧印加形態がデバイス断面図で例示される。消去ベリファイ処理のためのデータ読み出し動作において、“１１”分布の上裾レベルの判定ではワード線ＷＬの電圧は図２５、図２６の１１上裾ベリファイ電圧ＶＷＥ０（例えば１．３０Ｖ）とされる。“１１”分布の下裾レベルの判定ではワード線ＷＬの電圧は図２５、図２６の１１下裾ベリファイ電圧ＶＷＶ０（例えば０．２９Ｖ）とされる。図４２には消去ベリファイ処理の動作タイミングが例示される。

図４３乃至図４８には図３０のフローチャートに従った消去動作によって遷移する閾値電圧分布の状態が示される。

図４３の閾値電圧分布はＦＮトンネル消去処理Ｔ１による動作ＡＣＴ１が完了されたときの閾値値電圧分布である。上裾は前記１１上裾ベリファイ電圧ＶＷＥ０以下にされる。１１下裾ベリファイ電圧ＶＷＶ０以下の閾値電圧を持つ不揮発性メモリトランジスタは過剰消去状態のメモリトランジスタとされる。

図４４の閾値電圧分布はＦＮトンネル書き込みによって得られた閾値電圧分布である。ワード線単位でまとめて閾値電圧が嵩上げされる。ＦＮトンネル書き込みの正の高電圧パルスは前記ＦＮトンネル消去の負の高電圧パルスよりも絶対値的にレベルが低くされる。プレ書き戻しの段階で閾値電圧が過剰に書き戻されて、閾値電圧が１１上裾ベリファイ電圧を超える虞を完全に排除することができる。

図４５はページ０（Page0）の不揮発性メモリトランジスタに対する書き戻し処理Ｔ５による動作ＡＣＴ２が完了されたときの閾値値電圧分布である。ベリファイ電圧は１１下裾ベリファイ電圧ＶＷＶ０である。この処理に入る前にＦＮトンネル書き込み処理によって閾値電圧分布の下裾がある程度上昇されているので、図４４から図４５の閾値電圧分布を実現するのに必要なＴ５の処理の繰り返し回数若しくは処理時間は、図４３の状態から図４５の状態を達成する場合に比べて短縮される。図４６はページ１（Page1）の不揮発性メモリトランジスタに対する書き戻し処理Ｔ６による動作ＡＣＴ３が完了されたときの閾値値電圧分布である。図４７はページ２（Page2）の不揮発性メモリトランジスタに対する書き戻し処理Ｔ７による動作ＡＣＴ４が完了されたときの閾値値電圧分布である。図４８はページ３（Page3）の不揮発性メモリトランジスタに対する書き戻し処理Ｔ８による動作ＡＣＴ５が完了されたときの閾値値電圧分布である。ページ１〜ページ３の書き戻しもページ０の場合と同様に処理時間の短縮が実現される。

このように消去動作では、ワード線単位のＦＮトンネル消去処理動作（ＡＣＴ１）の後の書き戻しでは最初にワード線単位のＦＮトンネル書き込み処理Ｔ４が行なわれるので、不揮発性メモリトランジスタの閾値電圧分布の下裾は全体として嵩上げされる。この段階からページ単位の書き戻し処理Ｔ５〜Ｔ１６を行なうので、全体的な書き戻し処理時間の短縮になる。要するに、書き戻しのための高電圧印加処理回数を減らすことができる。

ＦＮトンネルによる書き込み処理Ｔ４をプレ書き戻し処理として採用することにより、ワード線単位の書き戻しを容易に行なうことができる。ホットエレクトロン注入のように電流経路を形成しなくて済むからである。その代わり、ホットエレクトロン注入に比べて電子の注入効率が低い。書き戻しの目的は、消去速度の速いメモリトランジスタの閾値電圧を上げること、要するに、消去分布の低すぎる下裾を目標レベルまで上げることであるから、逆に、プレ書き戻しの段階で閾値電圧が過剰に書き戻される虞を完全に排除することが必要になる。この点においてＦＮトンネルによるプレ書き戻しは好適である。前記ワード線単位のＦＮ書き込み処理Ｓ４に対するベリファイを行なわない場合は特にそうである。

また、図５に代表されるように交互に異なるページの不揮発性メモリセルが順次直列的に配置されたメモリアレイ構成は、ワード線単位のホットエレクトロン注入によるプログラム処理に適合しない。４ページの各ページの不揮発性メモリトランジスタに対して並列にホットエレクトロン注入を行なうための電流経路を確保することができないからである。この点において、このアレイ構成においてはワード線単位のプレ書き戻し処理としてＦＮトンネルによる書き込み処理を採用する必要がある。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

以上の説明では、メモリセルトランジスタのドレイン端子とソース端子とが直列的に接続され、書込対象のメモリセルのソース端子側に接続されるトランジスタのゲート端子に電圧を印可しオン状態にすることで形成される反転層をソース線やビット線に用いるメモリアレイ構造を持つ不揮発性メモリについて説明した。本発明はこれに限定されず、反転層の代わりに拡散配線層を用いる構成であってもよい。ライトスルー方式で書き込みを行う構造に限定されない。メモリトランジスタの列毎に固有のビット線を持つ構造であってもよい。また、不揮発性メモリは並列動作可能な複数バンクを有する構成に限定されない。消去や書き込みにおける印加電圧は適宜変更可能である。また、メモリセルトランジスタがソース線やビット線に対して並列に接続されるメモリアレイ構造を持つ不揮発性メモリにも適用することができる。更には、メモリトランジスタは４値記憶等の多値記憶に限定されず２値記憶であってもよい。更に、消去単位が書き込み単位よりも大きくされる構成に限定されない。消去単位と書き込み単位が等しい場合にも本発明は適用可能である。本発明はフラッシメモリに限定されず、ＥＥＰＲＯＭ、その他の記憶形式の不揮発性メモリにも広く適用することができる。半導体装置はメモリ単体に限定されず、不揮発性メモリをオンチップしたシステムＬＳＩもしくはマイクロコンピュータなどのＬＳＩ（Large Scale Integrated Circuit）に広く適用可能である。

本発明の一例に係るフラッシュメモリのブロック図である。 メモリアレイのトランジスタ配置を例示する回路図である。 デバイスのワード線に沿った縦断面構造を例示する断面図である。 読み出し動作における信号経路の選択態様を例示する回路図である。 セルスルー書き込み方式による書き込み動作の信号経路を例示する回路図である。 選択回路による反転層の選択態様としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。 選択回路による反転層の選択態様としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。 書き込み読み出し回路と選択回路の詳細な一例を示す回路図である。 書き込み読み出し回路と選択回路における回路ユニットの読出し動作タイミングを示すタイミングチャートである。 書き込み読み出し回路と選択回路における回路ユニットの書き込み動作タイミングを示すタイミングチャートである。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ０を読み出し対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ０を書き込み対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ１を読み出し対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ１を書き込み対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ２を読み出し対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ２を書き込み対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ３を読み出し対象とするときの接続形態を示す回路図である。 図１４の構成に従った書き込み読み出し回路と選択回路による反転層の接続態様としてメモリ３を書き込み対象とするときの接続形態を示す回路図である。 書き込み動作によってメモリセルトランジスタに設定される閾値電圧の分布を例示する説明図である。 図２５の上裾ベリファイ電圧、下裾ベリファイ電圧及び読み出しワード線電圧の具体例を示す説明図である。 “０１”データ書き込み動作のフローチャートである。 “００”データ書き込み動作のフローチャートである。 “１０”データ書き込み動作のフローチャートである。 消去動作のフローチャートである。 ＦＮトンネル消去処理における電圧印加形態を例示する回路図である。 ＦＮトンネル消去処理における電圧印加形態を例示するデバイス断面図である。 ＦＮトンネル書き込み処理における電圧印加形態を例示する回路図である。 ＦＮトンネル書き込み処理における電圧印加形態を例示するデバイス断面図である。 書き戻し処理における電圧印加形態を例示する回路図である。 書き戻し処理における電圧印加形態を例示するデバイス断面図である。 ベリファイ処理における電圧印加形態を例示する回路図である。 ベリファイ処理における電圧印加形態を例示するデバイス断面図である。 ＦＮトンネル消去処理の動作タイミング図である。 ＦＮトンネル書き込み処理の動作タイミング図である。 ＦＮトンネル書き込み処理と共に書き戻し処理の動作を示すタイミング図である。 ベリファイ処理の動作タイミング図である。 ＦＮトンネル消去処理による動作が完了されたときの閾値値電圧分布である。 ＦＮトンネル書き込みによって得られた閾値電圧分布である。 ページ０（Page0）の不揮発性メモリトランジスタに対する書き戻し処理による動作が完了されたときの閾値値電圧分布である。 ページ１（Page1）の不揮発性メモリトランジスタに対する書き戻し処理による動作が完了されたときの閾値値電圧分布である。 ページ２（Page2）の不揮発性メモリトランジスタに対する書き戻し処理による動作が完了されたときの閾値値電圧分布である。 ページ３（Page3）の不揮発性メモリトランジスタに対する書き戻し処理による動作が完了されたときの閾値値電圧分布である。

符号の説明

１ フラッシュメモリ
３ メモリアレイ
１６ 内部コントロール回路
２０ 第１の制御トランジスタ
２１ メモリトランジスタ
２２ 第２の制御トランジスタ
２３ 反転層
２４ 反転層
ＷＬ ワード線
３１ 絶縁膜
３３ 第１の電極
３４ 第２の電極
３５ 第３の電極
３６ 電荷蓄積領域
３７ 絶縁膜
５０ 読出し書き込み回路
５１ 選択回路
５２ 拡散層（拡散層配線）
６０スタティックラッチ
ＳＬ Ｒｅｆ リファレンスノード
ＳＬ Ｓｅｎｓｅ センスノード

Claims (11)

1. 各々に複数個の不揮発性メモリトランジスタが割り当てられたページをワード線１本に対して複数ページ有し、
   前記不揮発性メモリトランジスタは電荷蓄積領域を有し、電荷蓄積領域からエレクトロンを放出させる消去処理によって前記不揮発性メモリトランジスタの閾値電圧が低くされ、前記電荷蓄積領域にエレクトロンを注入するプログラム処理によって前記不揮発性メモリトランジスタの閾値電圧が高くされ、
   コマンドに応答して前記消去処理とプログラム処理を制御する制御回路を有し、
   前記制御回路は初期化コマンドに応答して、ワード線単位の消去処理によって閾値電圧分布の上裾をその目標レベルよりも低くした後、その閾値電圧分布の下裾をその目標レベルよりも高くするためのページ単位のプログラム処理を行なう前に、ワード線単位のプログラム処理を行なう半導体装置。
2. 前記ワード線単位の消去処理は、前記電荷蓄積領域からゲート絶縁膜を通してエレクトロンを半導体基板に引き抜く処理であり、
   前記ワード線単位のプログラム処理は、半導体基板からゲート絶縁膜を通して前記電荷蓄積領域にエレクトロンを注入する処理であり、
   前記ページ単位のプログラム処理は、電荷蓄積領域にホットエレクトロンを注入する処理である、請求項１記載の半導体装置。
3. 前記制御回路は、前記ワード線単位のプログラム処理に対するベリファイを行なわない請求項２記載の半導体装置。
4. 前記制御回路は、前記ワード線単位の消去処理において半導体基板をグランド電位としワード線に負の高電圧パルスを印加し、ワード線単位のプログラム処理において半導体基板をグランド電位としワード線に正の高電圧パルスを印加する請求項３記載の半導体装置。
5. 前記正の高電圧パルスは前記負の高電圧パルスよりも絶対値的にレベルが低くされる請求項４記載の半導体装置。
6. 前記ワード線を共有する複数個の不揮発性メモリトランジスタは制御トランジスタを介して直列接続され、
   前記制御トランジスタは前記直列方向と交差する方向に延在する反転層を形成可能とするゲート電極を有し、
   前記ゲート電極をワード線方向に４本置きに共通接続した４本のゲート制御線を有し、
   前記制御回路は、４本のゲート制御線のレベル制御を行い、４個に１個の割合で不揮発性メモリトランジスタをその両側に隣接する制御トランジスタの反転層に導通させてページ単位で記憶情報の読出しを可能とし、４個に２個の割合で隣接する不揮発性メモリトランジスタにその両側の制御トランジスタの反転層を介して一方から他方に電流を流して一方の不揮発性メモリトランジスタ近傍で前記ホットエレクトロンを発生させるページ単位のプログラム処理を可能とし、前記ワード線単位の消去処理とワード線単位のプログラム処理では前記制御トランジスタに反転層を形成しない、請求項１記載の半導体装置。
7. 半導体基板の主面上に形成された絶縁膜と、
   前記絶縁膜上に所定間隔で交互に第１の方向に複数形成された第１の電極及び第２の電極と、
   前記絶縁膜上に前記第１の方向と交際する第２の方向に所定間隔で形成され前記第１の電極及び第２の電極と絶縁された複数の第３の電極と、
   前記第１の電極と第２の電極との間に配置され前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域と、を有し、
   前記ワード線は第３の電極であり、
   前記不揮発性メモリトランジスタは電荷蓄積領域と第３の電極とを有し、
   前記制御トランジスタは、第１の電極又は第２の電極を有する、請求項６記載の半導体装置。
8. 複数個の不揮発性メモリトランジスタを有し、
   前記不揮発性メモリトランジスタは電荷蓄積領域を有し、電荷蓄積領域からエレクトロンを放出させる消去処理によって前記不揮発性メモリトランジスタの閾値電圧が低くされ、前記電荷蓄積領域にエレクトロンを注入するプログラム処理によって前記不揮発性メモリトランジスタの閾値電圧が高くされ、
   コマンドに応答して前記消去処理とプログラム処理を制御する制御回路を有し、
   前記制御回路は初期化コマンドに応答して、前記消去処理によって閾値電圧分布の上裾をその目標レベルよりも低くした後、その閾値電圧分布の下裾をその目標レベルよりも高くするためのホットエレクトロン注入によるプログラム処理を行なう前に、ＦＮトンネルによるプログラム処理を行なう半導体装置。
9. 前記制御回路は、前記ワード線単位のプログラム処理に対するベリファイを行なわない請求項８記載の半導体装置。
10. 前記消去処理は、前記電荷蓄積領域からゲート絶縁膜を通してエレクトロンを半導体基板に引き抜く処理であり、
    前記ＦＮトンネルによるプログラム処理は、半導体基板からゲート絶縁膜を通して前記電荷蓄積領域にエレクトロンを注入する処理である請求項９記載の半導体装置。
11. 半導体基板の主面上に形成された絶縁膜と、
    前記絶縁膜上に所定間隔で交互に第１の方向に複数形成された第１の電極及び第２の電極と、
    前記絶縁膜上に前記第１の方向と交際する第２の方向に所定間隔で形成され前記第１の電極及び第２の電極と絶縁された複数の第３の電極と、
    前記第１の電極と第２の電極との間に配置され前記第３の電極の直下で選択的に電荷を蓄積可能な電荷蓄積領域と、を有し、
    前記不揮発性メモリトランジスタは電荷蓄積領域と第３の電極とを有し、
    第１の電極直下の反転層と第２の電極直下の反転層をデータ線とする請求項８記載の半導体装置。

Images