JP2006295620A - 固体撮像素子 - Google Patents

Abstract

【課題】 各出力端から単一の色に相当する画素信号のみを出力させる固体撮像素子を得る。
【解決手段】 撮像素子１０は、撮像部２０にマトリックス状に配置された画素２１を有する。Ｇフィルタは、画素２１_i+1、_j、２１_i、_j+1の開口部を覆う。Ｒフィルタは、画素２１_i、_jの開口部を覆う。Ｂフィルタは、画素２１_i+1、_j+1の開口部を覆う。ｊ列垂直読出し線１５_jを画素２１_i、_j、２１_i+1、_jに接続する。ｊ＋１列垂直読出し線１５_j+1を画素２１_i、_j+1、２１_i+1、_j+1に接続する。ｊ列垂直読出し線１５_jの両端を、Ｒ水平読出し線１４_R、Ｇ水平読出し線１４_Gに第１、第２ＣＤＳ／ＳＨ回路１２_D、１２_U、及び列選択トランジスタ１６_Uj、１６_Djを介して接続する。Ｒ画素２１_i、_jから画素信号が出力される時は第２ＣＤＳ／ＳＨ回路１２_Uを作動させる。Ｇ画素２１_i+1、_jから画素信号が出力される時は第１ＣＤＳ／ＳＨ回路１２_Dを作動させる。
【選択図】 図３

Description

本発明は、複数の色に対応した画素信号を出力する固体撮像素子に関する。

従来公知のＸＹアドレス方式の固体撮像素子としてＣＭＯＳ／ＬＳＩ製造プロセスを流用したＣＭＯＳ固体撮像素子が知られている。ＣＭＯＳ固体撮像素子において、画素毎に受光量に応じた画素信号を順次出力し、各画素の画素信号の信号処理を行うことにより、撮像した画像の画像データが得られる。

図１４に示すように、撮像素子１０’の各画素２１’は、垂直方向に延びる画素の列毎に垂直読出し線１５’に接続される。各画素からの画素信号は、垂直読出し線１５’に順次読出され、更に各垂直読出し線１５’が接続される水平読出し線１４’に読出され、信号処理回路等に出力される。

ところで、カラー画像を得るために、画素の開口をカラーフィルタで覆い、所定の信号処理を行うことが知られている。行う信号処理の一つとして、各画素の感度の違いや照明光源の色温度の違いを補正するホワイトバランス補正が行われる。ホワイトバランス補正は、各画素信号にゲインを掛けることによって行われる。画素信号により掛けるゲインはカラーフィルタに対応する色毎に異なっており、すべての画素信号に一致しているわけではない。

従来公知の固体撮像素子では、画素信号の出力端である水平読出し線からカラーフィルタの色によらず、すべての画素信号が出力される。従って、出力される画素信号に対応する色に応じて、ゲインを高速に切替えるピクセルゲインアンプが必要であった。

一方で、画素信号を複数の水平読出し線に読出して、各読出し線から出力される画素信号に対応する色が従来公知の撮像素子より少ない撮像素子が開示されている（特許文献１）。

しかし、各水平読出し線に読出される画素信号に対応する色が単一でないため、やはり各水平読出し線毎にピクセルゲインアンプを設けて、ゲインを切替える必要があった。
特開２００３−２５９２２７号公報

したがって、本発明では、複数の色のそれぞれに対応するゲインを、各画素信号にピクセルゲインアンプを用いることなく、掛けることが可能な撮像素子の提供を目的とする。

本発明の撮像素子は、複数の単一色であるカラーフィルタと、カラーフィルタに覆われる光電変換手段及び光電変換手段で受光量に応じて発生した電荷を画素信号に変換する信号化手段を有する画素と、複数の単一色の第１の色に対応する第１カラーフィルタを有する画素である第１色画素から得られる前記第１の色に対応した第１色画素信号のみを出力する第１出力信号線と、複数の単一色の第２の色に対応する第２カラーフィルタを有する画素である第２色画素から得られる前記第２の色に対応する第２色画素信号のみを出力する第２出力信号線とを備え、第１色画素と第２色画素とが撮像面に２次元状に配置されることを特徴としている。このような構成により、第１、第２出力信号線からは、それぞれ第１、第２の色に対応した画素信号のみを出力させることが可能となる。

また、第１色画素及び第１出力信号線にのみ接続され第１色画素信号を読出し第１出力信号線に送る第１読出し信号線と、第２色画素及び第２出力信号線にのみ接続され第２色画素信号を読出し第２出力信号線に送る第２読出し信号線とを備えることが好ましい。或いは、第１色画素及び第２色画素と第１出力信号線及び第２出力信号線とに接続され第１色画素及び第２色画素から画素信号を読出す共通読出し線と、共通読出し線に接続され共通読出し線が第１色画素から画素信号を読出す時は画素信号を第１出力信号線に送り、第２色画素から画素信号を読出す時は画素信号を第２出力信号線に送るように共通読出し線を制御する制御手段とを備えることが好ましい。

また、共通読出し線には、制御手段によりＯＮ／ＯＦＦが切替えられる第１、第２電源が接続され、第１電源がＯＮとなる時に画素信号が第１出力信号線に送られ、第２電源がＯＮとなる時に画素信号が第２出力信号線に送られることが好ましい。

或いは、第１出力信号線に接続される第１出力端と第２出力信号線に接続される第２出力端が設けられ入力端において共通読出し線に接続される切替えスイッチを備え、制御手段から第１切替え信号が切替えスイッチに出力されるとき入力端に入力される画素信号が第１出力端に出力可能になり、制御手段から第２切替え信号が切替えスイッチに出力されるとき入力端に入力される画素信号が第２出力端に出力可能になることが好ましい。

また、複数の単一色の第３の色に対応する第３カラーフィルタを有する画素である第３色画素から得られる第３の色に対応した第３色画素信号のみを出力する第３出力信号線を備え、第１色画素、第２色画素、及び第３色画素が撮像面に２次元状に配置されることが好ましい。

更に、第１色画素及び第１出力信号線にのみ接続され第１色画素信号を読出し第１出力信号線に送る第１読出し信号線と、第２色画素及び第２出力信号線にのみ接続され第２色画素信号を読出し第２出力信号線に送る第２読出し信号線と、第３色画素及び第３出力信号線にのみ接続され第３色画素信号を読出し第３出力信号線に送る第３読出し信号線とを備えることが好ましい。

また、第１色画素と第２色画素とによって形成される列である第１・２色列及び第１色画素と第３色画素とによって形成される列である第１・３色列が交互に並び、第１読出し信号線は第１・２色列及び第１・３色列毎に、第２、第３読出し信号線はそれぞれ第１・２色列、第１・３色列毎に設けられ、第１読出し信号線は第１・２色列及び第１・３色列に設けられる第１色画素に、第２読出し信号線は第１・２色列に設けられる第２色画素に、第３読取り信号線は第１・３色列に設けられる第３色画素に接続されることが好ましい。

また、第１色画素及び第２色画素と第１出力信号線及び第２出力信号線とに接続され第１色画素及び第２色画素から画素信号を読出す第１共通読出し線と、第１色画素及び第３色画素と第１出力信号線及び第３出力信号線とに接続され第１色画素及び第３色画素から画素信号を読出す第２共通読出し線と、第１共通読出し線に接続され第１共通読出し線が第１色画素から画素信号を読出す時は画素信号を第１出力信号線に送り、第２色画素から画素信号を読出す時は画素信号を第２出力信号線に送るように第１共通読出し線を制御する第１制御手段と、第２共通読出し線に接続され第２共通読出し線が第１色画素から画素信号を読出す時は画素信号を第１出力信号線に送り、第３色画素から画素信号を読出す時は画素信号を第３出力信号線に送るように第２共通読出し線を制御する第２制御手段とを備えることが好ましい。

また、第１色画素と第２色画素とによって形成される列である第１・２色列及び第１色画素と第３色画素とによって形成される列である第１・３色列が交互に並び、第１共通読出し線は第１・２色列毎に、第２共通読出し線は第１・３色列毎に設けられ、第１共通読出し線は第１・２色列に設けられる第１色画素と第２色画素とに、第２共通読出し線は第１・３色列に設けられる第１色画素と第３色画素とに接続されることが好ましい。

また、第１共通読出し線には制御手段によりＯＮ／ＯＦＦが切替えられる第１、第２電源が、第２共通読出し線には制御手段によりＯＮ／ＯＦＦが切替えられる第３、第４電源が接続され、第１電源がＯＮとなる時に画素信号が第１出力信号線に送られ、第２電源がＯＮとなる時に画素信号が第２出力信号線に送られ、第３電源がＯＮとなる時に画素信号が第１出力信号線に送られ、第４電源がＯＮとなる時に画素信号が第３出力信号線に送られることが好ましい。

或いは、第１出力信号線に接続される第１出力端と第２出力信号線に接続される第２出力端とが設けられ入力端において第１共通読出し線に接続される第１切替えスイッチと、第１出力信号線に接続される第３出力端と第３出力信号線に接続される第４出力端とが設けられ入力端において第２共通読出し線に接続される第２切替スイッチとを備え、第１制御手段から第１切替え信号が第１切替えスイッチに出力されるとき第１切替スイッチにおける入力端に入力される画素信号が第１出力端に出力可能になり、第１制御手段から第２切替え信号が第１切替えスイッチに出力されるとき第１切替スイッチにおける入力端に入力される画素信号が第２出力端に出力可能になり、第２制御手段から第１切替え信号が第２切替えスイッチに出力されるとき第２切替スイッチにおける入力端に入力される画素信号が第３出力端に出力可能になり、第２制御手段から第２切替え信号が第２切替えスイッチに出力されるとき第２切替スイッチにおける入力端に入力される画素信号が前記第４出力端に出力可能になることが好ましい。

また、第１の色がＧ、第２の色がＢ、第３の色がＲであることが好ましい。

また、複数の単一色の第４の色に対応する第４カラーフィルタを有する画素である第４色画素から得られる第４の色に対応した第４色画素信号のみを出力する第４出力信号線を備え、第１色画素、第２色画素、第３色画素、及び第４色画素が撮像面に２次元状に配置されることが好ましい。

また、第１色画素及び第１出力信号線にのみ接続され第１色画素信号を読出し第１出力信号線に送る第１読出し信号線と、第２色画素及び第２出力信号線にのみ接続され第２色画素信号を読出し第２出力信号線に送る第２読出し信号線と、第３色画素及び第３出力信号線にのみ接続され第３色画素信号を読出し第３出力信号線に送る第３読出し信号線と、第４色画素及び第４出力信号線にのみ接続され第４色画素信号を読出し第４出力信号線に送る第４読出し信号線とを備えることが好ましい。

また、第１色画素と第２色画素とによって形成される列である第１・２色列及び第３色画素と第４色画素とによって形成される列である第３・４色列が交互に並び、第１、第２読出し信号線は第１・２色列毎に、第３、第４読出し信号線は第３・４色列毎に設けられ、第１読出し信号線は第１・２色列に設けられる第１色画素に、第２読出し信号線は第１・２色列に設けられる第２色画素に、第３読出し信号線は第３・４色列に設けられる第３色画素に、第４読出し信号線は第３・４色列に設けられる第４色画素に接続されることが好ましい。

また、第１色画素、第２色画素、第１出力信号線及び第２出力信号線とに接続され第１色画素及び第２色画素から画素信号を読出す第１共通読出し線と、第３色画素、第４色画素、第３出力信号線、及び第４出力信号線とに接続され第３色画素及び第４色画素から画素信号を読出す第３共通読出し線と、第１共通読出し線に接続され第１共通読出し線が第１色画素から画素信号を読出す時は画素信号を第１出力信号線に送り、第２色画素から画素信号を読出す時は画素信号を第２出力信号線に送るように第１共通読出し線を制御する第１制御手段と、第３共通読出し線に接続され第３共通読出し線が前記第３色画素から画素信号を読出す時は画素信号を第３出力信号線に送り、第４色画素から画素信号を読出す時は画素信号を第４出力信号線に送るように第３共通読出し線を制御する第３制御手段とを備えることが好ましい。

また、第１色画素と第２の色画素とによって形成される列である第１・２色列及び第３色画素と第４色画素とによって形成される列である第３・４色列が交互に並び、第１共通読出し線は第１・２色列毎に、第３共通読出し線は第３・４色列毎に設けられ、第１共通読出し線は第１・２色列に設けられる第１色画素と第２色画素とに、第３共通読出し線は第３・４色列に設けられる第３色画素と第４色画素とに接続されることが好ましい。

また、第１共通読出し線には制御手段によりＯＮ／ＯＦＦが切替えられる第１、第２電源が、第３共通読出し線には制御手段によりＯＮ／ＯＦＦが切替えられる第５、第６電源が接続され、第１電源がＯＮとなる時に画素信号が第１出力信号線に送られ、第２電源がＯＮとなる時に画素信号が第２出力信号線に送られ、第５電源がＯＮとなる時に画素信号が第３出力信号線に送られ、第６電源がＯＮとなる時に画素信号が第４出力信号線に送られることが好ましい。

或いは、第１出力信号線に接続される第１出力端と第２出力信号線に接続される第２出力端とが設けられ入力端において第１共通読出し線に接続される第１切替えスイッチと、第３出力信号線に接続される第５出力端と第４出力信号線に接続される第６出力端とが設けられ入力端において第３共通読出し線に接続される第３切替スイッチとを備え、記第１制御手段から第１切替え信号が第１切替えスイッチに出力されるとき第１切替スイッチにおける入力端に入力される画素信号が第１出力端に出力可能になり、第１制御手段から第２切替え信号が第１切替えスイッチに出力されるとき第１切替スイッチにおける入力端に入力される画素信号が第２出力端に出力可能になり、第３制御手段から第１切替え信号が第３切替えスイッチに出力されるとき第３切替スイッチにおける入力端に入力される画素信号が第５出力端に出力可能になり、第３制御手段から第２切替え信号が第３切替えスイッチに出力されるとき第３切替スイッチにおける入力端に入力される画素信号が第６出力端に出力可能になることが好ましい。

また、第１の色がＣｙ、第２の色がＹｅ、第３の色がＭｇ、第４の色がＧであることが好ましい。

本発明によれば、各出力端から順次出力される画素信号が、単一の色に対応した画素信号となる撮像素子の提供が可能となり、複数の種類の色に対応した画素信号が出力される場合に必要であったピクセルゲインアンプが不要となる。従って、撮像システム全体の設計が容易となり、また製造コストを低減させることが可能となる。

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の第１の実施形態を適用した固体撮像素子の全体構成を模式的に示す構成図である。

ＣＭＯＳ固体撮像素子１０は、撮像部２０、垂直シフトレジスタ１１、第１相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路１２_D、第２ＣＤＳ／ＳＨ回路１２_U、水平シフトレジスタ１３、１３、Ｇ水平読出し線１４_GU、１４_GD（第１出力信号線）、Ｒ水平読出し線１４_R（第２出力信号線）、及びＢ水平読出し線１４_B（第３出力信号線）により構成される。撮像部２０と垂直シフトレジスタ１１は直接接続され、Ｇ、Ｒ水平読出し線１４_GU、１４_Rは第２ＣＤＳ／ＳＨ回路１２_Uを介して、Ｇ、Ｂ水平読出し線１４_GD、１４_Bは第１ＣＤＳ／ＳＨ回路１２_Dを介して撮像部２０に接続される。

撮像部２０の撮像面には複数の画素２１がマトリックス状に配列される。個々の画素２１において信号電荷が生成される。被写体像全体の画像信号は撮像面すべての画素２１の信号電荷に相当する画素信号の集合により構成される。生成した画素信号の読出しは画素２１毎に行われる。読出しを行う画素２１は垂直シフトレジスタ１１及び水平シフトレジスタ１３、１３により直接的あるいは間接的に選択される。

垂直シフトレジスタ１１により画素２１の行が選択される。選択された画素２１から出力される画素信号が第１、第２ＣＤＳ／ＳＨ回路１２_D、１２_Uにより相関二重サンプリングされる。更に第１、第２ＣＤＳ／ＳＨ回路１２_D、１２_Uに保持される画素信号は水平シフトレジスタ１３、１３により選択され、差分画素信号としてＧ、Ｒ、Ｂ水平読出し線１４_GU、１４_GD、１４_R、１４_Bに読出される。Ｇ、Ｒ、Ｂ水平読出し線１４_GU、１４_GD、１４_R、１４_Bに読出された差分画素信号は例えば、信号処理を行うコンピュータ（図示せず）に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。

図２は撮像部における画素の構成及び画素からＣＤＳ／ＳＨ回路までの接続状況を示す回路図である。任意の一画素２１の構成について説明するが、他の画素２１の構成も同様である。画素２１にはフォトダイオード（ＰＤ）２２、フローティングディフュージョン（ＦＤ）２３、転送トランジスタ２４、リセットトランジスタ２５、増幅トランジスタ２６、及び選択トランジスタ２７が設けられる。

ＰＤ２２には画素２１における受光量に応じて発生した電荷が蓄積される。転送トランジスタ２４のソースはＰＤ２２に接続され、ドレインはＦＤ２３に接続される。転送トランジスタ２４のゲートは、転送信号線Φ_Tに接続される。

転送信号線Φ_Tは垂直に隣接する２つの画素の間を水平方向に延びる信号線であり、パルス状のＯＮ／ＯＦＦ信号が交互に流される。転送信号線Φ_TにＯＮ信号が流れる時、ＰＤ２２に蓄積された電荷は転送トランジスタ２４によりＦＤ２３に転送される。ＦＤ２３では電荷が受取られ、ＦＤ２３の電位は電荷に応じた電位に変わる。

リセットトランジスタ２５のソースはＦＤ２３に、ドレインは所定の電位に維持された画素電源線Ｖ_DDに、ゲートはリセット信号線Φ_Rに接続される。リセット信号線Φ_Rは垂直に隣接する２つの画素の間を水平方向に延びる信号線であり、パルス状のＯＮ／ＯＦＦ信号が交互に流される。リセット信号線Φ_RにＯＮ信号が流れる時、ＦＤ２３に受取られた電荷はリセットトランジスタ２５によって画素電源線Ｖ_DDに掃き出されてリセットされる。またＦＤ２３の電位は画素電源線Ｖ_DDの電位にリセットされる。

増幅トランジスタ２６のゲートはＦＤ２３に、ソースは選択トランジスタ２７のドレインに、ドレインは画素電源線Ｖ_DDに接続される。ＦＤ２３の電位に応じた信号電圧が、画素信号として、増幅トランジスタ２６から選択トランジスタ２７に出力される。

選択トランジスタ２７のソースは垂直読出し線１５（読出し信号線）に、ゲートは選択信号線Φ_SLに接続される。選択信号線Φ_SLは垂直に隣接する２つの画素の間を水平方向に延びる信号線であり、パルス状のＯＮ／ＯＦＦ信号が交互に流される。選択信号線Φ_SLにＯＮ信号が流れる時、選択トランジスタ２７は導通して、画素信号が垂直読出し線１５に出力される。

なお、転送信号線Φ_T、リセット信号線Φ_R、及び選択信号線Φ_SLは垂直シフトレジスタ１１に接続される。それぞれの信号線Φ_T、Φ_R、Φ_SLに流れるＯＮ／ＯＦＦ信号は垂直シフトレジスタ１１により制御される。

垂直読出し線１５の両端のそれぞれに、第１、第２ＣＤＳ／ＳＨ回路１２_D、１２_Uが接続される。また、第１ＣＤＳ／ＳＨ回路１２_Dと撮像部２０との間において、第２電流源Ｉ_SSUが垂直読出し線１５に接続される。また、第２ＣＤＳ／ＳＨ回路１２_Uと撮像部２０との間において、第１電流源Ｉ_SSDが垂直読出し線１５に接続される。

第１、第２電流源Ｉ_SSD、Ｉ_SSUはＯＮ／ＯＦＦの切替えが可能であり、第１電流源Ｉ_SSDがＯＮであるとき画素信号は第１ＣＤＳ／ＳＨ回路１２_Dに送られ、第２電流源Ｉ_SSUがＯＮであるとき画素信号は第２ＣＤＳ／ＳＨ回路１２_Uに送られる。

第１、第２電流源Ｉ_SSD、Ｉ_SSUは、それぞれ第１、第２電流源信号線Φ_ID、Φ_IUに接続される。第１、第２電流源Ｉ_SSD、Ｉ_SSUのＯＮ／ＯＦＦの切替えは、第１、第２電流源信号線Φ_ID、Φ_IUを流れるパルス状のＯＮ／ＯＦＦ信号により実行される。第１、第２電流源信号線Φ_ID、Φ_IUは垂直シフトレジスタ１１に接続される。第１、第２電流源信号線Φ_ID、Φ_IUに流れるＯＮ／ＯＦＦ信号は垂直シフトレジスタ１１により制御される。

第１ＣＤＳ／ＳＨ回路１２_Dには、第１リセット出力信号線Φ_SHPD、及び第１受光出力信号線Φ_SHDDが接続される。第２ＣＤＳ／ＳＨ回路１２_Uには、第２リセット出力信号線Φ_SHPU、及び第２受光出力信号線Φ_SHDUが接続される。第１、２リセット出力信号線Φ_SHPD、Φ_SHPU、及び第１、２受光出力信号線Φ_SHDD、Φ_SHDUには、ＯＮ／ＯＦＦの切替え信号が流される。第１、第２リセット出力信号線Φ_SHPD、Φ_SHPU、及び第１、２受光出力信号線Φ_SHDD、Φ_SHDUに流れるＯＮ／ＯＦＦ信号は垂直シフトレジスタ１１により制御される。

第１、第２リセット出力信号線Φ_SHPD、Φ_SHPUにＯＮ信号が流れる時、リセットされたＦＤ２３の電位に応じたリセット画素信号が、第１、第２ＣＤＳ／ＳＨ回路１２_D、１２_Uにサンプルホールドされる。第１、第２受光出力信号線Φ_SHDD、Φ_SHDUにＯＮ信号が流れる時、ＰＤ２２から電荷を受取った状態におけるＦＤ２３の電位に応じた受光画素信号が、第１、第２ＣＤＳ／ＳＨ回路１２_D、１２_Uにサンプルホールドされる。第１、第２ＣＤＳ／ＳＨ回路１２_D、１２_Uの出力側において、受光画素信号とリセット画素信号の差分である差分画素信号が得られる。

第１ＣＤＳ／ＳＨ回路１２_Dの出力端は下側列選択トランジスタ１６_Dのソースと接続される。第２ＣＤＳ／ＳＨ回路１２_Uの出力端は上側列選択トランジスタ１６_Uのソースと接続される。列選択トランジスタ１６_U、１６_Dのドレインは水平読出し線１４に接続され、ゲートは水平シフトレジスタ１３に接続される。

列選択トランジスタ１６_U、１６_Dのゲートにはパルス状のＯＮ／ＯＦＦ信号が水平シフトレジスタ１３，１３から流される。列選択トランジスタ１６_U、１６_DのゲートにＯＮ信号が流される時、第１、第２ＣＤＳ／ＳＨ回路１２_D、１２_Uから差分画素信号が水平読出し線１４に出力される。なお、水平読出し線１４は、Ｒ、Ｇ、Ｂ水平読出し線（図１参照）のいずれかである。

図３は撮像面における画素の配列、及び画素からＧ、Ｒ、Ｂ水平読出し線までの接続状況を模式的に示す構成図である。

撮像部２０に配列される各画素の撮像面側は、ＲＧＢいずれかの単一色であるカラーフィルタによって覆われる。撮像面において、Ｇフィルタ（第１カラーフィルタ）に覆われたＧ画素２１_i+1、_j、２１_i+1、_j+2（第１色画素）とＲフィルタ（第２カラーフィルタ）に覆われたＲ画素２１_i、_j、２１_i、_j+2（第２色画素）とが垂直方向に交互に並ぶＧＲ列（第１・２色列）が形成される。その隣には、Ｇ画素２１_i、_j+1、２１_i、_j+3（第１色画素）とＢフィルタ（第３カラーフィルタ）に覆われたＢ画素２１_i+1、_j+1、２１_i+1、_j+3（第３色画素）とが垂直方向に交互に並ぶＧＢ列（第１・３色列）が形成される。

ＧＲ列とＧＢ列は水平方向に交互に並んでおり、Ｒフィルタ、Ｇフィルタ、Ｂフィルタは、ベイヤー方式に配列される。撮像面の左下の画素（図示せず）を１行１列の画素としてｊ列目にあるＧＲ列のＧ画素２１_i+1、_j、Ｒ画素２１_i、_jに接続されるｊ列垂直読出し線１５_j（第１共通読出し線）は、第２ＣＤＳ／ＳＨ回路１２_Uと上側ｊ列選択トランジスタ１６_Ujとを介して、Ｒ水平読出し線１４_Rと接続される。また、ｊ列垂直読出し線１５_jは、第１ＣＤＳ／ＳＨ回路１２_Uと下側ｊ列選択トランジスタ１６_Djとを介して、Ｇ水平読出し線１４_GDと接続される。

ｊ＋１列目にあるＧＢ列のＧ画素２１_i、_j+1、Ｂ画素２１_i+1、_j+1に接続されるｊ＋１列垂直読出し線１５_j+1（第２共通読出し線）は、第２ＣＤＳ／ＳＨ回路１２_Uと上側ｊ＋１列選択トランジスタ１６_Uj+1とを介してＧ水平読出し線１４_GUと接続される。また、ｊ＋１列垂直読出し線１５_j+1は、第１ＣＤＳ／ＳＨ回路１２_Dと下側ｊ＋１列選択トランジスタ１６_Dj+1とを介して、Ｂ水平読出し線１４_Bと接続される。

なお、ｉ行目に水平に並ぶ画素に接続されるｉ行転送信号線Φ_Ti、ｉ行リセット信号線Φ_Ri、及びｉ行選択信号線Φ_SLiは、図３においてｉ行信号線Φ_iによってまとめて表示される。同様に、ｉ＋１行目に水平に並ぶ画素に接続されるｉ＋１行転送信号線Φ_Ti+1、ｉ＋１行リセット信号線Φ_Ri+1、及びｉ＋１行選択信号線Φ_SLi+1は、図３においてｉ＋１行信号線Φ_i+1によってまとめて表示される。

なお、第１ＣＤＳ／ＳＨ回路１２_Dに接続される第１リセット出力信号線Φ_SHPD、第１受光出力信号線Φ_SHDDは、図３において第１サンプルホールド（ＳＨ）信号線Φ_SHDによってまとめて表示される。同様に、第２ＣＤＳ／ＳＨ回路１２_Uに接続される第２リセット出力信号線Φ_SHPU、第２受光出力信号線Φ_SHDUは、図３において第２サンプルホールド（ＳＨ）信号線Φ_SHUによってまとめて表示される。

上述のような構成である撮像素子１０の動作について次に図４のタイミングチャートを用いて説明する。画素の動作については、図３におけるｉ、ｉ＋１行ｊ〜ｊ＋３列にある８つの画素２１_i〜_i+1、_j〜_j+3+1を例として説明する。

まず、ｔ１のタイミングにおいてｉ行選択信号線Φ_SLiの信号がＯＮ信号に切替えられ、ｉ行の画素が選択される。また第２電流源信号線Φ_IUの信号がＯＮ信号に切替えられ、各列の画素の画素信号は第２ＣＤＳ／ＳＨ回路１２_Uに出力可能となる。

次に、ｔ２のタイミングでは、ｉ行リセット信号線Φ_Riの信号がＯＮ信号に切替えられ、ｉ行の画素毎のＦＤ２３がリセットされる。ｔ３のタイミングでは、ｉ行リセット信号線Φ_Riの信号がＯＦＦ信号に切替えられる。更に第２リセット出力信号線Φ_SHPUの信号がＯＮ信号に切替えられ、ｉ行の画素のリセット画素信号が第２ＣＤＳ／ＳＨ回路１２_Uにサンプルホールドされる。

ｔ４のタイミングで、第２リセット出力信号線Φ_SHPUの信号がＯＦＦ信号に切替えられる。更にｉ行転送信号線Φ_Tiの信号がＯＮ信号に切替えられ、ｉ行の画素毎のＦＤ２３にＰＤ２２で蓄積された電荷が転送される。

ｔ５のタイミングで、ｉ行転送信号線Φ_Tiの信号がＯＦＦ信号に切替えられる。更に第２受光出力信号線Φ_SHDUの信号がＯＮ信号に切替えられ、ｉ行の画素の受光画素信号が第２ＣＤＳ／ＳＨ回路１２_Uにサンプルホールドされる。

ｔ６のタイミングで、第２受光出力信号線Φ_SHDUの信号がＯＦＦ信号に切替えられる。更に上側ｊ、ｊ＋１列選択トランジスタ１６_Uj、１６_Uj+1のゲートにＯＮ信号が流れ（図４におけるΦ_SRUj、Φ_SRUj+1参照）、ｉ行ｊ列のＲ画素２１_i、_j、及びｉ行ｊ＋１列のＧ画素２１_i、_j+1の差分画素信号が、それぞれＲ水平読出し線１４_R、Ｇ水平信号読出し線１４_GUに出力される。

ｔ７のタイミングで、上側ｊ、ｊ＋１列選択トランジスタ１６_Uj、１６_Uj+1のゲートの信号がＯＦＦ信号に切替えられる。更に上側ｊ＋２、ｊ＋３列選択トランジスタ１６_Uj+2、１６_Uj+3のゲートにＯＮ信号が流れ（図４におけるΦ_SRUj+2、Φ_SRUj+3参照）、ｉ行ｊ＋２列のＲ画素２１_i、_j+2、及びｉ行ｊ＋３列のＧ画素２１_i、_j+3の差分画素信号が、それぞれＲ水平読出し線１４_R、Ｇ水平信号読出し線１４_GUに出力される。

ｉ行の他の列の画素も、ｔ７のタイミングと同様にして水平方向に隣合う２つの画素毎に差分画素信号が出力され、ｉ行のすべての画素から差分画素信号が出力されてから、次のｔ８のタイミングが始まるように制御される。

ｔ８のタイミングで、ｉ行選択信号線Φ_SLi、及び第２電流源信号線Φ_IUの信号がＯＦＦ信号に切替えられる。更にｉ＋１行選択信号線Φ_SLi+1の信号がＯＮ信号に切替えられ、ｉ＋１行の画素が選択される。また第１電流源信号線Φ_IDの信号がＯＮ信号に切替えられ、各列の画素の画素信号は第１ＣＤＳ／ＳＨ回路１２_Dに出力可能となる。

ｔ９のタイミングでは、ｉ＋１行リセット信号線Φ_Ri+1の信号がＯＮ信号に切替えられ、ｉ＋１行の画素毎のＦＤ２３がリセットされる。ｔ１０のタイミングでは、ｉ＋１行リセット信号線Φ_Ri+1の信号がＯＦＦ信号に切替えられる。更に第１リセット出力信号線Φ_SHPDの信号がＯＮ信号に切替えられ、ｉ＋１行の画素のリセット画素信号が第１ＣＤＳ／ＳＨ回路１２_Dにサンプルホールドされる。

ｔ１１のタイミングで、第１リセット出力信号線Φ_SHPDの信号がＯＦＦ信号に切替えられる。更にｉ＋１行転送信号線Φ_Ti+1の信号がＯＮ信号に切替えられ、ｉ＋１行の画素毎のＦＤ２３にＰＤ２２で蓄積された電荷が転送される。

ｔ１２のタイミングで、ｉ＋１行転送信号線Φ_Ti+1の信号がＯＦＦ信号に切替えられる。更に第１受光出力信号線Φ_SHDDの信号がＯＮ信号に切替えられ、ｉ＋１行の画素の受光画素信号が第１ＣＤＳ／ＳＨ回路１２_Dにサンプルホールドされる。

ｔ１３のタイミングで、第１受光出力信号線Φ_SHDDの信号がＯＦＦ信号に切替えられる。更に下側ｊ、ｊ＋１列選択トランジスタ１６_Dj、１６_Dj+1のゲートにＯＮ信号が流れ（図４におけるΦ_SRDj、Φ_SRDj+1参照）、ｉ＋１行ｊ列のＧ画素２１_i+1、_j、及びｉ＋１行ｊ＋１列のＢ画素２１_i+1、_j+1の差分画素信号が、それぞれＧ水平読出し線１４_GD、Ｂ水平信号読出し線１４_Bに出力される。

ｔ１４のタイミングで、下側ｊ、ｊ＋１列選択トランジスタ１６_Dj、１６_Dj+1のゲートの信号がＯＦＦ信号に切替えられる。更に下側ｊ＋２、ｊ＋３列選択トランジスタ１６_Dj+2、１６_Dj+3のゲートにＯＮ信号が流れ（図４におけるΦ_SRDj+2、Φ_SRDj+3参照）、ｉ＋１行ｊ＋２列のＧ画素２１_i+1、_j+2、及びｉ＋１行ｊ＋３列のＢ画素２１_i+1、_j+3の差分画素信号が、それぞれＧ水平読出し線１４_GD、Ｂ水平信号読出し線１４_Bに出力される。

ｉ＋１行の他の列の画素も、ｔ１４のタイミングと同様にして水平方向に隣合う２つの画素毎に差分画素信号が出力され、ｉ＋１行のすべての画素から差分画素信号が出力されてから、次のｔ１５のタイミングが始まるように制御される。

ｔ１５のタイミングで、ｉ＋１行選択信号線Φ_SLi+1、及び第１電流源信号線Φ_IDの信号がＯＦＦ信号に切替えられる。他の行の画素についても同様の制御が行われ、すべての画素から差分画素信号が、Ｒ、Ｇ、Ｂ水平読出し線１４_R、１４_GU、１４_GD、１４_Bに出力される。

以上のように、本実施形態の撮像素子によれば、画素を覆うカラーフィルタに対応する色に水平読出し線を分け、それぞれの水平読出し線から対応する色のみの差分画素信号を出力することが可能となる。従って、水平読出し線の出力端に色毎に必要なゲインに設定したアンプを接続するだけでよく、従来の撮像素子の場合に必要であったピクセルゲインアンプが不要になる。従って、撮像素子の周辺回路の設計が容易となり、また製造コストを低減させることが可能となる。

次に、本発明の第２の実施形態について説明する。本実施形態は、差分画素信号を出力させる水平読出し線の切替え方法において第１の実施形態と異なる。以下、第１の実施形態と異なる点を中心に説明する。なお、第１の実施形態と同じ機能を有する部位は同じ符号をつけている。

図５は撮像面における画素の配列、及び画素からＧ、Ｒ、Ｂ水平読出し線までの接続状況を模式的に示す構成図である。画素内部の回路構成は、第１の実施形態と同じである。また撮像面における、Ｒフィルタ、Ｇフィルタ、Ｂフィルタの配列は第１の実施形態と同じである。

本実施形態を適用した撮像素子１００における、ｊ〜ｊ＋３垂直読出し線１５_j〜_j+3それぞれとＲ画素２１_i、_j、２１_i、_j+2、Ｇ画素２１_i+1、_j、２１_i、_j+1、２１_i+1、_j+2、２１_i、_j+3、Ｂ画素２１_i+1、_j+1、２１_i+1、_j+3との接続は第１の実施形態と同じである。

ｊ列垂直読出し線１５_jの一端は、ＣＤＳ／ＳＨ回路１２、ｊ列選択トランジスタ１６_j、及びｊ列切替えスイッチ１７_j（第１切替スイッチ）を介して、Ｒ水平読出し線１４_RとＧ水平読出し線１４_GUとに接続される。ｊ列垂直読出し線１５_jの他端は、電流源Ｉ'_SSに接続される。なお、電流源Ｉ'_SSは第１の実施形態と異なり、ＯＮ／ＯＦＦの切替が不要である。

ｊ列切替えスイッチ１７_jには、第１、第２出力端Ｐ１、Ｐ２（第１、第２出力端）が設けられる。ｊ列切替えスイッチ１７_jは、第１出力端Ｐ１においてＲ水平読出し線１４_Rに接続される。また、ｊ列切替えスイッチ１７_jは、第２出力端Ｐ２においてＧ水平読出し線１４_GUに接続される。

ｊ＋１列垂直読出し線１５_j+1の一端は、ＣＤＳ／ＳＨ回路１２、ｊ＋１列選択トランジスタ１６_j+1、及びｊ＋１列切替えスイッチ１７_j+1（第２切替スイッチ）を介して、Ｂ水平読出し線１４_BとＧ水平読出し線１４_GDとに接続される。ｊ＋１列垂直読出し線１５_j+1の他端は、電流源Ｉ'_SSに接続される。

ｊ＋１列切替えスイッチ１７_j+1には、第１、第２出力端Ｐ１、Ｐ２（第３、第４出力端）が設けられる。ｊ＋１列切替えスイッチ１７_j+1は、第１出力端Ｐ１においてＧ水平読出し線１４_GDに接続される。また、ｊ＋１列切替えスイッチ１７_j+1は、第２出力端Ｐ２においてＢ水平読出し線１４_Bに接続される。

ｊ列と同様に、ｊ＋２列垂直読出し線１５_j+2の一端は、ＣＤＳ／ＳＨ回路１２、ｊ＋２列選択トランジスタ１６_j+2、及びｊ＋２列切替えスイッチ１７_j+2を介して、Ｒ水平読出し線１４_RとＧ水平読出し線１４_GUとに接続される。ｊ＋２列垂直読出し線１５_j+2の他端は、電流源Ｉ'_SSに接続される。

ｊ＋２列切替えスイッチ１７_j+2には、第１、第２出力端Ｐ１、Ｐ２が設けられる。ｊ＋２列切替えスイッチ１７_j+2は、第１出力端Ｐ１においてＲ水平読出し線１４_Rに接続される。また、ｊ＋２列切替えスイッチ１７_j+2は、第２出力端Ｐ２においてＧ水平読出し線１４_GUに接続される。

ｊ＋１列と同様に、ｊ＋３列垂直読出し線１５_j+3の一端は、ＣＤＳ／ＳＨ回路１２、ｊ＋３列選択トランジスタ１６_j+3、及びｊ＋３列切替えスイッチ１７_j+3を介して、Ｂ水平読出し線１４_BとＧ水平読出し線１４_GDとに接続される。ｊ＋３列垂直読出し線１５_j+3の他端は、電流源Ｉ'_SSに接続される。

ｊ＋３列切替えスイッチ１７_j+3には、第１、第２出力端Ｐ１、Ｐ２が設けられる。ｊ＋３列切替えスイッチ１７_j+3は、第１出力端Ｐ１においてＧ水平読出し線１４_GDに接続される。また、ｊ＋３列切替えスイッチ１７_j+3は、第２出力端Ｐ２においてＢ水平読出し線１４_Bに接続される。

ｊ〜ｊ＋３列切替えスイッチ１７_j〜_j+3は、水平シフトレジスタ１３に接続される。水平シフトレジスタ１３から第１、第２切替え信号が交互に、ｊ〜ｊ＋３列切替えスイッチ１７_j〜_j+3に出力される。第１切替え信号が出力されるとき、ｊ〜ｊ＋３列切替えスイッチ１７_j〜_j+3の入力端に入力される差分画素信号は、第１出力端Ｐ１に出力可能に切替えられる。また第２切替え信号が出力されるとき、入力端に入力される差分画素信号は第２出力端Ｐ２に出力可能に切替えられる。

また、第１の実施形態と異なり、第１リセット出力信号線Φ'_SHPと第２リセット出力信号線Φ'_SHPには、同じ位相のパルス状の切替え信号が流される。また、第１受光出力信号線Φ'_SHDと第２受光出力信号線Φ'_SHDには、同じ位相のパルス状の切替え信号が流される。

図５においては、第１リセット出力信号線と第１受光出力信号線とが、ＳＨ’信号線Φ'_SHにより表示される。また、第２リセット出力信号線と第２受光出力信号線とが、ＳＨ’信号線Φ'_SHにより表示される。同位相の切替え信号が流れるので、同じ符号が用いられる。

なお、ｉ行の複数の種類の信号線Φ_Ti、Φ_Ri、Φ_SLiが、図５においてｉ行信号線Φ_iによって表示されることは、第１の実施形態と同じである。また、ＣＤＳ／ＳＨ回路１２、列選択トランジスタ１６の作用、及び動作は第１の実施形態と同じである。

上述のような構成の第２の実施形態の撮像素子１００の動作について次に図６のタイミングチャートを用いて説明する。画素の動作については、図５におけるｉ、ｉ＋１行ｊ〜ｊ＋３列にある８つの画素を例として説明する。

まず、ｔ１のタイミングにおいて、すべての列切替えスイッチに第１切替え信号が出力され、列切替えスイッチからの差分画素信号の出力は第１出力端Ｐ１に切替えられる（図６におけるＳＷ ＳＲ参照）。また、ｉ行選択信号線Φ_SLiの信号がＯＮ信号に切替えられ、ｉ行の画素が選択される。次にｔ２のタイミングでは、ｉ行リセット信号線Φ_Riの信号がＯＮ信号に切替えられ、ｉ行の画素毎のＦＤ２３がリセットされる。

ｔ３のタイミングでは、ｉ行リセット信号線Φ_Riの信号がＯＦＦ信号に切替えられる。更にリセット出力信号線Φ'_SHPの信号がＯＮ信号に切替えられ、ｉ行の画素のリセット画素信号が、それぞれＣＤＳ／ＳＨ回路１２にサンプルホールドされる。

ｔ４のタイミングで、リセット出力信号線Φ'_SHPの信号がＯＦＦ信号に切替えられる。更にｉ行転送信号線Φ_Tiの信号がＯＮ信号に切替えられ、ｉ行の画素毎のＦＤ２３にＰＤ２２で蓄積された電荷が転送される。

ｔ５のタイミングで、ｉ行転送信号線Φ_Tiの信号がＯＦＦ信号に切替えられる。更に受光出力信号線Φ'_SHDの信号がＯＮ信号に切替えられ、ｉ行の画素の受光画素信号が、ＣＤＳ／ＳＨ回路１２にサンプルホールドされる。

ｔ６のタイミングで、受光出力信号線Φ'_SHDの信号がＯＦＦ信号に切替えられる。更にｊ、ｊ＋１列選択トランジスタ１６_j、１６_j+1のゲートにＯＮ信号が流される（図６におけるΦ_SRj、Φ_SRj+1参照）。

列選択トランジスタ１６_j、１６_j+1のゲートにＯＮ信号が流されることにより、ｉ行ｊ列のＲ画素２１_i、_j、及びｉ行ｊ＋１列のＧ画素２１_i、_j+1の差分画素信号が、それぞれＲ水平読出し線１４_R、Ｇ水平信号読出し線１４_GDに出力される。

ｔ７のタイミングで、ｊ、ｊ＋１列選択トランジスタ１６_j、１６_j+1のゲートの信号がＯＦＦ信号に切替えられる。更にｊ＋２、ｊ＋３列選択トランジスタ１６_j+2、１６_j+3のゲートにＯＮ信号が流される（図６におけるΦ_SRj+2、Φ_SRj+3参照）。

列選択トランジスタ１６_j+2、１６_j+3のゲートにＯＮ信号が流されることにより、ｉ行ｊ＋２列のＲ画素２１_i、_j+2、及びｉ行ｊ＋３列のＧ画素２１_i、_j+3の差分画素信号が、それぞれＲ水平読出し線１４_R、Ｇ水平信号読出し線１４_GDに出力される。

ｉ行の他の列の画素も、ｔ６、ｔ７のタイミングと同様にして水平方向に隣合う２つの画素毎に差分画素信号が出力され、ｉ行のすべての画素から差分画素信号が出力されてから、次のｔ８のタイミングが始まるように制御される。

ｔ８のタイミングで、すべての列切替えスイッチに第２切替え信号が出力され、列切替えスイッチからの差分画素信号の出力は第２出力端Ｐ２に切替えられる（図６におけるＳＷ ＳＲ参照）。またｉ行選択信号線Φ_SLiの信号がＯＦＦ信号に切替えられる。更にｉ＋１行選択信号線Φ_SLi+1の信号がＯＮ信号に切替えられ、ｉ＋１行の画素が選択される。

ｔ９のタイミングでは、ｉ＋１行リセット信号線Φ_Ri+1の信号がＯＮ信号に切替えられ、ｉ＋１行の画素毎のＦＤ２３がリセットされる。ｔ１０のタイミングでは、ｉ＋１行リセット信号線Φ_Ri+1の信号がＯＦＦ信号に切替えられる。更にリセット出力信号線Φ'_SHPの信号がＯＮ信号に切替えられ、ｉ＋１行の画素のリセット画素信号が、それぞれＣＤＳ／ＳＨ回路１２にサンプルホールドされる。

ｔ１１のタイミングで、リセット出力信号線Φ'_SHPの信号がＯＦＦ信号に切替えられる。更にｉ＋１行転送信号線Φ_Ti+1の信号がＯＮ信号に切替えられ、ｉ＋１行の画素毎のＦＤ２３にＰＤ２２で蓄積された電荷が転送される。

ｔ１２のタイミングで、ｉ＋１行転送信号線Φ_Ti+1の信号がＯＦＦ信号に切替えられる。更に受光出力信号線Φ'_SHDの信号がＯＮ信号に切替えられ、ｉ＋１行の画素の受光画素信号が、ＣＤＳ／ＳＨ回路１２にサンプルホールドされる。

ｔ１３のタイミングで、受光出力信号線Φ'_SHDの信号がＯＦＦ信号に切替えられる。更にｊ、ｊ＋１列選択トランジスタ１６_j、１６_j+1のゲートにＯＮ信号が流される（図６におけるΦ_SRj、Φ_SRj+1参照）。

列選択トランジスタ１６_j、１６_j+1のゲートにＯＮ信号が流されることにより、ｉ＋１行ｊ列のＧ画素２１_i、_j+1、及びｉ＋１行ｊ＋１列のＢ画素２１_i+1、_j+1の差分画素信号が、それぞれＧ水平読出し線１４_GU、Ｂ水平信号読出し線１４_Bに出力される。

ｔ１４のタイミングで、ｊ、ｊ＋１列選択トランジスタ１６_j、１６_j+1のゲートの信号がＯＦＦ信号に切替えられる。更にｊ＋２、ｊ＋３列選択トランジスタ１６_j+2、１６_j+3のゲートにＯＮ信号が流される（図６におけるΦ_SRj+2、Φ_SRj+3参照）。

列選択トランジスタ１６_j+2、１６_j+3のゲートにＯＮ信号が流されることにより、ｉ行ｊ＋２列のＧ画素２１_i、_j+2、及びｉ行ｊ＋３列のＢ画素２１_i、_j+3の差分画素信号が、それぞれＧ水平読出し線１４_GU、Ｂ水平信号読出し線１４_Bに出力される。

ｉ＋１行の他の列の画素も、ｔ１３、ｔ１４のタイミングと同様にして水平方向に隣合う２つの画素毎に差分画素信号が出力され、ｉ行のすべての画素から差分画素信号が出力されてから、次のｔ１５のタイミングが始まるように制御される。

ｔ１５のタイミングで、すべての列切替えスイッチに第１切替え信号が出力され、列切替えスイッチからの差分画素信号の出力は第１出力端Ｐ１に切替えられる（図６におけるＳＷ ＳＲ参照）。またｉ＋１行選択信号線Φ_SLi+1の信号がＯＦＦ信号に切替えられる。他の行の画素についても同様の制御が行われ、すべての画素から差分画素信号が、Ｒ、Ｇ、Ｂ水平読出し線１４_R、１４_GU、１４_GD、１４_Bに出力される。

以上のように、本実施形態の撮像素子によっても、画素を覆うカラーフィルタに対応する色に水平読出し線を分け、それぞれの水平読出し線から対応する色のみの差分画素信号を出力することが可能となる。更に制御が簡潔となる効果を有する。

次に、本発明の第３の実施形態について説明する。第１の実施形態では、各列の画素に接続される垂直読出し線が、ＧとＲ、或いはＧとＢで共通であったが、本実施形態においては、列毎に２本の垂直読出し線が設けられ、単一の垂直読出し線に接続される画素は、Ｒ画素、Ｇ画素、或いはＢ画素のいずれか一つに限定される点で異なっている。以下、第１の実施形態と異なる点を中心に説明する。なお、第１の実施形態と同じ機能を有する部位は同じ符号をつけている。

図７は撮像面における画素の配列、及び画素からＧ、Ｒ、Ｂ水平読出し線までの接続状況を模式的に示す構成図である。画素内部の回路構成は、第1の実施形態と同じである。また撮像面における、Ｒフィルタ、Ｇフィルタ、Ｂフィルタの配列は第１の実施形態と同じである。

ＧＲ列、及びＧＢ列に沿って、第１、第２垂直読出し線が延ばされる。ｊ列目にあるＧＲ列のＲ画素２１_i、_jは第１ｊ列垂直読出し線１５１_j（第２読出し信号線）に、Ｇ画素２１_i+1、_jは第２ｊ列垂直読出し線１５２_j（第１読出し信号線）に接続される。

第１ｊ列垂直読出し線１５１_jの一端は、第２ＣＤＳ／ＳＨ回路１２_Uと上側ｊ列選択トランジスタ１６_Ujとを介して、Ｒ水平読出し線１４_Rと接続される。第１ｊ列垂直読出し線１５１_jの他端は、電流源Ｉ'_SSに接続される。また、第２ｊ列垂直読出し線１５２_jは、第１ＣＤＳ／ＳＨ回路１２_Dと下側ｊ列選択トランジスタ１６_Djとを介して、Ｇ水平読出し線１４_GDと接続される。第２ｊ列垂直読出し線１５２_jの他端は、電流源Ｉ'_SSに接続される。なお、電流源Ｉ'_SSは第１の実施形態と異なり、ＯＮ／ＯＦＦの切替が不要である。

また、ｊ＋１列目にあるＧＢ列のＧ画素２１_i、_j+1は第１ｊ＋１列垂直読出し線１５１_j+1に、Ｂ画素２１_i+1、_j+1は第２ｊ＋１列垂直読出し線１５２_j+1（第３読出し信号線）に接続される。第１ｊ＋１列垂直読出し線１５１_j+1は、第２ＣＤＳ／ＳＨ回路１２_Uと上側ｊ＋１列選択トランジスタ１６_Uj+1とを介してＧ水平読出し線１４_GUと接続される。第１ｊ＋１列垂直読出し線１５１_j+1の他端は、第１電流源Ｉ'_SSに接続される。

また、第２ｊ＋１列垂直読出し線１５２_j+1は、第１ＣＤＳ／ＳＨ回路１２_Dと下側ｊ＋１列選択トランジスタ１６_Dj+1とを介して、Ｂ水平読出し線１４_Bと接続される。第２ｊ＋１列垂直読出し線１５２_j+1の他端は、第２電流源Ｉ'_SSに接続される。

また、第１の実施形態と異なり、第１リセット出力信号線Φ'_SHPと第２リセット出力信号線Φ'_SHPには、同じ位相のパルス状の切替え信号が流される。また、第１受光出力信号線Φ'_SHDと第２受光出力信号線Φ'_SHDには、同じ位相のパルス状の切替え信号が流される。

図７においては、第１リセット出力信号線と第１受光出力信号線とが、ＳＨ’線Φ'_SHにより表示される。また、第２リセット出力信号線と第２受光出力信号線とが、ＳＨ’線Φ'_SHにより表示される。同位相の切替え信号が流れるので、同じ符号が用いられる。

なお、ｉ行の複数の種類の信号線Φ_Ti、Φ_Ri、Φ_SLiが、図７においてｉ行信号線Φ_iによって表示されることは、第１の実施形態と同じである。また、第１、第２ＣＤＳ／ＳＨ回路１２_D、１２_U、上側列選択トランジスタ１６_U、及び下側列選択トランジスタ１６_Dの作用、及び動作は第１の実施形態と同じである。

上述のような構成の第３の実施形態の撮像素子１０１の動作について次に図８のタイミングチャートを用いて説明する。画素の動作については、図５におけるｉ、ｉ＋１行ｊ〜ｊ＋３列にある８つの画素を例として説明する。

まず、ｔ１のタイミングにおいてｉ、ｉ＋１行選択信号線Φ_SLi、Φ_SLi+1の信号がＯＮ信号に切替えられ、ｉ、ｉ＋１行の画素が選択される。次に、ｔ２のタイミングでは、ｉ、ｉ＋１行リセット信号線Φ_Ri、Φ_Ri+1の信号がＯＮ信号に切替えられ、ｉ、ｉ＋１行の画素毎のＦＤ２３がリセットされる。

ｔ３のタイミングでは、ｉ、ｉ＋１行リセット信号線Φ_Ri、Φ_Ri+1の信号がＯＦＦ信号に切替えられる。更に第１、第２リセット出力信号線Φ’_SHP、Φ’_SHPの信号がＯＮ信号に切替えられ、ｉ、ｉ＋１行の画素のリセット画素信号が、それぞれ第２、第１ＣＤＳ／ＳＨ回路１２_U、１２_Dにサンプルホールドされる。

ｔ４のタイミングで、第１、第２リセット出力信号線Φ’_SHP、Φ’_SHPの信号がＯＦＦ信号に切替えられる。更にｉ、ｉ＋１行転送信号線Φ_Ti、Φ_Ti+1の信号がＯＮ信号に切替えられ、ｉ、ｉ＋１行の画素毎のＦＤ２３にＰＤ２２で蓄積された電荷が転送される。

ｔ５のタイミングで、ｉ、ｉ＋１行転送信号線Φ_Ti、Φ_Ti+1の信号がＯＦＦ信号に切替えられる。更に第１、第２受光出力信号線Φ’_SHD、Φ’_SHDの信号がＯＮ信号に切替えられ、ｉ、ｉ＋１行の画素の受光画素信号が、それぞれ第２、第１ＣＤＳ／ＳＨ回路１２_U、１２_Dにサンプルホールドされる。

ｔ６のタイミングで、第１、第２受光出力信号線Φ’_SHD、Φ’_SHDの信号がＯＦＦ信号に切替えられる。更に上側、下側ｊ列選択トランジスタ１６_Uj、１６_Dj、及び上側、下側ｊ＋１列選択トランジスタ１６_Uj+1、１６_Dj+1のゲートにＯＮ信号が流される（図８におけるΦ_SRj、Φ_SRj+1参照）。

列選択トランジスタ１６_Uj、１６_Dj、１６_Uj+1、及び１６_Dj+1のゲートにＯＮ信号が流されることにより、ｉ行ｊ列のＲ画素２１_i、_j、及びｉ＋１行ｊ列のＧ画素２１_i+1、_jの差分画素信号が、それぞれＲ水平読出し線１４_R、Ｇ水平信号読出し線１４_GDに、また、ｉ行ｊ＋１列のＧ画素２１_i、_j+1、及びｉ＋１行ｊ＋１列のＢ画素２１_i+1、_j+1の差分画素信号が、それぞれＧ水平読出し線１４_GU、Ｂ水平信号読出し線１４_Bに出力される。

ｔ７のタイミングで、上側、下側ｊ列選択トランジスタ１６_Uj、１６_Dj、及び上側、下側ｊ＋１列選択トランジスタ１６_Uj+1、１６_Dj+1のゲートの信号がＯＦＦ信号に切替えられる。更に上側、下側ｊ＋２列選択トランジスタ１６_Uj+2、１６_Dj+2、及び上側、下側ｊ＋３列選択トランジスタ１６_Uj+3、１６_Dj+3のゲートにＯＮ信号が流される（図８におけるΦ_SRj+2、Φ_SRj+3参照）。

列選択トランジスタ１６_Uj+2、１６_Dj+2、１６_Uj+3、及び１６_Dj+3のゲートにＯＮ信号が流されることにより、ｉ行ｊ＋２列のＲ画素２１_i、_j+2、及びｉ＋１行ｊ＋２列のＧ画素２１_i+1、_j+2の差分画素信号が、それぞれＲ水平読出し線１４_R、Ｇ水平信号読出し線１４_GDに、また、ｉ行ｊ＋３列のＧ画素２１_i、_j+3、及びｉ＋１行ｊ＋３列のＢ画素２１_i+1、_j+3の差分画素信号が、それぞれＧ水平読出し線１４_GU、Ｂ水平信号読出し線１４_Bに出力される。

ｉ、ｉ＋１行の他の列の画素も、ｔ７のタイミングと同様にして水平方向に隣合う２つの画素毎に差分画素信号が出力され、ｉ行のすべての画素から差分画素信号が出力されてから、次のｔ８のタイミングが始まるように制御される。

ｔ８のタイミングで上側、下側ｊ＋２列選択トランジスタ１６_Uj+2、１６_Dj+2、及び上側、下側ｊ＋３列選択トランジスタ１６_Uj+3、１６_Dj+3のゲートの信号がＯＦＦ信号に切替えられる。更にｉ、ｉ＋１行選択信号線Φ_SLi、Φ_SLi+1の信号がＯＦＦ信号に切替えられる。以後、２行毎に同様の動作が行われ、画素毎の差分画素信号が得られる。

以上のように、第３の実施形態の撮像素子も、画素を覆うカラーフィルタに対応する色に水平読出し線を分け、それぞれの水平読出し線から対応する色のみの差分画素信号を出力することが可能となる。

第３の実施形態によれば、第１、第２の実施形態に比べて第１、第２電流源のＯＮ／ＯＦＦの切替、或いは切替えスイッチの出力端の切替が不要である。更に、第１、第２ＣＤＳ／ＳＨ回路に出力する信号のタイミングを一致可能である。更に列選択トランジスタのＯＮ／ＯＦＦの切替えのタイミングも簡潔にすることが可能であり、制御が簡潔となる。

ただし、第１、第２の実施形態によれば、第３の実施形態に比べて垂直読出し線が半分となる点で有利な効果が生ずる。図９は、第１、第２の実施形態を適用した撮像素子の画素内のＰＤの開口部の大きさを示す図である。図１０は、第３の実施形態を適用した場合の画素内のＰＤの開口部の大きさを示す図である。第１、第２の実施形態は、第３の実施形態と比べて、ＰＤの開口部２８を広くすることが出来、ダイナミックレンジを広くすることが出来る。

また、第３の実施形態によれば、データのサイズを減少させた画像情報を得ることが容易となる効果を有する。例えば、Ｒ、Ｇ、Ｂいずれかのカラーフィルタに覆われた画素を垂直に挟む２つの画素の画素信号を測定される画素信号の平均値に置換えることによってデータの減少を実行させることが可能である。本実施形態においては、各垂直読出し線に接続される画素の色は同じであるため、当該２つの画素の画素情報をＣＤＳ／ＳＨ回路に重畳してサンプルホールドさせて、半分に縮小させることによって平均値を容易に得ることが可能である。

なお、第１〜第３の実施形態において、画素の開口部を覆うカラーフィルタの配列は、Ｒ、Ｇ、Ｂフィルタを用いたベイヤー配列であるが、図１１に示すように、Ｃｙ、Ｙｅ、Ｍｇ、Ｇフィルタを用いた補色市松式線順次配列であってもよい。

また、第１〜第３の実施形態において、画素及び画素の開口部を覆うカラーフィルタの配列は、正方格子配列であるが、図１２に示すように、ベイヤー配列を傾けた配列、すなわちＧ画素のみの列であるＧ列１５００とＧ列１５００との間にＲ画素とＢ画素とが交互に並ぶ列であるＲＢ列１５０１が半行ずれて並ぶ配列であってもよい。

さらには、図１３に示すようなハニカム配列であってもよい。ハニカム配列ではＲ、Ｇ、Ｂ画素のみが並ぶ列がそれぞれ形成され、各列の画素に接続するための垂直読出し線１５０２、１５０３、１５０４を１本ずつとすることが可能となる。従って、ＰＤの開口部を広くすることが可能である。

また、各垂直読出し線１５０２、１５０３、１５０４から出力される画素信号は、それぞれＲ、Ｇ、Ｂにのみ対応しているため、それぞれの垂直読出し線１５０２、１５０３、１５０４をＲ、Ｇ、Ｂ水平読出し線１４_R、１４_G、１４_Bにのみ接続可能である。従って、第１、第２の実施形態のように、ＣＤＳ／ＳＨ回路に画素信号を送るための電流源のＯＮ／ＯＦＦの切替、或いは切替えスイッチの出力端の切替が不要で簡易な制御が可能である。

また、第１〜第３の実施形態において、各画素に直接接続する読出し線は、垂直方向に延びる信号線であるが、水平方向に延びる線に接続して、画素信号を送信する構成であってもよい。垂直方向に並ぶ画素の列を覆うカラーフィルタが３色以上であって、水平方向に並ぶ画素を覆うカラーフィルタが１、或いは２色である配列では、水平方向に延びる線に接続することにより、各画素に接続する信号線の本数を減ずることが可能で、その結果開口を広くすることが出来る。

また、第１〜第３の実施形態において撮像面における画素の配列はマトリックス状であるが、２次元状のいかなる配列であってもよい。また、第１〜第３実施形態における撮像素子はＣＭＯＳ固体撮像素子であるが、ＸＹアドレス方式をとるいかなる固体撮像素子にも適用可能である。

また、第１〜第３の実施形態において、各画素に設けられたトランジスタ２３_i、２４_i、２５_i、及びｊ列選択トランジスタ１６_jはｎチャンネル型であるが、ｐチャンネル型であってもよい。ただし、ｐチャンネル型である場合は、各トランジスタ２３_i、２４_i、２５_i、及び１７_jの接続において電圧の高低を入れ替える必要がある。

本発明の第１の実施形態を適用した固体撮像素子の全体構成を模式的に示す構成図である。 撮像部における画素の構成及び画素からＣＤＳ／ＳＨ回路までの接続状況を示す回路図である。 撮像面における画素の配列、及び画素からＧ、Ｒ、Ｂ水平読出し線までの接続状況を模式的に示す構成図である。 第１の実施形態を適用した撮像素子における動作を示すタイミングチャートである。 本発明の第２の実施形態を適用した撮像素子の撮像面における画素の配列、及び画素からＧ、Ｒ、Ｂ水平読出し線までの接続状況を模式的に示す構成図である。 第２の実施形態を適用した撮像素子における動作を示すタイミングチャートである。 本発明の第３の実施形態を適用した撮像素子の撮像面における画素の配列、及び画素からＧ、Ｒ、Ｂ水平読出し線までの接続状況を模式的に示す構成図である。 第３の実施形態を適用した撮像素子における動作を示すタイミングチャートである。 第１、第２の実施形態を適用した撮像素子の画素内のＰＤの開口部の大きさを示す図である。 第３の実施形態を適用した撮像素子の画素内のＰＤの開口部の大きさを示す図である。 カラーフィルタの配列に関する変形例を示す図である。 カラーフィルタの配列に関する別の変形例を示す図である。 カラーフィルタの配列をハニカム配列にしたときの効果を説明するための図である。 背景技術を説明するための、従来公知の撮像素子の構成を模式的に示す図である。

符号の説明

１０、１００、１０１ ＣＭＯＳ固体撮像素子
１１ 垂直シフトレジスタ
１２ 相関二重サンプリング・サンプルホールド（ＣＤＳ／ＳＨ）回路
１２_D、１２_U 第１、第２ＣＤＳ／ＳＨ回路
１３ 水平シフトレジスタ
１４_GU、１４_GD Ｇ水平読出し線
１４_R Ｒ水平読出し線
１４_B Ｂ水平読出し線
１５ 垂直読出し線
１６ 列選択トランジスタ
１６_U、１６_D 上側、下側列選択トランジスタ
２１ 画素
Ｉ_SSD、Ｉ_SSU 第１、第２電流源
Ｉ’_SS 電流源
Φ_i ｉ行信号線
Φ_ID、Φ_IU 第１、第２電流源信号線
Φ_R リセット信号線
Φ_SL 選択信号線
Φ_SHPD、Φ_SHPU 第１、第２リセット出力信号線
Φ’_SHP リセット出力信号線
Φ_SHDD、Φ_SHDU 第１、第２受光出力信号線
Φ’_SHD 受光出力信号線
Φ_SHD、Φ_SHU 第１、第２サンプルホールド（ＳＨ）信号線
Φ’_SH サンプルホールド’（ＳＨ’）信号線
Φ_T 転送信号線
Ｖ_DD 画素電源線

Claims (21)

1. 複数の単一色であるカラーフィルタと、
   前記カラーフィルタに覆われる光電変換手段、及び前記光電変換手段で受光量に応じて発生した電荷を画素信号に変換する信号化手段を有する画素と、
   前記複数の単一色の第１の色に対応する第１カラーフィルタを有する画素である第１色画素から得られる前記第１の色に対応した第１色画素信号のみを出力する第１出力信号線と、
   前記複数の単一色の第２の色に対応する第２カラーフィルタを有する画素である第２色画素から得られる前記第２の色に対応する第２色画素信号のみを出力する第２出力信号線とを備え、
   前記第１色画素と、前記第２色画素とが撮像面に２次元状に配置される
   ことを特徴とする固体撮像素子。
2. 前記第１色画素、及び前記第１出力信号線にのみ接続され、前記第１色画素信号を読出し前記第１出力信号線に送る第１読出し信号線と、
   前記第２色画素、及び前記第２出力信号線にのみ接続され、前記第２色画素信号を読出し前記第２出力信号線に送る第２読出し信号線とを備える
   ことを特徴とする請求項１に記載の固体撮像素子。
3. 前記第１色画素及び前記第２色画素と、前記第１出力信号線及び前記第２出力信号線とに接続され、前記第１色画素、及び前記第２色画素から前記画素信号を読出す共通読出し線と、
   前記共通読出し線に接続され、前記共通読出し線が前記第１色画素から前記画素信号を読出す時は前記画素信号を前記第１出力信号線に送り、前記第２色画素から前記画素信号を読出す時は前記画素信号を前記第２出力信号線に送るように前記共通読出し線を制御する制御手段とを備える
   ことを特徴とする請求項１に記載の固体撮像素子。
4. 前記共通読出し線には、前記制御手段によりＯＮ／ＯＦＦが切替えられる第１、第２電源が接続され、前記第１電源がＯＮとなる時に前記画素信号が前記第１出力信号線に送られ、前記第２電源がＯＮとなる時に前記画素信号が前記第２出力信号線に送られることを特徴とする請求項３に記載の固体撮像素子。
5. 前記第１出力信号線に接続される第１出力端と前記第２出力信号線に接続される第２出力端が設けられ、入力端において前記共通読出し線に接続される切替えスイッチを備え、
   前記制御手段から第１切替え信号が前記切替えスイッチに出力されるとき、前記入力端に入力される前記画素信号が前記第１出力端に出力可能になり、
   前記制御手段から第２切替え信号が前記切替えスイッチに出力されるとき、前記入力端に入力される前記画素信号が前記第２出力端に出力可能になる
   ことを特徴とする請求項３に記載の固体撮像素子。
6. 前記複数の単一色の第３の色に対応する第３カラーフィルタを有する画素である第３色画素から得られる前記第３の色に対応した第３色画素信号のみを出力する第３出力信号線を備え、前記第１色画素、前記第２色画素、及び前記第３色画素が前記撮像面に２次元状に配置されることを特徴とする請求項１に記載の固体撮像素子。
7. 前記第１色画素、及び前記第１出力信号線にのみ接続され、前記第１色画素信号を読出し前記第１出力信号線に送る第１読出し信号線と、
   前記第２色画素、及び前記第２出力信号線にのみ接続され、前記第２色画素信号を読出し前記第２出力信号線に送る第２読出し信号線と、
   前記第３色画素、及び前記第３出力信号線にのみ接続され、前記第３色画素信号を読出し前記第３出力信号線に送る第３読出し信号線とを備える
   ことを特徴とする請求項６に記載の固体撮像素子。
8. 前記第１色画素と前記第２色画素とによって形成される列である第１・２色列、及び前記第１色画素と前記第３色画素とによって形成される列である第１・３色列が交互に並び、
   前記第１読出し信号線は前記第１・２色列、及び前記第１・３色列毎に、前記第２、第３読出し信号線はそれぞれ前記第１・２色列、前記第１・３色列毎に設けられ、
   前記第１読出し信号線は前記第１・２色列、及び前記第１・３色列に設けられる前記第１色画素に、前記第２読出し信号線は前記第１・２色列に設けられる前記第２色画素に、前記第３読取り信号線は前記第１・３色列に設けられる前記第３色画素に接続される
   ことを特徴とする請求項７に記載の固体撮像素子。
9. 前記第１色画素、及び前記第２色画素と、前記第１出力信号線、及び前記第２出力信号線とに接続され、前記第１色画素、及び前記第２色画素から前記画素信号を読出す第１共通読出し線と、
   前記第１色画素、及び前記第３色画素と、前記第１出力信号線、及び前記第３出力信号線とに接続され、前記第１色画素、及び前記第３色画素から前記画素信号を読出す第２共通読出し線と、
   前記第１共通読出し線に接続され、前記第１共通読出し線が前記第１色画素から前記画素信号を読出す時は前記画素信号を前記第１出力信号線に送り、前記第２色画素から前記画素信号を読出す時は前記画素信号を前記第２出力信号線に送るように前記第１共通読出し線を制御する第１制御手段と、
   前記第２共通読出し線に接続され、前記第２共通読出し線が前記第１色画素から前記画素信号を読出す時は前記画素信号を前記第１出力信号線に送り、前記第３色画素から前記画素信号を読出す時は前記画素信号を前記第３出力信号線に送るように前記第２共通読出し線を制御する第２制御手段とを備える
   ことを特徴とする請求項６に記載の固体撮像素子。
10. 前記第１色画素と前記第２色画素とによって形成される列である第１・２色列、及び前記第１色画素と前記第３色画素とによって形成される列である第１・３色列が交互に並び、
    前記第１共通読出し線は前記第１・２色列毎に、前記第２共通読出し線は前記第１・３色列毎に設けられ、
    前記第１共通読出し線は前記第１・２色列に設けられる前記第１色画素と前記第２色画素とに、前記第２共通読出し線は前記第１・３色列に設けられる前記第１色画素と前記第３色画素とに接続される
    ことを特徴とする請求項９に記載の固体撮像素子。
11. 前記第１共通読出し線には前記制御手段によりＯＮ／ＯＦＦが切替えられる第１、第２電源が、前記第２共通読出し線には前記制御手段によりＯＮ／ＯＦＦが切替えられる第３、第４電源が接続され、
    前記第１電源がＯＮとなる時に前記画素信号が前記第１出力信号線に送られ、前記第２電源がＯＮとなる時に前記画素信号が前記第２出力信号線に送られ、
    前記第３電源がＯＮとなる時に前記画素信号が前記第１出力信号線に送られ、前記第４電源がＯＮとなる時に前記画素信号が前記第３出力信号線に送られる
    ことを特徴とする請求項９に記載の固体撮像素子。
12. 前記第１出力信号線に接続される第１出力端と前記第２出力信号線に接続される第２出力端とが設けられ、入力端において前記第１共通読出し線に接続される第１切替えスイッチと、
    前記第１出力信号線に接続される第３出力端と前記第３出力信号線に接続される第４出力端とが設けられ、入力端において前記第２共通読出し線に接続される第２切替スイッチとを備え、
    前記第１制御手段から第１切替え信号が前記第１切替えスイッチに出力されるとき、前記第１切替スイッチにおける入力端に入力される前記画素信号が前記第１出力端に出力可能になり、
    前記第１制御手段から第２切替え信号が前記第１切替えスイッチに出力されるとき、前記第１切替スイッチにおける入力端に入力される前記画素信号が前記第２出力端に出力可能になり、
    前記第２制御手段から第１切替え信号が前記第２切替えスイッチに出力されるとき、前記第２切替スイッチにおける入力端に入力される前記画素信号が前記第３出力端に出力可能になり、
    前記第２制御手段から第２切替え信号が前記第２切替えスイッチに出力されるとき、前記第２切替スイッチにおける入力端に入力される前記画素信号が前記第４出力端に出力可能になる
    ことを特徴とする請求項９に記載の固体撮像素子。
13. 前記第１の色がＧ、前記第２の色がＢ、前記第３の色がＲであることを特徴とする請求項６に記載の固体撮像素子。
14. 前記複数の単一色の第４の色に対応する第４カラーフィルタを有する画素である第４色画素から得られる前記第４の色に対応した第４色画素信号のみを出力する第４出力信号線を備え、前記第１色画素、前記第２色画素、前記第３色画素、及び前記第４色画素が前記撮像面に２次元状に配置されることを特徴とする請求項６に記載の固体撮像素子。
15. 前記第１色画素、及び前記第１出力信号線にのみ接続され、前記第１色画素信号を読出し前記第１出力信号線に送る第１読出し信号線と、
    前記第２色画素、及び前記第２出力信号線にのみ接続され、前記第２色画素信号を読出し前記第２出力信号線に送る第２読出し信号線と、
    前記第３色画素、及び前記第３出力信号線にのみ接続され、前記第３色画素信号を読出し前記第３出力信号線に送る第３読出し信号線と、
    前記第４色画素、及び前記第４出力信号線にのみ接続され、前記第４色画素信号を読出し前記第４出力信号線に送る第４読出し信号線とを備える
    ことを特徴とする請求項１４に記載の固体撮像素子。
16. 前記第１色画素と前記第２色画素とによって形成される列である第１・２色列、及び前記第３色画素と前記第４色画素とによって形成される列である第３・４色列が交互に並び、
    前記第１、第２読出し信号線は前記第１・２色列毎に、前記第３、第４読出し信号線は前記第３・４色列毎に設けられ、
    前記第１読出し信号線は前記第１・２色列に設けられる前記第１色画素に、前記第２読出し信号線は前記第１・２色列に設けられる前記第２色画素に、前記第３読出し信号線は前記第３・４色列に設けられる前記第３色画素に、前記第４読出し信号線は、前記第３・４色列に設けられる前記第４色画素に接続される
    ことを特徴とする請求項１５に記載の固体撮像素子。
17. 前記第１色画素、及び前記第２色画素と、前記第１出力信号線、及び前記第２出力信号線とに接続され、前記第１色画素、及び前記第２色画素から前記画素信号を読出す第１共通読出し線と、
    前記第３色画素、及び前記第４色画素と、前記第３出力信号線、及び前記第４出力信号線とに接続され、前記第３色画素、及び前記第４色画素から前記画素信号を読出す第３共通読出し線と、
    前記第１共通読出し線に接続され、前記第１共通読出し線が前記第１色画素から前記画素信号を読出す時は前記画素信号を前記第１出力信号線に送り、前記第２色画素から前記画素信号を読出す時は前記画素信号を前記第２出力信号線に送るように前記第１共通読出し線を制御する第１制御手段と、
    前記第３共通読出し線に接続され、前記第３共通読出し線が前記第３色画素から前記画素信号を読出す時は前記画素信号を前記第３出力信号線に送り、前記第４色画素から前記画素信号を読出す時は前記画素信号を前記第４出力信号線に送るように前記第３共通読出し線を制御する第３制御手段とを備える
    ことを特徴とする請求項１４に記載の固体撮像素子。
18. 前記第１色画素と前記第２の色画素とによって形成される列である第１・２色列、及び前記第３色画素と前記第４色画素とによって形成される列である第３・４色列が交互に並び、
    前記第１共通読出し線は前記第１・２色列毎に、前記第３共通読出し線は前記第３・４色列毎に設けられ、
    前記第１共通読出し線は前記第１・２色列に設けられる前記第１色画素と前記第２色画素とに、前記第３共通読出し線は前記第３・４色列に設けられる前記第３色画素と前記第４色画素とに接続される
    ことを特徴とする請求項１７に記載の固体撮像素子。
19. 前記第１共通読出し線には前記制御手段によりＯＮ／ＯＦＦが切替えられる第１、第２電源が、前記第３共通読出し線には前記制御手段によりＯＮ／ＯＦＦが切替えられる第５、第６電源が接続され、
    前記第１電源がＯＮとなる時に前記画素信号が前記第１出力信号線に送られ、前記第２電源がＯＮとなる時に前記画素信号が前記第２出力信号線に送られ、
    前記第５電源がＯＮとなる時に前記画素信号が前記第３出力信号線に送られ、前記第６電源がＯＮとなる時に前記画素信号が前記第４出力信号線に送られる
    ことを特徴とする請求項１７に記載の固体撮像素子。
20. 前記第１出力信号線に接続される第１出力端と前記第２出力信号線に接続される第２出力端とが設けられ、入力端において前記第１共通読出し線に接続される第１切替えスイッチと、
    前記第３出力信号線に接続される第５出力端と前記第４出力信号線に接続される第６出力端とが設けられ、入力端において前記第３共通読出し線に接続される第３切替スイッチとを備え、
    前記第１制御手段から第１切替え信号が前記第１切替えスイッチに出力されるとき、前記第１切替スイッチにおける入力端に入力される前記画素信号が前記第１出力端に出力可能になり、
    前記第１制御手段から第２切替え信号が前記第１切替えスイッチに出力されるとき、前記第１切替スイッチにおける入力端に入力される前記画素信号が前記第２出力端に出力可能になり、
    前記第３制御手段から第１切替え信号が前記第３切替えスイッチに出力されるとき、前記第３切替スイッチにおける入力端に入力される前記画素信号が前記第５出力端に出力可能になり、
    前記第３制御手段から第２切替え信号が前記第３切替えスイッチに出力されるとき、前記第３切替スイッチにおける入力端に入力される前記画素信号が前記第６出力端に出力可能になる
    ことを特徴とする請求項１７に記載の固体撮像素子。
21. 前記第１の色がＣｙ、前記第２の色がＹｅ、前記第３の色がＭｇ、前記第４の色がＧであることを特徴とする請求項１４に記載の固体撮像素子。
    
    

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