JP2006269469A

JP2006269469A - Thin film transistor and manufacturing method thereof

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Publication number: JP2006269469A
Application number: JP2005081117A
Authority: JP
Inventors: Hiromitsu Ishii; 裕満石井
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2005-03-22
Filing date: 2005-03-22
Publication date: 2006-10-05

Abstract

【課題】真性酸化亜鉛からなる半導体薄膜を有するトップゲート構造の薄膜トランジスタの製造に際し、加工精度を良くする。
【解決手段】窒化シリコンからなる保護膜１１をマスクとして、真性酸化亜鉛からなる半導体薄膜形成用膜およびｎ型酸化亜鉛からなるオーミックコンタクト層形成用層を連続してエッチングすることにより、保護膜１１下に半導体薄膜１０を形成し、半導体薄膜１０下の両側にオーミックコンタクト層８、９を形成し、そして半導体薄膜１０の上面全体に保護膜１１をそのまま残すことにより、加工精度を良くすることができる。
【選択図】図２PROBLEM TO BE SOLVED: To improve processing accuracy in manufacturing a thin film transistor having a top gate structure having a semiconductor thin film made of intrinsic zinc oxide.
Using a protective film 11 made of silicon nitride as a mask, a semiconductor thin film forming film made of intrinsic zinc oxide and an ohmic contact layer forming layer made of n-type zinc oxide are successively etched, thereby protecting the protective film 11. By forming the semiconductor thin film 10 underneath, forming the ohmic contact layers 8 and 9 on both sides under the semiconductor thin film 10, and leaving the protective film 11 as it is on the entire upper surface of the semiconductor thin film 10, the processing accuracy can be improved. it can.
[Selection] Figure 2

Description

この発明は薄膜トランジスタおよびその製造方法に関する。 The present invention relates to a thin film transistor and a method for manufacturing the same.

例えば、アクティブマトリクス型液晶表示素子のスイッチング素子として用いられる薄膜トランジスタには、絶縁基板の上面にゲート電極が設けられ、ゲート電極を含む絶縁基板の上面にゲート絶縁膜が設けられ、ゲート電極上におけるゲート絶縁膜の上面に真性アモルファスシリコンからなる半導体薄膜が設けられ、半導体薄膜の上面中央部にチャネル保護膜が設けられ、チャネル保護膜の上面両側およびその両側における半導体薄膜の上面にｎ型アモルファスシリコンからなるオーミックコンタクト層が設けられ、各オーミックコンタクト層の上面にソース・ドレイン電極が設けられたものがある（例えば、特許文献１参照）。 For example, in a thin film transistor used as a switching element of an active matrix liquid crystal display element, a gate electrode is provided on the upper surface of an insulating substrate, a gate insulating film is provided on the upper surface of the insulating substrate including the gate electrode, and a gate on the gate electrode is provided. A semiconductor thin film made of intrinsic amorphous silicon is provided on the upper surface of the insulating film, a channel protective film is provided in the center of the upper surface of the semiconductor thin film, and n-type amorphous silicon is formed on both sides of the upper surface of the channel protective film and on the upper surface of the semiconductor thin film on both sides. The ohmic contact layer is formed, and the source / drain electrode is provided on the upper surface of each ohmic contact layer (see, for example, Patent Document 1).

特開平５−６７７８６号公報（図２）Japanese Patent Laid-Open No. 5-67786 (FIG. 2)

ところで、最近では、アモルファスシリコンの代わりに、それよりも高い移動度が得られることから、酸化亜鉛（ＺｎＯ）を用いることが考えられている。このような酸化亜鉛を用いた薄膜トランジスタの製造方法としては、例えば、ゲート絶縁膜上に真性酸化亜鉛からなる半導体薄膜形成用層を成膜し、半導体薄膜形成用層の上面に窒化シリコンからなるチャネル保護膜をパターン形成し、チャネル保護膜を含む半導体薄膜形成用層の上面にｎ型酸化亜鉛からなるオーミックコンタクト層形成用層を成膜し、オーミックコンタクト層形成用層および半導体薄膜形成用層を連続してパターニングして、デバイスエリアにオーミックコンタクト層および半導体薄膜を形成し、各オーミックコンタクト層の上面にソース・ドレイン電極をパターン形成することが考えられる。 Recently, instead of amorphous silicon, higher mobility can be obtained, and therefore it is considered to use zinc oxide (ZnO). As a method for manufacturing such a thin film transistor using zinc oxide, for example, a semiconductor thin film forming layer made of intrinsic zinc oxide is formed on a gate insulating film, and a channel made of silicon nitride is formed on the upper surface of the semiconductor thin film forming layer. A protective film is patterned, an ohmic contact layer forming layer made of n-type zinc oxide is formed on the upper surface of the semiconductor thin film forming layer including the channel protective film, and the ohmic contact layer forming layer and the semiconductor thin film forming layer are formed It is conceivable to perform continuous patterning to form an ohmic contact layer and a semiconductor thin film in the device area, and pattern the source / drain electrodes on the upper surface of each ohmic contact layer.

しかしながら、上記製造方法では、酸化亜鉛が酸にもアルカリにも溶けやすく、エッチング耐性が極めて低いため、デバイスエリアに形成された酸化亜鉛からなる半導体薄膜およびオーミックコンタクト層に後工程で比較的大きなサイドエッチングが生じ、加工精度が悪くなってしまうということが分かった。 However, in the above manufacturing method, since zinc oxide is easily dissolved in both acid and alkali, and etching resistance is extremely low, a relatively large side is formed in the semiconductor thin film and ohmic contact layer made of zinc oxide formed in the device area in a later step. It has been found that etching occurs and processing accuracy deteriorates.

そこで、この発明は、加工精度を良くすることができる薄膜トランジスタおよびその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor that can improve processing accuracy and a method for manufacturing the same.

この発明は、上記目的を達成するため、半導体薄膜と、前記半導体薄膜の上面全体に設けられた保護膜と、前記保護膜上に設けられた絶縁膜と、前記半導体薄膜上における前記絶縁膜上に設けられたゲート電極と、前記半導体薄膜下に該半導体薄膜に電気的に接続されて設けられたソース電極およびドレイン電極とを有することを特徴とするものである。 In order to achieve the above object, the present invention provides a semiconductor thin film, a protective film provided on the entire top surface of the semiconductor thin film, an insulating film provided on the protective film, and the insulating film on the semiconductor thin film. And a source electrode and a drain electrode provided in electrical connection with the semiconductor thin film under the semiconductor thin film.

この発明によれば、半導体薄膜の上面全体に保護膜を設けることにより、すなわち、半導体薄膜形成用膜の上面に保護膜を形成するためのレジストパターンを剥離するとき、保護膜下の半導体薄膜形成用膜を保護膜で保護し、次いで保護膜をマスクとして半導体薄膜形成用膜をエッチングして保護膜下に半導体薄膜を形成し、そして半導体薄膜の上面全体に保護膜をそのまま残すことにより、加工精度を良くすることができる。 According to the present invention, when the protective film is provided on the entire upper surface of the semiconductor thin film, that is, when the resist pattern for forming the protective film on the upper surface of the semiconductor thin film forming film is peeled off, the semiconductor thin film formation under the protective film The protective film is protected with a protective film, then the semiconductor thin film forming film is etched using the protective film as a mask to form a semiconductor thin film under the protective film, and the protective film is left as it is on the entire upper surface of the semiconductor thin film. The accuracy can be improved.

（第１実施形態）
図１はこの発明の第１実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図を示し、図２（Ａ）は図１の一部の拡大透過平面図を示し、図２（Ｂ）は図２（Ａ）のII_B−II_B線に沿う断面図を示す。この液晶表示素子はガラス基板１を備えている。ガラス基板１の上面には、マトリクス状に配置された複数の画素電極２と、各画素電極２に接続された薄膜トランジスタ３と、行方向に配置され、各薄膜トランジスタ３に走査信号を供給する走査ライン４と、列方向に配置され、各薄膜トランジスタ３にデータ信号を供給するデータライン５とが設けられている。ここで、図１および図２（Ａ）を明確にする目的で、画素電極２の縁部に斜めの短い実線のハッチングが記入されている（以下、同じ）。 (First embodiment)
FIG. 1 shows a transmission plan view of a main part of a liquid crystal display device having a thin film transistor as a first embodiment of the present invention, FIG. 2A shows an enlarged transmission plan view of a part of FIG. (B) is a cross-sectional view taken along II _B -II _B line in FIG. 2 (a). The liquid crystal display element includes a glass substrate 1. On the upper surface of the glass substrate 1, a plurality of pixel electrodes 2 arranged in a matrix, thin film transistors 3 connected to the pixel electrodes 2, and scanning lines arranged in the row direction and supplying scanning signals to the thin film transistors 3. 4 and a data line 5 arranged in the column direction and supplying a data signal to each thin film transistor 3 is provided. Here, for the purpose of clarifying FIG. 1 and FIG. 2 (A), a diagonal short solid line hatching is written on the edge of the pixel electrode 2 (hereinafter the same).

すなわち、ガラス基板１の上面の各所定の箇所にはアルミニウム、クロム、ＩＴＯなどからなるソース電極６、ドレイン電極７および該ドレイン電極７に接続されたデータライン５が設けられている。ソース電極６の上面においてドレイン電極７側の所定の箇所およびその近傍のガラス基板１の上面にはｎ型酸化亜鉛からなる一方のオーミックコンタクト層８が設けられている。ドレイン電極７の上面においてソース電極６側の所定の箇所およびその近傍のガラス基板１の上面にはｎ型酸化亜鉛からなる他方のオーミックコンタクト層９が設けられている。換言すれば、ソース電極６およびドレイン電極７の各上面にはそれぞれオーミックコンタクト層８、９がその互いに対向する端面８ａ、９ａをソース電極６およびドレイン電極７の互いに対向する端面６ａ、７ａから突出されて設けられている That is, a source electrode 6 made of aluminum, chromium, ITO or the like, a drain electrode 7 and a data line 5 connected to the drain electrode 7 are provided at each predetermined location on the upper surface of the glass substrate 1. On the upper surface of the source electrode 6, one ohmic contact layer 8 made of n-type zinc oxide is provided on a predetermined portion on the drain electrode 7 side and the upper surface of the glass substrate 1 in the vicinity thereof. On the upper surface of the drain electrode 7, another ohmic contact layer 9 made of n-type zinc oxide is provided on a predetermined portion on the source electrode 6 side and on the upper surface of the glass substrate 1 in the vicinity thereof. In other words, the ohmic contact layers 8 and 9 protrude from the opposite end faces 8a and 9a of the upper surfaces of the source electrode 6 and the drain electrode 7 from the opposite end faces 6a and 7a of the source electrode 6 and the drain electrode 7, respectively. Has been provided

両オーミックコンタクト層８、９の上面全体およびその間のガラス基板１の上面には真性酸化亜鉛からなる半導体薄膜１０が設けられている。半導体薄膜１０の上面全体には窒化シリコンからなる保護膜１１が設けられている。ここで、半導体薄膜１０と保護膜１１とは、図１に図示される如く、平面形状が同一である。また、２つのオーミックコンタクト層８、９は、互いに対向する端面８ａ、９ａを除く周端面が半導体薄膜１０および保護膜１１の終端面と同一形状となっている。そして、２つのオーミックコンタクト層８、９間の端面８ａと９ａの間隔がチャネル長Ｌとなっており、オーミックコンタクト層８、９のチャネル長Ｌに直交する方向の寸法がチャネル幅Ｗとなっている。 A semiconductor thin film 10 made of intrinsic zinc oxide is provided on the entire upper surfaces of both ohmic contact layers 8 and 9 and the upper surface of the glass substrate 1 therebetween. A protective film 11 made of silicon nitride is provided on the entire top surface of the semiconductor thin film 10. Here, the semiconductor thin film 10 and the protective film 11 have the same planar shape as shown in FIG. Further, the two ohmic contact layers 8 and 9 have the same shape as the end surfaces of the semiconductor thin film 10 and the protective film 11 except for the end surfaces 8 a and 9 a facing each other. The distance between the end faces 8a and 9a between the two ohmic contact layers 8 and 9 is the channel length L, and the dimension in the direction perpendicular to the channel length L of the ohmic contact layers 8 and 9 is the channel width W. Yes.

保護膜１１、データライン５およびソース電極６を含むガラス基板１の上面には窒化シリコンからなる絶縁膜１２が設けられている。絶縁膜１２の上面の所定の箇所にはアルミニウム、クロム、ＩＴＯなどからなるゲート電極１３および該ゲート電極１３に接続された走査ライン４が設けられている。 An insulating film 12 made of silicon nitride is provided on the upper surface of the glass substrate 1 including the protective film 11, the data line 5 and the source electrode 6. A gate electrode 13 made of aluminum, chromium, ITO or the like and a scanning line 4 connected to the gate electrode 13 are provided at predetermined locations on the upper surface of the insulating film 12.

ここで、ソース電極６、ドレイン電極７、オーミックコンタクト層８、９、半導体薄膜１０、保護膜１１、絶縁膜１２およびゲート電極１３により、トツプゲート構造の薄膜トランジスタ３が構成されている。この場合、薄膜トランジスタ３のゲート絶縁膜は、保護膜１１および絶縁膜１２によって形成されている。 Here, the source electrode 6, the drain electrode 7, the ohmic contact layers 8 and 9, the semiconductor thin film 10, the protective film 11, the insulating film 12 and the gate electrode 13 constitute a thin film transistor 3 having a top gate structure. In this case, the gate insulating film of the thin film transistor 3 is formed by the protective film 11 and the insulating film 12.

ゲート電極１３および走査ライン４を含む絶縁膜１２の上面には窒化シリコンからなるオーバーコート膜１４が設けられている。ソース電極６の所定の箇所に対応する部分におけるオーバーコート膜１４にはコンタクトホール１５が設けられている。オーバーコート膜１４の上面の所定の箇所にはＩＴＯなどの透明導電材料からなる画素電極２がコンタクトホール１５を介してソース電極６に接続されて設けられている。 An overcoat film 14 made of silicon nitride is provided on the upper surface of the insulating film 12 including the gate electrode 13 and the scanning line 4. A contact hole 15 is provided in the overcoat film 14 in a portion corresponding to a predetermined portion of the source electrode 6. A pixel electrode 2 made of a transparent conductive material such as ITO is connected to the source electrode 6 through a contact hole 15 at a predetermined location on the upper surface of the overcoat film 14.

次に、この液晶表示素子における薄膜トランジスタ３の製造方法の一例について説明する。まず、図３（Ａ）、（Ｂ）に示すように、ガラス基板１の上面の各所定の箇所に、スパッタ法により成膜されたアルミニウム、クロム、ＩＴＯなどからなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ソース電極６、ドレイン電極７および該ドレイン電極７に接続されたデータライン５を形成する。 Next, an example of a method for manufacturing the thin film transistor 3 in the liquid crystal display element will be described. First, as shown in FIGS. 3A and 3B, a metal film made of aluminum, chromium, ITO, or the like formed by sputtering at each predetermined location on the upper surface of the glass substrate 1 is obtained by photolithography. By patterning, the source electrode 6, the drain electrode 7, and the data line 5 connected to the drain electrode 7 are formed.

次に、ソース電極６、ドレイン電極７およびデータライン５を含むガラス基板１の上面に、対向ターゲット方式のスパッタリングにより、ｎ型酸化亜鉛からなる第１のオーミックコンタクト層形成用層２１を成膜する。この場合、インジウムおよび亜鉛をターゲットとして、若しくは、ガリウムおよび亜鉛をターゲットとして、酸素ガスを用いた反応性スパッタリングにより形成することができる。また、インジウム−亜鉛酸化物（ＩｎＺｎＯ）やガリウム−亜鉛酸化物（ＧａＺｎＯ）をターゲットとして形成してもよい。 Next, a first ohmic contact layer forming layer 21 made of n-type zinc oxide is formed on the upper surface of the glass substrate 1 including the source electrode 6, the drain electrode 7, and the data line 5 by facing target sputtering. . In this case, it can be formed by reactive sputtering using oxygen gas with indium and zinc as targets or gallium and zinc as targets. Alternatively, indium-zinc oxide (InZnO) or gallium-zinc oxide (GaZnO) may be used as a target.

次に、第１のオーミックコンタクト層形成用層２１の上面の各所定の箇所に、フォトリソグラフィ法により、レジストパターン２２ａ、２２ｂを形成する。この場合、一方のレジストパターン２２ａは、ソース電極６よりもある程度大きめで、ソース電極６を完全に覆うように形成する。他方のレジストパターン２２ｂは、データライン５の一部を含むドレイン電極７よりもある程度大きめで、データライン５の一部を含むドレイン電極７を完全に覆うように形成する。 Next, resist patterns 22a and 22b are formed at predetermined locations on the upper surface of the first ohmic contact layer forming layer 21 by photolithography. In this case, one resist pattern 22 a is formed to be somewhat larger than the source electrode 6 and completely cover the source electrode 6. The other resist pattern 22b is formed to be somewhat larger than the drain electrode 7 including a part of the data line 5 so as to completely cover the drain electrode 7 including a part of the data line 5.

レジストパターン２２ａ、２２ｂをこのように形成するのは、図２（Ａ）、（Ｂ）を参照して説明すると、例えば、ソース電極６の端面６ａと一方のオーミックコンタクト層８の端面８ａとの間隔がこれらの端面６ａ、８ａの位置関係を所望の関係に保つためのマージンであり、加工精度にもよるが、一般的に、１〜４μｍ必要であるからである。 The resist patterns 22a and 22b are formed as described above with reference to FIGS. 2A and 2B. For example, the resist patterns 22a and 22b are formed between the end face 6a of the source electrode 6 and the end face 8a of one ohmic contact layer 8. This is because the interval is a margin for keeping the positional relationship between the end faces 6a and 8a in a desired relationship, and generally 1 to 4 μm is required although it depends on the processing accuracy.

次に、レジストパターン２２ａ、２２ｂをマスクとして、第１のオーミックコンタクト層形成用層２１をエッチングすると、図４（Ａ）、（Ｂ）に示すように、レジストパターン２２ａ、２２ｂ下に第２のオーミックコンタクト層形成用層２１ａ、２１ｂが形成される。この場合、ｎ型酸化亜鉛からなる第１のオーミックコンタクト層形成用層２１のエッチング液としては、アルカリ水溶液を用いる。例えば、水酸化ナトリウム（ＮａＯＨ）３０ｗｔ％未満水溶液、好ましくは２〜１０ｗｔ％水溶液を用いる。エッチング液の温度は、５〜４０℃、好ましくは室温（２２〜２３℃）とする。 Next, when the first ohmic contact layer forming layer 21 is etched using the resist patterns 22a and 22b as masks, as shown in FIGS. 4A and 4B, the second ohmic contact layer forming layer 21 is formed under the resist patterns 22a and 22b. Ohmic contact layer forming layers 21a and 21b are formed. In this case, an alkaline aqueous solution is used as the etching solution for the first ohmic contact layer forming layer 21 made of n-type zinc oxide. For example, an aqueous solution of less than 30 wt% sodium hydroxide (NaOH), preferably an aqueous solution of 2 to 10 wt% is used. The temperature of the etching solution is 5 to 40 ° C., preferably room temperature (22 to 23 ° C.).

そして、エッチング液として水酸化ナトリウム（ＮａＯＨ）５ｗｔ％水溶液（温度は室温（２２〜２３℃））を用いたところ、エッチング速度は約８０ｎｍ／分であった。ところで、エッチング速度は、加工の制御性を考慮した場合、余り大きいと膜厚や密度などのばらつきの要因のためエッチング終了の制御が難しく、勿論、小さすぎれば生産性が低下する。そこで、エッチング速度は、一般的に、１００〜２００ｎｍ／分程度が好ましいと言われている。エッチング速度が約８０ｎｍ／分の水酸化ナトリウム（ＮａＯＨ）５ｗｔ％水溶液は、一応、満足できる範囲と言える。 When an aqueous solution of sodium hydroxide (NaOH) 5 wt% (temperature is room temperature (22 to 23 ° C.)) was used as an etching solution, the etching rate was about 80 nm / min. By the way, considering the controllability of processing, if the etching rate is too large, it is difficult to control the end of etching because of variations in film thickness, density, etc. Of course, if it is too small, the productivity is lowered. Therefore, it is generally said that the etching rate is preferably about 100 to 200 nm / min. A 5 wt% aqueous solution of sodium hydroxide (NaOH) with an etching rate of about 80 nm / min can be said to be a satisfactory range.

しかし、更に、生産効率を上げるために、ナトリウムの濃度を大きくしてもよい。また、エッチング液としてリン酸水溶液などの速度が大きいものを使用する場合、０．０５％程度と極めて低濃度にしなければならないが、このように低濃度のものを用いる場合、使用時における変質速度が大きいので、やはり制御が困難となる。従って、水酸化ナトリウム水溶液の場合、３０ｗｔ％未満水溶液、好ましくは２〜１０ｗｔ％程度の水溶液を適用することができるので、このような面で極めて有効である。なお、ウエットエッチングによる第１のオーミックコンタクト層形成用層２１のサイドエッチング量がオーミックコンタクト層８、９間の端面８ａと９ａの間隔、すなわち、チャネル長Ｌに影響を及ぼす場合には、ドライエッチングとしてもよい。 However, the concentration of sodium may be increased to increase production efficiency. In addition, when using an etching solution having a high speed such as an aqueous phosphoric acid solution, the concentration must be extremely low, such as about 0.05%. When using such a low concentration, the rate of deterioration during use is low. Is too large to control. Accordingly, in the case of an aqueous sodium hydroxide solution, an aqueous solution of less than 30 wt%, preferably an aqueous solution of about 2 to 10 wt% can be applied, and this is extremely effective in this respect. When the amount of side etching of the first ohmic contact layer forming layer 21 by wet etching affects the distance between the end faces 8a and 9a between the ohmic contact layers 8 and 9, that is, the channel length L, dry etching is performed. It is good.

次に、レジストパターン２２ａ、２２ｂをレジスト剥離液を用いて剥離する。ここで、レジスト剥離液として、酸性もアルカリ性も呈さない（電解質を含まない）もの、例えば、単一の有機溶媒（例えばジメチルスルホキシド（ＤＭＳＯ））を用いても、レジスト剥離を良好に行えることは、発明者において確認されている。ここで、レジスト剥離液は、ｎ型酸化亜鉛からなる第２のオーミックコンタクト層形成用層２１ａ、２１ｂをエッチングするが、その場合のサイドエッチング量はそれ程大きくなく、チャネル長Ｌに影響を及ぼすに影響を与える程ではない。また、レジスト剥離液により第２のオーミックコンタクト層形成用層２１ａ、２１ｂの上面がエッチングされるが、オーミックコンタクト層の膜減りは、薄膜トランジスタの特性に影響を与えることがないので、問題はない。なお、オーミックコンタクト層として、ｎ型酸化亜鉛に代えてＩＴＯを用いることもできる。 Next, the resist patterns 22a and 22b are stripped using a resist stripping solution. Here, it is possible to perform resist stripping satisfactorily even if a resist stripping solution that does not exhibit acidity or alkalinity (no electrolyte), for example, a single organic solvent (for example, dimethyl sulfoxide (DMSO)) is used. Has been confirmed by the inventor. Here, the resist stripping solution etches the second ohmic contact layer forming layers 21a and 21b made of n-type zinc oxide. In this case, the amount of side etching is not so large, which affects the channel length L. Not so much as to affect. Moreover, although the upper surfaces of the second ohmic contact layer forming layers 21a and 21b are etched by the resist stripping solution, the reduction of the ohmic contact layer does not affect the characteristics of the thin film transistor, so there is no problem. As the ohmic contact layer, ITO can be used instead of n-type zinc oxide.

次に、図５（Ａ）、（Ｂ）に示すように、第２のオーミックコンタクト層形成用層２１ａ、２１ｂおよびデータライン５を含むガラス基板１の上面に、プラズマＣＶＤ法により、真性酸化亜鉛からなる半導体薄膜形成用膜１０ａおよび窒化シリコンからなる保護膜形成用膜１１ａを連続して成膜する。次に、保護膜形成用膜１１ａの上面の所定の箇所に、フォトリソグラフィ法により、デバイスエリア形成用のレジストパターン２３を形成する。 Next, as shown in FIGS. 5A and 5B, intrinsic zinc oxide is formed on the upper surface of the glass substrate 1 including the second ohmic contact layer forming layers 21a and 21b and the data line 5 by plasma CVD. A film 10a for forming a semiconductor thin film and a film 11a for forming a protective film made of silicon nitride are successively formed. Next, a resist pattern 23 for forming a device area is formed by a photolithography method at a predetermined position on the upper surface of the protective film forming film 11a.

次に、レジストパターン２３をマスクとして、保護膜形成用膜１１ａをエッチングすると、図６（Ａ）、（Ｂ）に示すように、レジストパターン２３下に保護膜１１が形成される。この場合、レジストパターン２３下以外の領域における半導体薄膜形成用膜１０ａの表面が露出される。そこで、窒化シリコンからなる保護膜形成用膜１１ａのエッチング方法としては、保護膜形成用膜１１ａのエッチング速度は速いが、真性酸化亜鉛からなる半導体薄膜形成用膜１０ａをなるべく侵さないようにするために、六フッ化イオウ（ＳＦ₆）を用いた反応性プラズマエッチング（ドライエッチング）が好ましい。 Next, when the protective film forming film 11a is etched using the resist pattern 23 as a mask, the protective film 11 is formed under the resist pattern 23 as shown in FIGS. 6 (A) and 6 (B). In this case, the surface of the semiconductor thin film forming film 10a in the region other than under the resist pattern 23 is exposed. Therefore, as a method for etching the protective film forming film 11a made of silicon nitride, the etching speed of the protective film forming film 11a is fast, but the semiconductor thin film forming film 10a made of intrinsic zinc oxide is prevented from being damaged as much as possible. In addition, reactive plasma etching (dry etching) using sulfur hexafluoride (SF ₆ ) is preferable.

次に、レジストパターン２３をレジスト剥離液を用いて剥離する。この場合、保護膜１１下以外の領域における半導体薄膜形成用膜１０ａの表面がレジスト剥離液に曝されるが、この曝された部分はデバイスエリア以外であるので、別に支障はない。すなわち、オーミックコンタクト層の場合と異なり、チャネル領域のサイドエッチングおよびチャネル領域の上面のエッチングは薄膜トランジスタの特性に大きな影響を与える。しかしながら、本発明においては、保護膜１１下の半導体薄膜形成用膜１０ａは保護膜１１によって保護されている。なお、この場合のレジスト剥離液として、酸性もアルカリ性も呈さない（電解質を含まない）もの、例えば、単一の有機溶媒（例えばジメチルスルホキシド（ＤＭＳＯ））を用いてもよい。 Next, the resist pattern 23 is stripped using a resist stripping solution. In this case, the surface of the semiconductor thin film forming film 10a in the region other than the region under the protective film 11 is exposed to the resist stripping solution. However, since the exposed portion is outside the device area, there is no problem. That is, unlike the ohmic contact layer, side etching of the channel region and etching of the upper surface of the channel region greatly affect the characteristics of the thin film transistor. However, in the present invention, the semiconductor thin film forming film 10 a under the protective film 11 is protected by the protective film 11. In this case, a resist stripping solution that does not exhibit acidity or alkalinity (no electrolyte), for example, a single organic solvent (for example, dimethyl sulfoxide (DMSO)) may be used.

次に、保護膜１１をマスクとして、半導体薄膜形成用膜１０ａおよび第２のオーミックコンタクト層形成用層２１ａ、２１ｂを連続してエッチングすると、図６（Ａ）、（Ｂ）に示すように、保護膜１１下に半導体薄膜１０が形成され、半導体薄膜１０下の両側にオーミックコンタクト層８、９が形成される。 Next, when the semiconductor thin film forming film 10a and the second ohmic contact layer forming layers 21a and 21b are continuously etched using the protective film 11 as a mask, as shown in FIGS. A semiconductor thin film 10 is formed under the protective film 11, and ohmic contact layers 8 and 9 are formed on both sides under the semiconductor thin film 10.

この場合、半導体薄膜形成用膜１０ａおよび第２のオーミックコンタクト層形成用層２１ａ、２１ｂは真性酸化亜鉛およびｎ型酸化亜鉛によって形成されているため、エッチング液として上記水酸化ナトリウム水溶液を用いると、加工の制御性を良好とすることができる。ここで、２つのオーミックコンタクト層８、９間の間隔がチャネル長Ｌとなり、オーミックコンタクト層８、９のチャネル長Ｌに直交する方向の寸法がチャネル幅Ｗとなる。 In this case, since the semiconductor thin film forming film 10a and the second ohmic contact layer forming layers 21a and 21b are formed of intrinsic zinc oxide and n-type zinc oxide, when the sodium hydroxide aqueous solution is used as an etching solution, Processing controllability can be improved. Here, the distance between the two ohmic contact layers 8 and 9 is the channel length L, and the dimension in the direction perpendicular to the channel length L of the ohmic contact layers 8 and 9 is the channel width W.

なお、上記では、レジストパターン２３を剥離した後、保護膜１１をマスクとして、半導体薄膜形成用膜１０ａおよび第２のオーミックコンタクト層形成用層２１ａ、２１ｂをエッチングする順序としているが、半導体薄膜形成用膜１０ａおよび第２のオーミックコンタクト層形成用層２１ａ、２１ｂをエッチングした後、レジストパターン２３を剥離するようにしてもよい。 In the above description, after the resist pattern 23 is removed, the semiconductor thin film forming film 10a and the second ohmic contact layer forming layers 21a and 21b are etched using the protective film 11 as a mask. The resist pattern 23 may be peeled off after etching the application film 10a and the second ohmic contact layer forming layers 21a and 21b.

次に、図８（Ａ）、（Ｂ）に示すように、保護膜１１、ソース電極６およびデータライン５を含むガラス基板１の上面に、プラズマＣＶＤ法により、窒化シリコンからなる絶縁膜１２を成膜する。次に、絶縁膜１２の上面の所定の箇所に、スパッタ法により成膜されたクロム、アルミニウム、ＩＴＯなどからなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極１３および該ゲート電極１３に接続された走査ライン４を形成する。 Next, as shown in FIGS. 8A and 8B, an insulating film 12 made of silicon nitride is formed on the upper surface of the glass substrate 1 including the protective film 11, the source electrode 6 and the data line 5 by plasma CVD. Form a film. Next, a metal film made of chromium, aluminum, ITO, or the like formed by sputtering at a predetermined location on the upper surface of the insulating film 12 is patterned by photolithography, whereby the gate electrode 13 and the gate electrode 13 are formed. Connected scan lines 4 are formed.

次に、図２（Ａ）、（Ｂ）に示すように、ゲート電極１３および走査ライン４を含む絶縁膜１２の上面に、プラズマＣＶＤ法により、窒化シリコンからなるオーバーコート膜１４を成膜する。次に、ソース電極１５の所定の箇所に対応する部分におけるオーバーコート膜１４および絶縁膜１２に、フォトリソグラフィ法により、コンタクトホール１５を形成する。次に、オーバーコート膜１４の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯなどの透明導電材料からなる画素電極形成用膜をフォトリソグラフィ法によりパターニングすることにより、画素電極２をコンタクトホール１５を介してソース電極６に接続させて形成する。かくして、図２（Ａ）、（Ｂ）に示す液晶表示素子が得られる。 Next, as shown in FIGS. 2A and 2B, an overcoat film 14 made of silicon nitride is formed on the upper surface of the insulating film 12 including the gate electrode 13 and the scanning line 4 by plasma CVD. . Next, a contact hole 15 is formed in the overcoat film 14 and the insulating film 12 at a portion corresponding to a predetermined portion of the source electrode 15 by photolithography. Next, a pixel electrode forming film made of a transparent conductive material such as ITO formed by sputtering is patterned at a predetermined position on the upper surface of the overcoat film 14 by photolithography, thereby bringing the pixel electrode 2 into contact. It is formed by being connected to the source electrode 6 through the hole 15. Thus, the liquid crystal display element shown in FIGS. 2A and 2B is obtained.

以上のように、上記製造方法では、半導体薄膜形成用膜１０ａの上面に保護膜１１を形成するためのレジストパターン２３を剥離するとき、保護膜１１下の半導体薄膜形成用膜１０ａを保護膜１１で保護し、次いで保護膜１１をマスクとして半導体薄膜形成用膜１０ａおよび第２のオーミックコトタクト層形成用層２１ａ、２１ｂを連続してエッチングすることにより、保護膜１１下に半導体薄膜１０を形成し、半導体薄膜１０下の両側にオーミックコトタクト層８、９を形成し、そして半導体薄膜１０の上面全体に保護膜１１をそのまま残しているので、加工精度を良くすることができる。 As described above, in the above manufacturing method, when the resist pattern 23 for forming the protective film 11 is peeled off from the upper surface of the semiconductor thin film forming film 10a, the semiconductor thin film forming film 10a under the protective film 11 is removed. Next, the semiconductor thin film 10 is formed under the protective film 11 by successively etching the semiconductor thin film forming film 10a and the second ohmic contact layer forming layers 21a and 21b using the protective film 11 as a mask. In addition, since the ohmic contact layers 8 and 9 are formed on both sides under the semiconductor thin film 10 and the protective film 11 is left as it is on the entire upper surface of the semiconductor thin film 10, the processing accuracy can be improved.

また、上記製造方法により得られた薄膜トランジスタ３では、２つのオーミックコンタクト層８、９間の間隔がチャネル長Ｌとなり、オーミックコンタクト層８、９のチャネル長Ｌに直交する方向の寸法がチャネル幅Ｗとなるので、その寸法をボトムゲート構造でチャネルエッチ型の薄膜トランジスタの寸法と同等とすることができ、ひいては小型化することができる。 In the thin film transistor 3 obtained by the above manufacturing method, the distance between the two ohmic contact layers 8 and 9 is the channel length L, and the dimension in the direction perpendicular to the channel length L of the ohmic contact layers 8 and 9 is the channel width W. Therefore, the size can be made equal to the size of the channel-etched thin film transistor with the bottom gate structure, and the size can be reduced.

（第２実施形態）
図９（Ａ）はこの発明の第２実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図を示し、図９（Ｂ）は図９（Ａ）のIX_B−IX_B線に沿う断面図を示す。この液晶表示素子において、図２（Ａ）、（Ｂ）に示す液晶表示素子と異なる点は、ソース電極６とドレイン電極７との間隔をチャネル長Ｌとし、ソース電極６およびドレイン電極７の各上面の所定の箇所のみにオーミックコトタクト層８、９を設け、これにより薄膜トランジスタ３をより一層小型化した点である。すなわち、ソース電極６およびドレイン電極７の各上面にはそれぞれオーミックコンタクト層８、９がその互いに対向する端面８ａ、９ａをソース電極６およびドレイン電極７の互いに対向する端面６ａ、７ａと同一形状とされて設けられている (Second Embodiment)
FIG. 9A shows a transmission plan view of a main part of a liquid crystal display device having a thin film transistor as a second embodiment of the present invention, and FIG. 9B shows a line IX _B -IX _{B in} FIG. 9A. FIG. This liquid crystal display element differs from the liquid crystal display element shown in FIGS. 2A and 2B in that the distance between the source electrode 6 and the drain electrode 7 is the channel length L, and each of the source electrode 6 and the drain electrode 7 is Ohmic contact layers 8 and 9 are provided only at predetermined locations on the upper surface, thereby further reducing the size of the thin film transistor 3. That is, ohmic contact layers 8 and 9 have end faces 8a and 9a facing each other on the upper surfaces of the source electrode 6 and the drain electrode 7, respectively, and have the same shape as the end faces 6a and 7a facing the source electrode 6 and the drain electrode 7. Has been provided

この場合、ゲート電極１３およびソース電極６は、図２（Ａ）、（Ｂ）に示す場合と比較して、ドレイン電極７側にある程度近付けられた位置に設けられている。また、半導体薄膜１０および保護膜１１のチャネル長Ｌ方向の寸法は、図２（Ａ）、（Ｂ）に示す場合と比較して、ある程度短くなっている。この結果、薄膜トランジスタ３は、図２（Ａ）、（Ｂ）に示す場合と比較して、チャネル長Ｌおよびチャネル幅Ｗが同じであっても、ある程度小型化されている。また、画素電極２の面積は、図２（Ａ）、（Ｂ）に示す場合と比較して、ある程度大きくなっており、その分だけ開口率が大きくなっている。 In this case, the gate electrode 13 and the source electrode 6 are provided at positions closer to the drain electrode 7 side to some extent as compared with the case shown in FIGS. Further, the dimensions of the semiconductor thin film 10 and the protective film 11 in the channel length L direction are somewhat shorter than those shown in FIGS. 2 (A) and 2 (B). As a result, the thin film transistor 3 is downsized to some extent even when the channel length L and the channel width W are the same as in the case shown in FIGS. Further, the area of the pixel electrode 2 is increased to some extent as compared with the case shown in FIGS. 2A and 2B, and the aperture ratio is increased accordingly.

次に、この液晶表示素子における薄膜トランジスタ３の部分の製造方法の一例について説明する。まず、図９（Ａ）、（Ｂ）に示すように、ガラス基板１の上面の各所定の箇所に、スパッタ法により成膜されたアルミニウム、クロム、ＩＴＯなどからなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ソース電極６、ドレイン電極７および該ドレイン電極７に接続されたデータライン５を形成する。 Next, an example of a method for manufacturing the thin film transistor 3 portion in the liquid crystal display element will be described. First, as shown in FIGS. 9A and 9B, a metal film made of aluminum, chromium, ITO or the like formed by sputtering at each predetermined location on the upper surface of the glass substrate 1 by photolithography. By patterning, the source electrode 6, the drain electrode 7, and the data line 5 connected to the drain electrode 7 are formed.

次に、ソース電極６、ドレイン電極７およびデータライン５を含むガラス基板１の上面に、プラズマＣＶＤ法により、ｎ型酸化亜鉛からなる第１のオーミックコンタクト層形成用層２１を成膜する。次に、第１のオーミックコンタクト層形成用層２１の上面の各所定の箇所に、裏面露光（ガラス基板１の下面側からの露光）を含むフォトリソグラフィ法により、レジストパターン２２ａ、２２ｂを形成する。この場合、裏面露光であるため、一方のレジストパターン２２ａはソース電極６上に形成され、他方のレジストパターン２２ｂはドレイン電極７およびデータライン５上に形成される。 Next, a first ohmic contact layer forming layer 21 made of n-type zinc oxide is formed on the upper surface of the glass substrate 1 including the source electrode 6, the drain electrode 7 and the data line 5 by plasma CVD. Next, resist patterns 22a and 22b are formed at predetermined positions on the upper surface of the first ohmic contact layer forming layer 21 by photolithography including backside exposure (exposure from the lower surface side of the glass substrate 1). . In this case, since the back exposure is performed, one resist pattern 22 a is formed on the source electrode 6, and the other resist pattern 22 b is formed on the drain electrode 7 and the data line 5.

次に、レジストパターン２２ａ、２２ｂをマスクとして、第１のオーミックコンタクト層形成用層２１をエッチングすると、図１１（Ａ）、（Ｂ）に示すように、レジストパターン２１下に第２のオーミックコンタクト層形成用層２１ａ、２１ｂが形成される。この場合、第１のオーミックコンタクト層形成用層２１はｎ型酸化亜鉛によって形成されているため、エッチング液として上記水酸化ナトリウムを用いると、加工の制御性を良好とすることができる。 Next, when the first ohmic contact layer forming layer 21 is etched using the resist patterns 22a and 22b as masks, a second ohmic contact is formed under the resist pattern 21 as shown in FIGS. Layer forming layers 21a and 21b are formed. In this case, since the first ohmic contact layer forming layer 21 is formed of n-type zinc oxide, when the sodium hydroxide is used as an etching solution, the process controllability can be improved.

次に、レジストパターン２２ａ、２２ｂをレジスト剥離液を用いて剥離する。この場合、第２のオーミックコンタクト層形成用層２１ａ、２１ｂの表面が露出される。したがって、この場合のレジスト剥離液としては、酸性もアルカリ性も呈さない（電解質を含まない）もの、例えば、単一の有機溶媒（例えばジメチルスルホキシド（ＤＭＳＯ））を用いる。 Next, the resist patterns 22a and 22b are stripped using a resist stripping solution. In this case, the surfaces of the second ohmic contact layer forming layers 21a and 21b are exposed. Accordingly, as the resist stripping solution in this case, a resist that does not exhibit acidity or alkalinity (no electrolyte), for example, a single organic solvent (for example, dimethyl sulfoxide (DMSO)) is used.

次に、図１２（Ａ）、（Ｂ）に示すように、第２のオーミックコンタクト層形成用層２１ａ、２１ｂを含むガラス基板１の上面に、プラズマＣＶＤ法により、真性酸化亜鉛からなる半導体薄膜形成用膜１０ａおよび窒化シリコンからなる保護膜形成用膜１１ａを連続して成膜する。次に、保護膜形成用膜１１ａの上面の所定の箇所に、フォトリソグラフィ法により、デバイスエリア形成用のレジストパターン２３を形成する。 Next, as shown in FIGS. 12A and 12B, a semiconductor thin film made of intrinsic zinc oxide is formed on the upper surface of the glass substrate 1 including the second ohmic contact layer forming layers 21a and 21b by plasma CVD. A forming film 10a and a protective film forming film 11a made of silicon nitride are successively formed. Next, a resist pattern 23 for forming a device area is formed by a photolithography method at a predetermined position on the upper surface of the protective film forming film 11a.

次に、レジストパターン２３をマスクとして、保護膜形成用膜１１ａをエッチングすると、図１３（Ａ）、（Ｂ）に示すように、レジストパターン２３下に保護膜１１が形成される。この場合、レジストパターン２３下以外の領域における半導体薄膜形成用膜１０ａの表面が露出される。したがって、窒化シリコンからなる保護膜１１を形成するためのエッチング方法としては、六フッ化イオウ（ＳＦ₆）を用いた反応性プラズマエッチング（ドライエッチング）が好ましい。 Next, when the protective film forming film 11a is etched using the resist pattern 23 as a mask, the protective film 11 is formed under the resist pattern 23 as shown in FIGS. In this case, the surface of the semiconductor thin film forming film 10a in the region other than under the resist pattern 23 is exposed. Accordingly, as an etching method for forming the protective film 11 made of silicon nitride, reactive plasma etching (dry etching) using sulfur hexafluoride (SF ₆ ) is preferable.

次に、レジストパターン２３をレジスト剥離液を用いて剥離する。この場合、保護膜１１下以外の領域における半導体薄膜形成用膜１０ａの表面がレジスト剥離液に曝されるが、この曝された部分はデバイスエリア以外であるので、別に支障はない。すなわち、保護膜１１下の半導体薄膜形成用膜１０ａは保護膜１１によって保護されている。なお、この場合のレジスト剥離液として、酸性もアルカリ性も呈さない（電解質を含まない）もの、例えば、単一の有機溶媒（例えばジメチルスルホキシド（ＤＭＳＯ））を用いてもよい。 Next, the resist pattern 23 is stripped using a resist stripping solution. In this case, the surface of the semiconductor thin film forming film 10a in the region other than the region under the protective film 11 is exposed to the resist stripping solution. However, since the exposed portion is outside the device area, there is no problem. That is, the semiconductor thin film forming film 10 a under the protective film 11 is protected by the protective film 11. In this case, a resist stripping solution that does not exhibit acidity or alkalinity (no electrolyte), for example, a single organic solvent (for example, dimethyl sulfoxide (DMSO)) may be used.

次に、保護膜１１をマスクとして、半導体薄膜形成用膜１０ａおよび第２のオーミックコンタクト層形成用層２１ａ、２１ｂを連続してエッチングすると、図１４（Ａ）、（Ｂ）に示すように、保護膜１１下に半導体薄膜１０が形成され、半導体薄膜１０下の両側にオーミックコンタクト層８、９が形成される。 Next, when the semiconductor thin film forming film 10a and the second ohmic contact layer forming layers 21a and 21b are continuously etched using the protective film 11 as a mask, as shown in FIGS. A semiconductor thin film 10 is formed under the protective film 11, and ohmic contact layers 8 and 9 are formed on both sides under the semiconductor thin film 10.

この場合、半導体薄膜形成用膜１０ａおよび第２のオーミックコンタクト層形成用層２１ａ、２１ｂは真性酸化亜鉛およびｎ型酸化亜鉛によって形成されているため、エッチング液として上記水酸化ナトリウム水溶液を用いると、加工の制御性を良好とすることができる。ここで、２つのオーミックコンタクト層８、９間の間隔がチャネル長Ｌとなり、オーミックコンタクト層８、９のチャネル長Ｌに直交する方向の寸法がチャネル幅Ｗとなる。以下、上記第１実施形態の場合と同様の工程を経ると、図９（Ａ）、（Ｂ）に示す液晶表示素子が得られる。 In this case, since the semiconductor thin film forming film 10a and the second ohmic contact layer forming layers 21a and 21b are formed of intrinsic zinc oxide and n-type zinc oxide, when the sodium hydroxide aqueous solution is used as an etching solution, Processing controllability can be improved. Here, the distance between the two ohmic contact layers 8 and 9 is the channel length L, and the dimension in the direction perpendicular to the channel length L of the ohmic contact layers 8 and 9 is the channel width W. Thereafter, through the same steps as in the first embodiment, the liquid crystal display elements shown in FIGS. 9A and 9B are obtained.

なお、当初の工程において、ガラス基板１の上面にソース・ドレイン電極形成用膜および第１のオーミックコンタクト層形成用層２１を連続して成膜し、第１のオーミックコンタクト層形成用層２１の上面に例えば図１０（Ａ）、（Ｂ）に示すようなレジストパターン２２ａ、２２ｂを形成し、レジストパターン２２ａ、２２ｂをマスクとして第１のオーミックコンタクト層形成用層２１およびソース・ドレイン電極形成用膜を連続してエッチングすることにより、例えば図１１（Ａ）、（Ｂ）に示すように、レジストパターン２２ａ、２２ｂ下に第２のオーミックコンタクト層形成用層２１ａ、２１ｂを形成し、第２のオーミックコンタクト層形成用層２１ａ、２１ｂ下にソース電極６およびドレイン電極７を形成するようにしてもよい。 In the initial step, the source / drain electrode forming film and the first ohmic contact layer forming layer 21 are continuously formed on the upper surface of the glass substrate 1, and the first ohmic contact layer forming layer 21 is formed. For example, resist patterns 22a and 22b as shown in FIGS. 10A and 10B are formed on the upper surface, and the first ohmic contact layer forming layer 21 and the source / drain electrodes are formed using the resist patterns 22a and 22b as a mask. By continuously etching the film, for example, as shown in FIGS. 11A and 11B, second ohmic contact layer forming layers 21a and 21b are formed under the resist patterns 22a and 22b. The source electrode 6 and the drain electrode 7 may be formed under the ohmic contact layer forming layers 21a and 21b.

（第３実施形態）
図１５（Ａ）はこの発明の第３実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図を示し、図１５（Ｂ）は図１５（Ａ）のXV_B−XV_B線に沿う断面図を示す。この液晶表示素子において、図９（Ａ）、（Ｂ）に示す液晶表示素子と異なる点は、ゲート電極１３を含む絶縁膜１２の上面に窒化シリコンからなる上層絶縁膜１６を設け、上層絶縁膜１６の上面の所定の箇所にアルミニウム、クロムなどの遮光性金属からなるほぼ格子状の補助容量電極１７を設けた点である。 (Third embodiment)
FIG. 15A shows a transmission plan view of the main part of a liquid crystal display device provided with a thin film transistor as a third embodiment of the present invention, and FIG. 15B shows the XV _B -XV _B line of FIG. FIG. This liquid crystal display element is different from the liquid crystal display elements shown in FIGS. 9A and 9B in that an upper insulating film 16 made of silicon nitride is provided on the upper surface of the insulating film 12 including the gate electrode 13, and the upper insulating film. This is that a substantially lattice-shaped auxiliary capacitance electrode 17 made of a light-shielding metal such as aluminum or chromium is provided at a predetermined position on the upper surface of 16.

この場合、補助容量電極１７を含む上層絶縁膜１６の上面には窒化シリコンからなるオーバーコート膜１４が設けられている。オーバーコート膜１４の上面の所定の箇所にはＩＴＯなどの透明導電材料からなる画素電極２がオーバーコート膜１４、上層絶縁膜１６および絶縁膜１２に設けられたコンタクトホール１５を介してソース電極６に接続されて設けられている。 In this case, an overcoat film 14 made of silicon nitride is provided on the upper surface of the upper insulating film 16 including the auxiliary capacitance electrode 17. A pixel electrode 2 made of a transparent conductive material such as ITO is provided at a predetermined position on the upper surface of the overcoat film 14 through the contact hole 15 provided in the overcoat film 14, the upper insulating film 16, and the insulating film 12. It is provided connected to.

そして、画素電極２の全周辺部は、その周囲に配置されたほぼ格子状の補助容量電極１７と重ね合わされている。ほぼ格子状の補助容量電極１７は、データライン５と重ね合わされた部分を含む第１の補助容量電極部１７ａと、走査ライン２と重ね合わされた部分を含む第２の補助容量電極部１７ｂと、薄膜トランジスタ３と重ね合わされた部分を含む第３の補助容量電極部１７ｃとからなっている。 Then, the entire peripheral portion of the pixel electrode 2 is overlapped with a substantially lattice-shaped auxiliary capacitance electrode 17 disposed around the pixel electrode 2. The substantially lattice-shaped auxiliary capacitance electrode 17 includes a first auxiliary capacitance electrode portion 17a including a portion overlapped with the data line 5, a second auxiliary capacitance electrode portion 17b including a portion overlapped with the scanning line 2, The third auxiliary capacitance electrode portion 17c includes a portion overlapped with the thin film transistor 3.

この場合、データライン５と画素電極２との間にデータライン５の幅よりも広い幅を有する第１の補助容量電極部１７ａを設けているので、この第１の補助容量電極部１７ａにより、データライン５と画素電極２との間に結合容量が発生するのを防止することができ、したがって垂直クロストークが発生しないようにすることができ、表示特性を向上することができる。また、走査ライン４と画素電極２との間に走査ライン４の幅よりも広い幅を有する第２の補助容量電極部１７ｂを設けているので、この第２の補助容量電極部１７ｂにより、走査ライン４と画素電極２との間に結合容量が発生するのを防止することができ、したがって垂直クロストークが発生しないようにすることができ、表示特性を向上することができる。 In this case, since the first auxiliary capacitance electrode portion 17a having a width larger than the width of the data line 5 is provided between the data line 5 and the pixel electrode 2, the first auxiliary capacitance electrode portion 17a Generation of coupling capacitance between the data line 5 and the pixel electrode 2 can be prevented, and therefore vertical crosstalk can be prevented from occurring, and display characteristics can be improved. In addition, since the second auxiliary capacitance electrode portion 17b having a width wider than the width of the scanning line 4 is provided between the scanning line 4 and the pixel electrode 2, the second auxiliary capacitance electrode portion 17b performs scanning. It is possible to prevent a coupling capacitance from being generated between the line 4 and the pixel electrode 2, and thus it is possible to prevent the occurrence of vertical crosstalk and improve the display characteristics.

（第４実施形態）
図１６（Ａ）はこの発明の第４実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図を示し、図１６（Ｂ）は図１６（Ａ）のXVI_B−XVI_B線に沿う断面図を示す。この液晶表示素子において、図１５（Ａ）、（Ｂ）に示す液晶表示素子と異なる点は、上層絶縁膜１６を設けずに、絶縁膜１２の上面の各所定の箇所にアルミニウム、クロムなどの遮光性金属からなるゲート電極１３、該ゲート電極１３に接続された走査ライン４および補助容量電極１７を設けた点である。 (Fourth embodiment)
FIG. 16A shows a transmission plan view of the main part of a liquid crystal display device having a thin film transistor as a fourth embodiment of the present invention, and FIG. 16B shows the XVI _B -XVI _B line of FIG. FIG. This liquid crystal display element is different from the liquid crystal display element shown in FIGS. 15A and 15B in that an upper layer insulating film 16 is not provided and aluminum, chromium, etc. are formed at predetermined positions on the upper surface of the insulating film 12. The gate electrode 13 made of a light-shielding metal, the scanning line 4 connected to the gate electrode 13, and the auxiliary capacitance electrode 17 are provided.

この場合、補助容量電極１７は、データライン５の一部と重ね合わされた部分を含む第１の補助容量電極部１７ｄと、走査ライン４の近傍に走査ライン４と平行に配置された第２の補助容量電極部１７ｅと、画素電極２の所定の縁部に沿って配置された第３の補助容量電極部１７ｆとからなっている。 In this case, the auxiliary capacitance electrode 17 includes a first auxiliary capacitance electrode portion 17 d including a portion overlapped with a part of the data line 5, and a second auxiliary electrode disposed in parallel with the scanning line 4 in the vicinity of the scanning line 4. The auxiliary capacitance electrode portion 17e and a third auxiliary capacitance electrode portion 17f arranged along a predetermined edge of the pixel electrode 2 are included.

この液晶表示素子の薄膜トランジスタの部分の製造方法では、絶縁膜１２の上面の各所定の箇所にアルミニウム、クロムなどの遮光性金属からなるゲート電極１３、該ゲート電極１３に接続された走査ライン４および補助容量電極１７を同時に形成することができるので、図１５（Ａ）、（Ｂ）に示す場合と比較して、上層絶縁膜を成膜する工程、補助容量電極形成用膜を成膜する工程、補助容量電極形成用のレジストパターンを形成する工程、レジストパターンをマスクとして補助容量電極形成用膜をエッチングして補助容量電極を形成する工程、レジストパターンを剥離する工程を省略することができ、工程数を低減することができる。 In the method of manufacturing the thin film transistor portion of the liquid crystal display element, a gate electrode 13 made of a light-shielding metal such as aluminum or chromium is formed at each predetermined location on the upper surface of the insulating film 12, and the scanning line 4 connected to the gate electrode 13 and Since the auxiliary capacitance electrode 17 can be formed at the same time, compared to the case shown in FIGS. 15A and 15B, a step of forming an upper insulating film and a step of forming a film for forming an auxiliary capacitance electrode The step of forming the resist pattern for forming the auxiliary capacitance electrode, the step of etching the auxiliary capacitance electrode forming film using the resist pattern as a mask to form the auxiliary capacitance electrode, and the step of peeling the resist pattern can be omitted. The number of processes can be reduced.

（第５実施形態）
図１７（Ａ）はこの発明の第４実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図を示し、図１７（Ｂ）は図１７（Ａ）のXVII_B−XVII_B線に沿う断面図を示す。この液晶表示素子において、図１５（Ａ）、（Ｂ）に示す液晶表示素子と異なる点は、オーミックコンタクト層８、９を設けずに、酸化亜鉛とオーミックコンタクト可能な導電材料、例えばＩＴＯからなるソース電極６の上面の所定の箇所、同じくＩＴＯからなるドレイン電極７の上面の所定の箇所およびその間のガラス基板１の上面に真性酸化亜鉛からなる半導体薄膜１０を設けた点である。この場合、データライン５も例えばＩＴＯによって形成されている。 (Fifth embodiment)
FIG. 17A shows a transmission plan view of the main part of a liquid crystal display device provided with a thin film transistor as a fourth embodiment of the present invention, and FIG. 17B shows a line XVII _B -XVII _{B in} FIG. FIG. This liquid crystal display element differs from the liquid crystal display element shown in FIGS. 15A and 15B in that it is made of a conductive material that can make ohmic contact with zinc oxide without providing the ohmic contact layers 8 and 9, for example, ITO. The semiconductor thin film 10 made of intrinsic zinc oxide is provided at a predetermined position on the upper surface of the source electrode 6, a predetermined position on the upper surface of the drain electrode 7 also made of ITO, and the upper surface of the glass substrate 1 therebetween. In this case, the data line 5 is also formed of, for example, ITO.

この液晶表示素子の薄膜トランジスタの部分の製造方法では、第１のオーミックコンタクト層形成用層を成膜する工程、第２のオーミックコンタクト層形成用のレジストパターンを形成する工程、レジストパターンをマスクとして第１のオーミックコンタクト層形成用層をエッチングして第２のオーミックコンタクト層を形成する工程、レジストパターンを剥離する工程を省略することができ、工程数を低減することができる。 In this method of manufacturing the thin film transistor portion of the liquid crystal display element, the first ohmic contact layer forming layer is formed, the second ohmic contact layer forming resist pattern is formed, and the resist pattern is used as a mask. The step of etching the first ohmic contact layer forming layer to form the second ohmic contact layer and the step of removing the resist pattern can be omitted, and the number of steps can be reduced.

（その他の実施形態）
半導体薄膜形成用膜１０ａおよびオーミックコンタクト層形成用層２１の成膜は、プラズマＣＶＤ法に限らず、スパッタ法、蒸着法、キャスト法、メッキ法などであってもよい。また、オーミックコンタクト層８、９は、ｎ型酸化亜鉛に限らず、ｐ型酸化亜鉛であってもよく、また酸素欠損を生じさせて導電率を変化させた酸化亜鉛であってもよい。 (Other embodiments)
The formation of the semiconductor thin film forming film 10a and the ohmic contact layer forming layer 21 is not limited to the plasma CVD method, and may be a sputtering method, a vapor deposition method, a casting method, a plating method, or the like. The ohmic contact layers 8 and 9 are not limited to n-type zinc oxide but may be p-type zinc oxide, or may be zinc oxide in which conductivity is changed by causing oxygen deficiency.

また、ガラス基板１とソース電極６およびドレイン電極７との間に下地絶縁膜を設けるようにしてもよい。例えば、下地絶縁膜をイオンバリア性材料によって形成した場合には、ガラス基板１からの不純物拡散を抑制することができ、またガラス基板１と酸化亜鉛膜との反応を抑制することができる。下地絶縁膜の材質として、格子定数や結晶構造が酸化亜鉛に近いものを選択した場合には、酸化亜鉛膜の結晶性を向上させることができる。 Further, a base insulating film may be provided between the glass substrate 1 and the source electrode 6 and the drain electrode 7. For example, when the base insulating film is formed of an ion barrier material, impurity diffusion from the glass substrate 1 can be suppressed, and reaction between the glass substrate 1 and the zinc oxide film can be suppressed. When a material having a lattice constant or crystal structure close to that of zinc oxide is selected as the material for the base insulating film, the crystallinity of the zinc oxide film can be improved.

この発明の第１実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図。FIG. 2 is a transmission plan view of the main part of the liquid crystal display device including the thin film transistor as the first embodiment of the present invention. （Ａ）は図１の一部の拡大透過平面図、（Ｂ）はそのII_B−II_B線に沿う断面図。FIG. 2A is a partially enlarged plan view of a part of FIG. 1, and FIG. 2B is a sectional view taken along the line II _B -II _B. （Ａ）は図２に示す薄膜トランジスタの部分の製造に際し、当初の工程の透過平面図、（Ｂ）はそのIII_B−III_B線に沿う断面図。FIG. 3A is a transparent plan view of an initial process in manufacturing the thin film transistor portion shown in FIG. 2, and FIG. 3B is a cross-sectional view taken along the line III _B -III _B. （Ａ）は図３に続く工程の透過平面図、（Ｂ）はそのIV_B−IV_B線に沿う断面図。FIG. 4A is a transmission plan view of the process following FIG. 3, and FIG. 4B is a cross-sectional view taken along the line IV _B -IV _B. （Ａ）は図４に続く工程の透過平面図、（Ｂ）はそのＶ_B−Ｖ_B線に沿う断面図。(A) is transparent plan view of a step subsequent to FIG. 4, (B) is a sectional view along its V _B -V _B line. （Ａ）は図５に続く工程の透過平面図、（Ｂ）はそのVI_B−VI_B線に沿う断面図。(A) is the permeation | transmission top view of the process following FIG. 5, (B) is sectional drawing which follows the VI _B- VI _B line. （Ａ）は図６に続く工程の透過平面図、（Ｂ）はそのVII_B−VII_B線に沿う断面図。FIG. 7A is a transparent plan view of the process following FIG. 6, and FIG. 7B is a sectional view taken along the line VII _B- VII _B. （Ａ）は図７に続く工程の透過平面図、（Ｂ）はそのVIII_B−VIII_B線に沿う断面図。(A) is a transmission plan view of the process following FIG. 7, (B) is a cross-sectional view along the VIII _B -VIII _B line. （Ａ）はこの発明の第２実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図、（Ｂ）はそのIX_B−IX_B線に沿う断面図。FIG. 5A is a transmission plan view of a main part of a liquid crystal display device including a thin film transistor as a second embodiment of the present invention, and FIG. 5B is a cross-sectional view taken along the line IX _B -IX _B. （Ａ）は図９に示す薄膜トランジスタの部分の製造に際し、当初の工程の透過平面図、（Ｂ）はそのＸ_B−Ｘ_B線に沿う断面図。FIG. 10A is a transmission plan view of an initial step in manufacturing the thin film transistor portion shown in FIG. 9, and FIG. 10B is a cross-sectional view taken along line X _B -X _B. （Ａ）は図１０に続く工程の透過平面図、（Ｂ）はそのXI_B−XI_B線に沿う断面図。(A) is a transmission plan view of the process following FIG. 10, and (B) is a cross-sectional view along the XI _B -XI _B line. （Ａ）は図１１に続く工程の透過平面図、（Ｂ）はそのXII_B−XII_B線に沿う断面図。(A) is a transmission plan view of the process following FIG. 11, and (B) is a cross-sectional view along the XII _B -XII _B line. （Ａ）は図１２に続く工程の透過平面図、（Ｂ）はそのXIII_B−XIII_B線に沿う断面図。(A) is a transmission plan view of the process following FIG. 12, and (B) is a cross-sectional view along the XIII _B -XIII _B line. （Ａ）は図１３に続く工程の透過平面図、（Ｂ）はそのXIV_B−XIV_B線に沿う断面図。(A) is a transmission plan view of the process following FIG. 13, and (B) is a cross-sectional view along the XIV _B -XIV _B line. （Ａ）はこの発明の第３実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図、（Ｂ）はそのXV_B−XV_B線に沿う断面図。(A) the third transparent plan view of a main part of a liquid crystal display device having a thin film transistor according to an embodiment, (B) is a sectional view taken along the XV _B -XV _B line of the present invention. （Ａ）はこの発明の第４実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図、（Ｂ）はそのXVI_B−XVI_B線に沿う断面図。(A) is a transmission top view of the principal part of the liquid crystal display element provided with the thin-film transistor as 4th Embodiment of this invention, (B) is sectional drawing which follows the XVI _B- XVI _B line. （Ａ）はこの発明の第５実施形態としての薄膜トランジスタを備えた液晶表示素子の要部の透過平面図、（Ｂ）はそのXVII_B−XVII_B線に沿う断面図。(A) is a transmission plan view of the principal part of the liquid crystal display element provided with the thin film transistor as the fifth embodiment of the present invention, and (B) is a sectional view taken along the line XVII _B -XVII _B.

Explanation of symbols

１ガラス基板
２画素電極
３薄膜トランジスタ
４走査ライン
５データライン
６ソース電極
７ドレイン電極
８、９オーミックコンタクト層
１０半導体薄膜
１１保護膜
１２絶縁膜
１３ゲート電極
１４オーバーコート膜
１５コンタクトホール
１６上層絶縁膜
１７補助容量電極 DESCRIPTION OF SYMBOLS 1 Glass substrate 2 Pixel electrode 3 Thin film transistor 4 Scan line 5 Data line 6 Source electrode 7 Drain electrode 8, 9 Ohmic contact layer 10 Semiconductor thin film 11 Protective film 12 Insulating film 13 Gate electrode 14 Overcoat film 15 Contact hole 16 Upper insulating film 17 Auxiliary capacitance electrode

Claims

A semiconductor thin film; a protective film provided on the entire top surface of the semiconductor thin film; an insulating film provided on the protective film; a gate electrode provided on the insulating film on the semiconductor thin film; and the semiconductor thin film A thin film transistor comprising a source electrode and a drain electrode provided below and electrically connected to the semiconductor thin film.

2. The thin film transistor according to claim 1, wherein the semiconductor thin film contains zinc oxide.

2. The invention according to claim 1, wherein ohmic contact layers project from the opposing end surfaces of the source electrode and the drain electrode on the upper surfaces of the source electrode and the drain electrode, respectively, below the semiconductor thin film. A thin film transistor, wherein the thin film transistor is provided.

2. The end face of the ohmic contact layer facing each other on the upper surface of the source electrode and the drain electrode under the semiconductor thin film is the same as the facing face of the source electrode and the drain electrode. A thin film transistor characterized by being provided in a shape.

5. The thin film transistor according to claim 3, wherein the ohmic contact layer contains zinc oxide.

6. The thin film transistor according to claim 5, wherein the ohmic contact layer is made of ITO.

2. The thin film transistor according to claim 1, wherein the semiconductor thin film contains zinc oxide and is directly provided on each upper surface of the source electrode and the drain electrode.

8. The thin film transistor according to claim 7, wherein the source electrode and the drain electrode are made of ITO.

2. The thin film transistor according to claim 1, further comprising an overcoat film covering the gate electrode.

10. The thin film transistor according to claim 9, wherein a pixel electrode is provided on the upper surface of the overcoat film so as to be connected to the source electrode.

11. The thin film transistor according to claim 10, wherein an auxiliary capacitance electrode is provided between the insulating film and the overcoat film.

12. The invention according to claim 11, wherein a data line connected to the drain electrode is provided on the same layer as the drain electrode, and the auxiliary capacitance electrode is overlapped with the data line through the insulating film. A thin film transistor, wherein a width of a portion of the auxiliary capacitance electrode overlapped with the data line is wider than a width of the data line.

13. The thin film transistor according to claim 12, wherein the auxiliary capacitance electrode is overlapped with all peripheral portions of the pixel electrode.

14. The thin film transistor according to claim 13, wherein the auxiliary capacitance electrode is provided on an upper surface of an upper insulating film provided so as to cover the gate electrode under the overcoat film.

The scanning line connected to the gate electrode is provided on the same layer as the gate electrode, and the auxiliary capacitance electrode is overlapped with the scanning line via the upper insulating film. A thin film transistor having a portion, wherein the width of the portion of the auxiliary capacitance electrode overlapped with the scan line is wider than the width of the scan line.

15. The thin film transistor according to claim 14, wherein the auxiliary capacitance electrode is provided on an upper surface of the insulating film.

A method of manufacturing a thin film transistor, comprising: forming a semiconductor thin film on a source electrode and a drain electrode; forming the semiconductor thin film in a device shape by photolithography; and forming an insulating film and a gate electrode on the semiconductor thin film formed in the device shape When forming the semiconductor thin film in the device shape, a protective film is provided on the semiconductor thin film, a photoresist is formed on the protective film in the device shape, and then the semiconductor thin film is formed in the device shape. A method for manufacturing a thin film transistor.

18. The method of manufacturing a thin film transistor according to claim 17, wherein the semiconductor thin film contains zinc oxide.

The ohmic contact layer is formed on the source electrode and the drain electrode so as to protrude from the end surfaces facing each other of the source electrode and the drain electrode, respectively. And forming the semiconductor thin film.

The invention according to claim 17, wherein ohmic contact layers are formed on the source electrode and the drain electrode, respectively, so that their opposing end faces have the same shape as the opposing end faces of the source electrode and the drain electrode, Next, a method of manufacturing a thin film transistor, wherein the semiconductor thin film is formed.

21. The method of manufacturing a thin film transistor according to claim 19, wherein the ohmic contact layer contains zinc oxide.