JP2006128320A

JP2006128320A - 半導体記憶装置およびその製造方法

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Publication number: JP2006128320A
Application number: JP2004312959A
Authority: JP
Inventors: Hideyuki Arai; 秀幸新井; Takashi Nakabayashi; 隆中林; Takashi Otsuka; 隆史大塚
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-10-27
Filing date: 2004-10-27
Publication date: 2006-05-18
Anticipated expiration: 2024-10-27
Also published as: CN100559593C; US20060086960A1; JP4646595B2; CN1767200A; US7763922B2

Abstract

【課題】微細化を実現しつつリーク電流を抑制することができ、かつ、多くの容量を保持することができるＤＲＡＭ混載半導体装置を提供する。
【解決手段】本発明の半導体記憶装置のキャパシタは、ストレージノードホール９の底面を覆い、側面を第２の層間絶縁膜８の上面の高さよりも低い高さまで覆う下部電極１０と、下部電極の上を覆う容量絶縁膜１１と、容量絶縁膜１１の上を覆う上部電極１２とを備える。この構造では、ビット線コンタクト１４を形成するための開口１７がずれてキャパシタにまで達しても、容量が蓄積される部分の容量絶縁膜が露出することがない。そのため、リーク電流の発生を抑制することができる。また、ストレージノードホール９と開口１７との間にマージンを設ける必要がないので、微細化を実現することができると共に、メモリセルサイズが一定のままで保持できる容量を多くすることができる。
【選択図】図３

Description

本発明は半導体記憶装置およびその製造方法に関し、特に、ＤＲＡＭ等の半導体記憶装置およびその製造方法に関するものである。

従来から、電荷蓄積用容量素子をビット線の下方に配置するキャパシタ・アンダー・ビットライン（ＣＵＢ）構造のＤＲＡＭにコンケーブ型の容量電極が用いられている。ＤＲＡＭにコンケーブ型の容量電極を用いた場合には、ＤＲＡＭの上に形成する層間絶縁膜の表面を平坦にすることができるため、コンケーブ型の容量電極は微細化に有利であると注目されている（例えば、特許文献１参照）。

以下に、従来のコンケーブ型の容量電極を有するＤＲＡＭ混載半導体装置の構造について、図８（ａ）, （ｂ）を参照しながら説明する。図８（ａ）, （ｂ）は、従来のＤＲＡＭ混載半導体装置の構造を示す断面図, 平面図である。図８（ａ）に示すように、従来のＤＲＡＭは、シリコンウェハ１２０と、シリコンウェハ１２０のうちトランジスタが形成される領域を囲むように設けられたトレンチ型素子分離（ＳＴＩ）１０１と、シリコンウェハ１２０の上に設けられたゲート絶縁膜１０２ａおよびゲート電極１０２ｂと、シリコンウェハ１２０のうちゲート電極の両側方に位置する領域に設けられたソース・ドレイン拡散層１０３と、シリコンウェハ１２０の上に設けられた第１の層間絶縁膜１０４と、第１の層間絶縁膜１０４を貫通してソース・ドレイン拡散層１０３にそれぞれ到達する第１のビット線コンタクト１０５およびキャパシタコンタクト１０６と、第１の層間絶縁膜１０４の上に設けられた絶縁膜１０７と、絶縁膜１０７の上に設けられた第２の層間絶縁膜１０８と、第２の層間絶縁膜１０８を貫通してキャパシタコンタクト１０６の上面に到達するストレージノードホール１１６の底面および側面を覆う下部電極１１０と、下部電極１１０の上を覆い、ストレージノードホール１１６の外部における第２の層間絶縁膜１０８の上面上を覆う容量絶縁膜１１１と、容量絶縁膜１１１の上を覆う上部電極１１２と、上部電極１１２の上からストレージノードホール１１６を埋める第３の層間絶縁膜１１３と、第３の層間絶縁膜１１３および第２の層間絶縁膜１０８を貫通して第１のビット線コンタクト１０５に到達する第２のビット線コンタクト１１４と、第３の層間絶縁膜１１３の上に設けられ、第２のビット線コンタクト１１４と接続される第１層配線１１５とを備えている。

図８（ａ）に示す半導体装置を製造する工程では、上部電極１１２を形成した後に、上部電極１１２の上にマスク（図示せず）を形成してエッチングを行うことにより、第２のビット線コンタクト１１４を形成するための開口１１７を形成する。この開口１１７は、第２の層間絶縁膜１０８においてストレージノードホール１０９が設けられている領域以外の領域の上に設けられる。その後、第３の層間絶縁膜１１３と、開口１１７の下における第２の層間絶縁膜１０８とを貫通するコンタクト孔（図示せず）を形成して導体膜（図示せず）で埋めることにより、第２のビット線コンタクト１１４を形成する。

従来のＤＲＡＭ混載半導体装置を平面的にみると、図８（ｂ）に示すように、短辺長ａと長辺長ｂとを有するストレージノードホール１１６の縁の形状（キャパシタの平面形状）と開口１１７とが、マージンｃの分だけ離間して配置している。マージンｃは、開口１１７を形成するためのマスクの位置合わせずれに対して設定されたものである。
特開２００２−１４１４２４号公報

しかしながら、微細化が進行するにしたがってマージンｃが狭くなる。したがって、開口１１７を形成するためのマスクの位置がずれた場合には、そのマスクを用いてエッチングを行うと、ストレージノードホール１１６内に設けられた容量絶縁膜１１１や下部電極１１２までも除去されるといった不具合が生じやすくなる。図８（ａ）に示すように、ストレージノードホール１１６の上方縁部（ホール１１６の縁部のうち、第２の層間絶縁膜１０８の上面に近い部分）Ｈ３において、上部電極１１２が除去されることにより容量絶縁膜１１１及び下部電極１１０が露出し一部が除去される。これにより、下部電極１１０の面積が減少により蓄積できる容量が少なくなり、且つ、容量に寄与する容量絶縁膜にエッチングによるダメージが入り、リーク電流が生じてしまうという不具合がある。

また、コンケーブ型の容量電極を用いたＤＲＡＭでは、ストレージノードホール１１６の内側に設けられた容量絶縁膜にしか容量を蓄積することができない。そのため、微細化によって電極面積が減少すると、蓄積できる容量も減少して、メモリ動作に必要な量を保持することができないという不具合も生じてしまう。

そこで、本発明は、微細化を実現しつつリーク電流を抑制することができ、かつ、多くの容量を保持することができるＤＲＡＭ混載半導体装置およびその製造方法を提供することを目的とする。

本発明の第１の半導体記憶装置は、絶縁膜の一部に設けられた溝の表面を覆うキャパシタを備える半導体記憶装置であって、上記キャパシタは、上記溝の底面の上を覆い、上記溝の側面上を、上記絶縁膜の上面よりも低い高さまで覆う下部電極と、上記下部電極の上と、上記溝の側面上のうち上記下部電極によって覆われている部分よりも高い部分とを覆う容量絶縁膜と、上記容量絶縁膜の上に設けられ、上記容量絶縁膜を介して、上記溝の側面上のうち上記下部電極によって覆われている部分よりも高い部分を覆う上部電極とを有することを特徴とする。

このような半導体記憶装置では、下部電極が絶縁膜の上面よりも低く形成されていることにより、溝の上方縁部（溝の縁部のうち、絶縁膜の上面に近い部分）では、上部電極が溝の表面に沿って形成されている。そのため、溝の上方縁部上における上部電極の厚さは上下方向に厚くなっている。したがって、キャパシタが設けられている領域以外の領域に開口を形成する場合に、開口の位置がずれてキャパシタの一部にまで達して、上部電極が上下方向にオーバーエッチングされても、容量絶縁膜のうちキャパシタの容量が保持される部分が露出することはない。ここで、容量絶縁膜のうちキャパシタの容量が保持される部分とは、容量絶縁膜のうち上部電極と下部電極とに挟まれる部分をいい、例えば、容量絶縁膜のうち溝の上方縁部の上に直接形成されている部分には、下部電極が形成されていないため、開口を形成する際のオーバーエッチングによりこの部分の容量絶縁膜が露出してもリーク電流が発生する等の悪影響は生じない。このように、本発明の第１の半導体記憶装置では、たとえ開口がキャパシタ内にかかって形成されても容量に寄与する容量絶縁膜にはダメージがないため、従来のように、開口と溝との間にアライメントマージンを設ける必要が無い。したがって、メモリセルサイズが一定のままで、溝の上方縁部を開口と接する領域まで拡げることができるため、微細化を実現しつつ多くの容量を蓄積することが可能となる。

上記開口とは、具体的には、ＣＵＢ構造を有する半導体記憶装置において、ビット線コンタクトを形成するための開口のことをいう。この場合の半導体記憶装置では、上記上部電極は、上記溝の内部における上記容量絶縁膜の上から、上記溝の外部における上記絶縁膜の上方に亘って設けられ、上記上部電極のうち上記絶縁膜の上方に設けられている部分の少なくとも一部に設けられ、上記上部電極を貫通して上記絶縁膜に到達する開口と、上記開口における上記絶縁膜を貫通するビット線コンタクトとをさらに備えている。

上記開口が所望の位置からずれた場合には、上記開口は、上記絶縁膜の上から、上記キャパシタのうちの一部の上にまで亘って設けられ、上記開口のうち上記キャパシタの上に設けられた部分の底面は、上記下部電極の上端よりも高い位置にあることになる。

上記半導体記憶装置がＤＲＡＭである場合の具体的な構造は、半導体基板と、上記半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体基板のうち上記ゲート電極の側方に設けられた不純物拡散層と、上記半導体基板の上に設けられた層間絶縁膜と、上記層間絶縁膜を貫通して上記不純物拡散層に到達するキャパシタコンタクトとをさらに備え、上記絶縁膜は上記層間絶縁膜の上方に設けられ、上記溝の底面は、上記キャパシタコンタクトの上に接している。

上記下部電極の上端は、上記絶縁膜の上面から、上記上部電極の膜厚の０．３倍以上の距離だけ下に配置していることにより、開口を形成する際のオーバーエッチングによって容量絶縁膜のうち容量を保持する部分が露出するのを確実に防止することができる。

本発明の第２の半導体記憶装置は、絶縁膜の一部に設けられた溝の表面を覆うキャパシタを備える半導体記憶装置であって、上記絶縁膜は、第１の絶縁膜と、上記第１の絶縁膜の上に設けられ、上記溝の側面において上記第１の絶縁膜よりも内側に突出している第２の絶縁膜とを有し、上記キャパシタは、上記溝の表面のうち上記第１の絶縁膜が露出する部分を覆う下部電極と、上記下部電極の上と、上記溝の表面のうち上記第２の絶縁膜が露出する部分とを覆う容量絶縁膜と、上記容量絶縁膜の上を覆う上部電極とを有することを特徴とする。

このような半導体記憶装置では、溝の側面において第２の絶縁膜の上方を覆う容量絶縁膜にはキャパシタの容量が蓄積されない。したがって、キャパシタが設けられている領域以外の領域に開口を形成する場合に、開口の位置がずれてキャパシタの一部にまで達して、上部電極が上下方向にオーバーエッチングされても、容量絶縁膜のうちキャパシタの容量が保持される部分が露出することはない。このように、本発明の第２の半導体記憶装置では、たとえ開口がキャパシタ内にかかって形成されても容量にダメージがないため、従来のように、開口と溝との間にアライメントマージンを設ける必要が無い。したがって、メモリセルサイズが一定のままで、溝の上方縁部を開口と接する領域まで拡げることができるため、微細化を実現しつつ多くの容量を蓄積することが可能となる。

上記下部電極のうちの上端部は、上記下部電極のうち上記上端部を除く部分よりも薄いことが好ましい。この場合には、溝の側面のうち第１の絶縁膜と第２の絶縁膜との境界において、その部分の上方を覆う上部電極の肩（段差）が小さくなる。そのため、開口がずれてキャパシタに達した場合にも、溝の側面のうち第１の絶縁膜の上方に設けられた容量絶縁膜が除去されにくくなる。

上記溝の表面において、上記第２の絶縁膜は、上記下部電極の膜厚と上記容量絶縁膜の膜厚との差の値よりも大きく上記第１の絶縁膜よりも突出していることが好ましい。この場合には、より確実に容量を保持する部分の容量絶縁膜が除去されるのを防止することができる。

上記開口とは、具体的には、ＣＵＢ構造を有する半導体記憶装置において、ビット線コンタクトを形成するための開口のことをいう。この場合の半導体記憶装置では、上記上部電極は、上記溝の内部における上記容量絶縁膜の上から、上記溝の外部における上記絶縁膜の上方に亘って設けられ、上記上部電極のうち上記絶縁膜の上方に設けられている部分の少なくとも一部に設けられ、上記上部電極を貫通して上記絶縁膜に到達する開口と、上記開口における上記絶縁膜を貫通するビット線コンタクトとをさらに備える。

上記第１の絶縁膜はＰＳＧ（Phospho Silicate Glass）を、上記第２の絶縁膜はＮＳＧ（Non doped Silicate Glass）であってもよい。この場合には、ＮＳＧのウェットエッチングレートがＰＳＧよりも小さいため、ウェットエッチングにより溝を形成すると、第２の絶縁膜を第１の絶縁膜よりも内側に突出させることができる。

上記第２の絶縁膜は、上記第１の絶縁膜と同一の材質にボロンを含めたものであってもよい。この場合には、ボロンの濃度が高くなるとウェットエッチングレートが小さくなるため、ウェットエッチングにより溝を形成すると、第２の絶縁膜を第１の絶縁膜よりも内側に突出させることができる。

本発明の第１の半導体記憶装置の製造方法は、下部電極と、上部電極と、上記下部電極と上記上部電極との間に介在する容量絶縁膜とを有するキャパシタを備える半導体記憶装置の製造方法であって、絶縁膜の一部に溝を形成する工程（ａ）と、上記溝の底面および側面を覆う導体膜を形成した後に、上記導体膜を介して上記溝の下部を覆うマスクを形成して異方性エッチングを行うことにより、上記導体膜のうち上記マスクに覆われていない部分を除去して、上記絶縁膜の上面よりも低い高さまで上記溝の側面上を覆う上記下部電極を形成する工程（ｂ）と、上記下部電極の上に上記容量絶縁膜を形成する工程（ｃ）と、上記容量絶縁膜の上に上記上部電極を形成する工程（ｄ）とを備えることを特徴とする。

この製造方法では、下部電極が絶縁膜の上面よりも低く形成されるため、溝の上方縁部では、上部電極を溝の表面に沿って形成することができる。そのため、溝の上方縁部上における上部電極の厚さを上下方向に厚くすることができる。したがって、工程（ｄ）の後に、キャパシタを設ける領域以外の領域に開口を形成する場合に、開口の位置がずれてキャパシタの一部にまで達して、上部電極が上下方向にオーバーエッチングされても、容量絶縁膜のうちキャパシタの容量が保持される部分が露出することはない。このように、開口がキャパシタ内にかかって形成されても容量にダメージがないため、従来のように、開口と溝との間にアライメントマージンを設ける必要が無い。したがって、メモリセルサイズが一定のままで、溝の上方縁部を開口と接する領域まで拡げることができるため、微細化を実現しつつ多くの容量を蓄積することが可能な半導体記憶装置を製造することができる。

上記開口とは、具体的には、ＣＵＢ構造を有する半導体記憶装置において、ビット線コンタクトを形成するための開口のことをいう。この場合の製造方法では、上記工程（ｄ）では、上記溝の内部における上記容量絶縁膜の上から、上記溝の外部における上記絶縁膜の上方に伸びる上記上部電極を形成し、上記上部電極のうち上記絶縁膜の上方に位置する部分の上にマスクを形成してエッチングを行うことにより、開口を形成する工程（ｅ）と、上記開口に露出する上記絶縁膜を貫通するビット線コンタクトを形成する工程（ｆ）とをさらに備える。

本発明の第２の半導体記憶装置の製造方法は、下部電極と、上部電極と、上記下部電極と上記上部電極との間に介在する容量とを有するキャパシタを備える半導体記憶装置の製造方法であって、第１の絶縁膜と、上記第１の絶縁膜の上に位置し、上記第１の絶縁膜よりもウェットエッチングレートが低い第２の絶縁膜とを形成する工程（ａ）と、上記第１の絶縁膜および上記第２の絶縁膜に対してウェットエッチングを行うことにより、上記第２の絶縁膜および上記第１の絶縁膜を貫通し、上記第１の絶縁膜よりも上記第２の絶縁膜の方が内側に突出する溝を形成する工程（ｂ）と、上記溝のうち上記第１の絶縁膜が露出する部分を覆う上記下部電極を形成する工程（ｃ）と、上記下部電極の上に上記容量絶縁膜を形成する工程（ｄ）と、上記容量絶縁膜の上に上記上部電極を形成する工程（ｅ）とを備えることを特徴とする。

この製造方法では、溝の側面において第２の絶縁膜の上方を覆う部分の容量絶縁膜にはキャパシタの容量が蓄積されない。したがって、工程（ｅ）の後に、キャパシタを設ける領域以外の領域に開口を形成する場合に、開口の位置がずれてキャパシタの一部にまで達して、上部電極が上下方向にオーバーエッチングされても、容量絶縁膜のうちキャパシタの容量が保持される部分が露出することはない。このように、開口がキャパシタ内にかかって形成されても容量にダメージがないため、従来のように、開口と溝との間にアライメントマージンを設ける必要が無い。したがって、メモリセルサイズが一定のままで、溝の上方縁部を開口と接する領域まで拡げることができるため、微細化を実現しつつ多くの容量を蓄積することが可能な半導体記憶装置を製造することができる。

上記開口とは、具体的には、ＣＵＢ構造を有する半導体記憶装置において、ビット線コンタクトを形成するための開口のことをいう。この場合の製造方法では、上記工程（ｅ）では、上記溝の内部における上記容量絶縁膜の上から、上記溝の外部における上記絶縁膜の上方に伸びる上部電極を形成し、上記上部電極のうち上記絶縁膜の上方に位置する部分の上にマスクを形成してエッチングを行うことにより、開口を形成する工程（ｆ）と、上記開口に露出する上記絶縁膜を貫通するビット線コンタクトを形成する工程（ｇ）とをさらに備える。

上記工程（ｃ）では、上記溝の表面全体を覆う導体膜を形成した後、上記溝のうち上記第１の絶縁膜と上記第２の絶縁膜との境界よりも下の領域を埋めるマスクを形成してエッチングを行うことにより、上記導体膜のうち上記マスクによって覆われていない領域を除去して上記下部電極を形成してもよい。これにより、下部電極の上端部を、それ以外の部分よりも薄くすることができる。この場合には、溝の側面のうち第１の絶縁膜と第２の絶縁膜との境界において、その部分の上方を覆う上部電極の肩（段差）を小さくすることができる。そのため、開口がずれてキャパシタに達した場合にも、溝の側面のうち第１の絶縁膜の上方に設けられた容量絶縁膜が除去されにくくなる。

本発明の半導体記憶装置では、微細化を実現しつつリーク電流を抑制することができ、かつ、多くの容量を保持することができる。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体記憶装置の製造方法について図面を参照しながら説明する。図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）および図３は、本発明の第１の実施形態に係るＣＵＢ構造のＤＲＡＭの製造工程を示す断面図である。

本実施形態の製造方法では、まず、図１（ａ）に示す工程で、シリコン基板２０のうちトランジスタを形成する領域を囲む領域にＳＴＩ１を形成した後、シリコン基板２０の上に厚さ６ｎｍのゲート絶縁膜２ａを形成する。そして、ゲート絶縁膜２ａの上にポリシリコン（図示せず）を堆積した後、ポリシリコンの上にマスク（図示せず）を形成してドライエッチングを行うことにより、ワード線となる厚さ１５０ｎｍのゲート電極２ｂを形成する。そして、ゲート電極２ｂをマスクとしてイオン注入を行うことにより、シリコン基板２０のうちゲート電極２ｂの両側方に位置する領域に、深さ１００ｎｍの不純物拡散層３を形成する。その後、シリコン基板２０の上にゲート電極２ｂを覆うＢＰＳＧ（Boron Phospho Silicate Glass）などからなる第１の層間絶縁膜４を堆積したのち、ＣＭＰにより平坦化を行うことにより、第１の層間絶縁膜４の厚さを５００ｎｍ程度の均一なものとする。

次に、図１（ｂ）に示す工程で、第１の層間絶縁膜４の上にマスク（図示せず）を形成してエッチングを行うことにより、第１の層間絶縁膜４を貫通し、不純物拡散層３のうちのドレイン領域に到達するビット線コンタクト孔（図示せず）と、不純物拡散層３のうちのソース領域に到達するキャパシタコンタクト孔（図示せず）とを形成する。その後、ビット線コンタクト孔およびキャパシタコンタクト孔の表面を厚さ１０ｎｍのＴｉＮからなるバリアメタル５ａ, ６ａで覆った後にタングステン等の導電膜５ｂ, ６ｂで埋めることにより、ビット線コンタクト５およびキャパシタコンタクト６を形成する。その後、第１の層間絶縁膜４の上に、シリコン窒化膜等の絶縁膜７を５０ｎｍの厚さで堆積する。

次に、図１（ｃ）に示す工程で、絶縁膜７の上に、ＢＰＳＧ等の第２の層間絶縁膜８を８００ｎｍの厚さで形成する。その後、第２の層間絶縁膜８の上にキャパシタ形成領域を開口するレジストマスク（図示せず）を形成してドライエッチングを行うことにより、キャパシタ形成領域の第２の層間絶縁膜８および絶縁膜７を除去し、上方縁部（縁部のうち、第２の層間絶縁膜８の上面に近い部分）Ｈ１が長辺０．５μｍ、短辺０．２μｍの矩形であるストレージノードホール９を形成する。ストレージノードホール９を形成するドライエッチングは２段階に分けて行い、１段階目のドライエッチングでは絶縁膜７をエッチングストッパーとして絶縁膜７の表面が露出するまで第２の層間絶縁膜８を除去し、２段階目のドライエッチングでは、露出する絶縁膜７を選択的に除去する。

次に、図２（ａ）に示す工程で、ストレージノードホール９の底面および側面上から、ストレージノードホール９の外部の第２の層間絶縁膜８の上に伸びる厚さ３０ｎｍのＴｉＮ膜（図示せず）を形成する。その後、基板上にレジスト（図示せず）を塗布して全面露光を行うことにより、ストレージノードホール９内にのみレジスト（図示せず）を残す。その状態で、ＴｉＮが選択的に除去される異方性エッチングを行うことにより、ストレージノードホール９の底面および側面上に、厚さ３０ｎｍのＴｉＮからなる下部電極１０を形成する。このとき、ＴｉＮが厚さ８０ｎｍ程度除去される量の異方性エッチングを行うことにより、下部電極１０の上端を第２の層間絶縁膜８の上面よりも５０ｎｍ程度低くする。つまり、下部電極１０を、ストレージノードホール９の側面の上において、第２の層間絶縁膜８の上面から５０ｎｍ以上の深さの領域に形成する。

次に、図２（ｂ）に示す工程で、下部電極１０の上および第２の層間絶縁膜８の上に、例えばＴａ₂Ｏ₅等からなる厚さ２０ｎｍの容量絶縁膜１１を堆積する。ここで、下部電極１０は、第２の層間絶縁膜８の上面よりも低い高さで設けられているため、ストレージノードホール９の側面のうち下部電極１０と接していない領域、つまりストレージノードホール９のうちの上方縁部Ｈ１の表面には容量絶縁膜１１が直接接することになる。その後、容量絶縁膜１１の上に厚さ５０ｎｍ程度のＴｉＮ膜（図示せず）からなる上部電極１２を形成する。

次に、図２（ｃ）に示す工程で、上部電極１２の上に、ビット線コンタクト形成領域を開口するマスク（図示せず）を形成し、続いてエッチングを行うことにより、開口１７を形成する。このとき、上部電極１２に対して３０％程度、つまりＴｉＮ膜１５ｎｍ相当のオーバーエッチングを行うことにより、メモリセル領域内のビット線コンタクト形成領域と、メモリセル領域外の全体とにおける上部電極１２および容量絶縁膜１１を残存させないようにする。図２（ｃ）には、開口１７の位置が所望の位置からずれて、開口１７の向かって左の端部がストレージノードホール９内におけるキャパシタにまで達する場合が示されている。開口１７のずれは、開口１７を形成するときのマスク（図示せず）の位置が所望の位置からずれることにより生じたものである。

その後、図３に示す工程で、上部電極１２の上にＢＰＳＧ等の第３の層間絶縁膜１３を６００ｎｍの厚さで堆積し、ストレージノードホール９の外部における上部電極１２の上における第３の層間絶縁膜１３の厚さが２００ｎｍになるまでＣＭＰ法で平坦化を行う。その後、第３の層間絶縁膜１３と、開口１７の下における第２の層間絶縁膜８を貫通してビット線コンタクト５に到達するビット線コンタクト１４を形成する。その後、第３の層間絶縁膜１３の上に、ビット線コンタクト１４に接する第１層配線１５を形成する。以上の工程によりＣＵＢ構造のキャパシタが形成される。

以下に、本実施形態で得られる効果について、従来と比較しながら説明する。従来では、微細化に伴って図８（ｂ）に示すマージンｃが狭くなるため、図８（ａ）に示すように、開口１１７がずれることによりストレージノードホール１１６の上方縁部Ｈ３上における上部電極１１２が除去されて容量絶縁膜１１１が露出してしまうという不具合が生じていた。

それに対し、本実施形態では、図２（ｃ）に示すように、下部電極１０が第２の層間絶縁膜８の上面よりも低く形成されていることにより、ストレージノードホール９の上方縁部Ｈ１では、上部電極１２がストレージノードホール９の側面に沿って形成されている。そのため、ストレージノードホール９の上方縁部Ｈ１上における上部電極１２の厚さは上下方向に厚くなっている。したがって、開口１７を形成する工程において、開口１７がずれてキャパシタにまで達することにより、上部電極１２が上下方向にオーバーエッチングされても、容量絶縁膜１１のうちキャパシタの容量が保持される部分が露出することはない。ここで、容量絶縁膜１１のうちキャパシタの容量が保持される部分とは、容量絶縁膜１１のうち上部電極１２と下部電極１０とに挟まれる部分をいい、例えば、容量絶縁膜１１のうちストレージノードホール９の上方縁部Ｈ１と上部電極１２との間に位置する部分には、下部電極１０が形成されていないため、図２（ｃ）に示すようにこの部分の容量絶縁膜１１が露出してもリーク電流が発生する等の悪影響は生じない。

以上のように、本実施形態の方法で形成されたキャパシタでは、たとえ開口１７がキャパシタ内に形成されても容量にダメージがないため、従来のように、開口１７とストレージノードホール９におけるキャパシタとの間にアライメントマージンｃを設ける必要がない。つまり、本実施形態では、図４に示すように、メモリセルサイズが一定のままで、ストレージノードホール９の上方縁部Ｈ１を開口１７と接する領域まで拡げることができる。したがって、微細化を実現しつつ、多くの容量を蓄積することが可能となる。なお、図４は、本発明の第１の実施形態における半導体記憶装置の構造を平面的に示す図である。

ここで、本実施形態におけるキャパシタの具体的な総面積を従来と比較する。ここで、キャパシタの総面積とは、ストレージノードホール９の底面におけるキャパシタの面積（底面積と呼ぶ）と側面におけるキャパシタの面積（側面積と呼ぶ）との和である。図８（ｂ）に示す従来のキャパシタでは、キャパシタ短辺長ａが０．２μｍ、キャパシタ長辺長ｂが０．４５μｍ、アライメントマージンｃが０．０５μｍ、ストレージノードホール９の高さ（キャパシタの設けられている領域の高さ）が０．８５μｍである場合に、総面積は下記の値になる。

底面積：０．２×０．４５＝０．０９（μｍ²）
側面積：０．８５×（０．４５×２＋０．２×２）＝１．１０５（μｍ²）
総面積：０．０９＋１．１０５＝１．１９５（μｍ²）
一方、本実施形態では、アライメントマージンが不要となるため、従来と同面積のメモリセルにおいてキャパシタの長辺を０．０５μｍだけ長くすることができる。一方、本実施形態のストレージノードホール９の上方縁部Ｈ１の上には０．０５μｍの深さまで下部電極１０を設けないので、キャパシタの高さは従来よりも０．０５μｍ低くなる。その結果、本実施形態のキャパシタ短辺長ａは０．２μｍ、キャパシタ長辺長ｂ＋ｃが０．５μｍ、キャパシタの設けられている領域の高さが０．８μｍとなる。このとき、総面積か下記の値になる。

底面積：０．２×０．５＝０．１（μｍ²）
側面積：０．８×（０．５×２＋０．２×２）＝１．１２（μｍ²）
総面積：０．１＋１．１２＝１．２２（μｍ²）
以上の結果から、実際に、本実施形態では従来よりもキャパシタ面積が増大していることがわかる。

（第２の実施の形態）
以下に、本発明の第２の実施形態に係る半導体記憶装置の製造方法について図面を参照しながら説明する。図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）および図７は、本発明の第２の実施形態に係るＣＵＢ構造のＤＲＡＭの製造工程を示す断面図である。

本実施形態の製造方法では、第１の実施形態と同様の方法により、図５（ａ）に示す工程においてシリコン基板２０にＳＴＩ１を形成した後に、ゲート絶縁膜２ａ、ゲート電極２ｂ、不純物拡散層３および第１の層間絶縁膜４を形成し、図５（ｂ）に示す工程において、ビット線コンタクト５、キャパシタコンタクト６および絶縁膜７を形成する。

次に、図５（ｃ）に示す工程で、絶縁膜７の上に７５０ｎｍの厚さの第２の層間絶縁膜２１を形成し、第２の層間絶縁膜２１の上に、厚さ５０ｎｍの絶縁膜２２を形成する。この第２の層間絶縁膜２１としては、絶縁膜２２よりもウェットエッチングに対するエッチングレートが高い材質を選択する。例えば、第２の層間絶縁膜２１としてＰＳＧを、絶縁膜２２としてＮＳＧを用いればよい。なお、このウェットエッチングとは、第２の層間絶縁膜２１および絶縁膜２２のキャパシタ形成領域にストレージノードホール９を形成する際のウェットエッチングのことであり、それについては後述する。

その後、絶縁膜２２の上にキャパシタを形成する領域を開口するレジスト（図示せず）を形成し、レジストをマスクとしてドライエッチングを行うことにより、絶縁膜２２、第２の層間絶縁膜２１および絶縁膜７を貫通してキャパシタコンタクト６の上面に到達するストレージノードホール９を形成する。その後、例えばフッ酸溶液を用いたウェットエッチングを行う。このウェットエッチングは、絶縁膜２２よりも第２の層間絶縁膜２１に対するエッチングレートが高くなる条件で行う。これにより、ストレージノードホール９内において、絶縁膜２２よりも第２の層間絶縁膜２１の方が多く除去されるので、ストレージノードホール９のうち、側面が第２の層間絶縁膜２１である部分の口径が、側面が絶縁膜２２である部分の口径よりも４０ｎｍ程度広くなる。

ここで、第２の層間絶縁膜２１と絶縁膜２２とを異なる材質で形成するといった上述した方法の他に、第２の層間絶縁膜２１の上部にボロンを注入して第２の層間絶縁膜２１の上部とその他の部分とのエッチングレートを異なるものとする方法を用いてもよい。この場合には、第２の層間絶縁膜２１を８００ｎｍの厚さで形成して５０ｎｍの深さまでにボロンを注入すればよい。ボロン濃度が高くなるとウェットエッチングのエッチングレートは遅くなるので、絶縁膜２２のエッチングレートを第２の層間絶縁膜２１のエッチングレートより遅くすることができる。

次に、図６（ａ）に示す工程で、ストレージノードホール９の底面および側面の上に、厚さ３０ｎｍのＴｉＮ膜（図示せず）を形成する。その後、基板上にレジスト（図示せず）を塗布して全面露光を行うことにより、ストレージノードホール９内にのみレジストを残す。その後、ＴｉＮが１３０ｎｍの厚さだけ除去される量のエッチングを行うことにより、ＴｉＮからなる下部電極２３を形成する。このエッチングにより、下部電極２３のうちの上端部は露出しているので１０ｎｍ程度の厚さまで薄くなり、下部電極２３のうち上端部を除く領域はレジストによって覆われているので残存する。

次に、図６（ｂ）に示す工程で、ストレージノードホール９内における下部電極２３の上と、ストレージノードホール９の外部の絶縁膜２２の上とに、厚さ２０ｎｍのＴａ₂Ｏ₅からなる容量絶縁膜２４を形成する。その後、容量絶縁膜２４の上に厚さ５０ｎｍのＴｉＮからなる上部電極２５を形成する。

次に、図６（ｃ）に示す工程で、上部電極２５の上に、ビット線コンタクト形成領域を開口するマスク２６を形成し、続いてドライエッチングを行うことにより、開口２７を形成する。図６（ｃ）には、開口２７の位置が所望の位置からずれて、開口２７の向かって左側の端部がストレージノードホール９内におけるキャパシタにまで達する場合が示されている。開口２７のずれは、マスク２６の位置が所望の位置からずれることにより生じたものである。

その後、図７に示す工程で、第１の実施形態と同様の方法により、第３の層間絶縁膜１３、ビット線コンタクト１４および第１層配線１５を形成する。以上の工程によりＣＵＢ構造のキャパシタが形成される。

本実施形態のキャパシタでは、図５（ｃ）に示すように、ストレージノードホール９の上方縁部Ｈ２に位置する絶縁膜２２の側面が第２の層間絶縁膜２１の側面に比べて突出しており、その上方縁部Ｈ２に位置する絶縁膜２２の側面上には下部電極２３が形成されていないため、ストレージノードホール９の上方縁部Ｈ２の側面上に形成された容量絶縁膜２４には容量が蓄積されない。したがって、図６（ｃ）に示すように、開口２７がずれてキャパシタに達した場合に、ストレージノードホール９の上方縁部Ｈ２の側面上に設けられた上部電極２５や容量絶縁膜２４が除去されても不具合は生じない。一方、容量を蓄積する領域は、ストレージノードホール９の上方縁部Ｈ２よりも下の高さに設けられた下部電極２３、容量絶縁膜２４および上部電極２５である。ここで、図７に示すように、ストレージノードホール９の上方縁部Ｈ２が突出してその下の部分が窪まっているため、上方縁部Ｈ２とその下の部分との境界において上部電極２５の肩（段差）が小さくなっている。そのため、開口２７がずれてキャパシタに達した場合にも、ストレージノードホール９の上方縁部Ｈ２よりも下の高さに設けられた下部電極２３、容量絶縁膜２４および上部電極２５が除去されにくくなる。

以上のように、本実施形態の方法で形成されたキャパシタでは、たとえ開口２７がキャパシタ内に形成されても容量に寄与する容量絶縁膜２４にはダメージがないため、従来のように、開口２７とストレージノードホール９におけるキャパシタとの間にアライメントマージンを設ける必要がない。つまり、本実施形態では、メモリセルサイズが一定のままで、ストレージノードホール９のキャパシタを開口１７と接する領域まで拡げることができる。したがって、微細化を実現しつつ、多くの容量を蓄積することが可能となる。

ここで、本実施形態において、開口２７がキャパシタ上に達しても容量として寄与する容量絶縁膜２４にダメージを与えないためには、下記のいずれかの条件を満たしていればよい。第１の条件としては、第２の層間絶縁膜２１の側面に対する絶縁膜２２の側面の突出幅を、下部電極２３の膜厚と同等、あるいはそれ以上にする。第２の条件としては、第２の層間絶縁膜２１の側面に対する絶縁膜２２の側面の突出幅が下部電極２３の膜厚よりも小さい場合には、下部電極２３の膜厚と突出幅との差分（下部電極２３の膜厚−突出幅）よりも上部電極２５の膜厚を厚く形成する。これらのいずれかの条件を満たしていれば、開口２７を形成する際のドライエッチングによって、容量として寄与する容量絶縁膜２４にダメージを与えることはない。この場合許容されるオーバーラップ量は、エッチングされてもストレージノードホール９内の底面に形成されている容量絶縁膜２４が露出しない、図６（ｃ）に示す境界ｄまでの範囲である。

本発明の半導体記憶装置は、微細化を実現しつつリーク電流を抑制することができ、かつ、多くの容量を保持することができる点で産業上の利用可能性は高い。

（ａ）〜（ｃ）は、本発明の第１の実施形態に係るＣＵＢ構造のＤＲＡＭの製造工程を示す断面図である。（ａ）〜（ｃ）は、本発明の第１の実施形態に係るＣＵＢ構造のＤＲＡＭの製造工程を示す断面図である。本発明の第１の実施形態に係るＣＵＢ構造のＤＲＡＭの製造工程を示す断面図である。本発明の第１の実施形態における半導体記憶装置の構造を平面的に示す図である。（ａ）〜（ｃ）は、本発明の第２の実施形態に係るＣＵＢ構造のＤＲＡＭの製造工程を示す断面図である。（ａ）〜（ｃ）は、本発明の第２の実施形態に係るＣＵＢ構造のＤＲＡＭの製造工程を示す断面図である。本発明の第２の実施形態に係るＣＵＢ構造のＤＲＡＭの製造工程を示す断面図である。（ａ）, （ｂ）は、従来のＤＲＡＭ混載半導体装置の構造を示す断面図, 平面図である。

符号の説明

１ＳＴＩ
２ａゲート絶縁膜
２ｂゲート電極
３下部電極
３不純物拡散層
４第１の層間絶縁膜
５ビット線コンタクト
５ａバリアメタル
５ｂ導電膜
６キャパシタコンタクト
７絶縁膜
８第２の層間絶縁膜
９ストレージノードホール
１０下部電極
１１容量絶縁膜
１２上部電極
１３第３の層間絶縁膜
１４ビット線コンタクト
１５第１層配線
１７開口
２０シリコン基板
２１第２の層間絶縁膜
２２絶縁膜
２３下部電極
２４容量絶縁膜
２５上部電極
２６マスク
２７開口

Claims

絶縁膜の一部に設けられた溝の表面を覆うキャパシタを備える半導体記憶装置であって、
上記キャパシタは、
上記溝の底面の上を覆い、上記溝の側面上を、上記絶縁膜の上面よりも低い高さまで覆う下部電極と、
上記下部電極の上と、上記溝の側面上のうち上記下部電極によって覆われている部分よりも高い部分とを覆う容量絶縁膜と、
上記容量絶縁膜の上に設けられ、上記容量絶縁膜を介して、上記溝の側面上のうち上記下部電極によって覆われている部分よりも高い部分を覆う上部電極とを有することを特徴とする半導体記憶装置。
請求項１に記載の半導体記憶装置であって、
上記上部電極は、上記溝の内部における上記容量絶縁膜の上から、上記溝の外部における上記絶縁膜の上方に亘って設けられ、
上記上部電極のうち上記絶縁膜の上方に設けられている部分の少なくとも一部に設けられ、上記上部電極を貫通して上記絶縁膜に到達する開口と、
上記開口における上記絶縁膜を貫通するビット線コンタクトとをさらに備えることを特徴とする半導体記憶装置。
請求項２に記載の半導体記憶装置であって、
上記開口は、上記絶縁膜の上から、上記キャパシタのうちの一部の上にまで亘って設けられ、
上記開口のうち上記キャパシタの上に設けられた部分の底面は、上記下部電極の上端よりも高い位置にあることを特徴とする半導体記憶装置。
請求項１〜３のうちいずれか１項に記載の半導体記憶装置であって、
半導体基板と、上記半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体基板のうち上記ゲート電極の側方に設けられた不純物拡散層と、上記半導体基板の上に設けられた層間絶縁膜と、上記層間絶縁膜を貫通して上記不純物拡散層に到達するキャパシタコンタクトとをさらに備え、
上記絶縁膜は上記層間絶縁膜の上方に設けられ、
上記溝の底面は、上記キャパシタコンタクトの上に接していることを特徴とする半導体記憶装置。
請求項１〜４のうちいずれか１項に記載の半導体記憶装置であって、
前記下部電極の上端は、上記絶縁膜の上面から、上記上部電極の膜厚の０．３倍以上の距離だけ下に配置していることを特徴とする半導体記憶装置。
絶縁膜の一部に設けられた溝の表面を覆うキャパシタを備える半導体記憶装置であって、
上記絶縁膜は、第１の絶縁膜と、上記第１の絶縁膜の上に設けられ、上記溝の側面において上記第１の絶縁膜よりも内側に突出している第２の絶縁膜とを有し、
上記キャパシタは、上記溝の表面のうち上記第１の絶縁膜が露出する部分を覆う下部電極と、上記下部電極の上と、上記溝の表面のうち上記第２の絶縁膜が露出する部分とを覆う容量絶縁膜と、上記容量絶縁膜の上を覆う上部電極とを有することを特徴とする半導体記憶装置。
請求項６に記載の半導体記憶装置であって、
上記下部電極のうちの上端部は、上記下部電極のうち上記上端部を除く部分よりも薄いことを特徴とする半導体記憶装置。
請求項６または７に記載の半導体記憶装置であって、
上記溝の表面において、上記第２の絶縁膜は、上記下部電極の膜厚と上記容量絶縁膜の膜厚との差の値よりも大きく上記第１の絶縁膜よりも突出していることを特徴とする半導体記憶装置。
請求項６〜８のうちいずれか１項に記載の半導体記憶装置であって、
上記上部電極は、上記溝の内部における上記容量絶縁膜の上から、上記溝の外部における上記絶縁膜の上方に亘って設けられ、
上記上部電極のうち上記絶縁膜の上方に設けられている部分の少なくとも一部に設けられ、上記上部電極を貫通して上記絶縁膜に到達する開口と、
上記開口における上記絶縁膜を貫通するビット線コンタクトとをさらに備えることを特徴とする半導体記憶装置。
請求項６〜９のうちいずれか１項に記載の半導体記憶装置であって、
半導体基板と、上記半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体基板のうち上記ゲート電極の側方に設けられた不純物拡散層と、上記半導体基板の上に設けられた層間絶縁膜と、上記層間絶縁膜を貫通して上記不純物拡散層に到達するキャパシタコンタクトとをさらに備え、
上記絶縁膜は上記層間絶縁膜の上方に設けられ、
上記溝の底面は、上記キャパシタコンタクトの上に接していることを特徴とする半導体記憶装置。
請求項６〜１０のうちいずれか１項に記載の半導体記憶装置であって、
上記第１の絶縁膜はＰＳＧであって、上記第２の絶縁膜はＮＳＧであることを特徴とする半導体記憶装置。
請求項６〜１０のうちいずれか１項に記載の半導体記憶装置であって、
上記第２の絶縁膜は、上記第１の絶縁膜と同一の材質にボロンを含めたものであることを特徴とする半導体記憶装置。
下部電極と、上部電極と、上記下部電極と上記上部電極との間に介在する容量絶縁膜とを有するキャパシタを備える半導体記憶装置の製造方法であって、
絶縁膜の一部に溝を形成する工程（ａ）と、
上記溝の底面および側面を覆う導体膜を形成した後に、上記導体膜を介して上記溝の下部を覆うマスクを形成して異方性エッチングを行うことにより、上記導体膜のうち上記マスクに覆われていない部分を除去して、上記絶縁膜の上面よりも低い高さまで上記溝の側面上を覆う上記下部電極を形成する工程（ｂ）と、
上記下部電極の上に上記容量絶縁膜を形成する工程（ｃ）と、
上記容量絶縁膜の上に上記上部電極を形成する工程（ｄ）とを備えることを特徴とする半導体記憶装置の製造方法。
請求項１３に記載の半導体記憶装置の製造方法であって、
上記工程（ｄ）では、上記溝の内部における上記容量絶縁膜の上から、上記溝の外部における上記絶縁膜の上方に伸びる上記上部電極を形成し、
上記上部電極のうち上記絶縁膜の上方に位置する部分の上にマスクを形成してエッチングを行うことにより、開口を形成する工程（ｅ）と、
上記開口に露出する上記絶縁膜を貫通するビット線コンタクトを形成する工程（ｆ）とをさらに備えることを特徴とする半導体記憶装置の製造方法。
下部電極と、上部電極と、上記下部電極と上記上部電極との間に介在する容量絶縁膜とを有するキャパシタを備える半導体記憶装置の製造方法であって、
第１の絶縁膜と、上記第１の絶縁膜の上に位置し、上記第１の絶縁膜よりもウェットエッチングレートが低い第２の絶縁膜とを形成する工程（ａ）と、
上記第１の絶縁膜および上記第２の絶縁膜に対してウェットエッチングを行うことにより、上記第２の絶縁膜および上記第１の絶縁膜を貫通し、上記第１の絶縁膜よりも上記第２の絶縁膜の方が内側に突出する溝を形成する工程（ｂ）と、
上記溝のうち上記第１の絶縁膜が露出する部分を覆う上記下部電極を形成する工程（ｃ）と、
上記下部電極の上に上記容量絶縁膜を形成する工程（ｄ）と、
上記容量絶縁膜の上に上記上部電極を形成する工程（ｅ）とを備えることを特徴とする半導体記憶装置の製造方法。
請求項１５に記載の半導体記憶装置の製造方法であって、
上記工程（ｅ）では、上記溝の内部における上記容量絶縁膜の上から、上記溝の外部における上記絶縁膜の上方に伸びる上部電極を形成し、
上記上部電極のうち上記絶縁膜の上方に位置する部分の上にマスクを形成してエッチングを行うことにより、開口を形成する工程（ｆ）と、
上記開口に露出する上記絶縁膜を貫通するビット線コンタクトを形成する工程（ｇ）とをさらに備えることを特徴とする半導体記憶装置の製造方法。
請求項１６または１７に記載の半導体記憶装置の製造方法であって、
上記工程（ｃ）では、上記溝の表面全体を覆う導体膜を形成した後、上記溝のうち上記第１の絶縁膜と上記第２の絶縁膜との境界よりも下の領域を埋めるマスクを形成してエッチングを行うことにより、上記導体膜のうち上記マスクによって覆われていない領域を除去して上記下部電極を形成することを特徴とする半導体記憶装置の製造方法。