JP2006128282A - Multilayer electronic component and manufacturing method thereof - Google Patents
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Abstract
【課題】電子部品本体内部の導体層の変形による絶縁不良や信頼性不良を抑制して高信頼性の積層型電子部品およびその製法を提供する。
【解決手段】前記有効部9内における導体層7が曲がった状態にあり、前記有効部9を積層方向に等しい厚みで2分割して、上層側を上部有効部9a、一方の下層側を下部有効部9bとし、かつ前記導体層7のうち、前記上部有効部9a内における前記導体層7の前記有効部導体層7bの面を基準面7cとし、前記導体層7の一部が前記基準面7cから積層方向へ最も離れた位置にあるときの変形量をtr1とし、前記下部有効部9b内における前記導体層7が前記基準面7cから積層方向へ最も離れた位置にあるときの変形量tr2としたときに、tr1/tr2=0.8〜1.2の関係を満足する。
【選択図】図1An object of the present invention is to provide a highly reliable multilayer electronic component and a method for manufacturing the same by suppressing insulation failure and reliability failure due to deformation of a conductor layer inside an electronic component body.
A conductive layer 7 in the effective portion 9 is bent, the effective portion 9 is divided into two portions with the same thickness in the stacking direction, the upper layer side is the upper effective portion 9a, and one lower layer side is the lower portion The effective portion 9b, and of the conductor layer 7, the surface of the effective layer conductor layer 7b of the conductor layer 7 in the upper effective portion 9a is used as a reference plane 7c, and a part of the conductor layer 7 is the reference plane. The amount of deformation at the position farthest in the stacking direction from 7c is tr1, and the amount of deformation tr2 when the conductor layer 7 in the lower effective portion 9b is at the position farthest from the reference plane 7c in the stacking direction. The relationship of tr1 / tr2 = 0.8 to 1.2 is satisfied.
[Selection] Figure 1
Description
本発明は、積層型電子部品およびその製法に関し、特に、薄層化したセラミック層および導体層が多数積層され構成された電子部品本体を具備する積層型電子部品およびその製法に関する。 The present invention relates to a multilayer electronic component and a method for manufacturing the same, and more particularly to a multilayer electronic component including an electronic component body in which a large number of thin ceramic layers and conductor layers are stacked and a method for manufacturing the same.
例えば、積層型電子部品の代表例である積層セラミックコンデンサは、誘電体であるセラミック層とニッケルなどの導体層とが交互に配設された有効部と、その上下両側にカバー層となるセラミック層が配設され、さらに、有効部内の導体層と電気的に接続される外部電極が附設されることにより形成されている。特に近年、電子部品のさらなる小型化高機能化に伴い、積層セラミックコンデンサでは小型高容量化が推し進められ、積層セラミックコンデンサを構成する誘電体であるセラミック層の厚み(内部電極間距離)は10μm以下と薄層化され、かつセラミック層及び導体層の積層数は100層以上と多積層化されている。 For example, a multilayer ceramic capacitor, which is a typical example of a multilayer electronic component, includes an effective portion in which a ceramic layer as a dielectric and a conductor layer such as nickel are alternately disposed, and a ceramic layer as a cover layer on both upper and lower sides thereof. And an external electrode electrically connected to the conductor layer in the effective portion. In recent years, with the further miniaturization and higher functionality of electronic components, multilayer ceramic capacitors have been promoted to be smaller and have higher capacities, and the thickness (distance between internal electrodes) of the ceramic layer that is a dielectric constituting the multilayer ceramic capacitor is 10 μm or less. The number of laminated ceramic layers and conductor layers is 100 or more.
なお、このような積層セラミックコンデンサは導体パターンを形成したセラミックグリーンシートを複数積層し、加圧加熱して製造されているが、近年ではセラミックグリーンシートが極めて薄いために、そのセラミックグリーンシートの上面に形成される導体層は、その厚みによる段差が無視できなくなり、特に積層セラミックコンデンサの外部カバー層と有効層の界面にデラミネーションやポアなどの構造欠陥が発生するようになってきている。 Such a multilayer ceramic capacitor is manufactured by laminating a plurality of ceramic green sheets having a conductor pattern and pressurizing and heating them. However, since the ceramic green sheets are extremely thin in recent years, In the conductor layer formed on the conductor layer, a step due to its thickness cannot be ignored. In particular, structural defects such as delamination and pores are generated at the interface between the outer cover layer and the effective layer of the multilayer ceramic capacitor.
このような問題を解消するための方策として、図4に示すように、外部電極100と接続している内部の導体層の反対側に、ダミー導体層101または段差解消用のセラミック層101を形成したり(例えば、特許文献1)、下記の特許文献2に開示されているように、カバー層に使用されるカバーシートの可塑剤または溶剤の含有量を有効部を形成するためのセラミックグリーンシートより高めて、段差にカバーシートの一部を流入させて、カバー層と有効部との界面に発生する構造欠陥の抑制が図られている。
しかしながら、電子部品本体内の導体層に近接して上記したようなダミー導体層または段差解消用のセラミック層を形成するか、または、カバーシートに可塑剤または溶剤により可塑性を与え、内部の段差部に流入させたとしても、下層側のグリーンシート、グリーンシートと導体パターンとが重畳された積層体、および上層側のカバーシートとを仮積層した後に、前記仮積層の加圧、加熱の条件よりも高温高圧が印加されて積層が行われる製法により形成される積層型電子部品にあっては、依然として、上記加圧加熱によるカバーシートの変形などの製造工程に起因する電子部品本体内部の導体層に大きな変形が生じ、絶縁不良や信頼性不良が発生しやすいという問題があった。 However, the dummy conductor layer or the ceramic layer for eliminating the step as described above is formed in the vicinity of the conductor layer in the electronic component main body, or the cover sheet is plasticized by a plasticizer or a solvent, and the inner step portion Even after flowing into the lower layer side, the green sheet on the lower layer side, the laminate on which the green sheet and the conductor pattern are superimposed, and the cover sheet on the upper layer side are temporarily laminated. In the case of a multilayer electronic component formed by a manufacturing method in which lamination is performed by applying high temperature and high pressure, the conductor layer inside the electronic component body is still caused by the manufacturing process such as deformation of the cover sheet by the pressure heating. There was a problem that large deformation occurred and insulation failure and reliability failure were likely to occur.
従って本発明は、電子部品本体内部の導体層の変形による絶縁不良や信頼性不良を抑制して高信頼性の積層型電子部品およびその製法を提供することを目的とする。 Accordingly, it is an object of the present invention to provide a highly reliable multilayer electronic component and a method for manufacturing the same, by suppressing insulation failure and reliability failure due to deformation of a conductor layer inside the electronic component body.
本発明の積層型電子部品は、(1)セラミック層と導体層を交互に積層してなる有効部と、該有効部の上下外層に設けられたカバー層とを具備してなる電子部品本体を有するとともに、前記導体層が、前記有効部の少なくとも一端面に導出される引出部導体層と静電容量を実現させるための有効部導体層と、からなる積層型電子部品において、前記有効部内における導体層が曲がった状態にあり、前記有効部を積層方向に等しい厚みで2分割して、上層側を上部有効部、一方の下層側を下部有効部とし、かつ前記導体層のうち、前記上部有効部内における前記導体層の前記有効部導体層の面を基準面とし、前記導体層の一部が前記基準面から積層方向へ最も離れた位置にあるときの変形量をtr1とし、前記下部有効部内における前記導体層が前記基準面から積層方向へ最も離れた位置にあるときの変形量tr2としたときに、tr1/tr2=0.8〜1.2の関係を満足することを特徴とする。 A multilayer electronic component according to the present invention includes: (1) an electronic component body including an effective portion formed by alternately laminating ceramic layers and conductor layers, and cover layers provided on upper and lower outer layers of the effective portion. In the multilayer electronic component, wherein the conductor layer includes a lead portion conductor layer led out to at least one end surface of the effective portion and an effective portion conductor layer for realizing capacitance, in the effective portion The conductor layer is in a bent state, the effective portion is divided into two with equal thickness in the stacking direction, the upper layer side is the upper effective portion, one lower layer side is the lower effective portion, and the upper portion of the conductor layer The effective portion of the conductor layer in the effective portion is defined as a reference plane, the deformation amount when a part of the conductor layer is farthest from the reference plane in the stacking direction is tr1, and the lower effective portion The conductor layer in the section When the deformation amount tr2 when farthest to the stacking direction from the reference surface, and satisfies the relation of tr1 / tr2 = 0.8 to 1.2.
また上記積層型電子部品では、(2)導体層と同一セラミック層面上にダミー導体層が形成されており、該ダミー導体層は引出部導体層とは反対側の有効部導体層に距離Gだけ離間して形成されていること、(3)導体層およびダミー導体層の厚みが実質的に同じであること、(4)距離Gが導体層厚みの100倍以下であること、(5)積層数が100層以上であること、(6)セラミック層の厚みが2μm以下であること、(7)導体層およびダミー導体層の厚みが1μm以下であること、が好ましい。 In the multilayer electronic component, (2) a dummy conductor layer is formed on the same ceramic layer surface as the conductor layer, and the dummy conductor layer is only a distance G away from the effective portion conductor layer on the side opposite to the lead portion conductor layer. (3) the conductor layer and the dummy conductor layer are substantially the same thickness; (4) the distance G is 100 times or less the conductor layer thickness; It is preferable that the number is 100 or more, (6) the thickness of the ceramic layer is 2 μm or less, and (7) the thickness of the conductor layer and the dummy conductor layer is 1 μm or less.
そして、本発明の積層型電子部品の製法は、(8)複数のセラミックグリーンシートと導体パターンとを交互に積層した有効積層体の上下面に、カバーシートを積層して形成された電子部品本体積層体を焼成する積層型電子部品の製法において、前記上面側のカバーシートに含まれるバインダの重合度が、下面側のカバーシートに含まれるバインダの重合度よりも高いことを特徴とする。 And the manufacturing method of the multilayer electronic component of the present invention is (8) an electronic component main body formed by laminating a cover sheet on the upper and lower surfaces of an effective laminate in which a plurality of ceramic green sheets and conductor patterns are alternately laminated. In the method for producing a multilayer electronic component for firing the laminate, the degree of polymerization of the binder contained in the upper surface side cover sheet is higher than the degree of polymerization of the binder contained in the lower surface side cover sheet.
本発明によれば、下面側のカバーシート、グリーンシートと導体パターンとが重畳された有効積層体、および上面側のカバーシートとを順に仮積層した後に、前記仮積層の加圧、加熱の条件よりも高温高圧が印加される製法により形成される積層型電子部品であっても、前記上面側のカバーシートに含まれるバインダの重合度を、先に何回も加熱加圧状態にさらされて下面側のカバーシートに含まれるバインダの重合度よりも高いものを用いることにより、加圧加熱後においても、電子部品本体積層体内部における特に上面側の導体層の変形が抑えられることから、焼成後の電子部品本体内部の導体層の変形に起因する絶縁不良や信頼性不良を抑制でき、これにより高信頼性の積層型電子部品を得ることができる。 According to the present invention, after temporarily laminating the cover sheet on the lower surface side, the effective laminate on which the green sheet and the conductor pattern are superimposed, and the cover sheet on the upper surface side in order, the pressure and heating conditions of the temporary laminate Even in a multilayer electronic component formed by a manufacturing method in which a higher temperature and a higher pressure are applied, the degree of polymerization of the binder contained in the cover sheet on the upper surface side is first exposed to a heated and pressurized state several times. By using a material having a higher degree of polymerization than the binder contained in the lower surface cover sheet, it is possible to suppress deformation of the conductor layer on the upper surface side in the electronic component main body laminate, even after pressurization and heating. Insulation failure and reliability failure due to deformation of the conductor layer inside the electronic component body later can be suppressed, whereby a highly reliable multilayer electronic component can be obtained.
(構造)
本発明の積層型電子部品の代表例である積層セラミックコンデンサについて詳細に説明する。図1は、本発明にかかる積層セラミックコンデンサの概略断面図である。本発明の積層セラミックコンデンサは、電子部品本体1の対向する端面に外部電極3が形成されている。電子部品本体1は、セラミック層5と導体層7とが交互に積層して形成された有効部9と、該有効部9の上下外層に設けられたカバー層11とから構成されている。導体層7は、有効部9内において、前記電子部品本体1の一端面に導出される引出部導体層7aと静電容量を実現するための有効部導体層7bとからなる。
(Construction)
A multilayer ceramic capacitor, which is a representative example of the multilayer electronic component of the present invention, will be described in detail. FIG. 1 is a schematic cross-sectional view of a multilayer ceramic capacitor according to the present invention. In the multilayer ceramic capacitor of the present invention,
図2は、本発明にかかるダミー導体層を有する積層セラミックコンデンサの概略断面図である。この積層セラミックコンデンサは、導体層7と同一セラミック層面上に、この導体層7の電子部品本体1の端面2へ導出されている引出導体層7aとは反対側の有効導体層7bに距離Gだけ離間して形成された容量形成に寄与しないダミー導体層15が形成されていることを特徴とする。
FIG. 2 is a schematic cross-sectional view of a multilayer ceramic capacitor having a dummy conductor layer according to the present invention. This multilayer ceramic capacitor is formed on the same ceramic layer surface as the
そして、本発明にかかる積層型電子部品では、前記有効部9を積層方向に等しい厚みで2分割して、上層側を上部有効部9a、一方の下層側を下部有効部9bとすること、また、前記有効部9内において前記導体層7が曲がった状態にあるときに、その導体層7の前記基準面7cから積層方向へ最も離れた位置を最大の変形量tr1とすること、前記下部電子部品本体1b内における前記導体層7が曲がった状態にあるときの、その導体層7の前記基準面7cから積層方向へ最も離れた位置を最大の変形量tr2としたときに、tr1/tr2=0.8〜1.2の関係を満足することが重要である。
In the multilayer electronic component according to the present invention, the effective portion 9 is divided into two parts with the same thickness in the stacking direction, the upper layer side being the upper
特に、電子部品本体1を構成するセラミック層5の厚みばらつきを小さくして静電容量のばらつきを小さくするという点でtr1/tr2=0.9〜1.1が好ましい。
In particular, tr1 / tr2 = 0.9 to 1.1 is preferable in that the thickness variation of the
一方、tr1/tr2が0.8より小さいか、もしくは1.2より大きい場合には導体層7の変形によるセラミック層5の厚みバラツキが大きくなり絶縁性および静電容量のバラツキが大きくなる。
On the other hand, when tr1 / tr2 is smaller than 0.8 or larger than 1.2, the thickness variation of the
本発明において上記導体層7が曲がった状態というのは、導体層7の端部の曲がりやダミー導体層15との間に形成された距離Gを挟持する導体層7の湾曲した変形などである。このほか湾曲だけでなく角度を持って変形することも含まれる。または、その有効部導体層7bを挟持する導体層7の面内に形成されたダミー導体層15との間の、
また、本発明にかかる積層型電子部品では、(3)導体層7およびダミー導体層15の厚みt、tdが実質的に同じであることが好ましい。導体層7およびダミー導体層15の厚みt、tdは2μm以下が好ましく、なお実質的に同じ厚みとは導体の厚みの差が10%以内であることを意味する。
In the present invention, the state in which the
In the multilayer electronic component according to the present invention, it is preferable that (3) the thicknesses t and td of the
また、(4)導体層7とダミー導体層15との間の距離G(有効部導体層7bとダミー導体層15との距離)は、この距離Gの積層方向の上下に位置する導体層7の変形を小さくし、絶縁性を高めるとともにデラミネーションなどの欠陥を抑制するという点で導体層厚みの100倍以下であることが好ましい。
(4) The distance G between the
さらに本発明によれば、(6)セラミック層の厚みが2μm以下、(7)導体層およびダミー導体層の厚みが1μm以下であり、(5)積層数が100層以上もあるような薄層高積層化した積層型電子部品に好適である。 Further, according to the present invention, (6) the thickness of the ceramic layer is 2 μm or less, (7) the thickness of the conductor layer and the dummy conductor layer is 1 μm or less, and (5) a thin layer having 100 or more layers. It is suitable for highly laminated multilayer electronic components.
(製法)
図3は本発明の積層型電子部品を製造するための模式図である。本発明にかかる積層セラミックコンデンサを作製する場合、(a)工程では、まず、チタン酸バリウムを主成分とするセラミック粉末に対して、バインダとそれを溶解するための溶剤と、可塑剤や分散剤などの添加剤とを混合してセラミックスラリを調製し、例えば、ダイコータ法やドクターブレード法などのシート成形法を用いてセラミックグリーンシート23を形成する。
(Manufacturing method)
FIG. 3 is a schematic view for manufacturing the multilayer electronic component of the present invention. When producing the multilayer ceramic capacitor according to the present invention, in the step (a), first, a ceramic powder mainly composed of barium titanate, a binder, a solvent for dissolving the binder, a plasticizer and a dispersant. A ceramic slurry is prepared by mixing with an additive such as, and the ceramic green sheet 23 is formed using a sheet forming method such as a die coater method or a doctor blade method.
次に、(b)工程では、得られたセラミックグリーンシート23の一方主面に複数の導体パターン25が千鳥状に配置されたパターン群を形成する。このパターン群は、例えば、長方形状の導体パターン25が長寸方向に半パターンずらして形成される。また、(c)工程のように、導体パターン25の外周部に段差解消用のセラミックパターン29を形成してもよい。
Next, in the step (b), a pattern group in which a plurality of
次に、(d)工程では、仮積層する際の加熱媒体となる支持体上に、パターン群を形成していないセラミックグリーンシートを複数載置する。これが下層側のカバーシート23bとなる。次に、この下層側のカバーシート23bの上面に、パターン群を形成したセラミックグリーンシートを所望の枚数積み重ねてセラミックグリーンシート23と導体パターン25とが重ね合わされた積層体を形成する。この場合、上下に位置する導体パターン同士が半パターンづつずらした状態で積み重ねられる。
Next, in the step (d), a plurality of ceramic green sheets on which a pattern group is not formed are placed on a support serving as a heating medium for temporary lamination. This becomes the lower cover sheet 23b. Next, a desired number of ceramic green sheets having pattern groups are stacked on the upper surface of the lower cover sheet 23b to form a laminate in which the ceramic green sheets 23 and the
次に、この積層体の上面に下層側のカバーシート23bとほぼ同じ厚みになるように上層側のカバーシート23aを重ねて仮積層体31を形成する。
Next, the upper layer
本発明にあっては、ここで上層側のカバーシート23aに含まれるバインダの重合度が、下層側のカバーシート23bに含まれるバインダの重合度よりも高いものであることを特徴とするものである。つまり、ここで用いられるセラミックグリーンシート23は、その耐熱性や、溶剤および可塑剤などの揮発性などを制御するための方法としてバインダの重合度を変化させるものである。下層側のカバーシート23bおよび上層側のカバーシート23aに同じ重合度のバインダを用いたのでは、積層時において、例えば、高温で加圧を行った場合には、加熱状態にさらされる時間の短い上層部側のカバーシート23aの変形が起きやすく、一方、低い温度で加圧を行った場合には、加熱状態にさらされる時間の長い下層部側のカバーシート23bの密着力が低下し、デラミネーションなどの欠陥が発生しやすい。
In the present invention, the degree of polymerization of the binder contained in the upper layer
そして、下層側のカバーシート23bに含まれるバインダの組成構成は、低重合度の第1のバインダと高重合度の第2のバインダの重量比が第1のバインダ:第2のバインダ=80:20〜60:40が望ましい。 The composition of the binder contained in the lower cover sheet 23b is such that the weight ratio of the first binder having a low polymerization degree and the second binder having a high polymerization degree is first binder: second binder = 80: 20-60: 40 is desirable.
一方、上層側のカバーシート23aに含まれるバインダの組成構成は、低重合度の第1のバインダと高重合度の第2のバインダの重量比が第1のバインダ:第2のバインダ=40:60〜60:40が好ましい。
On the other hand, the composition of the binder contained in the
なお、導体パターンを形成し積層体となるセラミックグリーンシートに含まれるバインダの構成は、低重合度の第1のバインダと高重合度の第2のバインダの重量比が第1のバインダ:第2のバインダ=80:20〜60:40であればよい。なお、バインダの高分子重合度は第1のバインダ重合度が100〜300、第2のバインダ重合度が1000〜2000であることが望ましい。本発明において、仮積層体を形成するときの圧力は1〜10Pa、温度は50〜100℃、仮積層体を再度加圧加熱して電子部品本体積層体を形成するときの圧力は5〜100Pa、温度は70〜130℃が好ましい。 It should be noted that the binder contained in the ceramic green sheet that forms the conductor pattern and has a laminated structure is such that the weight ratio of the first binder having a low polymerization degree and the second binder having a high polymerization degree is the first binder: second. The binder may be 80:20 to 60:40. In addition, as for the polymer polymerization degree of a binder, it is desirable that the 1st binder polymerization degree is 100-300 and the 2nd binder polymerization degree is 1000-2000. In the present invention, the pressure when forming the temporary laminate is 1 to 10 Pa, the temperature is 50 to 100 ° C., and the pressure when forming the electronic component body laminate by pressurizing and heating the temporary laminate again is 5 to 100 Pa. The temperature is preferably 70 to 130 ° C.
次に、(e)、(f)工程では、この仮積層体31を、仮積層体31を形成するときの圧力、温度よりも高圧、高温の条件にて加圧加熱して、セラミックグリーンシート23と前記導体パターン25とが交互に積層された電子部品本体積層体35を形成し、切断線hを所定の形状に切断する。
Next, in steps (e) and (f), this temporary laminate 31 is heated under pressure and pressure higher than the pressure and temperature at which the temporary laminate 31 is formed to produce a ceramic green sheet. 23 and the
上記の製法では、セラミックグリーンシートの一方主面に予め導体パターンを形成したシートを積層する工法を詳述したが、他の工法として、下層部側セラミックグリーンシートの上面に導体パターンを形成し、つぎに、この導体パターンが形成された前記セラミックグリーンシートの上面に、別のセラミックグリーンシートを重ね合わせる、工程を繰り返し行うことによっても本発明の積層体を形成できる。 In the above manufacturing method, the method of laminating a sheet in which a conductor pattern is formed in advance on one main surface of the ceramic green sheet has been described in detail, but as another method, a conductor pattern is formed on the upper surface of the lower layer side ceramic green sheet, Next, the laminate of the present invention can also be formed by repeating the process of superimposing another ceramic green sheet on the upper surface of the ceramic green sheet on which the conductor pattern is formed.
ここで、セラミックグリーンシートの厚みは3μm以下、導体パターンの厚みは2μm以下が好ましい。導体パターンは金属粉末を含む導体ペーストのほかにめっき膜などの金属膜も好適に用いることができる。 Here, the thickness of the ceramic green sheet is preferably 3 μm or less, and the thickness of the conductor pattern is preferably 2 μm or less. As the conductor pattern, a metal film such as a plating film can be suitably used in addition to a conductor paste containing metal powder.
金属成分としては、積層セラミックコンデンサの電極代の低廉化という点でニッケルや銅などの卑金属が好ましい。 The metal component is preferably a base metal such as nickel or copper from the viewpoint of reducing the electrode cost of the multilayer ceramic capacitor.
図2に示したダミー導体層を有する積層セラミックコンデンサを作製する場合、導体パターンの形状が異なる以外は上記図1の積層セラミックコンデンサを製造する工法をそのまま採用できる。 When the multilayer ceramic capacitor having the dummy conductor layer shown in FIG. 2 is manufactured, the method of manufacturing the multilayer ceramic capacitor of FIG. 1 can be used as it is except that the shape of the conductor pattern is different.
次に本発明における実施例を以下に示す。先ず有効部となるセラミックグリーンシートを作製した。このシートのセラミックスラリに用いるセラミック粉末として、平均粒径が0.3μmのBaTiO3粉体を用い、焼結助剤としてとして平均粒径が0.6μmガラス(SiO2)粉末を用いた。本発明にかかる有効層用およびカバー層用のセラミックスラリの溶媒としてトルエンとエタノールを1:1の重量比で混合した混合溶媒に、ポリビニールブチラール、可塑剤を溶解させたバインダ溶液に、BaTiO3粉末とガラス粉末を所定の混合比で調整し、ボールミルにより分散させてセラミックスラリを作製した。シートの厚みは3μm、6μm、8μmとした。カバーシートは10μmで作製した。 Next, examples of the present invention are shown below. First, a ceramic green sheet serving as an effective portion was produced. As the ceramic powder used for the ceramic slurry of this sheet, BaTiO 3 powder having an average particle size of 0.3 μm was used, and 0.6 μm glass (SiO 2 ) powder having an average particle size of 0.6 μm was used as a sintering aid. BaTiO 3 is added to a binder solution in which polyvinyl butyral and a plasticizer are dissolved in a mixed solvent in which toluene and ethanol are mixed at a weight ratio of 1: 1 as a solvent for the ceramic slurry for the effective layer and the cover layer according to the present invention. The ceramic slurry was prepared by adjusting the powder and glass powder at a predetermined mixing ratio and dispersing them with a ball mill. The thickness of the sheet was 3 μm, 6 μm, and 8 μm. The cover sheet was made with a thickness of 10 μm.
有効層用のセラミックグリーンシートに含まれるポリビニールブチラールバインダの構成は、低重合度の第1のバインダと高重合度の第2のバインダの重量比が第1のバインダ:第2のバインダ=50:50とした。外部のカバーシート用のセラミックスラリとしてはバインダとして上記ポリビニールブチラールを用い、このポリビニールブチラールに関し、表1に示すように第1のバインダと第2のバインダの重量比を調整し、他は上記作製方法にてセラミックスラリを作製した。セラミックスラリに含有するバインダの重合度は第1のバインダ重合度が100〜300、第2のバインダ重合度が1000〜2000の分布を持つものを使用した。 The composition of the polyvinyl butyral binder contained in the ceramic green sheet for the effective layer is such that the weight ratio of the first binder having a low polymerization degree to the second binder having a high polymerization degree is the first binder: second binder = 50. : 50. As the ceramic cover for the outer cover sheet, the above polyvinyl butyral is used as a binder, and the weight ratio of the first binder to the second binder is adjusted as shown in Table 1 for this polyvinyl butyral. A ceramic slurry was produced by the production method. As the degree of polymerization of the binder contained in the ceramic slurry, a binder having a distribution with a first binder polymerization degree of 100 to 300 and a second binder polymerization degree of 1000 to 2000 was used.
次に各厚みの有効部となるセラミックグリーンシートにNiを含有する導体ペーストを塗布してダミー導体層となるパターンを有する導体パターンを形成し、内部電極パターンの外周部にギャップ20μmで段差解消用のセラミックペーストを印刷した。次に、仮積層する際の加熱媒体となる支持体上に、パターン群を形成していないグリーンシートを10枚載置し下層部側セラミックグリーンシートとした。 Next, a conductive paste containing Ni is applied to a ceramic green sheet that is an effective part of each thickness to form a conductive pattern having a pattern that becomes a dummy conductive layer, and a gap of 20 μm is formed on the outer periphery of the internal electrode pattern to eliminate a step. A ceramic paste was printed. Next, 10 green sheets on which a pattern group was not formed were placed on a support serving as a heating medium for temporary lamination to obtain a lower layer side ceramic green sheet.
次に、この下層側セラミックグリーンシートの上面に、パターン群を形成したセラミックグリーンシートを所望の枚数積み重ねてセラミックグリーンシートと導体パターンとが重ね合わされた積層体を形成した。積層数は200層とした。この場合、上下に位置する導体パターン同士が半パターンづつずらした状態で積み重ねた。 Next, a desired number of ceramic green sheets on which pattern groups were formed were stacked on the upper surface of the lower ceramic green sheet to form a laminate in which the ceramic green sheets and conductor patterns were superimposed. The number of layers was 200. In this case, the upper and lower conductor patterns were stacked in a state of being shifted by a half pattern.
次に、この積層体の上面に下層側セラミックグリーンシートとほぼ同じ厚みになるように上層部側セラミックグリーンシートを重ねて仮積層体を形成した。 Next, an upper layer side ceramic green sheet was stacked on the upper surface of the laminate so as to have substantially the same thickness as the lower layer side ceramic green sheet to form a temporary laminate.
次に、この仮積層体を、仮積層体を形成するときの圧力、温度よりも高圧、高温の条件にて加圧加熱して、セラミックグリーンシートと前記導体パターンとが交互に積層された電子部品本体積層体を形成した。 Next, this temporary laminate is heated under pressure and pressure higher than the temperature and temperature at which the temporary laminate is formed, and the ceramic green sheets and the conductor patterns are alternately laminated. A component body laminate was formed.
次に、この電子部品本体積層体を切断し、コンデンサ本体成形体を作製し、脱脂処理後、還元雰囲気にて焼成を行った。焼成は最高温度1280℃、2時間、還元雰囲気中(PO2=10−7Pa)にて行い、次いで、1000℃にて弱酸化性雰囲気中(PO2=10−3Pa)にて再酸化処理し、最後に、得られたコンデンサ本体の導体が露出した端部に銅ぺーストを塗布し800℃、1時間、還元雰囲気中(PO2=10−2Pa)にて焼付けを行った。有効部とカバー層の組み合わせ及び作製した積層体の型式、高さ寸法(mm)、積層数を表1に示した。 Next, this electronic component body laminate was cut to produce a capacitor body molded body, and after degreasing treatment, firing was performed in a reducing atmosphere. Firing is performed at a maximum temperature of 1280 ° C. for 2 hours in a reducing atmosphere (PO 2 = 10 −7 Pa), and then reoxidized at 1000 ° C. in a weakly oxidizing atmosphere (PO 2 = 10 −3 Pa). Finally, a copper paste was applied to the exposed end of the obtained capacitor body, and baked in a reducing atmosphere (PO 2 = 10 −2 Pa) at 800 ° C. for 1 hour. Table 1 shows the combination of the effective portion and the cover layer, the model of the produced laminate, the height dimension (mm), and the number of laminations.
コンデンサ本体における導体の変形は断面観察した電子顕微鏡写真から水準面を基準に求めた。このときコンデンサ本体を積層方向に均等厚みに2分割した。 The deformation of the conductor in the capacitor body was determined based on the level surface from a cross-sectional observation electron micrograph. At this time, the capacitor body was divided into two parts with a uniform thickness in the stacking direction.
また構造欠陥の評価として、積層セラミックコンデンサ100個中に発生するデラミネーションの発生率を求めた。また、構造欠陥の発生率を加速して評価するために、300℃
における加速試験を行った。絶縁性は絶縁破壊電圧を求めた。絶縁破壊電圧は電圧を増加させて破壊するまでの電圧を調べた。本発明の試料の絶縁破壊電圧は誘電体層厚み3μmではいずれも200V以上であった。
Further, as an evaluation of the structural defect, an occurrence rate of delamination generated in 100 multilayer ceramic capacitors was obtained. In addition, in order to accelerate and evaluate the incidence of structural defects,
An accelerated test was conducted. For insulation, the breakdown voltage was determined. The dielectric breakdown voltage was examined by increasing the voltage until breakdown. The dielectric breakdown voltages of the samples of the present invention were all 200 V or more when the dielectric layer thickness was 3 μm.
一方、比較例として、外部カバーシートと有効部用シートのバインダ中の第1のバインダと第2のバインダの重量比が等しいセラミックグリーンシートを用いて、同様の積層セラミックグリーンシートを作製し、同様の評価を行った。その結果を本発明の結果とともに表1に示した。本発明外の試料の絶縁破壊電圧は誘電体層厚み3μmではいずれも70V以下であった。
表1の結果から明らかなように、本発明の試料である導体層の変形量比が0.8〜1.2のものは、上下外部カバー層の焼成収縮差により生じる剥離または有効層間に発生するクラックもしくはデラミネーションを抑制していることがわかる。 As is clear from the results in Table 1, when the deformation ratio of the conductor layer, which is a sample of the present invention, is 0.8 to 1.2, peeling occurs due to the firing shrinkage difference between the upper and lower outer cover layers or between the effective layers. It can be seen that cracking or delamination is suppressed.
比較のため外部カバーシートと誘電体有効層の同じ磁器組成で作製した積層セラミックコンデンサでは、全ての積層セラミックコンデンサの外部カバー層と誘電体有効層との界面にクラックもしくはデラミネーションを50%も発生させていた。 For comparison, multilayer ceramic capacitors made with the same porcelain composition of the outer cover sheet and the dielectric effective layer generate 50% of cracks or delamination at the interface between the outer cover layer and the dielectric effective layer of all multilayer ceramic capacitors. I was letting.
また本発明は段差解消用のダミー電極または段差解消用の誘電体層を附設したが、誘電体セラミック層の厚みと積層数の組み合わせによれば、段差解消用のダミー電極または段差解消用の誘電体層がない状態(図1)においても、効果は維持され、発明の範囲に含まれることは自明である。 Further, although the present invention has a dummy electrode for eliminating the step or a dielectric layer for eliminating the step, depending on the combination of the thickness of the dielectric ceramic layer and the number of stacked layers, the dummy electrode for eliminating the step or the dielectric for eliminating the step is provided. Obviously, even in the absence of a body layer (FIG. 1), the effect is maintained and is within the scope of the invention.
1 電子部品本体
3 セラミック本体
5 セラミック層
7 導体層
7a 引出部導体層
7b 有効部導体層
9 有効部
9a 上部有効部
9b 下部有効部
11 カバー層
13 端部
15 ダミー導体層
G 導体層とダミー導体層との距離
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