JP2006121480A - サンプルホールド回路及びそれを用いたパイプラインａｄ変換器 - Google Patents
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Abstract
【課題】
動作モードに対応して電流を切り換え平均動作電流を削減するサンプルホールド回路及びそれを用いたパイプラインＡＤ変換器を提供する。
【解決手段】
第１及び第２のクロックで複数のスイッチが制御され、オペアンプに負帰還を施す容量と入力信号をサンプルするサンプル容量とがスイッチで切り換えられ、第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差がサンプル容量にチャージされ、第２のクロックがオンの時にスイッチが動作点を決定する参照電圧に接続され、サンプル容量と前記帰還容量との比によって増幅し出力するサンプルホールド回路において、増幅器の動作電流をモードに応じて切り換え平均動作電流源を削減するようにした。
【選択図】図１
動作モードに対応して電流を切り換え平均動作電流を削減するサンプルホールド回路及びそれを用いたパイプラインＡＤ変換器を提供する。
【解決手段】
第１及び第２のクロックで複数のスイッチが制御され、オペアンプに負帰還を施す容量と入力信号をサンプルするサンプル容量とがスイッチで切り換えられ、第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差がサンプル容量にチャージされ、第２のクロックがオンの時にスイッチが動作点を決定する参照電圧に接続され、サンプル容量と前記帰還容量との比によって増幅し出力するサンプルホールド回路において、増幅器の動作電流をモードに応じて切り換え平均動作電流源を削減するようにした。
【選択図】図１
Description
本発明は、スイッチドキャパシタを用いたサンプルホールド回路及びそれを用いたパイプラインＡＤ変換器に関する。
図５に従来使用されている基本的なＳ／Ｈ（サンプルホールド）回路１００を示す。Ｓ／Ｈ回路１００の構成はオペアンプ１０１とスイッチＳＷ１０１，ＳＷ１０２，ＳＷ１０３，ＳＷ１０４，ＳＷ１０５，ＳＷ１０６，ＳＷ１０７，ＳＷ１０８，ＳＷ１０９，ＳＷ１１０と容量ＣＳ１００，ＣＳ１０１、Ｃｆ１００，Ｃｆ１０１から成るスイチッドキャパシタ構成である。
ＶａｇがスイッチＳＷ１０３を、またＶｉｐがＳＷ１０１を介してキャパシタＣＳ１００の一方に接続され、他方の端子がオペアンプ１０１の第一の入力に接続される。
またＶｉｎがＳＷ１０２を、またＶａｇがＳＷ１０４を介してキャパシタＣＳ１０１の一方の端子に接続され、他方はオペアンプ１０１の第２の入力に接続されている。オペアンプ１０１の第１の出力はＳＷ１０６を介して第１の入力に接続され、またこれと並列に直列接続されたＳＷ１０７とキャパシタＣｆ１００が接続されている。オペアンプ１０１の第２の出力はＳＷ１１０を介して第２の入力に接続され、またこれと並列に直列接続されたＳＷ１０９とキャパシタＣｆ１０１が接続されている。
ここで、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はクロック１（ＣＫ１）でＯＮ／ＯＦＦ制御され、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はクロック２（ＣＫ２）でＯＮ／ＯＦＦ制御される。
ＶａｇがスイッチＳＷ１０３を、またＶｉｐがＳＷ１０１を介してキャパシタＣＳ１００の一方に接続され、他方の端子がオペアンプ１０１の第一の入力に接続される。
またＶｉｎがＳＷ１０２を、またＶａｇがＳＷ１０４を介してキャパシタＣＳ１０１の一方の端子に接続され、他方はオペアンプ１０１の第２の入力に接続されている。オペアンプ１０１の第１の出力はＳＷ１０６を介して第１の入力に接続され、またこれと並列に直列接続されたＳＷ１０７とキャパシタＣｆ１００が接続されている。オペアンプ１０１の第２の出力はＳＷ１１０を介して第２の入力に接続され、またこれと並列に直列接続されたＳＷ１０９とキャパシタＣｆ１０１が接続されている。
ここで、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はクロック１（ＣＫ１）でＯＮ／ＯＦＦ制御され、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はクロック２（ＣＫ２）でＯＮ／ＯＦＦ制御される。
Ｓ／Ｈ回路１００の動作を図６の動作タイミング波形を用いて説明する。図６に示す２相のノンオーバーラップのクロック（ＣＫ１，ＣＫ２）で各スイッチがＯＮ／ＯＦＦ制御され、リセット(サンプル)モードとアンプ(ホールド)モードの２フェイズで動作する。
図６（Ａ），（Ｂ）に示すように、リセットモードにおいて、ＣＫ１が“Ｈ”レベルのときＣＫ２は“Ｌ”レベルで、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はＯＮ（ショート）となり、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はＯＦＦ（オープン）となる。
その結果、オペアンプ１０１の第１の入出力間と第２の入出力間はそれぞれショートされる。
リセットモードでオペアンプ１０１の入出力はショートされ、オペアンプ１０１は最も利得の高い動作点（Ｖａｇ）にバイアスされる。入力電圧（Ｖｉｐ,Ｖｉｎ）は、このＶａｇに対しサンプル容量ＣＳにチャージされ、それぞれの容量ＣＳ（ＣＳ１００，ＣＳ１０１）とＣｆ（Ｃｆ１００，Ｃｆ１０１）にチャージされる電荷量(片側のみの変化に着目)についてはそれぞれ次式のようになる。
Ｑｃｓ＝ＣＳ（Ｖｉｐ−Ｖａｇ） ・・・（１）
Ｑｃｆ＝０ ・・・（２）
図６（Ａ），（Ｂ）に示すように、リセットモードにおいて、ＣＫ１が“Ｈ”レベルのときＣＫ２は“Ｌ”レベルで、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はＯＮ（ショート）となり、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はＯＦＦ（オープン）となる。
その結果、オペアンプ１０１の第１の入出力間と第２の入出力間はそれぞれショートされる。
リセットモードでオペアンプ１０１の入出力はショートされ、オペアンプ１０１は最も利得の高い動作点（Ｖａｇ）にバイアスされる。入力電圧（Ｖｉｐ,Ｖｉｎ）は、このＶａｇに対しサンプル容量ＣＳにチャージされ、それぞれの容量ＣＳ（ＣＳ１００，ＣＳ１０１）とＣｆ（Ｃｆ１００，Ｃｆ１０１）にチャージされる電荷量(片側のみの変化に着目)についてはそれぞれ次式のようになる。
Ｑｃｓ＝ＣＳ（Ｖｉｐ−Ｖａｇ） ・・・（１）
Ｑｃｆ＝０ ・・・（２）
一方、アンプモードではオペアンプ１０１の入出力間のスイッチＳＷ１０６、ＳＷ１１０はオフし、オペアンプ１０１は容量帰還型のアンプとなる。
図６（Ａ），（Ｂ）において、ＣＫ１は“Ｌ”レベルになり、ＣＫ２は“Ｈ”レベルとなる。その結果、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はＯＦＦされ、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はＯＮ（ショート）される。
入力のスイッチはＶａｇ（端子）に切り換えられ、それぞれの容量ＣＳ（ＣＳ１００，ＣＳ１０１）とＣｆ（Ｃｆ１００，Ｃｆ１０１）にチャージされる電荷量は次式のようになる。
Ｑｃｓ＝０ ・・・（３）
Ｑｃｆ＝Ｃｆ（Ｖｏｎ−Ｖａｇ） ・・・（４）
リセットモードとアンプモードでトータル電荷量は一定なので、出力電圧Ｖｏｎは、
Ｖｏｎ＝（ＣＳ／Ｃｆ）＊（Ｖｉｐ−Ｖａｇ）＋Ｖａｇ・・・（５）
となり、Ｖａｇを基準に入力電圧の差が容量比倍されて出力される。
図６（Ａ），（Ｂ）において、ＣＫ１は“Ｌ”レベルになり、ＣＫ２は“Ｈ”レベルとなる。その結果、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はＯＦＦされ、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はＯＮ（ショート）される。
入力のスイッチはＶａｇ（端子）に切り換えられ、それぞれの容量ＣＳ（ＣＳ１００，ＣＳ１０１）とＣｆ（Ｃｆ１００，Ｃｆ１０１）にチャージされる電荷量は次式のようになる。
Ｑｃｓ＝０ ・・・（３）
Ｑｃｆ＝Ｃｆ（Ｖｏｎ−Ｖａｇ） ・・・（４）
リセットモードとアンプモードでトータル電荷量は一定なので、出力電圧Ｖｏｎは、
Ｖｏｎ＝（ＣＳ／Ｃｆ）＊（Ｖｉｐ−Ｖａｇ）＋Ｖａｇ・・・（５）
となり、Ｖａｇを基準に入力電圧の差が容量比倍されて出力される。
このようなスイッチドキャパシタタイプのオペアンプには図９にあるようなソースカップルペア入力の高利得オペアンプを用いる場合が多く、完全差動形式のため出力信号の中点電圧を検出して、所望の出力動作点Ｖａｇとなるようなコモン・モード・フィードバック（ＣＭＦＢ）を施すのが一般的である。
一方、昨今の低電圧化に伴い図７のような複数のトランジスタを縦積みにするのが非常に困難になってきている。
図７に示すように、ＰＭＯＳトランジスタＱ２０１のソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＱ２０２のソースに接続されている。またこのＰＭＯＳトランジスタＱ２０１のゲートはバイアス（Ｂｉａｓ３）に接続されている。ＰＭＯＳトランジスタＱ２０２のドレインはＮＭＯＳトランジスタＱ２０３のドレインに接続され、ゲートはバイアス（Ｂｉａｓ２）に接続されている。ＮＭＯＳトランジスタＱ２０３のソースはＮＭＯＳトランジスタＱ２０４のドレインに接続され、ゲートはバイアス（Ｂｉａｓ１）に接続されている。ＮＭＯＳトランジスタＱ２０４のゲートがＶｉｎに接続され、ソースはＮＭＯＳトランジスタＱ２０８のソースに共通接続され、かつ電流源を構成するＮＭＯＳトランジスタＱ２０９のドレインに接続され、ＮＭＯＳトランジスタＱ２０９のソースはグランドに接続されている。
一方、昨今の低電圧化に伴い図７のような複数のトランジスタを縦積みにするのが非常に困難になってきている。
図７に示すように、ＰＭＯＳトランジスタＱ２０１のソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＱ２０２のソースに接続されている。またこのＰＭＯＳトランジスタＱ２０１のゲートはバイアス（Ｂｉａｓ３）に接続されている。ＰＭＯＳトランジスタＱ２０２のドレインはＮＭＯＳトランジスタＱ２０３のドレインに接続され、ゲートはバイアス（Ｂｉａｓ２）に接続されている。ＮＭＯＳトランジスタＱ２０３のソースはＮＭＯＳトランジスタＱ２０４のドレインに接続され、ゲートはバイアス（Ｂｉａｓ１）に接続されている。ＮＭＯＳトランジスタＱ２０４のゲートがＶｉｎに接続され、ソースはＮＭＯＳトランジスタＱ２０８のソースに共通接続され、かつ電流源を構成するＮＭＯＳトランジスタＱ２０９のドレインに接続され、ＮＭＯＳトランジスタＱ２０９のソースはグランドに接続されている。
ＰＭＯＳトランジスタＱ２０５のソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＱ２０６のソースに接続されている。またこのＰＭＯＳトランジスタＱ２０５のゲートはバイアス（Ｂｉａｓ３）に接続されている。ＰＭＯＳトランジスタＱ２０６のドレインはＮＭＯＳトランジスタＱ２０７のドレインに接続され、ゲートはバイアス（Ｂｉａｓ２）に接続されている。ＮＭＯＳトランジスタＱ２０７のソースはＮＭＯＳトランジスタＱ２０８のドレインに接続され、ゲートはバイアス（Ｂｉａｓ１）に接続されている。ＮＭＯＳトランジスタＱ２０８のゲートがＶｉｐに接続され、ソースはＮＭＯＳトランジスタＱ２０４のソースに共通接続されている。
ＮＭＯＳトランジスタＱ２０３とＮＭＯＳトランジスタＱ２０７のドレインはＣＭＦＢ（コモン・モード・フィード・バック）回路２０１にそれぞれ接続されるとともに、出力Ｖｏｐ、Ｖｏｎに接続される。
また、ＣＭＦＢ回路２０１の出力は電流源用ＮＭＯＳトランジスタＱ２０９のゲートに接続され、電流量を制御する。その結果、出力端子Ｖｏｐ、Ｖｏｎの電圧が一定となる。
また、ＣＭＦＢ回路２０１の出力は電流源用ＮＭＯＳトランジスタＱ２０９のゲートに接続され、電流量を制御する。その結果、出力端子Ｖｏｐ、Ｖｏｎの電圧が一定となる。
上述したように、ソースカップルペア入力構成のオペアンプ２００はＭＯＳトランジスタを縦積みにしていて、その出力抵抗を大きくできるメリットがある反面、オペアンプ２００の出力線形範囲を犠牲にする傾向にある。このため折り返し構成が採用されるケースがあるがトータルの電流効率としては悪くなる欠点を有する。
これに対し、ソース接地タイプの入力段を有するオペアンプを採用することで低電圧化に適したサンプルホールド回路３００の回路構成例を図８に示す。
電圧源ＶＤＤに電流源Ｉ３００の一方が接続され、他方はＮＭＯＳトランジスタＱ３００のドレインに接続される。ＮＭＯＳトランジスタＱ３００のソースがグランドに接続され、ゲートとドレイン間はＳＷ３０６が接続され、またこれと並列に直列接続されたＳＷ３０７とキャパシタＣｆ３００が接続されている。このキャパシタＣｆ３００とＳＷ３０７の共通接続点はＳＷ３０５を介してＶａｇに接続されている。
また、電圧源ＶＤＤに電流源Ｉ３０１の一方が接続され、他方はＮＭＯＳトランジスタＱ３０１のドレインに接続される。ＮＭＯＳトランジスタＱ３０１のソースがグランドに接続され、ゲートとドレイン間はＳＷ３０８が接続され、またこれと並列に直列接続されたＳＷ３０９とキャパシタＣｆ３０１が接続されている。このキャパシタＣｆ３０１とＳＷ３０９の共通接続点はＳＷ３１０を介してＶａｇに接続されている。
ＮＭＯＳトランジスタＱ３００のゲートはキャパシタＣＳ３００に接続され、さらにＳＷ３０１を介してＶｉｐに、またＳＷ３０３を介してＶａｇにそれぞれ接続されている。
ＮＭＯＳトランジスタＱ３０１のゲートはキャパシタＣＳ３０１に接続され、さらにＳＷ３０２を介してＶｉｎに、またＳＷ３０４を介してＶａｇにそれぞれ接続されている。
電圧源ＶＤＤに電流源Ｉ３００の一方が接続され、他方はＮＭＯＳトランジスタＱ３００のドレインに接続される。ＮＭＯＳトランジスタＱ３００のソースがグランドに接続され、ゲートとドレイン間はＳＷ３０６が接続され、またこれと並列に直列接続されたＳＷ３０７とキャパシタＣｆ３００が接続されている。このキャパシタＣｆ３００とＳＷ３０７の共通接続点はＳＷ３０５を介してＶａｇに接続されている。
また、電圧源ＶＤＤに電流源Ｉ３０１の一方が接続され、他方はＮＭＯＳトランジスタＱ３０１のドレインに接続される。ＮＭＯＳトランジスタＱ３０１のソースがグランドに接続され、ゲートとドレイン間はＳＷ３０８が接続され、またこれと並列に直列接続されたＳＷ３０９とキャパシタＣｆ３０１が接続されている。このキャパシタＣｆ３０１とＳＷ３０９の共通接続点はＳＷ３１０を介してＶａｇに接続されている。
ＮＭＯＳトランジスタＱ３００のゲートはキャパシタＣＳ３００に接続され、さらにＳＷ３０１を介してＶｉｐに、またＳＷ３０３を介してＶａｇにそれぞれ接続されている。
ＮＭＯＳトランジスタＱ３０１のゲートはキャパシタＣＳ３０１に接続され、さらにＳＷ３０２を介してＶｉｎに、またＳＷ３０４を介してＶａｇにそれぞれ接続されている。
上述したように、ソース接地アンプ（Ｑ３００，Ｑ３０１）を２つ用い、擬似差動形式にて動作する。入力段ペアを電流源にてバイアスしないことから１トランジスタ分、出力線形範囲が広く確保できる。更に負荷側からの電流源（Ｉ３００，Ｉ３０１）によってバイアスされることで出力動作点が決まるので従来オペアンプのようなＣＭＦＢ回路を必要としない。
しかしながら前述したソース接地を用いたオペアンプは周波数特性の兼ね合いからｇｍ（トランス・コンダクタンス）が決まってしまうため、更なる低電力化を期待することはできない。
特開平９−３０６１９３号公報
特開２００１−１９６９０９号公報
Daisuke Miyazaki et all, "A 10-b 30-MS/s LOW-POWER Pipelined CMOS A／D Converter Using a Pseudo differential Architecture" IEEE JOURNAL OF SOLID-STATE CIRCUIT,VOL.38,NO2, p370-373, FEBRUARY 2003
しかしながら前述したソース接地を用いたオペアンプは周波数特性の兼ね合いからｇｍ（トランス・コンダクタンス）が決まってしまうため、更なる低電力化を期待することはできない。
本発明は上記課題に鑑みてなされたものであり、その目的とするところはソース接地入力のオペアンプを低消費電力化したサンプルホールド回路及びそれを用いたＡＤ変換器を提供することである。
本発明は、第１の基準信号が供給され第１の制御信号でオン・オフ動作する第１の切り換え手段と、第１の入力信号が供給され第２の制御信号でオン・オフ動作する第２の切り換え手段と、第２の基準信号が供給され第１の制御信号でオン・オフ動作する第３の切り換え手段と、第２の入力信号が供給され第２の制御信号でオン・オフ動作する第４の切り換え手段と、前記第１と第２の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第１のキャパシタと、前記第３と第４の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第２のキャパシタと、前記第１と第２のキャパシタの出力が第１と第２の入力端子に接続され、増幅して第１と第２の出力端子から出力する第１の増幅器と、前記第１の入力端子と第１の出力端子間に接続された第５の切り換え手段と第３のキャパシタと、前記第２の入力端子と第２の出力端子間に接続された第６の切り換え手段と第４のキャパシタと、前記第１の増幅器の第１と第２の出力端子と基準電源間に接続された第１と第２の可変電流源と、前記第２の制御信号が供給され、該第２の制御信号が供給される期間、前記第１の増幅器の動作状態を固定する動作設定手段とを有する。
本発明は、第１の基準信号が供給され第１の制御信号でオン・オフ動作する第１の切り換え手段と、第１の入力信号が供給され第２の制御信号でオン・オフ動作する第２の切り換え手段と、第２の基準信号が供給され第１の制御信号でオン・オフ動作する第３の切り換え手段と、第２の入力信号が供給され第２の制御信号でオン・オフ動作する第４の切り換え手段と、前記第１と第２の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第１のキャパシタと、前記第３と第４の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第２のキャパシタと、前記第１と第２のキャパシタの出力が第１と第２の入力端子に接続され、増幅して第１と第２の出力端子から出力するソース接地増幅器と、前記第１の入力端子と第１の出力端子間に接続された第５の切り換え手段と第３のキャパシタと、前記第２の入力端子と第２の出力端子間に接続された第６の切り換え手段と第４のキャパシタと、前記第１の増幅器の第１と第２の出力端子と基準電源間に接続された第１と第２の可変電流源と、前記第２の制御信号が供給され、該第２の制御信号が供給される期間、前記ソース接地増幅器の動作状態を固定する動作設定手段とを有する。
本発明は、サンプリング周波数に等しく互いに重なり合わない第１及び第２のクロックで制御され、前記第１のクロックがオンの時点で導通状態となる第１、第２、第３、第４、第５及び第６のスイッチと、前記第２のクロックがオンの時に導通状態となる第７、第８、第９及び第１０のスイッチと、オペアンプと該オペアンプに負帰還を施す容量と前記第３あるいは第４のスイッチを介して入力信号をサンプルする容量とを有し、前記第１及び第２のスイッチは前記オペアンプに負帰還を施す前記容量と並列に接続され、前記第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差がサンプル容量にチャージされ、前記第２のクロックがオンの時に前記第９及び第１０のスイッチに動作点を決定する参照電圧が供給され、前記サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル容量と帰還容量との比によって増幅し出力し、前記オペアンプが２組のソース接地入力段と２組の電流源から成り、それぞれの一方の組には前記第２のクロックで導通状態となるスイッチが挿入されており、前記第２のクロックに同期にしてバイアス電流値と入力トランジスタのゲート幅サイズが（ｎ＋１）倍[ｎ＞０，整数]とされることを特徴とする。
本発明は、アナログ信号をデジタルコードに変換するＡＤ変換器と、該ＡＤ変換器の出力するデジタルコードをアナログ値に変換数するＤＡ変換器と、前記ＡＤ変換器に印加しているアナログ信号と前記ＤＡ変換器から出力されるアナログ信号との差分を2(a-1)[a:ＡＤ変換器の分解能]倍して出力するサンプルホールド回路とで構成されるＡＤ変換サブブロックを複数個縦続接続したパイプライン型ＡＤ変換器であって、前記サンプルホールド回路は、サンプリング周波数に等しく互いに重なり合わない第１及び第２のクロックで制御され、前記第１のクロックがオンの時点で導通状態となる第１、第２、第３、第４、第５及び第６のスイッチと、前記第２のクロックがオンの時に導通状態となる第７、第８、第９及び第１０のスイッチと、オペアンプと該オペアンプに負帰還を施す容量と前記第３あるいは第４のスイッチを介して入力信号をサンプルする容量と、前記第１及び第２のスイッチは前記オペアンプに負帰還を施す前記容量と並列に接続され、前記第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差がサンプル容量にチャージされ、前記第２のクロックがオンの時に前記第９及び第１０のスイッチに動作点を決定する参照電圧が供給され、前記サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル容量と帰還容量との比によって増幅し出力し、前記オペアンプが２組のソース接地入力段と２組の電流源から成り、それぞれの一方の組には前記第２のクロックで導通状態となるスイッチが挿入されており、前記第２のクロックに同期にしてバイアス電流値と入力トランジスタのゲート幅サイズが（ｎ＋１）倍[ｎ＞０，整数]とされることを特徴とする。
本発明のサンプルホールド回路は、増幅器の電流源と増幅用トランジスタのサイズを動作モードに応じてスイッチを用いて切り換え、動作電流を可変することとにより動作平均電流を削減することができる。
さらに、このサンプルホールド回路をパイプラインＡＤ変換器に用いることにより、消費電流を削減できる。
さらに、このサンプルホールド回路をパイプラインＡＤ変換器に用いることにより、消費電流を削減できる。
本発明のサンプルホールド回路１０について図１と図２を参照して説明する。
電圧源ＶＤＤに電流源Ｉ１の一方が接続され、他方はＮＭＯＳトランジスタＱ１のドレインに接続され、また電流源Ｉ１と並列に電流源Ｉ２とスイッチＳＷ１３が直列接続されている。電流源Ｉ２は電流源Ｉ１のｎ倍の電流を流す電流源である。ＮＭＯＳトランジスタＱ１のソースがグランドに接続され、ゲートとドレイン間はＳＷ６が接続され、またこれと並列に直列接続されたＳＷ７とキャパシタＣｆ１が接続されている。このキャパシタＣｆ１とＳＷ７の共通接続点はＳＷ５を介してＶａｇに接続されている。
擬似差動回路を構成するＮＭＯＳトランジスタＱ１と並列にソース接地型ＮＭＯＳトランジスタＱ３が設けられ、このゲートがＱ１のゲートと共通接続され、ドレインはＳＷ１１を介してＱ１のドレインに接続されている。
また、電流源Ｉ３の一方が電圧源ＶＤＤに接続され、他方はＮＭＯＳトランジスタＱ２のドレインに接続される。また電流源Ｉ３と並列に電流源Ｉ４とＳＷ１４が直列接続されている。電流Ｉ４は電流源Ｉ３のｎ倍の電流を流す電流源である。
ＮＭＯＳトランジスタＱ２のソースがグランドに接続され、ゲートとドレイン間はＳＷ８が接続され、またこれと並列に直列接続されたＳＷ９とキャパシタＣｆ２が接続されている。このキャパシタＣｆ２とＳＷ９の共通接続点はＳＷ１０を介してＶａｇに接続されている。
ＮＭＯＳトランジスタＱ４もＮＭＯＳトランジスタＱ３と同様に構成される。すなわち、ＮＭＯＳトランジスタＱ２と並列にソース接地型ＮＭＯＳトランジスタＱ４が設けられ、このゲートがＱ２のゲートと共通接続され、ドレインはＳＷ１２を介してＱ２のドレインにそれぞれ接続されている。
ここで、ＮＭＯＳトランジスタＱ３とＱ４のゲート幅はＮＭＯＳトランジスタＱ１とＱ２のゲート幅のｎ倍に設定され、ＮＭＯＳトランジスタＱ１とＱ２に流れるドレイン電流をＩ０とすると、ｎ＊Ｉ０のドレイン電流がそれぞれ流れる。
ＮＭＯＳトランジスタＱ１，Ｑ３のゲートはキャパシタＣＳ１に接続され、さらにＳＷ１を介してＶｉｐに、またＳＷ３を介してＶａｇにそれぞれ接続されている。
ＮＭＯＳトランジスタＱ２，Ｑ４のゲートはキャパシタＣＳ２に接続され、さらにＳＷ２を介してＶｉｎに、またＳＷ４を介してＶａｇにそれぞれ接続されている。
そして、ＮＭＯＳトランジスタＱ１とＱ２の各ドレインが出力ＶｏｎとＶｏｐにそれぞれ接続されている。
電圧源ＶＤＤに電流源Ｉ１の一方が接続され、他方はＮＭＯＳトランジスタＱ１のドレインに接続され、また電流源Ｉ１と並列に電流源Ｉ２とスイッチＳＷ１３が直列接続されている。電流源Ｉ２は電流源Ｉ１のｎ倍の電流を流す電流源である。ＮＭＯＳトランジスタＱ１のソースがグランドに接続され、ゲートとドレイン間はＳＷ６が接続され、またこれと並列に直列接続されたＳＷ７とキャパシタＣｆ１が接続されている。このキャパシタＣｆ１とＳＷ７の共通接続点はＳＷ５を介してＶａｇに接続されている。
擬似差動回路を構成するＮＭＯＳトランジスタＱ１と並列にソース接地型ＮＭＯＳトランジスタＱ３が設けられ、このゲートがＱ１のゲートと共通接続され、ドレインはＳＷ１１を介してＱ１のドレインに接続されている。
また、電流源Ｉ３の一方が電圧源ＶＤＤに接続され、他方はＮＭＯＳトランジスタＱ２のドレインに接続される。また電流源Ｉ３と並列に電流源Ｉ４とＳＷ１４が直列接続されている。電流Ｉ４は電流源Ｉ３のｎ倍の電流を流す電流源である。
ＮＭＯＳトランジスタＱ２のソースがグランドに接続され、ゲートとドレイン間はＳＷ８が接続され、またこれと並列に直列接続されたＳＷ９とキャパシタＣｆ２が接続されている。このキャパシタＣｆ２とＳＷ９の共通接続点はＳＷ１０を介してＶａｇに接続されている。
ＮＭＯＳトランジスタＱ４もＮＭＯＳトランジスタＱ３と同様に構成される。すなわち、ＮＭＯＳトランジスタＱ２と並列にソース接地型ＮＭＯＳトランジスタＱ４が設けられ、このゲートがＱ２のゲートと共通接続され、ドレインはＳＷ１２を介してＱ２のドレインにそれぞれ接続されている。
ここで、ＮＭＯＳトランジスタＱ３とＱ４のゲート幅はＮＭＯＳトランジスタＱ１とＱ２のゲート幅のｎ倍に設定され、ＮＭＯＳトランジスタＱ１とＱ２に流れるドレイン電流をＩ０とすると、ｎ＊Ｉ０のドレイン電流がそれぞれ流れる。
ＮＭＯＳトランジスタＱ１，Ｑ３のゲートはキャパシタＣＳ１に接続され、さらにＳＷ１を介してＶｉｐに、またＳＷ３を介してＶａｇにそれぞれ接続されている。
ＮＭＯＳトランジスタＱ２，Ｑ４のゲートはキャパシタＣＳ２に接続され、さらにＳＷ２を介してＶｉｎに、またＳＷ４を介してＶａｇにそれぞれ接続されている。
そして、ＮＭＯＳトランジスタＱ１とＱ２の各ドレインが出力ＶｏｎとＶｏｐにそれぞれ接続されている。
つぎに、図１に示した本発明の一実施形態例であるソース接地ペアを有するオペアンプを用いたサンプルホールド回路１０についての基本動作を、図２に示したタイミング波形を用いて説明する。
リセットモードのとき、図２（Ａ）において、ＣＫ１が“Ｈ”レベル、図２（Ｂ）のＣＫ２が“Ｌ”レベルとなり、そのときの各スイッチは、それぞれＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ１０がＯＮで、ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ９，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４がＯＦＦとなる。
ＳＷ１３，ＳＷ１４はＯＦＦしているので、ＮＭＯＳトランジスタＱ１，Ｑ２の電流源はＩ０の電流値を有するＩ１とＩ３で、これがドレイン電流としてソースを介してグランドに流れる。
またＳＷ１１とＳＷ１２もＯＦＦしているので、上述のようにＮＭＯＳトランジスタＱ１とＱ２のみが動作する。
ＮＭＯＳトランジスタＱ１とＱ２の入出力端子のゲートとドレインはそれぞれショートされ、ＭＯＳダイオードとして動作する。
ＳＷ７とＳＷ９はＯＦＦになっているので、帰還キャパシタＣｆ１とＣｆ２にＶａｇ電圧が供給され、これらのキャパシタにプリチャージされる。
オペアンプの入力側において、ＳＷ１とＳＷ２はＯＮでショートしているので、Ｖｉｐが入力キャパシタＣＳ１に供給され、ＮＭＯＳトランジスタＱ１（ＭＯＳダイオード）のＶｇｓに対して充電する。
一方、ＶｉｎはＳＷ２を介して入力キャパシタＣＳ２に供給され、ＮＭＯＳトランジスタＱ２（ＭＯＳダイオード）のＶｇｓに対して充電される。
リセットモードのとき、図２（Ａ）において、ＣＫ１が“Ｈ”レベル、図２（Ｂ）のＣＫ２が“Ｌ”レベルとなり、そのときの各スイッチは、それぞれＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ１０がＯＮで、ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ９，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４がＯＦＦとなる。
ＳＷ１３，ＳＷ１４はＯＦＦしているので、ＮＭＯＳトランジスタＱ１，Ｑ２の電流源はＩ０の電流値を有するＩ１とＩ３で、これがドレイン電流としてソースを介してグランドに流れる。
またＳＷ１１とＳＷ１２もＯＦＦしているので、上述のようにＮＭＯＳトランジスタＱ１とＱ２のみが動作する。
ＮＭＯＳトランジスタＱ１とＱ２の入出力端子のゲートとドレインはそれぞれショートされ、ＭＯＳダイオードとして動作する。
ＳＷ７とＳＷ９はＯＦＦになっているので、帰還キャパシタＣｆ１とＣｆ２にＶａｇ電圧が供給され、これらのキャパシタにプリチャージされる。
オペアンプの入力側において、ＳＷ１とＳＷ２はＯＮでショートしているので、Ｖｉｐが入力キャパシタＣＳ１に供給され、ＮＭＯＳトランジスタＱ１（ＭＯＳダイオード）のＶｇｓに対して充電する。
一方、ＶｉｎはＳＷ２を介して入力キャパシタＣＳ２に供給され、ＮＭＯＳトランジスタＱ２（ＭＯＳダイオード）のＶｇｓに対して充電される。
このように、本回路はサンプルホールドがリセットモードのとき、スイッチを切り換えて電流量を削減するとともにトランジスタのサイズ（ゲート幅）も１／（ｎ＋１）倍として、常に電流密度を等しくしている。
これは、電流値だけを変えトランジスタのサイズをそれに伴って変えないと、ゲート−ソース間の電圧Ｖｇｓの大きさが変わってしまい、入力コモン電圧の変化と等価になってしまう。その結果、ソース接地型アンプの入力段でこの変化分を増幅するため出力動作点がずれてしまう問題点が発生する。
このような問題を防止するため、本発明の構成において、電流源を切り換えたとき、電流密度が一定となるように、スイッチを設けてトランジスタのサイズを可変するようにした。
これは、電流値だけを変えトランジスタのサイズをそれに伴って変えないと、ゲート−ソース間の電圧Ｖｇｓの大きさが変わってしまい、入力コモン電圧の変化と等価になってしまう。その結果、ソース接地型アンプの入力段でこの変化分を増幅するため出力動作点がずれてしまう問題点が発生する。
このような問題を防止するため、本発明の構成において、電流源を切り換えたとき、電流密度が一定となるように、スイッチを設けてトランジスタのサイズを可変するようにした。
次に、図２（Ａ）においてＣＫ１が“Ｌ”レベル、図２（Ｂ）においてＣＫ２が“Ｈ”レベルのアンプモード時について説明する。
このとき、ＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ１０がＯＦＦ、ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ９，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４がＯＮとなる。
ＳＷ１３がＯＮになっているので、電流源はＩ１とＩ２が合計された（１＋ｎ）＊Ｉ０となり、これがソース接地ＮＭＯＳトランジスタＱ１，Ｑ３に流れる。またＳＷ１４もＯＮになっているので、Ｉ３とＩ４の合計された電流源（１＋ｎ）＊Ｉ０のドレイン電流がＮＭＯＳトランジスタＱ２，Ｑ４に流れる。
ＮＭＯＳトランジスタＱ１，Ｑ３とＱ２，Ｑ４の入出力端子のゲートとドレインはＤＣ的にオープンになり、ダイオードから増幅器へ変化する。
ＶａｇはＳＷ３を介して入力キャパシタＣＳ１に供給される。そして、帰還キャパシタＣｆ１には入力電圧ＶｉｎからＶａｇの電圧差がゲイン（Ｃｆ１／ＣＳ１）倍されて、その電圧に相当する電荷量とＣｆ１にプリチャージされていた電荷が蓄積される。
同様に、ＶａｇはＳＷ４を介して入力キャパシタＣＳ２に供給される。帰還キャパシタＣｆ２には、ＶｉｎとＶａｇの電圧差をゲイン（Ｃｆ２／ＣＳ２）倍した電圧に相当する電荷とＣｆ２にプリチャージされていた電荷が蓄積される。
上述したように、アンプモードのとき、動作電流である電流源をリセットモードに比べて（１＋ｎ）倍とし、かつトランジスタのサイズもそれに伴って（１＋ｎ）倍としたため、高速動作させることができ、かつその際ゲート−ソース間のＶｇｓを一定としたため、入力側のコモンモードに相当する同相電圧の変動を防止できた。
さらに、リセットモード時に動作電流をＩ０とし、アンプモード時に（１＋ｎ）＊Ｉ０として、動作モードに応じて電流値を切り換えて、効率よく動作させることにより、平均動作電流を少なくすることができた。
このとき、ＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ１０がＯＦＦ、ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ９，ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４がＯＮとなる。
ＳＷ１３がＯＮになっているので、電流源はＩ１とＩ２が合計された（１＋ｎ）＊Ｉ０となり、これがソース接地ＮＭＯＳトランジスタＱ１，Ｑ３に流れる。またＳＷ１４もＯＮになっているので、Ｉ３とＩ４の合計された電流源（１＋ｎ）＊Ｉ０のドレイン電流がＮＭＯＳトランジスタＱ２，Ｑ４に流れる。
ＮＭＯＳトランジスタＱ１，Ｑ３とＱ２，Ｑ４の入出力端子のゲートとドレインはＤＣ的にオープンになり、ダイオードから増幅器へ変化する。
ＶａｇはＳＷ３を介して入力キャパシタＣＳ１に供給される。そして、帰還キャパシタＣｆ１には入力電圧ＶｉｎからＶａｇの電圧差がゲイン（Ｃｆ１／ＣＳ１）倍されて、その電圧に相当する電荷量とＣｆ１にプリチャージされていた電荷が蓄積される。
同様に、ＶａｇはＳＷ４を介して入力キャパシタＣＳ２に供給される。帰還キャパシタＣｆ２には、ＶｉｎとＶａｇの電圧差をゲイン（Ｃｆ２／ＣＳ２）倍した電圧に相当する電荷とＣｆ２にプリチャージされていた電荷が蓄積される。
上述したように、アンプモードのとき、動作電流である電流源をリセットモードに比べて（１＋ｎ）倍とし、かつトランジスタのサイズもそれに伴って（１＋ｎ）倍としたため、高速動作させることができ、かつその際ゲート−ソース間のＶｇｓを一定としたため、入力側のコモンモードに相当する同相電圧の変動を防止できた。
さらに、リセットモード時に動作電流をＩ０とし、アンプモード時に（１＋ｎ）＊Ｉ０として、動作モードに応じて電流値を切り換えて、効率よく動作させることにより、平均動作電流を少なくすることができた。
上述した実施形態例のサンプルホールド回路１０はＮＭＯＳトランジスタを用いた例を示したが、これ以外にＰＭＯＳトランジスタで構成することもできるし、さらに絶縁ゲートを用いたＦＥＴで構成することができる。
図３は本実施形態例のサンプルホールド回路をパイプラインＡＤ変換器５０に用いた他の実施形態例を示したものである。初段にはサンプルホールド（Ｓ／Ｈ）３１が配置され、その後ｎ−ｂｉｔ／ｓｔａｇｅのビットブロック（３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ，・・・）が分解能に応じて縦続接続される。各ビットブロックからＡＤ変換したディジタルデータはエラー訂正／クロック発生回路３３で足し合わされエラーコレクション後出力される。
ｎ−ｂｉｔ／ｓｔａｇｅのビットブロック（３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ，・・・）の構成はｎ−ｂｉｔＡＤＣ４１とＤＡＣ４２、そして入力アナログ電圧ＩｎとＤＡＣ４２から再生される出力電圧との差を２(n-1)倍に増幅するサンプルホールド回路４４から成る。ＤＡＣ、減算、増幅、ホールドはＭＤＡＣ(Ｍｕｌｔｉｐｌｙｉｎｇ ＤＡＣ)４０と呼ばれる回路一つで実現することができ、パイプラインＡＤＣ（変換器）には多用される。このＭＤＡＣ４０においても本発明のＳ／Ｈ回路は適用することができる。
ｎ−ｂｉｔ／ｓｔａｇｅのビットブロック（３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ，・・・）の構成はｎ−ｂｉｔＡＤＣ４１とＤＡＣ４２、そして入力アナログ電圧ＩｎとＤＡＣ４２から再生される出力電圧との差を２(n-1)倍に増幅するサンプルホールド回路４４から成る。ＤＡＣ、減算、増幅、ホールドはＭＤＡＣ(Ｍｕｌｔｉｐｌｙｉｎｇ ＤＡＣ)４０と呼ばれる回路一つで実現することができ、パイプラインＡＤＣ（変換器）には多用される。このＭＤＡＣ４０においても本発明のＳ／Ｈ回路は適用することができる。
次にこのパイプラインＡＤ変換器５０の動作について説明する。アナログ入力信号（Ａｎａｌｏｇ Ｉｎ）がサンプルホールド（Ｓ／Ｈ）回路３１に入力されると、サンプリング期間、サンプルクロックに同期してアナログ信号をサンプリングする。次のタイミング（クロック）でサンプリングされたアナログ信号をホールドする。上述したように、スイッチドキャパシタを用いたＳ／Ｈ回路ではサンプリング（リセットモード）期間入力キャパシタＣＳに（Ｖｉｐ−Ｖａｇ）が充電され、また帰還キャパシタＣｆにはＶａｇが充電される。
リセットモードでは、Ｓ／Ｈ回路３１のソース接地アンプの各ＮＭＯＳトランジスタのドレインに流れる電流をアンプモード時の１／（１＋ｎ）倍に設定して、電流を少なくして低消費電力化している。また電流を減らしたことによるＶｇｓの変動を抑えるため、動作トランジスタのサイズ（ゲート幅）も１／（１＋ｎ）倍に小さくした。
一方アンプモードのとき、入力キャパシタの電荷は帰還キャパシタＣｆに転送される。その結果、オペアンプの出力にはサンプリング電圧をゲイン倍した量とＶａｇが加算された電圧が出力される。
アンプモードのとき、ソース接地型ＮＭＯＳトランジスタの動作電流を、スイッチを切り換えて電流源にｎ倍の電流源を追加して（１＋ｎ）＊Ｉ０に設定し、かつトランジスタのサイズ（ゲート幅）も（１＋ｎ）倍になるようにして、電流密度を一定にしてＶｇｓを一定にしかつ高速動作させるようにした。この結果アンプの入力側の動作点の変動に関係するＶｇｓは電流量を可変しても一定となるから、入力の同相変動は劣化しない。
リセットモードでは、Ｓ／Ｈ回路３１のソース接地アンプの各ＮＭＯＳトランジスタのドレインに流れる電流をアンプモード時の１／（１＋ｎ）倍に設定して、電流を少なくして低消費電力化している。また電流を減らしたことによるＶｇｓの変動を抑えるため、動作トランジスタのサイズ（ゲート幅）も１／（１＋ｎ）倍に小さくした。
一方アンプモードのとき、入力キャパシタの電荷は帰還キャパシタＣｆに転送される。その結果、オペアンプの出力にはサンプリング電圧をゲイン倍した量とＶａｇが加算された電圧が出力される。
アンプモードのとき、ソース接地型ＮＭＯＳトランジスタの動作電流を、スイッチを切り換えて電流源にｎ倍の電流源を追加して（１＋ｎ）＊Ｉ０に設定し、かつトランジスタのサイズ（ゲート幅）も（１＋ｎ）倍になるようにして、電流密度を一定にしてＶｇｓを一定にしかつ高速動作させるようにした。この結果アンプの入力側の動作点の変動に関係するＶｇｓは電流量を可変しても一定となるから、入力の同相変動は劣化しない。
Ｓ／Ｈ回路３１でホールドされた信号はビットブロック３２Ａに入力され、所定の精度（ビット）でアナログ信号がディジタル信号に変換される。このＡＤ変換器４１のビット精度として、１．５ビット、２，３または４ビットなどがあり、各ビットブロックで精度は使い分けられる。
ＡＤ変換器４１の構成はフラッシュ型構成が用いられ、パイプライン動作ができるように高速動作させている。そのため、比較器がビット数の２のべき乗−１に比例するので、できるだけビット数は少なくするようにしている。１．５ビットのとき２個、２ビットのとき３個、３ビットのとき７個、・・・となり、比較器の数が多くなるとチップ面積が大きくなるので、ビットブロックの段数とビット精度を考慮して決めている。
ＡＤ変換器４１の構成はフラッシュ型構成が用いられ、パイプライン動作ができるように高速動作させている。そのため、比較器がビット数の２のべき乗−１に比例するので、できるだけビット数は少なくするようにしている。１．５ビットのとき２個、２ビットのとき３個、３ビットのとき７個、・・・となり、比較器の数が多くなるとチップ面積が大きくなるので、ビットブロックの段数とビット精度を考慮して決めている。
ＡＤ変換器４１でディジタル信号に変換されたデータは、図３に示したエラー訂正／クロック発生回路３３に供給されるとともに、ＭＤＡ４０を構成するＤＡ変換器４２に供給される。
ＤＡ変換器４２でディジタル信号がアナログ信号に変換され減算器４３に供給されて、ホールドされた入力アナログ信号と減算処理が行われる。すなわち、この減算器４３から出力される信号は、入力アナログ信号から上位（３２Ａ）の信号を引いた差信号が出力される。この差信号はＳ／Ｈ４４に供給され、そこで２の（ｎ１−１）べき乗のゲイン倍してかつこの増幅した信号をホールドする。
次に、ビットブロック３２ＡのＳ／Ｈ回路４４でホールドされたアナログ信号を、次段のビットブロック３２Ｂに供給し、３２Ａで説明した同じ動作をし、さらに細かい量子化を行う。以下、この動作をエラー訂正／クロック発生回路から出力されるクロックタイミングにしたがって繰り返す。
ＤＡ変換器４２でディジタル信号がアナログ信号に変換され減算器４３に供給されて、ホールドされた入力アナログ信号と減算処理が行われる。すなわち、この減算器４３から出力される信号は、入力アナログ信号から上位（３２Ａ）の信号を引いた差信号が出力される。この差信号はＳ／Ｈ４４に供給され、そこで２の（ｎ１−１）べき乗のゲイン倍してかつこの増幅した信号をホールドする。
次に、ビットブロック３２ＡのＳ／Ｈ回路４４でホールドされたアナログ信号を、次段のビットブロック３２Ｂに供給し、３２Ａで説明した同じ動作をし、さらに細かい量子化を行う。以下、この動作をエラー訂正／クロック発生回路から出力されるクロックタイミングにしたがって繰り返す。
上述した、各ビットブロックはサンプルホールド機能を持つので、時間的に順次続く入力信号に対して、各ビットブロックが順次変換を行っており、高速な変換動作が可能になる。すなわち、たとえばビットブロック３２ＡがＡＤ変換動作を行っているとき、次段のビットブロック３２Ｂはビットブロック３２ＡがＡＤ変換している信号の１つ前にサンプリングされたアナログ信号をＡＤ変換していることになる。
このように、構成されたビットブロックの段数の数だけの時系列にサンプリングされたアナログ信号を同時にＡＤ変換し、そのＡＤ変換されたデータをクロックタイミングにしたがって、逐次ディジタルデータとしてエラー訂正／クロック発生回路３３から取り出すことができる。
また、本発明の構成においては、上述したように、Ｓ／Ｈ回路のリセットモード時とアンプ（サンプリング）モード時のアンプの動作電流を切り換え、リセットモード時の動作電流を削減したことにより、低消費電力化ができた。
このように、構成されたビットブロックの段数の数だけの時系列にサンプリングされたアナログ信号を同時にＡＤ変換し、そのＡＤ変換されたデータをクロックタイミングにしたがって、逐次ディジタルデータとしてエラー訂正／クロック発生回路３３から取り出すことができる。
また、本発明の構成においては、上述したように、Ｓ／Ｈ回路のリセットモード時とアンプ（サンプリング）モード時のアンプの動作電流を切り換え、リセットモード時の動作電流を削減したことにより、低消費電力化ができた。
ＭＤＡＣ４０（７０）は図３に示したように、ＤＡ変換器４２、減算器４３とＳ／Ｈ回路４４の機能を一つの回路で実現する。詳細な構成とその動作について図４を用いて説明する。
図４において、電圧源ＶＤＤに電流源Ｉ７１の一方が接続され、他方はＮＭＯＳトランジスタＱ７１のドレインに接続される。またこの電流源Ｉ７１と並列にＳＷ７９と電流源Ｉ７３が直列接続されている。ＮＭＯＳトランジスタＱ７１のソースがグランドに接続され、ゲートとドレイン間はＳＷ７２が接続され、またこれと並列に直列接続されたＳＷ７３と帰還キャパシタＣｆ７１が接続されている。この帰還キャパシタＣｆ７１とＳＷ７３の共通接続点はＳＷ７１を介してＶａｇに接続されている。
ＮＭＯＳトランジスタ７１と並列にゲートが共通接続されたソース接地ＮＭＯＳトランジスタＱ７３が接続され、ドレインはＳＷ７７を介してＮＭＯＳトランジスタ７１のドレインと接続されている。
図４において、電圧源ＶＤＤに電流源Ｉ７１の一方が接続され、他方はＮＭＯＳトランジスタＱ７１のドレインに接続される。またこの電流源Ｉ７１と並列にＳＷ７９と電流源Ｉ７３が直列接続されている。ＮＭＯＳトランジスタＱ７１のソースがグランドに接続され、ゲートとドレイン間はＳＷ７２が接続され、またこれと並列に直列接続されたＳＷ７３と帰還キャパシタＣｆ７１が接続されている。この帰還キャパシタＣｆ７１とＳＷ７３の共通接続点はＳＷ７１を介してＶａｇに接続されている。
ＮＭＯＳトランジスタ７１と並列にゲートが共通接続されたソース接地ＮＭＯＳトランジスタＱ７３が接続され、ドレインはＳＷ７７を介してＮＭＯＳトランジスタ７１のドレインと接続されている。
また、電流源Ｉ７２の一方が電圧源ＶＤＤに接続され、他方はＮＭＯＳトランジスタＱ７２のドレインに接続される。またこの電流源Ｉ７２と並列に直列接続されたＳＷ８０と電流源Ｉ７４が接続されている。ＮＭＯＳトランジスタＱ７２のソースがグランドに接続され、ゲートとドレイン間はＳＷ７４が接続され、またこれと並列に直列接続されたＳＷ７５と帰還キャパシタＣｆ７２が接続されている。この帰還キャパシタＣｆ７２とＳＷ７５の共通接続点はＶａｇに接続されている。
ＮＭＯＳトランジスタ７２と並列にゲートが共通接続されたソース接地型ＮＭＯＳトランジスタＱ７４が接続され、ドレインはＳＷ７８を介してＮＭＯＳトランジスタ７２のドレインと接続されている。
ＮＭＯＳトランジスタＱ７１のゲートは入力回路７２Ａ，７２Ｂ，・・・，７２Ｎに接続される。ゲートがたとえばこの入力回路７２ＡのキャパシタＣＳ７２Ａに接続され、さらにＳＷ７２ＡＡを介して入力信号Ｖｉｐと、またＳＷ７２ＡＢ，ＳＷ７２ＡＣを介して参照電圧ＶＴ，ＶＢに接続されている。７２Ｂ，・・・，７２Ｎも同様に接続される。
ＮＭＯＳトランジスタＱ７２のゲートは入力回路７３Ａ，７３Ｂ，・・・，７３Ｎに接続される。ゲートはたとえばこの入力回路７３Ａを構成するキャパシタＣＳ７３Ａに接続され、さらにＳＷ７３Ａを介してＶｉｎに、またＳＷ７３Ｂを介して参照電圧ＶＢ，ＳＷ７３Ｃを介して参照電圧ＶＴにそれぞれ接続されている。入力回路７３Ｂ，・・・，７３Ｎも同様に接続される。
ＮＭＯＳトランジスタＱ７１，Ｑ７３とＱ７２，Ｑ７４の各ドレインが出力ＶｏｎとＶｏｐにそれぞれ接続されている。
ＮＭＯＳトランジスタ７２と並列にゲートが共通接続されたソース接地型ＮＭＯＳトランジスタＱ７４が接続され、ドレインはＳＷ７８を介してＮＭＯＳトランジスタ７２のドレインと接続されている。
ＮＭＯＳトランジスタＱ７１のゲートは入力回路７２Ａ，７２Ｂ，・・・，７２Ｎに接続される。ゲートがたとえばこの入力回路７２ＡのキャパシタＣＳ７２Ａに接続され、さらにＳＷ７２ＡＡを介して入力信号Ｖｉｐと、またＳＷ７２ＡＢ，ＳＷ７２ＡＣを介して参照電圧ＶＴ，ＶＢに接続されている。７２Ｂ，・・・，７２Ｎも同様に接続される。
ＮＭＯＳトランジスタＱ７２のゲートは入力回路７３Ａ，７３Ｂ，・・・，７３Ｎに接続される。ゲートはたとえばこの入力回路７３Ａを構成するキャパシタＣＳ７３Ａに接続され、さらにＳＷ７３Ａを介してＶｉｎに、またＳＷ７３Ｂを介して参照電圧ＶＢ，ＳＷ７３Ｃを介して参照電圧ＶＴにそれぞれ接続されている。入力回路７３Ｂ，・・・，７３Ｎも同様に接続される。
ＮＭＯＳトランジスタＱ７１，Ｑ７３とＱ７２，Ｑ７４の各ドレインが出力ＶｏｎとＶｏｐにそれぞれ接続されている。
入力回路７２Ａ，７２Ｂ，・・・７２Ｎ、７３Ａ，７３Ｂ，・・・７３Ｎに設けられたサンプル容量ＣＳ７２，ＣＳ７３ＡはビットブロックのＡＤの分解能に応じて設けられ、ビットブロックのＡＤのサーモメータコード出力に従って参照電圧ＶＴ，ＶＢに接続される。
次に、ＭＤＡＣ７０の動作について説明する。
リセットモードのとき、図２（Ａ），（Ｂ）を参照すると、ＣＫ１が“Ｈ”レベル、ＣＫ２が“Ｌ”レベルとなる。そのときの各スイッチは、ＳＷ７１，ＳＷ７２，ＳＷ７２ＡＡ，ＳＷ７４，ＳＷ７６，ＳＷ７３ＡＡがＯＮで、ＳＷ７２ＡＢ，ＳＷ７２ＡＣ，ＳＷ７３，ＳＷ７３ＡＢ，ＳＷ７３ＡＣ，ＳＷ７５，ＳＷ７７，ＳＷ７８，ＳＷ７９，ＳＷ８０がＯＦＦとなる。ただし、ＳＷ７２ＡＢ，ＳＷ７２ＡＣ，ＳＷ７３ＡＢ，ＳＷ７３ＡＣはＡＤＣ４１で制御され、ＶＴまたはＶＢのどちらか一方選択されるよう切り換え動作する。
そして、ＮＭＯＳトランジスタＱ７１、Ｑ７２のみが動作し、かつその動作電流はＩ７１とＩ７２に設定され、ＮＭＯＳトランジスタＱ７１とＱ７２の入出力端子のゲートとドレインはショートされ、ＭＯＳダイオードとして動作する。
ＳＷ７１，ＳＷ７２とＳＷ７４，ＳＷ７６はＯＮでショートしているので、ＳＷ７１とＳＷ７６を介してＳＷ９７とＣｆ７１の共通接続点、ＳＷ７５とＣｆ７２の共通接続点にＶａｇがそれぞれ供給される。
またリセットモードの場合、ＳＷ７２とＳＷ７４はＯＮになっているので、帰還キャパシタＣｆ７１にＶａｇ電圧が供給され、ＶａｇがＮＭＯＳトランジスタＱ７１（ＭＯＳダイオード）のＶｇｓに対して充電される。
一方、入力回路７２ＡのスイッチＳＷ７２ＡＡがＯＮであるので、前段のビットブロックのＭＤＡＣ（７０）からの出力電圧が今度は入力電圧、たとえばＶｉｐとして供給される。このスイッチを介してサンプル容量キャパシタＣＳ７２Ａに供給され、ＮＭＯＳトランジスタＱ７１（ＭＯＳダイオード）のＶｇｓに対して充電される。
しかし他の２個のＳＷ（ＳＷ７２ＡＢ，ＳＷ７２ＡＣ）がＯＦＦしているので、ＡＤ変換器のサーモメータコード出力に従うサーモ電圧（参照電圧源ＶＢ，ＶＴ）は供給されない。
リセットモードのとき、図２（Ａ），（Ｂ）を参照すると、ＣＫ１が“Ｈ”レベル、ＣＫ２が“Ｌ”レベルとなる。そのときの各スイッチは、ＳＷ７１，ＳＷ７２，ＳＷ７２ＡＡ，ＳＷ７４，ＳＷ７６，ＳＷ７３ＡＡがＯＮで、ＳＷ７２ＡＢ，ＳＷ７２ＡＣ，ＳＷ７３，ＳＷ７３ＡＢ，ＳＷ７３ＡＣ，ＳＷ７５，ＳＷ７７，ＳＷ７８，ＳＷ７９，ＳＷ８０がＯＦＦとなる。ただし、ＳＷ７２ＡＢ，ＳＷ７２ＡＣ，ＳＷ７３ＡＢ，ＳＷ７３ＡＣはＡＤＣ４１で制御され、ＶＴまたはＶＢのどちらか一方選択されるよう切り換え動作する。
そして、ＮＭＯＳトランジスタＱ７１、Ｑ７２のみが動作し、かつその動作電流はＩ７１とＩ７２に設定され、ＮＭＯＳトランジスタＱ７１とＱ７２の入出力端子のゲートとドレインはショートされ、ＭＯＳダイオードとして動作する。
ＳＷ７１，ＳＷ７２とＳＷ７４，ＳＷ７６はＯＮでショートしているので、ＳＷ７１とＳＷ７６を介してＳＷ９７とＣｆ７１の共通接続点、ＳＷ７５とＣｆ７２の共通接続点にＶａｇがそれぞれ供給される。
またリセットモードの場合、ＳＷ７２とＳＷ７４はＯＮになっているので、帰還キャパシタＣｆ７１にＶａｇ電圧が供給され、ＶａｇがＮＭＯＳトランジスタＱ７１（ＭＯＳダイオード）のＶｇｓに対して充電される。
一方、入力回路７２ＡのスイッチＳＷ７２ＡＡがＯＮであるので、前段のビットブロックのＭＤＡＣ（７０）からの出力電圧が今度は入力電圧、たとえばＶｉｐとして供給される。このスイッチを介してサンプル容量キャパシタＣＳ７２Ａに供給され、ＮＭＯＳトランジスタＱ７１（ＭＯＳダイオード）のＶｇｓに対して充電される。
しかし他の２個のＳＷ（ＳＷ７２ＡＢ，ＳＷ７２ＡＣ）がＯＦＦしているので、ＡＤ変換器のサーモメータコード出力に従うサーモ電圧（参照電圧源ＶＢ，ＶＴ）は供給されない。
つぎに、アンプモードの時、各ＳＷの動作はリセット時のときと逆状態となる、その結果、ＳＷ７１，ＳＷ７２，ＳＷ７２ＡＡ，ＳＷ７３ＡＡ，ＳＷ７４，ＳＷ７６はＯＦＦとなり、ＳＷ７３，ＳＷ７６，ＳＷ７７，ＳＷ７８，ＳＷ７９，ＳＷ８０はＯＮとなり、ＮＭＯＳトランジスタＱ７１，Ｑ７３とＱ７２，Ｑ７４の入出力端子のゲートとドレインはＤＣ的にオープンになり、増幅動作状態となる。またＳＷ７２ＡＢ，ＳＷ７２ＡＣ，ＳＷ７３ＡＢ，ＳＷ７３ＡＣはＡＤＣ４１からの制御信号によりＯＮ／ＯＦＦされ、ＶＴまたはＶＢのいずれかに一方と接続される。その結果、それぞれの入力キャパシタを介してリセット時にサンプルされた入力信号とＶＴあるいはＶＢとの変化分がオペアンプに伝達される。この変化分はＭＤＡＣ７０のゲイン倍（＝ＣＳ７２／Ｃｆ７１、ここでＣＳ７２＝ＣＳ７２Ａ＋ＣＳ７２Ｂ＋・・・＋ＣＳ７２Ｎ）されて出力される。
このように、アンプモードのとき、電流源のＩ７１とＩ７３、Ｉ７２とＩ７４が同時に供給され、それぞれのアンプの動作電流が（１＋ｎ）＊Ｉ０と設定されて、リセット期間の動作と比較して高速動作できるようにされている。
一方アンプを構成するＮＭＯＳトランジスタも、Ｑ７１とＱ７３、Ｑ７２とＱ７３がパラレルに接続され、電流密度を一定にしてＶｇｓを一定にするとともに、上述の定電流源からの増加した電流を用いて、高速動作できるようにしている。
このように、アンプモードのとき、電流源のＩ７１とＩ７３、Ｉ７２とＩ７４が同時に供給され、それぞれのアンプの動作電流が（１＋ｎ）＊Ｉ０と設定されて、リセット期間の動作と比較して高速動作できるようにされている。
一方アンプを構成するＮＭＯＳトランジスタも、Ｑ７１とＱ７３、Ｑ７２とＱ７３がパラレルに接続され、電流密度を一定にしてＶｇｓを一定にするとともに、上述の定電流源からの増加した電流を用いて、高速動作できるようにしている。
以下同様に、各ビットブロック間で同じ動作を繰り返し、クロックタイミングに同期してＡＤ変換の動作を行う。
このように、リセットモードではアンプの動作電流値を１／（１＋ｎ）倍に抑え、サンプルホールドの平均電流源を低減した。このとき、アンプの入力段のトランジスタサイズも同様に１／（１＋ｎ）倍にし、常にトランジスタの電流密度を等しくした。したがって、電流値だけを変えると入力トランジスタのゲート−ソース間電圧Ｖｇｓの大きさが変わり、入力コモン電圧と等価となり、ソース接地入力段のアンプはこの変化分を増幅動作するため出力動作点がずれてしまう問題を防止できた。
また、電流源および入力段トランジスタに挿入するスイッチは基本的に、ドレイン側あるいはソース側もどちらでも良いが、入力段トランジスタに関してソース側にスイッチを挿入するとこのスイッチのＯＮ抵抗がソースとグランド間に直列に入り、ソースに帰還抵抗が入り好ましくない。したがって、上述した入力段のアンプ構成においては、ＮＭＯＳトランジスタＱ７３，Ｑ７４のスイッチはドレイン側に設けたほうが特性上良い。
また、電流源および入力段トランジスタに挿入するスイッチは基本的に、ドレイン側あるいはソース側もどちらでも良いが、入力段トランジスタに関してソース側にスイッチを挿入するとこのスイッチのＯＮ抵抗がソースとグランド間に直列に入り、ソースに帰還抵抗が入り好ましくない。したがって、上述した入力段のアンプ構成においては、ＮＭＯＳトランジスタＱ７３，Ｑ７４のスイッチはドレイン側に設けたほうが特性上良い。
上述した実施形態例のＭＤＡＣ回路７０はＮＭＯＳトランジスタを用いた例を示したが、これ以外にＰＭＯＳトランジスタで構成することもできるし、さらに他の絶縁ゲートＦＥＴで構成することができる。
このように、本発明のサンプルホールド回路は、オペアンプのバイアスを制御し、また動作モードに応じてトランジスタのサイズを可変することにより、オペアンプの平均動作電流を低減することができた。
さらに、このサンプルホールド回路をパイプラインＡＤ変換器に用いることにより、消費電流を削減することができた。
さらに、このサンプルホールド回路をパイプラインＡＤ変換器に用いることにより、消費電流を削減することができた。
１０，３１，４４，１００，２００，３００…サンプルホールド回路、３２Ａ，３２Ｄ，３２Ｃ，３２Ｄ…ビットブロック、３３…エラー訂正／クロック発生回路、４０，７０…ＭＤＡＣ（Ｍｕｌｔｉｐｌｉｙｎｇ ＤＡＣ）、４１…ＡＤ変換器（ＡＤＣ）、４２…ＤＡ変換器（ＤＡＣ）、５０…パイプラインＡＤ変換器，２０１…ＣＭＦＢ（コモンモード・フィードバック）回路。
Claims (16)
- 第１の基準信号が供給され第１の制御信号でオン・オフ動作する第１の切り換え手段と、
第１の入力信号が供給され第２の制御信号でオン・オフ動作する第２の切り換え手段と、
第２の基準信号が供給され第１の制御信号でオン・オフ動作する第３の切り換え手段と、
第２の入力信号が供給され第２の制御信号でオン・オフ動作する第４の切り換え手段と、
前記第１と第２の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第１のキャパシタと、
前記第３と第４の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第２のキャパシタと、
前記第１と第２のキャパシタの出力が第１と第２の入力端子に接続され、増幅して第１と第２の出力端子から出力する増幅器と、
前記第１の入力端子と第１の出力端子間に接続された第５の切り換え手段と第３のキャパシタと、
前記第２の入力端子と第２の出力端子間に接続された第６の切り換え手段と第４のキャパシタと、
前記増幅器の第１と第２の出力端子と基準電源間に接続された第１と第２の可変電流源と、
前記第２の制御信号が供給され、該第２の制御信号が供給される期間、前記増幅器の動作状態を固定する動作設定手段と
を有するサンプルホールド回路。 - 前記第５の切り換え手段と前記第３のキャパシタは直列接続されるとともに、前記第６の切り換え手段と前記第４のキャパシタも直列接続された
請求項１記載のサンプルホールド回路。 - 前記第１と第２の可変電流源は第７と第８の切り換えスイッチを用いて電流値を切り換える複数の電流源を有する
請求項１記載のサンプルホールド回路。 - 前記増幅器は第１トランジスタで構成され、該第１トランジスタと並列に第８の切り換えスイッチを介して第２のトランジスタを接続した
請求項１記載のサンプルホールド回路。 - 前記第１と第２のトランジスタはソース接地絶縁ゲート電界効果トランジスタで構成した
請求項４記載のサンプルホールド回路。 - 前記第１のトランジスタに接続された第８の切り換えスイッチは前記第７または第８の切り換えスイッチと連動させ、前記第１または第２の制御信号に応じて切り換える
請求項４記載のサンプルホールド回路。 - 前記第１と第２のトランジスタは前記第８の切り換えスイッチを切り換えたとき、電流密度を一定にする
請求項５記載のサンプルホールド回路。 - 第１の基準信号が供給され第１の制御信号でオン・オフ動作する第１の切り換え手段と、
第１の入力信号が供給され第２の制御信号でオン・オフ動作する第２の切り換え手段と、
第２の基準信号が供給され第１の制御信号でオン・オフ動作する第３の切り換え手段と、
第２の入力信号が供給され第２の制御信号でオン・オフ動作する第４の切り換え手段と、
前記第１と第２の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第１のキャパシタと、
前記第３と第４の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第２のキャパシタと、
前記第１と第２のキャパシタの出力が第１と第２の入力端子に接続され、増幅して第１と第２の出力端子から出力するソース接地増幅器と、
前記第１の入力端子と第１の出力端子間に接続された第５の切り換え手段と第３のキャパシタと、
前記第２の入力端子と第２の出力端子間に接続された第６の切り換え手段と第４のキャパシタと、
前記第１の増幅器の第１と第２の出力端子と基準電源間に接続された第１と第２の可変電流源と、
前記第２の制御信号が供給され、該第２の制御信号が供給される期間、前記ソース接地増幅器の動作状態を固定する動作設定手段と
を有するサンプルホールド回路。 - 前記第５の切り換え手段と前記第３のキャパシタは直列接続されるとともに、前記第６の切り換え手段と前記第４のキャパシタも直列接続された
請求項８記載のサンプルホールド回路。 - 前記第１と第２の可変電流源は第７と第８の切り換えスイッチを用いて電流値を切り換える複数の電流源を有する
請求項８記載のサンプルホールド回路。 - 前記増幅器は第１の絶縁ゲート電界効果トランジスタで構成され、該第１の絶縁ゲート電界効果トランジスタと並列に第８の切り換えスイッチを介して第２の絶縁ゲート電界効果トランジスタを接続した
請求項８記載のサンプルホールド回路。 - 前記第１の絶縁ゲート電界効果トランジスタに接続された第８の切り換えスイッチは前記第７または第８の切り換えスイッチと連動させ、前記第１または第２の制御信号に応じて切り換える
請求項１１記載のサンプルホールド回路。 - 前記第１と２の絶縁ゲート電界効果トランジスタは前記第８の切り換えスイッチを切り換えたとき、電流密度を一定にする
請求項１１記載のサンプルホールド回路。 - サンプリング周波数に等しく互いに重なり合わない第１及び第２のクロックで制御され、前記第１のクロックがオンの時点で導通状態となる第１、第２、第３、第４、第５及び第６のスイッチと、前記第２のクロックがオンの時に導通状態となる第７、第８、第９及び第１０のスイッチと、
オペアンプと該オペアンプに負帰還を施す容量と前記第３あるいは第４のスイッチを介して入力信号をサンプルする容量とを有し、
前記第１及び第２のスイッチは前記オペアンプに負帰還を施す前記容量と並列に接続され、前記第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差がサンプル容量にチャージされ、
前記第２のクロックがオンの時に前記第９及び第１０のスイッチに動作点を決定する参照電圧が供給され、
前記サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル容量と帰還容量との比によって増幅し出力し、
前記オペアンプが２組のソース接地入力段と２組の電流源から成り、それぞれの一方の組には前記第２のクロックで導通状態となるスイッチが挿入されており、前記第２のクロックに同期にしてバイアス電流値と入力トランジスタのゲート幅サイズが（ｎ＋１）倍[ｎ＞０，整数]とされる
サンプルホールド回路。 - 前記オペアンプはソース接地入力段のスイッチがドレイン側に挿入されている
請求項１４記載のサンプルホールド回路。 - アナログ信号をデジタルコードに変換するＡＤ変換器と、該ＡＤ変換器の出力するデジタルコードをアナログ値に変換数するＤＡ変換器と、前記ＡＤ変換器に印加しているアナログ信号と前記ＤＡ変換器から出力されるアナログ信号との差分を2(a-1)[a:ＡＤ変換器の分解能]倍して出力するサンプルホールド回路とで構成されるＡＤ変換サブブロックを複数個縦続接続したパイプライン型ＡＤ変換器であって、
前記サンプルホールド回路は、
サンプリング周波数に等しく互いに重なり合わない第１及び第２のクロックで制御され、前記第１のクロックがオンの時点で導通状態となる第１、第２、第３、第４、第５及び第６のスイッチと、
前記第２のクロックがオンの時に導通状態となる第７、第８、第９及び第１０のスイッチと、オペアンプと該オペアンプに負帰還を施す容量と前記第３あるいは第４のスイッチを介して入力信号をサンプルする容量と、
前記第１及び第２のスイッチは前記オペアンプに負帰還を施す前記容量と並列に接続され、前記第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差がサンプル容量にチャージされ、
前記第２のクロックがオンの時に前記第９及び第１０のスイッチに動作点を決定する参照電圧が供給され、
前記サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル容量と帰還容量との比によって増幅し出力し、
前記オペアンプが２組のソース接地入力段と２組の電流源から成り、それぞれの一方の組には前記第２のクロックで導通状態となるスイッチが挿入されており、前記第２のクロックに同期にしてバイアス電流値と入力トランジスタのゲート幅サイズが（ｎ＋１）倍[ｎ＞０，整数]とされる
パイプラインＡＤ変換器。
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