JP2006120694A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ゲート端部で発生するピエゾ電荷を低減するために、ゲート端部にかかる応力を低減することができる層間膜を備える半導体装置、及び、その製造方法を提供する。
【解決手段】ＧａＮ半導体基板１０の上側表面１１上に、下層保護膜３２と、第１オーミック電極４６ａ及び第２オーミック電極４６ｂと、制御電極４８と、上層保護膜３４とを備えて構成される。上層保護膜は、第１オーミック電極、第２オーミック電極及び制御電極を被覆するように下層保護膜上に形成されていて、熱により発生する応力ベクトルが下層保護膜と相反する。
【選択図】図４

Description

この発明は、半導体装置及びその製造方法、特にＧａＮ高電子移動度トランジスタの表面保護膜及びその形成方法に関するものである。

ＡｌＧａＮ／ＧａＮへテロ構造を備える高電子移動度電界効果トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）デバイス（以下、ＧａＮ−ＨＥＭＴと称することもある。）について、高周波パワーデバイスとしての実用化を目指した開発が進められている。ＧａＮ−ＨＥＭＴには、動作中にオン抵抗の変化が生じる電流コラプスやゲート漏れ電流などの、半導体の表面状態に深く関連する動作の不安定性の問題がある。従って、ＧａＮ−ＨＥＭＴの安定動作のために、ＧａＮやＡｌＧａＮの半導体表面を安定化させる表面保護膜が必要となる。

表面保護膜として、シリコン窒化（Ｓｉ₃Ｎ₄）膜や酸化アルミニウム（Ａｌ₂Ｏ₃）膜を用いると、表面準位が低減し、これにより電流コラプス等の電流不安定性を抑制することができる（例えば、非特許文献１参照）。また、表面保護膜として、シリコン酸窒化（ＳｉＯＮ）膜を用いた場合でも、ＧａＮ−ＨＥＭＴが安定動作することが確認されている（例えば、非特許文献２参照）。

図１に、従来用いられているプレーナ型ＦＥＴ作成技術で作成されたＧａＮ−ＨＥＭＴデバイスを示す。

ＧａＮ−ＨＥＭＴ１００は、ＧａＮ半導体基板１１０に形成された高電子移動度電界効果トランジスタである。ＧａＮ半導体基板１１０は、シリコン基板１１２上にバッファ層１１４と、チャネル層１２２、ショットキー層１２４及びキャップ層１２６を順次に積層して構成される。チャネル層１２２、ショットキー層１２４及びキャップ層１２６はエピタキシャル構造を有している。

チャネル層１２２は、不純物がドープされていないＧａＮの半導体層である。ショットキー層１２４は、不純物がドープされていないＡｌＧａＮの半導体層である。キャップ層１２６は、不純物がドープされていないＧａＮの半導体層である。素子形成領域以外のキャップ層１２６、ショットキー層１２４、及び、チャネル層１２２の全部又は一部は高抵抗化され素子分離領域１２８を形成している。

ＧａＮ半導体基板１１０の上側表面１１１上に下層保護膜１３２がシリコン窒化（Ｓｉ₃Ｎ₄）膜で形成されている。下層保護膜１３２は、半導体表面を保護するための表面保護膜としての役割を備えている。

下層保護膜１３２に設けられた開口部内に、第１オーミック電極１４６ａ、第２オーミック電極１４６ｂ及びゲート電極１４８が形成されている。

第１オーミック電極１４６ａ、第２オーミック電極１４６ｂ及びゲート電極１４８を被覆するように下層保護膜１３２上に上層保護膜１３４がＳｉ₃Ｎ₄膜で形成されている。ここで、上層保護膜１３４は、ゲート電極１４８が酸化しないように、当該ゲート電極１４８を保護するための役割を備えている。上層保護膜１３４には、第１及び第２オーミック電極１４６ａ及び１４６ｂの部分を露出させる開口部が設けられている。露出した第１及び第２オーミック電極１４６ａ及び１４６ｂと電気的に接続されるように、第１及び第２メタル電極１４７ａ及び１４７ｂが形成されている。第１オーミック電極１４６ａと第１メタル電極１４７ａとを合せて、ドレイン電極１４５ａとし、第２オーミック電極１４６ｂと第２メタル電極１４７ｂを合せて、ソース電極１４５ｂとしている。

ＧａＮ半導体基板１１０の表面であるキャップ層１２６を下層保護膜１３２が保護し、ゲート電極１４８を上層保護膜１３４が保護する構成となっている。このようにＧａＮ半導体基板１１０の表面を、下層保護膜１３２及び上層保護膜１３４からなる表面保護膜が被覆しているためＧａＮ−ＨＥＭＴ１００の安定動作が実現できる。
橋詰保、長谷川英機著、「ＧａＮ系電子デバイスにおける表面の影響」、信学技報、ＴＥＣＨＮＩＣＡＬ ＲＥＰＯＲＴ ＯＦ ＩＥＩＣＥ、 ＥＤ２００３−２０４、ＭＷ２００３−２３２（２００４−１） Ｓ．Ａｒｕｌｋｕｍａｒａｎ、Ｔ．Ｅｇａｗａ、Ｈ．Ｉｓｈｉｋａｗａ、Ｔ．Ｊｉｍｂｏ、Ｙ．Ｓａｎｏ著、「Ｓｕｒｆａｃｅ ｐａｓｓｉｖａｔｉｏｎ ｅｆｆｅｃｔｓ ｏｎ ＡｌＧａＮ／ＧａＮ ｈｉｇｈ−ｅｌｅｃｔｒｏｎ−ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ＳｉＯ2、Ｓｉ3Ｎ4、ａｎｄ ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、ｖｏｌ．８４、Ｎｏ．４、ｐ．６１３、２００４ Ｐ．Ｍ．Ａｓｂｅｃｋ、Ｃ．Ｐ．Ｌｅｅ、Ｍ．Ｃ．Ｆ．Ｃｈａｎg著、「Ｐｉｅｚｏｅｌｅｃｔｒｉｃ Ｅｆｆｅｃｔｓ ｉｎ ＧａＡｓ ＦＥＴ'ｓ ａｎｄ Ｔｈｅｉｒ Ｒｏｌｅ ｉｎ Ｏｒｉｅｎｔａｔｉｏｎ−Ｄｅｐｅｎｄｅｎｔ Ｄｅｖｉｃｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ」、ＩＥＥＥ．Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ．、ｖｏｌ．ＥＤ−３１、Ｎｏ．１０、ｐ．１３７７、Ｏｃｔ．１９８４

しかしながら、上述の従来例では、ＧａＮ−ＨＥＭＴデバイスの形成にあたり、上層及び下層保護膜を、プラズマＣＶＤ法でＳｉ₃Ｎ₄膜を堆積することで形成している。このＳｉ₃Ｎ₄膜を堆積するためのプラズマＣＶＤ法は、３００℃程度の高温下で行われる。プラズマＣＶＤ法を用いた場合、高温状態から室温付近まで温度が下がる際に、ＧａＮ半導体基板とＳｉ₃Ｎ₄膜の線膨張係数の違いにより応力が発生する。すなわち、両者の熱により発生する応力ベクトルが相違する。

この応力について図２（Ａ）を参照して説明する。図２は、ゲート電極に加わる応力を説明するための図である。表面保護膜９１として、Ｓｉ₃Ｎ₄膜で上層保護膜９４及び下層保護膜９２を形成した場合、この応力はコンプレッシブ応力（図２（Ａ）ではＩで示す。）となる。ここで、コンプレッシブ応力を、ゲート電極９６を圧縮する方向の応力とする。上層保護膜９４及び下層保護膜９２に生ずるコンプレッシブ応力（Ｉ）により、上層保護膜９４及び下層保護膜９２が形成されたＧａＮ半導体基板９０に変形が生じ、既に形成されているゲート電極９６にも応力が加わる。

ゲート電極のゲート端部、特に下地と接触する側の先端部（図２（Ａ）中、符号９８で示す部分）では、加えられた応力により、ピエゾ電荷が発生する（例えば、非特許文献３参照）。このピエゾ電荷の発生により、ゲート端部９８に電荷が集中するためゲートリーク電流が増大し、このゲートリーク電流の増大がゲート電極の耐圧を下げてしまう。例えば、上層保護膜９４及び下層保護膜９２をＳｉ₃Ｎ₄膜で形成した場合、応力は５×１０⁸Ｎ／ｍ²であり、このとき、ゲートリーク電流は２桁程度増大する。このゲートリーク電流の増大により、ゲート耐圧が低下するので、高電圧動作デバイスとしての特性が劣化してしまう。

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、ゲート端部にかかる応力を低減することで、ゲートリーク電流の増大、すなわち、ゲート耐圧の低下を防ぐことができる表面保護膜を備える半導体装置、及び、その製造方法を提供することである。

上述した目的を達成するために、この発明の半導体装置は、ＧａＮ半導体基板の上側表面上に、下層保護膜と、第１オーミック電極及び第２オーミック電極と、制御電極と、上層保護膜とを備えて構成される。下層保護膜には、第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部が、ＧａＮ半導体基板の上側表面が露出するようにそれぞれ形成されている。第１オーミック電極及び第２オーミック電極は、第１オーミック電極用開口部及び第２オーミック電極用開口部内にそれぞれ形成され、制御電極は、制御電極用開口部内に形成されている。上層保護膜は、第１オーミック電極、第２オーミック電極及び制御電極を被覆するように下層保護膜上に形成されていて、上層保護膜の、熱により発生する応力ベクトルは、下層保護膜と相反する。

また、この発明の半導体装置の他の好適実施例によれば、ＧａＮ半導体基板の上側表面上に、制御電極と、下層保護膜と、第１オーミック電極及び第２オーミック電極と、上層保護膜とを備えて構成される。下層保護膜は、ＧａＮ半導体基板の上側表面及び制御電極を被覆し、かつ、下層保護膜には、第１オーミック電極用開口部及び第２オーミック電極用開口部がＧａＮ半導体基板の上側表面が露出するように形成されている。第１オーミック電極及び第２オーミック電極は、第１オーミック電極用開口部及び第２オーミック電極用開口部内に形成されている。上層保護膜は、第１オーミック電極及び第２オーミック電極を被覆するように下層保護膜上に形成されていて、上層保護膜の熱により発生する応力ベクトルが下層保護膜と相反する。

また、この発明の半導体装置の他の好適実施例によれば、ＧａＮ半導体基板の上側表面上に、下層保護膜と、第１オーミック電極及び第２オーミック電極と、制御電極と、上層保護膜とを備えている。下層保護膜には、第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部が、ＧａＮ半導体基板の上側表面が露出するように形成されている。さらに、下層保護膜は、第１下層保護膜と第２下層保護膜との積層膜として形成されており、及び、制御電極は、第１下層保護膜と離間して設けられている。第１オーミック電極及び第２オーミック電極は、第１オーミック電極用開口部及び第２オーミック電極用開口部内にそれぞれ形成されている。制御電極は、制御電極用開口部内に形成されている。上層保護膜は、第１オーミック電極、第２オーミック電極及び制御電極を被覆するように下層保護膜上に形成されている。

また、この発明の半導体装置の他の好適実施例によれば、ＧａＮ半導体基板の上側表面上に、下層保護膜と、第１オーミック電極及び第２オーミック電極と、制御電極とを備えている。下層保護膜には、第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部がＧａＮ半導体基板の上側表面が露出するように形成されている。第１オーミック電極及び第２オーミック電極は、第１オーミック電極用開口部及び第２オーミック電極用開口部内にそれぞれ形成されている。制御電極は、制御電極用開口部内に非酸化性の金属で形成されている。

この発明の半導体装置の製造方法は、以下の工程を備えている。先ず、ＧａＮ半導体基板を用意する。このＧａＮ半導体基板は、シリコン、炭化シリコン及びサファイアから選択された１種の材料で形成された基板上に、バッファ層、チャネル層、ショットキー層及びキャップ層を順次に積層して構成されている。次に、ＧａＮ半導体基板の上側表面上に下層保護膜を堆積する。次に、下層保護膜に、第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部をそれぞれ形成して、ＧａＮ半導体基板の上側表面部分を露出させる。次に、第１及び第２オーミック電極用開口部内に露出したＧａＮ半導体基板の上側表面部分上に第１オーミック電極及び第２オーミック電極をそれぞれ形成する。次に、制御電極用開口部内に露出したＧａＮ半導体基板の上側表面部分上に制御電極を形成する。次に、第１オーミック電極、第２オーミック電極及び制御電極を被覆するように下層保護膜上に、熱により発生する応力ベクトルが下層保護膜と相反する上層保護膜を形成する。

また、この発明の半導体装置の製造方法の他の好適実施例によれば、以下の工程を備えている。先ず、ＧａＮ半導体基板を用意する。このＧａＮ半導体基板は、シリコン、炭化シリコン及びサファイアから選択された１種の材料で形成された基板上に、バッファ層、チャネル層、ショットキー層及びキャップ層を順次に積層して構成されている。次に、ＧａＮ半導体基板上に制御電極を形成する。次に、制御電極を被覆するようにＧａＮ半導体基板の上側表面上に下層保護膜を形成する。次に、下層保護膜に、第１オーミック電極用開口部及び第２オーミック電極用開口部をそれぞれ形成して、ＧａＮ半導体基板の上側表面部分を露出させる。次に、第１及び第２オーミック電極用開口部内に露出したＧａＮ半導体基板の上側表面部分上に第１オーミック電極及び第２オーミック電極を形成する。次に、第１オーミック電極及び第２オーミック電極を被覆するように下層保護膜上に、熱により発生する応力ベクトルが、下層保護膜と相反する上層保護膜を形成する。

また、この発明の半導体装置の製造方法の他の好適実施例によれば、以下の工程を備えている。先ず、ＧａＮ半導体基板を用意する。このＧａＮ半導体基板は、シリコン、炭化シリコン及びサファイアから選択された１種の材料で形成された基板上に、バッファ層、チャネル層、ショットキー層及びキャップ層を順次に積層して構成されている。次に、ＧａＮ半導体基板の上側表面上に、下層保護膜として、第１下層保護膜及び第２下層保護膜を積層する。次に、第１下層保護膜及び第２下層保護膜に対して反応性イオンエッチングを行うことにより、第１及び第２下層保護膜を貫通する、第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部をそれぞれ形成して、これら開口部にＧａＮ半導体基板の上側表面部分を露出させる。このとき、第１下層保護膜の材質として、第２下層保護膜の材質よりもエッチングレートの大きいものを使用し、及び、反応性イオンエッチングによって、第１下層保護膜をサイドエッチングする。次に、第１及び第２オーミック電極用開口部内に露出したＧａＮ半導体基板の上側表面部分上に第１オーミック電極及び第２オーミック電極をそれぞれ形成する。次に、制御電極用開口部内に露出したＧａＮ半導体基板の上側表面部分上に制御電極を形成する。次に、第１オーミック電極、第２オーミック電極及び制御電極を被覆するように下層保護膜上に、上層保護膜を形成する。

また、この発明の半導体装置の製造方法の他の好適実施例によれば、以下の工程を備えている。先ず、ＧａＮ半導体基板を用意する。このＧａＮ半導体基板は、シリコン、炭化シリコン及びサファイアから選択された１種の材料で形成された基板上に、バッファ層、チャネル層、ショットキー層及びキャップ層を順次に積層して構成されている。次に、ＧａＮ半導体基板の上側表面上に下層保護膜を堆積する。次に、下層保護膜に、第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部をそれぞれ形成して、ＧａＮ半導体基板の上側表面部分を露出させる。次に、第１及び第２オーミック電極用開口部内に露出したＧａＮ半導体基板の上側表面部分上に第１オーミック電極及び第２オーミック電極をそれぞれ形成する。次に、制御電極用開口部内に露出したＧａＮ半導体基板の上側表面部分上に制御電極を形成する。

この発明の半導体装置及び半導体装置の製造方法によれば、下層保護膜と上層保護膜が、プラズマＣＶＤ法などの熱処理過程の際に相反する方向の応力ベクトルを生じる材質で形成されている。このため、熱処理過程で加えられる熱によって下層保護膜と上層保護膜のそれぞれで生じる応力が、互いに相殺されるか、或いは、相殺されるのと同程度にまで低減されるので、制御電極であるゲート電極に応力の影響を与えない。従って、制御電極の端部に応力が発生せず、この応力に起因するピエゾ電荷の発生を抑えることができる。このピエゾ電荷の発生を抑えることで、この発明の半導体装置は、ゲートリーク電流の増大、すなわち、ゲート耐圧の低下を防ぎ、高電圧動作デバイスとして優れた性能を備える。

また、下層保護膜を構成する第１下層保護膜と制御電極を離間して設けて、第１下層保護膜と制御電極の間に空隙を備える構成とすれば、熱処理過程で下層保護膜と上層保護膜で応力が発生したとしても、空隙の存在により、ゲート端部には応力の影響が及ばないので、ピエゾ電荷の発生を抑えることができる。

また、ゲート電極を金や白金などの非酸化性の金属で形成すれば、ゲート電極を保護するための上層保護膜を設ける必要がなくなる。上層保護膜を設けない場合、下層保護膜とゲート電極をこの順で形成した後に、熱処理過程が不要となるので、ゲート電極に応力が加わることがない。

以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の材質および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。

（第１実施形態）
図３及び図４を参照して、第１実施形態の半導体装置の製造方法について説明する。図３及び図４は、第１実施形態の半導体装置の製造方法を説明するための工程図である。

先ず、窒化ガリウム（ＧａＮ）半導体基板１０を用意する。ＧａＮ半導体基板１０は、シリコン基板１２上にバッファ層１４と、チャネル層２２、ショットキー層２４及びキャップ層２６を順次に積層して構成される。チャネル層２２、ショットキー層２４及びキャップ層２６はエピタキシャル構造を有している。ここで、シリコン基板１２の代わりにサファイア基板、炭化シリコン（ＳｉＣ）基板等を用いても良い。バッファ層１４は、シリコン基板１２とチャネル層２２との間で格子緩和効果を生じさせるために設けられている。チャネル層２２は、不純物がドープされていないＧａＮの半導体層である。ショットキー層２４は、不純物がドープされていないＡｌＧａＮの半導体層である。キャップ層２６は、不純物がドープされていないＧａＮの半導体層である。

チャネル層２２及びショットキー層２４間の接合はヘテロ結合であって、ポテンシャル井戸を持つエネルギーバンド構造を持つ。このポテンシャル井戸に閉じ込められた電子はヘテロ接合の接合面２３と垂直な方向には運動の自由度がなく、二次元電子ガスと呼ばれる。この二次元電子ガスは電子移動度が大きく、ソース−ドレイン間に流れる二次元電子ガスによる電流が、ゲートに印加される電圧で制御される。

チャネル層２２、ショットキー層２４及びキャップ層２６の形成後、必要に応じて任意好適な公知のフォトリソグラフィ及びイオン注入技術により、素子形成領域１６以外のキャップ層２６、ショットキー層２４、及び、チャネル層２２の全部又は一部を高抵抗化し、素子分離を行う。この高抵抗化された部分を素子分離領域２８と称する。

以下の説明では、シリコン基板１２上に、バッファ層１４、チャネル層２２、ショットキー層２４及びキャップ層２６が順次に積層され、さらに、素子分離領域２８が形成された基板をＧａＮ半導体基板１０と称する（図３（Ａ））。

次に、ＧａＮ半導体基板１０の上側表面１１上に下層保護膜３２を堆積して、図３（Ｂ）に示すような構造体を得る。下層保護膜３２は、例えば、任意好適な条件の、公知のプラズマ化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化（Ｓｉ₃Ｎ₄）膜を約１００ｎｍ厚で堆積することにより形成される。ここで、下層保護膜３２は、半導体表面を保護するための表面保護膜としての役割を備え、特にＳｉ₃Ｎ₄膜は、半導体表面の表面準位を低減するのに良好である。また、下層保護膜３２として、シリコン酸窒化（ＳｉＯＮ）膜を用いても良い（図３（Ｂ））。

次に、図３（Ｂ）に示す構造体に、設計に応じた適切な形状及び大きさの、第１オーミック電極形成領域３５ａ、第２オーミック電極形成領域３５ｂ及びゲート電極形成領域３７をそれぞれ設定する。これらの領域は、互いに離間している。次に、図３（Ｂ）の構造体の下層保護膜３２に対して任意好適な周知のフォトリソグラフィ及びドライエッチングを行う。このフォトリソエッチングによって、それぞれの領域内の下層保護膜３２の部分を除去して、第１オーミック電極用開口部３６ａ、第２オーミック電極用開口部３６ｂ及びゲート電極用開口部３８をそれぞれ形成する。その結果、開口部３６ａ、３６ｂ及び３８内には、ＧａＮ半導体基板１０の上側表面１１の部分がそれぞれ露出する（図３（Ｃ））。

次に、第１オーミック電極用開口部３６ａ及び第２オーミック電極用開口部３６ｂ内に露出している上側表面１１の部分上に、第１オーミック電極４６ａ及び第２オーミック電極４６ｂをそれぞれ形成する。第１及び第２オーミック電極４６ａ及び４６ｂの形成は、公知の方法、及び、公知の電極材料を用いれば良く、例えば、ニッケルを蒸着することで形成することができる。また、ゲート電極用開口部３８内に露出している上側表面１１の部分上に、ニッケル（Ｎｉ）と金（Ａｕ）を積層して、制御電極であるゲート電極４８を形成する。このとき、ＧａＮ半導体基板１０の上側表面１１とゲート電極４８の接触は、半導体と金属の接触からなるショットキー接触である。なお、当然ながら、第１オーミック電極４６ａ、第２オーミック電極４６ｂ及びゲート電極４８を形成する金属は、開口部内のＧａＮ半導体基板１０の上側表面１１の部分上だけでなく、開口部周辺の下層保護膜３２上にも堆積される（図４（Ａ））。

次に、第１オーミック電極４６ａ、第２オーミック電極４６ｂ及びゲート電極４８と下層保護膜３２とを被覆する上層保護膜３４を形成する。ここで、上層保護膜３４は、ゲート電極４８が酸化しないように、当該ゲート電極４８を保護するための役割を備えている。下層保護膜３２として、Ｓｉ₃Ｎ₄膜を用いる場合は、上層保護膜３４として、シリコン酸化（ＳｉＯ₂）膜を、任意好適な公知のプラズマＣＶＤ法により形成する（図４（Ｂ））。

Ｓｉ₃Ｎ₄膜及びＳｉＯ₂膜をプラズマＣＶＤ法で形成する場合、ＧａＮ半導体基板とＳｉ₃Ｎ₄膜及びＳｉＯ₂膜との線膨張係数の違いに起因する応力が発生する。すなわち、これら基板、Ｓｉ₃Ｎ₄膜及びＳｉＯ₂膜は、熱によって発生する応力ベクトルが異なる。Ｓｉ₃Ｎ₄膜の場合は、コンプレッシブ応力（圧縮応力）であり、ＳｉＯ₂膜の場合は、テンサイル応力（引張応力）である。ここで、下層保護膜及び上層保護膜に関していえば、コンプレッシブ応力とは、ベクトルの向きがゲート電極４８に向かう方向の応力であり、また、テンサイル応力は、コンプレッシブ応力とはベクトルの向きが相反するすなわち逆方向の応力である。

なお、ここでは、下層保護膜３２として、その応力がコンプレッシブ応力であるＳｉ₃Ｎ₄膜を形成し、及び、上層保護膜３４として、その応力がテンサイル応力であるＳｉＯ₂膜を形成している。

次に、図２（Ｂ）を参照して、その応力がコンプレッシブ応力である下層保護膜と、その応力がテンサイル応力である上層保護膜とした場合の応力につき説明する。プラズマＣＶＤ法による熱処理過程で、下層保護膜９２がコンプレッシブ応力（図中、矢印Ｉで示す）を生じ、上層保護膜９４がテンサイル応力（図中、矢印ＩＩで示す）を生じている。このように、下層保護膜９２と上層保護膜９４を、それぞれが持つ応力を相反するものとすることで、お互いの応力を相殺し、又は著しく低減するので、下層保護膜９２と上層保護膜９４とを合せた表面保護膜９１は、ゲート電極９６に与える応力をゼロにするか、或いは、ゲート耐圧の低下をきたしたとしても動作上障害とならない程度にまで応力を低減することができる。この結果、この応力の相殺或いは低減によりゲート端部９８でのピエゾ電荷の発生を抑えることができ、従って、ゲートリーク電流の増大、すなわち、ゲート耐圧の低下を防ぐことができる。

また、下層保護膜３２として、その応力がテンサイル応力であるシリコン酸窒化（ＳｉＯＮ）膜を形成し、及び、上層保護膜３４として、その応力がコンプレッシブ応力であるＳｉ₃Ｎ₄膜を形成してもよい。その応力がテンサイル応力である下層保護膜と、その応力がコンプレッシブ応力である上層保護膜とした場合の応力について、図２（Ｃ）を参照して説明する。プラズマＣＶＤ法による熱処理過程で、下層保護膜９２がテンサイル応力（図中、矢印ＩＩで示す）を生じ、上層保護膜９４がコンプレッシブ応力（図中、矢印Ｉで示す）を生じている。この場合も、図２（Ｂ）を参照して説明したのと同様に、下層保護膜９２と上層保護膜９４を、それぞれが持つ応力を相反するものとすることで、お互いの応力を相殺し、又は著しく低減するので、下層保護膜９２と上層保護膜９４とを合せた表面保護膜９１は、ゲート電極９６に与える応力を低減することができる。この結果、この応力の相殺或いは低減によりゲート端部９８でのピエゾ電荷の発生を抑えることができ、従って、ゲートリーク電流の増大、すなわち、ゲート耐圧の低下を防ぐことができる。

上層保護膜３４の形成後は、上層保護膜３４に対して任意好適な公知のフォトリソグラフィ及びドライエッチングを行うことにより、第１及び第２オーミック電極４６ａ及び４６ｂの部分を露出させる開口部を設ける。その後、露出した第１及び第２オーミック電極４６ａ及び４６ｂの部分上に、第１及び第２メタル電極４７ａ及び４７ｂをそれぞれ形成する。このとき、第１オーミック電極４６ａと第１メタル電極４７ａを合せて、ドレイン電極４５ａとし、第２オーミック電極４６ｂと第２メタル電極４７ｂを合せて、ソース電極４５ｂとして用いることができる（図４（Ｃ））。

（第２実施形態）
図５を参照して、第２実施形態の半導体装置の製造方法について説明する。図５は、第２実施形態の半導体装置の製造方法を説明するための工程図である。

先ず、ＧａＮ半導体基板を用意する。このＧａＮ半導体基板については、第１実施形態の図３（Ａ）を参照して説明したのと同様なので、説明を省略する。ＧａＮ半導体基板１０の上側表面１１上に、ゲート電極５８を形成する（図５（Ａ））。

ゲート電極５８の形成は、例えばリフトオフ法を用いて行われる。リフトオフ法については、公知であり詳細な説明は省略する。ＧａＮ半導体基板１０の上側表面１１全体にフォトレジスト層（図示を省略する。）を塗布形成した後、このフォトレジスト層にゲート電極形成領域に開口部を持つようにパターニングを行ってフォトレジストパターン（図示を省略する。）を得る。その後、ＧａＮ半導体基板１０の上側表面１１のフォトレジストパターン上にゲートメタルを蒸着する。このゲートメタルの蒸着により、フォトレジストパターンの開口部により露出しているＧａＮ半導体基板１０の上側表面１１上、及び、フォトレジストパターン上にゲートメタル層（図示を省略する。）が形成される。次に、フォトレジストパターンをリフトオフすると、フォトレジストパターンの開口部に蒸着されたゲートメタル部分を除いて、フォトレジストパターンとともにゲートメタル部分も一部除去され、ゲートメタル部分がゲート電極５８として残存する。

次に、ゲート電極５８を被覆するように、ＧａＮ半導体基板１０の上側表面１１上に下層保護膜５２を形成する。下層保護膜５２は、例えば、任意好適な条件の、公知のプラズマＣＶＤ法により、Ｓｉ₃Ｎ₄膜を約１００ｎｍ厚で堆積することにより形成される。その後、下層保護膜５２に対して、任意好適な周知のフォトリソグラフィ及びドライエッチングを行い、第１オーミック電極用開口部５６ａ及び第２オーミック電極用開口部５６ｂをそれぞれ形成する。その結果、開口部５６ａ及び５６ｂ内には、ＧａＮ半導体基板１０の上側表面１１の部分がそれぞれ露出する（図５（Ｂ））。

次に、第１オーミック電極用開口部５６ａ及び第２オーミック電極用開口部５６ｂ内に露出している上側表面１１の部分上に、第１オーミック電極５７ａ及び第２オーミック電極５７ｂを形成する。オーミック電極の形成は、公知の方法及び電極材料を用いれば良く、例えば、ニッケルを蒸着することで形成することができる（図５（Ｃ））。

次に、第１オーミック電極５７ａ及び第２オーミック電極５７ｂを被覆するように下層保護膜５２上に、熱処理過程において下層保護膜５２と相反する応力を生じる上層保護膜５４を形成する。下層保護膜として、Ｓｉ₃Ｎ₄膜を用いる場合は、上層保護膜５４として、ＳｉＯ₂膜を公知のプラズマＣＶＤ法により形成する（図５（Ｄ））。

また、下層保護膜５２として、ＳｉＯＮ膜を形成し、及び、上層保護膜５４として、Ｓｉ₃Ｎ₄膜を形成してもよい。なお、上層保護膜５４を形成した後の工程は、図４（Ｃ）を参照して説明した第１実施形態と同様なので説明を省略する。

（第３実施形態）
図６を参照して、第３実施形態の半導体装置の製造方法について説明する。図６は、第３実施形態の半導体装置の製造方法を説明するための工程図である。

先ず、ＧａＮ半導体基板１０を用意する。このＧａＮ半導体基板１０については、第１実施形態の図３（Ａ）を参照して説明したのと同様なので、説明を省略する。ＧａＮ半導体基板１０の上側表面１１上に、下層保護膜６２として、第１下層保護膜６３ａ及び第２下層保護膜６３ｂを積層して図６（Ａ）に示すような構造体を得る。ここで、第１下層保護膜６３ａを任意好適な公知のプラズマＣＶＤ法で形成されたＳｉ₃Ｎ₄膜とし、第２下層保護膜６３ｂを任意好適な公知のプラズマＣＶＤ法で形成されたＳｉＯＮ膜とする（図６（Ａ））。

次に、図６（Ａ）に示す構造体の第１下層保護膜６３ａ及び第２下層保護膜６３ｂに対して反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行う。このＲＩＥによって、第１下層保護膜６３ａ及び第２下層保護膜６３ｂを備える下層保護膜６２に、ゲート電極用開口部６８、第１オーミック電極用開口部６６ａ及び第２オーミック電極用開口部６６ｂをそれぞれ形成する。その結果、開口部６８、６６ａ及び６６ｂ内には、ＧａＮ半導体基板１０の上側表面１１の部分が露出する。

ここで、反応ガスとして３．５Ｐａのガス圧のＳＦ₆ガスを用いてＲＩＥを行う。この条件でのＲＩＥによるＳｉ₃Ｎ₄膜とＳｉＯＮ膜のエッチングレートは２：１である。従って、Ｓｉ₃Ｎ₄膜で形成された第１下層保護膜６３ａがＳｉＯＮ膜で形成された第２下層保護膜６３ｂよりもエッチング速度が大きくなり、第１下層保護膜６３ａがサイドエッチングされる（図６（Ｂ））。

次に、第１実施形態で、図４（Ａ）を参照して説明したのと同じ工程により、ゲート電極７８、第１及び第２オーミック電極７６ａ及び７６ｂを形成する。このとき、ゲート電極７８と第１下層保護膜６３ａとは、離間して設けられ、ゲート電極７８と第１下層保護膜６３ｂとの間には空隙７９が生じる（図６（Ｃ））。

次に、第１実施形態で、図４（Ｂ）を参照して説明したのと同じ工程により上層保護膜６４をＳｉ₃Ｎ₄膜で形成する（図６（Ｄ））。

上層保護膜６４のコンプレッシブ応力により、下層保護膜６２にもコンプレッシブ応力が加わるが、上述したように下層保護膜６２とゲート電極７８の間に空隙７９が生じていることで、ゲート端部には応力が加わらない。この結果、ピエゾ電荷の発生を抑制することができ、従って、ゲートリーク電流の増大、すなわち、ゲート耐圧の低下を防ぐことができる。

なお、上層保護膜６４を形成した後の工程は、図４（Ｃ）を参照して説明した第１実施形態と同様なので説明を省略する。

（第４実施形態）
図７を参照して、第４実施形態の半導体装置の製造方法について説明する。図７は、第４実施形態の半導体装置の製造方法を説明するための工程図である。

ＧａＮ半導体基板１０を用意し（図７（Ａ））、ＧａＮ半導体基板１０の上側表面１１上に下層保護膜３２を形成し、さらに、下層保護膜３２に第１オーミック電極用開口部３６ａ、第２オーミック電極用開口部３６ｂ、及び、ゲート電極用開口部３８を形成する（図７（Ｂ））までの工程は、図３（Ａ）〜（Ｃ）を参照して説明した第１実施形態と同じなので、説明を省略する。

次に、第１オーミック電極用開口部３６ａ及び第２オーミック電極用開口部３６ｂ内に、第１オーミック電極４６ａ及び第２オーミック電極４６ｂを形成する。オーミック電極の形成は、公知の方法及び電極材料を用いれば良く、例えば、ニッケルを蒸着することで形成することができる。また、ゲート電極用開口部３８内に、制御電極であるゲート電極８８を形成する。ここで、ゲート電極を形成する金属材料として、金（Ａｕ）や白金（Ｐｔ）などの酸化しにくい金属、すなわち、非酸化性の金属を用いる。

ゲート電極８８を非酸化性の金属とすると、ゲート電極８８を保護するための上層保護膜を設けなくても、ゲート電極が劣化しない。この場合、上層保護膜を形成しないので、上層保護膜を形成するためのプラズマＣＶＤなどの熱過程が、ゲート電極８８の形成後に行われないので、ゲート電極８８に応力が加わらない。この結果、ピエゾ電荷の発生を抑制することができ、従って、ゲートリーク電流の増大、すなわち、ゲート耐圧の低下を防ぐことができる。

従来の半導体装置（ＧａＮ−ＨＥＭＴ）を説明するための図である。 ゲート電極に加わる応力を説明するための図である。 第１実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法を説明するための工程図（その１）である。 第１実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法を説明するための工程図（その２）である。 第２実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法を説明するための工程図である。 第３実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法を説明するための工程図である。 第４実施形態の半導体装置（ＧａＮ−ＨＥＭＴ）の製造方法を説明するための工程図である。

符号の説明

１０、９０、１１０ ＧａＮ半導体基板
１１、１１１ ＧａＮ半導体基板の上側表面
１２、１１２ シリコン基板
１４、１１４ バッファ層
２２、１２２ チャネル層
２３ 接合面（ヘテロ接合面）
２４、１２４ ショットキー層
２６、１２６ キャップ層
２８、１２８ 素子分離領域
３２、５２、６２、９２、１３２ 下層保護膜
３４、５４、６４、９４、１３４ 上層保護膜
３５ａ 第１オーミック電極形成領域
３５ｂ 第２オーミック電極形成領域
３６ａ、５６ａ、６６ａ 第１オーミック電極用開口部
３６ｂ、５６ｂ、６６ｂ 第２オーミック電極用開口部
３７ ゲート電極形成領域
３８、６８ ゲート電極用開口部
４５ａ、１４５ａ ドレイン電極
４５ｂ、１４５ｂ ソース電極
４６ａ、５７ａ、７６ａ、１４６ａ 第１オーミック電極
４６ｂ、５７ｂ、７６ｂ、１４６ｂ 第２オーミック電極
４７ａ、１４７ａ 第１メタル電極
４７ｂ、１４７ｂ 第２メタル電極
４８、５８、７８、８８、９６、１４８ ゲート電極
６３ａ 第１下層保護膜
６３ｂ 第２下層保護膜
７９ 空隙
９１ 表面保護膜
９８ ゲート端部

Claims (8)

1. ＧａＮ半導体基板の上側表面上に、
   第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部が、前記上側表面が露出するようにそれぞれ形成されている下層保護膜と、
   前記第１オーミック電極用開口部及び第２オーミック電極用開口部内にそれぞれ形成されている第１オーミック電極及び第２オーミック電極と、
   前記制御電極用開口部内に形成されている制御電極と、
   前記第１オーミック電極、第２オーミック電極及び制御電極を被覆するように前記下層保護膜上に形成されていて、熱により発生する応力ベクトルが前記下層保護膜と相反する上層保護膜と
   を備えることを特徴とする半導体装置。
2. ＧａＮ半導体基板の上側表面上に、
   制御電極と、
   前記上側表面及び前記制御電極を被覆し、かつ、第１オーミック電極用開口部及び第２オーミック電極用開口部が、前記上側表面が露出するように形成されている下層保護膜と、
   前記第１オーミック電極用開口部及び第２オーミック電極用開口部内にそれぞれ形成されている第１オーミック電極及び第２オーミック電極と、
   前記第１オーミック電極及び第２オーミック電極を被覆するように前記下層保護膜上に形成されていて、熱により発生する応力ベクトルが前記下層保護膜と相反する上層保護膜と
   を備えることを特徴とする半導体装置。
3. ＧａＮ半導体基板の上側表面上に、
   第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部が、前記上側表面が露出するようにそれぞれ形成されている下層保護膜と、
   前記第１オーミック電極用開口部及び第２オーミック電極用開口部内にそれぞれ形成されている第１オーミック電極及び第２オーミック電極と、
   前記制御電極用開口部内に形成されている制御電極と、
   前記第１オーミック電極、第２オーミック電極及び制御電極を被覆するように前記下層保護膜上に形成された上層保護膜と
   を備え、
   前記下層保護膜は、第１下層保護膜と第２下層保護膜との積層膜として形成されており、及び、
   前記制御電極は、前記第１下層保護膜から離間して設けられている
   ことを特徴とする半導体装置。
4. ＧａＮ半導体基板の上側表面上に、
   第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部が、前記上側表面が露出するようにそれぞれ形成されている下層保護膜と、
   前記第１オーミック電極用開口部及び第２オーミック電極用開口部内にそれぞれ形成されている第１オーミック電極及び第２オーミック電極と、
   前記制御電極用開口部内に非酸化性の金属で形成されている制御電極と
   を備えることを特徴とする半導体装置。
5. シリコン、炭化シリコン及びサファイアから選択された１種の材料で形成された基板上に、バッファ層、チャネル層、ショットキー層及びキャップ層を順次に積層して構成されたＧａＮ半導体基板を用意する工程と、
   該ＧａＮ半導体基板の上側表面上に下層保護膜を堆積する工程と、
   前記下層保護膜に、第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部をそれぞれ形成して、前記ＧａＮ半導体基板の上側表面部分を露出させる工程と、
   前記第１及び第２オーミック電極用開口部内に露出した上側表面部分上に第１オーミック電極及び第２オーミック電極をそれぞれ形成する工程と、
   前記制御電極用開口部内に露出した上側表面部分上に制御電極を形成する工程と、
   前記第１オーミック電極、第２オーミック電極及び制御電極を被覆するように、前記下層保護膜上に熱により発生する応力ベクトルが前記下層保護膜と相反する上層保護膜を形成する工程と
   を備えることを特徴とする半導体装置の製造方法。
6. シリコン、炭化シリコン及びサファイアから選択された１種の材料で形成された基板上に、バッファ層、チャネル層、ショットキー層及びキャップ層を順次に積層して構成されたＧａＮ半導体基板を用意する工程と、
   該ＧａＮ半導体基板上に制御電極を形成する工程と、
   前記制御電極を被覆するように前記ＧａＮ半導体基板の上側表面上に下層保護膜を形成する工程と、
   前記下層保護膜に、第１オーミック電極用開口部及び第２オーミック電極用開口部をそれぞれ形成して、前記ＧａＮ半導体基板の上側表面部分を露出させる工程と、
   前記第１及び第２オーミック電極用開口部内に露出した上側表面部分上に第１オーミック電極及び第２オーミック電極をそれぞれ形成する工程と、
   前記第１オーミック電極及び第２オーミック電極を被覆するように、前記下層保護膜上に熱により発生する応力ベクトルが前記下層保護膜と相反する上層保護膜を形成する工程と
   を備えることを特徴とする半導体装置の製造方法。
7. シリコン、炭化シリコン及びサファイアから選択された１種の材料で形成された基板上に、バッファ層、チャネル層、ショットキー層及びキャップ層を順次に積層して構成されたＧａＮ半導体基板を用意する工程と、
   前記ＧａＮ半導体基板の上側表面上に、下層保護膜として、第１下層保護膜及び第２下層保護膜を積層する工程と、
   前記第１下層保護膜及び第２下層保護膜に対して反応性イオンエッチングを行うことにより、該第１及び第２下層保護膜を貫通する、第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部をそれぞれ形成して、これら開口部に前記ＧａＮ半導体基板の上側表面部分を露出させる工程と、
   前記第１及び第２オーミック電極用開口部内に露出した上側表面部分上に第１オーミック電極及び第２オーミック電極をそれぞれ形成する工程と、
   前記制御電極用開口部内に露出した上側表面部分上に制御電極を形成する工程と、
   前記第１オーミック電極、第２オーミック電極及び制御電極を被覆するように、前記下層保護膜上に上層保護膜を形成する工程と
   を備え、
   前記第１下層保護膜の材質として、前記第２下層保護膜の材質よりもエッチングレートの大きいものを使用し、及び、前記反応性イオンエッチングによって、第１下層保護膜をサイドエッチングすることを特徴とする半導体装置の製造方法。
8. シリコン、炭化シリコン及びサファイアから選択された１種の材料で形成された基板上に、バッファ層、チャネル層、ショットキー層及びキャップ層を順次に積層して構成されたＧａＮ半導体基板を用意する工程と、
   該ＧａＮ半導体基板の上側表面上に下層保護膜を堆積する工程と、
   前記下層保護膜に、第１オーミック電極用開口部、第２オーミック電極用開口部及び制御電極用開口部をそれぞれ形成して、前記ＧａＮ半導体基板の上側表面部分を露出させる工程と、
   前記第１及び第２オーミック電極用開口部内に露出した上側表面部分上に第１オーミック電極及び第２オーミック電極をそれぞれ形成する工程と、
   前記制御電極用開口部内に露出した上側表面部分上に制御電極を形成する工程と
   を備えることを特徴とする半導体装置の製造方法。

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