JP2006178165A - ドライバ回路、シフトレジスタ及び液晶駆動回路 - Google Patents

Abstract

【課題】 表示部のトランジスタの動作速度を増加させ、かつこのトランジスタを駆動するａ−Ｓｉ ＴＦＴ用の動作寿命が従来に比較して長いドライバ回路，シフトレジスタ、またこのシフトレジスタを用いた液晶駆動回路を提供する。
【解決手段】 本発明のドライバ回路は、ドレインから入力される電圧をソースから出力信号として出力するトランジスタと、該トランジスタのゲートとソースとの間に介挿され、ゲートに印加する印加電圧を昇圧する第１のコンデンサと、前記印加電圧の電圧値を調整する調整回路とを有する。
【選択図】 図２

Description

本発明は、たとえば、液晶ディスプレイ等の液晶表示装置に設置して走査駆動信号を与えるシフトレジスタ及びそれを用いた液晶駆動回路に関する。

例えば、コンピュータ及び携帯電話の表示装置等に用いられている、アクティブマトリクス型の液晶表示装置においては、映像信号線（列配線）と走査駆動信号線（行配線）がマトリクス状に設けられており、これら配線の交点に各画素の液晶を駆動する薄膜トランジスタ等のスイッチング素子が設けられている。
そして、複数の走査駆動信号線に、これら信号線を順次走査して一つの走査駆動信号線上の全てのスイッチング素子を一時的に導通状態（オン状態）にする走査駆動信号が与えられ、映像信号線にたいしては、走査駆動信号線に同期して映像信号が供給される。
ここで、複数の走査駆動信号線に対して、順次供給する動作を行うのがシフトレジスタである。

図１０に示すように、表示部において、行配線及び列配線がマトリクス上に複数設けられており、この行配線及び列配線の交差部に、液晶への電圧印加を制御するスイッチング素子（トランジスタ）と、制御される液晶部とにより構成される液晶素子が配置された、アクティブマトリクス回路となっている。
ゲートドライバ（シフトレジスタ）が行配線（走査線）を時系列に所定の電圧を印加させてオン状態とし、列配線のドライバがこのタイミングに同期させてソースに所定の電圧を印加（信号線により印加）することにより、液晶の光学状態を変更させて、液晶表示装置を駆動することとなる。

そして、液晶素子を駆動させるため、図１０において、ゲートドライバを薄膜トランジスタにより製造することが行われている（例えば、特許文献１参照）。
このとき、行配線に電圧を印加するゲートドライバを高速に動作させ、かつ十分な電流量を行配線に供給させることが必要となる。
ここで、ゲートドライバは、図１１に示すように、複数のＳＲ（シフトレジスタ）ステージの段数を有するシフトレジスタから構成されている。

そして、各ＳＲステージが図１２に示す構成となっており、このＳＲステージが図１１に示すように、カスケード接続され、クロックＣ（Ｃ1，Ｃ2，Ｃ3）に対応して、出力端子ＯＵＴ（ＯＵＴn-1，ＯＵＴn，ＯＵＴn+1，ＯＵＴn+2）から、順次各ＳＲステージが列配線に、駆動パルスとして電圧を印加し、液晶素子の薄膜トランジスタのゲートに所定の電圧を印加するゲートドライバとしての機能を果たしている。
ここで、図１３の駆動波形を示す波形図において、図１２におけるノードＰ１に、駆動パルス（位相シフトクロック）出力前後において、出力トランジスタ１６が十分にオン状態（オン抵抗の十分低い状態）となるゲート電圧Ｖgs（ゲート−ソース電圧）が印加されるように、シフトレジスタは設計されている。
特開平０８−８７８９７号公報

図１２から判るように、ノードＰ１にはクロックＣ１によるノード１３の電圧上昇に伴う、ブートストラップ効果により、入力電圧（実際はトランジスタのしきい値を除算した値）より高い電圧となり、出力ＯＵＴｎの出力電圧のＨＩＧＨ電圧を、クロックＣ１のＨＩＧＨ電圧まで上昇させることが可能となる。

しかしながら、上記トランジスタとして、アモルファスシリコン（ａ−Ｓｉ）で形成された薄膜トランジスタ（ＴＦＴ）が用いられており、このａ−Ｓｉ ＴＦＴは、ゲートに係る電圧に対応したストレスにより、図１４に示すように、製造時の閾値電圧ＶthがＶth’へシフトし、出力する電流量がＩonからＩon’へ低下し、時間経過に従って徐々にスイッチとしての機能を果たさなくなり、十分に表示部のトランジスタを駆動することができなくなるという欠点がある。

すなわち、ａ−Ｓｉ ＴＦＴは、ゲート電極に対して印加される駆動電圧自体がストレスとなり、この駆動電圧の値が動作寿命の長さに影響を与え、駆動電圧が高くなるほど、動作寿命が短くなる。
一方、ａ−Ｓｉ ＴＦＴのゲートに所定の電圧を印加しないと、電流が十分流すことができず、表示部のトランジスタの高速な駆動を実現できない。

本発明は、このような事情に鑑みてなされたもので、表示部のトランジスタの動作速度を増加させ、かつこのトランジスタを駆動するａ−Ｓｉ ＴＦＴ用の動作寿命が従来に比較して長いドライバ回路，シフトレジスタ、またこのシフトレジスタを用いた液晶駆動回路を提供することを目的とする。

本発明のドライバ回路は、ドレインから入力される電圧をソースから出力信号として出力するトランジスタと、該トランジスタのゲートとソースとの間に介挿され、ゲートに印加する印加電圧を昇圧する第１のコンデンサと、前記印加電圧の電圧値を調整する調整回路とを有している。
これにより、本発明のドライバ回路は、前記トランジスタに印加する電圧を、出力先に必要な所定の電圧（例えば、液晶表示装置の表示部における表示素子を駆動するトランジスタを、所定の速度でスイッチングするために必要な最小の電圧）に適時調整することが可能となり、これにより必要以上の電圧を印加することが無くなり、閾値電圧Ｖthのシフト量を抑制することとなり、トランジスタの寿命、すなわち回路動作の寿命を延ばすことができる。

本発明のドライバ回路は、ドレインに入力された入力信号をソースに伝達する入力トランジスタを有し、該入力トランジスタのソースと前記出力トランジスタのゲートが接続され、前記調整回路が、該入力トランジスタのドレインと前記出力トランジスタのゲートとの間に介挿された第２のコンデンサを有している。
本発明のドライバ回路は、前記調整回路が前記ゲートと接地線との間に介挿された第２のコンデンサを有している。
これにより、本発明のドライバ回路は、簡易な構成の分圧回路として調整回路を設けることが可能となり、第１のコンデンサと第２のコンデンサとの容量比により、第１のコンデンサにより昇圧された電圧を、トランジスタのゲート電圧に印加する所定の電圧に、容易に調整することができる。

本発明のドライバ回路は、前記第１のコンデンサと第２のコンデンサとの容量比が、ドレインから入力される電圧と出力信号の電圧とがほぼ同様となる電圧に、前記印加電圧を調整する値である。
これにより、本発明のドライバ回路は、前記第１のコンデンサと第２のコンデンサとの容量比により、トランジスタの閾値電圧Ｖthに対応する電圧に、トランジスタのゲート電圧が印加されるため、ドレインから入力される電圧に対応する電圧がソースから出力されるため、次段である表示部のトランジスタを駆動する十分な電圧及び電流を出力させ、かつ不必要に高い電圧を印加していないので、トランジスタに係るストレスを最小化できる。

本発明のシフトレジスタは、縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、上記記載のドライバ回路のいずれかを、前記出力トランジスタに用いている。
本発明のシフトレジスタは、ｎ段目のステージに対して、ｎ−１段目の位相シフトクロックをシフトデータとして入力させ、該トランジスタのソースから主力されるｎ段目の位相シフトクロックを用い、該ソースとゲートとの間に介挿されたコンデンサにより、前記出力トランジスタのゲート電圧を、昇圧する。
これにより、本発明のシフトレジスタは、上述した動作寿命が従来例に比較して向上したドライバを使用するため、回路自体の動作寿命を延ばすことが可能である。

本発明の液晶駆動回路は、上記シフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられている。
これにより、本発明の液晶駆動回路は、上述した動作寿命が従来例に比較して向上したシフトレジスタを使用するため、回路自体の動作寿命を延ばすことが可能である。

以上説明したように、本発明によれば、ドライバ回路における駆動用のトランジスタのゲートに印加される印加電圧を、次段の回路に必要なほぼ最低限の電圧及び電流として供給できる電圧値として印加することが可能であるため、必要な駆動能力で動作させるのに必要な印加電圧を用いることで、トランジスタに対するストレスを、従来の回路に比較して、低下させることができるという効果が得られる。

本発明は、液晶表示装置の基板にａ−Ｓｉ等により形成された、シフトレジスタの各ステージであるレジスタセルにおいて、液晶素子を駆動する走査駆動信号である位相シフトクロックＧoutを出力する出力トランジスタのゲート電圧を、昇圧された電圧から、次段の回路が必要とする電圧に調整する調整回路が設けられているため、従来例の様に昇圧した電圧をそのままゲートに印加する構成に比較して、出力トランジスタの閾値電圧のシフトを抑制して、ドライバ回路（後に述べる出力トランジスタＭ1により構成される出力回路）を用いたシフトレジスタの動作寿命を延ばす技術に関している。

すなわち、本発明のシフトレジスタの各ステージにおいて、ｎ段目のステージｎの出力トランジスタ（Ｍ1）のドレインに入力されるクロックの電圧を、ｎ−１段目のステージｎ−１から出力する位相シフトクロックＧout(n-1)の電圧により、ｎ段目のステージｎの出力トランジスタ（Ｍ1）がオンされ、ソースに出力される電圧により、ゲート−ソース間に設けられた第１のコンデンサがゲート電圧を昇圧する。
ここで、上記第１のコンデンサのゲート側に接続された端子と、接地電圧との間に第２のコンデンサが介挿され、第１のコンデンサと第２のコンデンサとの容量比にて分圧し、ゲートに印加される上記昇圧された電圧を、次段に必要な電圧及び電流を供給するゲート電圧に調整する構成となっている。

＜第１の実施形態＞
以下、本発明の第１の実施形態による、図１０の液晶表示装置におけるゲートドライバ（液晶駆動回路の構成要素）に用いられるシフトレジスタを図面を参照して説明する。図１は上記第１の実施形態によるシフトレジスタの構成例を示すブロック図である。
この図において、シフトレジスタ１００は、ステージ（レジスタセル）１，２，３，４，…が複数縦続して接続された構成となっており、外部のクロックジェネレータから入力される複数相、例えば２相のクロック（ＣＫ１，ＣＫ２）により入力データ（スタート信号ＳＴＰのパルス）をシフトさせ、入力データが入力されたステージにて、このステージに入力される相のクロックに同期させ、各ステージから順次、位相シフトクロックＧout1，Ｇout2，Ｇout3，Ｇout4，…各々を、端子Ｍout1，Ｍout2，Ｍout3，Ｍout4，…に対してそれぞれ出力する。

ここで、各ステージは、２相のクロックのいずれかのクロックが位相順に入力され、順次シフトされる入力データが自身に達したときに、入力されているクロックに同期して、出力データ（位相シフトクロック）を出力する。
例えば、図１において、ステージ１が位相シフトクロックＧout1を出力し、ステージ２が位相シフトクロックＧout2を出力し、ステージ３が位相シフトクロックＧout3を出力し、ステージ４が位相シフトクロックＧout4を出力する。

すなわち、シフトレジスタ１００において、スタート信号ＳＴＰにより入力される入力データを、上記２相のクロックにより順次シフトさせ、入力データの入力されたステージが、このステージに入力されるクロックに同期させ、接続された端子Ｍoutnを介して、位相シフトクロックを駆動信号として液晶素子へ出力する。
ステージ１にはクロックＣＫ1が入力され、ステージ２にはクロックＣＫ2が入力され、ステージ３にはクロックＣＫ1が入力され、ステージ４にはクロックＣＫ2が入力され、…、ステージｎにはクロックＣＫｍが入力される。（ｍは、ｎを「２」で除算した余りの数値で、割り切れる場合は２である。）

次に、図２を参照して図１のシフトレジスタにおけるステージ２の構成を説明する。図２はステージ２の回路構成を示す概念図である（他のステージも入力される信号が異なるが構成はこのステージ２と同様である）。
ここで、ＭoutnはＭout2であり、ｎ−１段目のステージn-1はステージ１であり、ｎ＋１段目のステージn+1はステージ３であり、クロックＣＫｍはクロックＣＫ2である。
出力トランジスタＭ1は、ゲートにトランジスタＭ2のドレインが接続されており、ドレインにクロックＣＫ2が入力され、ソースが端子Ｍout2へ接続されている。

トランジスタＭ2は、ソースが接地され、ドレインが上記出力トランジスタＭ1のゲートに接続されており、ゲートに次段であるｎ＋１段目のステージｎ＋１における出力端子Ｍout(n+1)に接続され、すなわち、ゲートに次段のステージ３の出力である位相シフトクロックＧout3が入力される。
ダイオードＤ1は、位相シフトクロックＧout1（Ｇoutn-1）を入力する入力回路であり、端子Ｉ1にアノードが接続され、出力トランジスタＭ1のゲートにカソードが接続（接続点Ａにて接続）されている。
このダイオードＤ1は、図２の様にトランジスタで構成しても良く、この場合アノードとしてゲートとドレインとを接続した端子を用い、カソードとしてソースを用いる。

コンデンサＣaは、ダイオードＤ1のカソードに一端が接続され、出力トランジスタＭ1のソースに他端が接続され、すなわちダイオードＤ1のカソードと出力トランジスタＭ1のソースとの間に介挿されている。
コンデンサＣbは、一端がダイオードＤ1のカソードに接続され、他端がダイオードＤ1のアノードに接続され、すなわち、出力トランジスタＭ1のソースとダイオードＤ1のアノードとの間に、コンデンサＣaとともに直列に接続されている。
これにより、出力トランジスタＭ1のゲートには、コンデンサＣaとコンデンサＣbとの接続点が接続されている。

トランジスタＭ3は、ソースが接地され、ドレインが上記出力トランジスタＭ1のソースに接続され、ゲートに前段であるｎ−１段目のステージｎ−１における出力端子Ｍout(n-1)に接続されており、制御信号として 位相シフトクロックＧout1が入力される。
トランジスタＭ4は、ソースが接地され、ドレインが上記出力トランジスタＭ1のソースに接続され、ゲートに次段であるｎ＋１段目のステージｎ＋１における出力端子Ｍout(n+1)に接続され、すなわち、ゲートに次段のステージ３の出力である位相シフトクロックＧout3が入力される。
出力トランジスタＭ1，トランジスタＭ2，Ｍ3，Ｍ4は全てｎチャネルＦＥＴ（電界効果トランジスタ）である。

次に、図３を用いて、本発明の第１の実施形態によるシフトレジスタの動作について、ステージ２を基準として説明する。図３は第１の実施形態によるシフトレジスタにおけるステージ２の動作を示す波形図である。
ステージ２においては、出力トランジスタＭ1のドレインにクロックＣＫ2が入力され、ダイオードＤ1のアノード（入力端子Ｉ1）が前段であるステージ１における出力端子Ｍout1に接続され、トランジスタＭ2及びＭ4のゲートが次段であるステージ３における出力端子Ｍout3に接続されている。

時刻ｔ0においては、スタート信号ＳＴＰが入力され、クロックＣＫ1及びＣＫ2と同様な電圧値及びパルス幅を有するスタート信号ＳＴＰ（タイミングとしては実質的には、クロックＣＫ1を基準とするとクロックＣＫ2と同様の時間関係にクロックジェネレータから出力される）がステージ１へ入力される。
次に、時刻ｔ1において、クロックＣＫ1がステージ１に入力され、ステージ１（ステージ１の出力トランジスタＭ1）はスタート信号ＳＴＰを、クロックＣＫ1によりシフトした出力として、出力端子Ｍout1から位相シフトクロックＧout1を出力する。

このとき、ステージ２のダイオードＤ1のアノードに位相シフトクロックＧout1が入力され、トランジスタＭ3がオン状態であり、出力端子Ｍout2が「Ｌ」レベルとなり、位相シフトクロックＧout3が「Ｌ」レベルであるため、トランジスタＭ2及びＭ4がオフ状態であり、点Ａの電圧値は、位相シフトクロックＧout1の電圧値（パルスの波高値ＶH）からダイオードＤ1の順方向電圧（トランジスタの閾値Ｖt2を減算した値）となり、出力トランジスタＭ1はオン状態となる。

ここで、コンデンサＣaの両端において、図４（ａ）に示す様に、位相シフトクロックＧout1の電圧値（パルスの波高値）から、ダイオードＤ1の順方向電圧（トランジスタの閾値Ｖt2）を減算した電位Ｖg1（ＶH）を生成する電荷が蓄積される。
ここで、上述した電位Ｖg1をコンデンサＣa及びコンデンサＣbに蓄積される電荷量で見てみると、下記（１）式に示すように、
ｑa1＝Ｃa・｛（ＶH−Ｖt2）−ＶL｝＝Ｃa・（ＶH−ＶL−Ｖt2）
ｑb1＝Ｃb・｛（ＶH−Ｖt2）−ＶH｝＝−Ｃb・Ｖt2 …（１）

上記（１）式において、ｑa1はコンデンサＣaに蓄積される電荷量を示し、ｑb1はコンデンサＣbに蓄積される電荷量を示している。
また、ＶHは波高値（パルスのもっとも高い電圧値）であり、ＶLは波低値（パルスのもっとも低い電圧値）であり、ＣaはコンデンサＣaの容量値であり、ＣbはコンデンサＣbの容量値であり、Ｖt2はダイオードＤ1を構成するトランジスタの閾値電圧である。
しかしながら、トランジスタＭ3がオン状態であり、かつクロックＣＫ2が入力されずに、出力トランジスタＭ1のドレインが「Ｌ」レベルであるため、出力トランジスタＭ1は位相シフトクロックＧout2を出力しない。

次に、時刻ｔ2において、クロックＣＫ1が「Ｈ」レベルから「Ｌ」レベルへ遷移し、図４（ｂ）に示す様に、ダイオードＤ1のアノードに接続されているコンデンサＣbの端子が「Ｌ」レベルとなるため、コンデンサＣa及びＣbに蓄積される電荷量は、以下に示す（２）式に示す様に変化する。
ｑa2＝Ｃa・（Ｖx1−ＶL）
ｑb2＝Ｃb・（Ｖx1−ＶL） …（２）

したがって、点Ａの電位Ｖx1は、電荷量保存則から、
（＋ｑa1）＋（＋ｑb1）＝（＋ｑa2）＋（＋ｑb2）
が成り立ち、
Ｃa・（ＶH−ＶL−Ｖt2）−Ｃb・Ｖt2＝Ｃa・（Ｖx1−ＶL）＋Ｃb・（Ｖx1−ＶL）
となる。
したがって、点Ａの電位Ｖx1は、以下に示す（３）のように求められる。
Ｖx1＝｛Ｃa・（ＶH−Ｖt2）−Ｃb・（Ｖt2−ＶL）｝／（Ｃa＋Ｃb） …（３）
となり、時刻ｔ1における生成された電位Ｖg1が、時刻ｔ2においてコンデンサＣa及びコンデンサＣbの容量比に基づいて分圧される。

次に、時刻ｔ3において、２段目のステージ２に対して、クロックＣＫ2がクロックジェネレータからクロックＣＫ1と同様の電圧値及び幅のパルスとして入力される。
このとき、位相シフトクロックＧout1が「Ｌ」レベルとなり、トランジスタＭ3のゲートが「Ｌ」レベルとなるため、トランジスタＭ3がオフ状態となり、依然、位相シフトクロックＧout3が「Ｌ」レベルのため、トランジスタＭ2及びＭ4がオフ状態である。
これにより、出力トランジスタＭ1のドレインに対して、クロックＧＫ2が入力されるため、出力トランジスタＭ1は、すでにオン状態にあるので、ドレインに入力されるクロックＧＫ2の電圧値（波高値ＶH）から、出力トランジスタＭ1の閾値を減算した電圧Ｖg2をソースから出力する。

したがって、出力トランジスタＭ1のソースの電圧値が「Ｌ」レベルから、ＶH−Ｖt1（出力トランジスタＭ1の閾値）となり、下に示す様にゲート電圧が上昇するに従って徐々に、ＶHへ上昇する。
すなわち、この出力トランジスタＭ1のソース電圧により、点Ａの電圧値Ｖx1が昇圧され、出力トランジスタＭ1のゲート電圧が上昇し、図４（ｃ）に示す様に、最終的にクロックＣＫ1の波高値ＶHと同様の電圧の位相シフトクロックＧout2として、出力トランジスタＭ1のソースから出力される。

このときの出力トランジスタＭ1のゲートに印加される電圧、すなわち点Ａの電圧はＶG2であり、この電圧Ｖg2はほぼＶH＋Ｖt1近傍になるよう、コンデンサＣ1及びコンデンサＣ2の容量比が設定されている。
ここで、出力トランジスタトランジスタコンデンサＣa及びＣbに蓄積されている電荷量は、上記点Ａの電位Ｖx2により、以下に示す（４）式のように求められる。
ｑa3＝Ｃa・（Ｖx2−ＶH）
ｑb3＝Ｃb・（Ｖx2−ＶL） …（４）

そして、時刻ｔ1の時点の（１）式の各容量の電荷量と上記（４）式とから、電荷量保存則により、
（＋ｑa1）＋（＋ｑb1）＝（＋ｑa3）＋（＋ｑb3）
が成り立ち、
Ｃa・（ＶH−ＶL−Ｖt2）−Ｃb・Ｖt2＝Ｃa・（Ｖx2−ＶH）＋Ｃb・（Ｖx2−ＶL）
となる。

したがって、点Ａの電位Ｖx2は、以下に示す（５）のように求められる。
Ｖx2＝｛Ｃa・（2・ＶH−ＶL−Ｖt2）−Ｃb・（Ｖt2−ＶL）｝／（Ｃa＋Ｃb）
…（５）
となり、時刻ｔ3において、出力トランジスタＭ1のソースの電圧上昇により、点Ａの電圧が昇圧されて生成される電位が、コンデンサＣa及びコンデンサＣbの容量比に基づいて分圧される。
したがって、設計上において、点Ａの電圧すなわち、出力トランジスタＭ1のゲートに印加される電圧Ｖx2がＶH＋Ｖt1と同様の値、できれば若干の補償値分大きくなるよう、コンデンサＣa及びＣbの容量比を設定することにより、次段に必要な電圧及び電流を供給し、かつ、出力トランジスタＭ1の閾値電圧のシフトを抑制することが可能となる。

これにより、時刻ｔ3において、出力トランジスタＭ1のソースから位相シフトクロックＧout2がＶHにて出力される。
次に、時刻ｔ4において、出力トランジスタＭ1のドレインに入力されるクロックＣＫ2がＶHからＶLとなり、かつクロックＣＫ1がＶLからＶHとなり、次段のステージ３から「H」レベルの位相シフトクロックＧout3が出力されることにより、トランジスタＭ2及びトランジスタＭ4のゲートに「Ｈ」レベルの電圧が印加され、オン状態となり、出力端子Ｍout2は「Ｈ」レベルから「Ｌ」レベルへ遷移する。
上述したように、本発明の第１の実施家板によれば、クロックＣＫ1及びクロックＣＫ2と同様な電圧値の位相シフトクロックＧを出力することが可能となる。

例えば、図５（縦軸：閾値の変化量ΔＶt、横軸：ストレスの印加時間）に示す実験値から、ゲートに印加する電圧Ｖgs（ゲート−ソース間電圧）が低下するほど、閾値の変化量ΔＶtが減少することが判る。
例えば、ＶHが１７Ｖであり、ＶLが０Ｖとすると、本発明のゲートに印加する電圧を調整する回路を有さない従来のバッファ場合、時刻ｔ3において、出力トランジスタＭ1のゲートに２５Ｖが印加されることとなる。

また、本発明の電圧を調整する回路を有するバッファの場合、出力トランジスタＭ1の閾値電圧Ｖt1が２Ｖとし、補償値を１Ｖとし、Ｖx2が２０VとなるようにコンデンサＣa及びＣbを設定する。
これにより、図５の実験値から、ΔＶtが３Ｖ変化するまでの時間を比較すると、２５Ｖの場合に比較して、２０Ｖの場合は約４倍から６倍長くなっており、トランジスタの寿命が閾値のシフトに依るため、本発明の回路を用いることにより、出力トランジスタＭ1の寿命、すなわち、この出力トランジスタＭ1を用いたシフトレジスタの寿命を延ばすことが可能となる。
また、図６は、図２における第１の実施形態におけるコンデンサＣbを、トランジスタＭbにより構成した例であり、動作は上述した第１の実施形態と同様である。

＜第２の実施形態＞
次に、図７を参照して本発明の第２の実施形態によるシフトレジスタの説明を行う。図７は本発明のシフトレジスタ（図１と同様）における１つのステージの回路構成を示す概念図である（他のステージも入力される信号が異なるが構成はこのステージ２と同様である）。
第１の実施形態と異なる点は、コンデンサＣbの一方の端子が出力トランジスタＭ１のゲートに接続され、コンデンサＣbの他方の端子が接地されている点である。
また、上述した点以外、第２の実施形態は、図２に示される第１の実施形態の回路と、その構成及び動作が同様である。

次に、図３を用いて、本発明の第２の実施形態によるシフトレジスタの動作について、ステージ２を基準として説明する。図３は第２の実施形態によるシフトレジスタにおけるステージ２の動作を示す波形図である。
ステージ２においては、出力トランジスタＭ1のドレインにクロックＣＫ2が入力され、ダイオードＤ1のアノード（入力端子Ｉ1）が前段であるステージ１における出力端子Ｍout1に接続され、トランジスタＭ2及びＭ4のゲートが次段であるステージ３における出力端子Ｍout3に接続されている。

時刻ｔ0においては、スタート信号ＳＴＰが入力され、クロックＣＫ1及びＣＫ2と同様な電圧値及びパルス幅を有するスタート信号ＳＴＰ（タイミングとしては実質的には、クロックＣＫ1を基準とするとクロックＣＫ2と同様の時間関係にクロックジェネレータから出力される）がステージ１へ入力される。
次に、時刻ｔ1において、クロックＣＫ1がステージ１に入力され、ステージ１（ステージ１の出力トランジスタＭ1）はスタート信号ＳＴＰを、クロックＣＫ1によりシフトした出力として、出力端子Ｍout1から位相シフトクロックＧout1を出力する。

このとき、ステージ２のダイオードＤ1のアノードに位相シフトクロックＧout1が入力され、トランジスタＭ3がオン状態であり、出力端子Ｍout2が「Ｌ」レベルとなり、位相シフトクロックＧout3が「Ｌ」レベルであるため、トランジスタＭ2及びＭ4がオフ状態であり、点Ａの電圧値は、位相シフトクロックＧout1の電圧値（パルスの波高値ＶH）からダイオードＤ1の順方向電圧（トランジスタの閾値Ｖt2を減算した値）となり、出力トランジスタＭ1はオン状態となる。

ここで、コンデンサＣaの両端において、図８（ａ）に示す様に、位相シフトクロックＧout1の電圧値（パルスの波高値）から、ダイオードＤ1の順方向電圧（トランジスタの閾値Ｖt2）を減算した電位Ｖg1（ＶH）を生成する電荷が蓄積される。
ここで、上述した電位Ｖg1をコンデンサＣa及びコンデンサＣbに蓄積される電荷量で見てみると、下記（６）式に示すように、
ｑa1＝Ｃa・｛（ＶH−Ｖt2）−ＶL｝＝Ｃa・（ＶH−ＶL−Ｖt2）
ｑb1＝Ｃb・｛（ＶH−Ｖt2）−Ｖss｝＝Ｃb・（ＶH−Ｖss−Ｖt2） …（６）

上記（６）式において、ｑa1はコンデンサＣaに蓄積される電荷量を示し、ｑb1はコンデンサＣbに蓄積される電荷量を示している。
また、ＶHは波高値（パルスのもっとも高い電圧値）であり、ＶLは波低値（パルスのもっとも低い電圧値）であり、ＣaはコンデンサＣaの容量値であり、ＣbはコンデンサＣbの容量値であり、Ｖt2はダイオードＤ1を構成するトランジスタの閾値電圧である。
しかしながら、トランジスタＭ3がオン状態であり、かつクロックＣＫ2が入力されずに、出力トランジスタＭ1のドレインが「Ｌ」レベルであるため、出力トランジスタＭ1は位相シフトクロックＧout2を出力しない。

次に、時刻ｔ2において、クロックＣＫ2が「Ｈ」レベルから「Ｌ」レベルへ遷移し、図８（ｂ）に示す様に、ダイオードＤ1のアノードに接続されているコンデンサＣbの端子が「Ｌ」レベルとなるため、コンデンサＣa及びＣbに蓄積される電荷量は、以下に示す（７）式に示す様に変化する。
ｑa2＝Ｃa・（Ｖx1−ＶL）
ｑb2＝Ｃb・（Ｖx1−Ｖss） …（７）

したがって、点Ａの電位Ｖx1は、電荷量保存則から、
（＋ｑa1）＋（＋ｑb1）＝（＋ｑa2）＋（＋ｑb2）
が成り立ち、
Ｃa・（ＶH−ＶL−Ｖt2）＋Ｃb・（ＶH−Ｖss−Ｖt2）＝Ｃa・（Ｖx1−ＶL）＋Ｃb・（Ｖx1−Ｖss）
となる。
したがって、点Ａの電位Ｖx1は、以下に示す（８）のように求められる。
Ｖx1＝｛Ｃa・（ＶH−Ｖt2）−Ｃb・（Ｖt2−ＶL）｝／（Ｃa＋Ｃb）
＝ ＶH−Ｖt2 …（８）
となり、時刻ｔ1における生成された電位Ｖg1が、時刻ｔ2においてコンデンサＣa及びコンデンサＣbの容量比に基づいて分圧される。

次に、時刻ｔ3において、２段目のステージ２に対して、クロックＣＫ2がクロックジェネレータからクロックＣＫ1と同様の電圧値及び幅のパルスとして入力される。
このとき、位相シフトクロックＧout1が「Ｌ」レベルとなり、トランジスタＭ3のゲートが「Ｌ」レベルとなるため、トランジスタＭ3がオフ状態となり、依然、位相シフトクロックＧout3が「Ｌ」レベルのため、トランジスタＭ2及びＭ4がオフ状態である。
これにより、出力トランジスタＭ1のドレインに対して、クロックＧＫ2が入力されるため、出力トランジスタＭ1は、すでにオン状態にあるので、ドレインに入力されるクロックＧＫ2の電圧値（波高値ＶH）から、出力トランジスタＭ1の閾値を減算した電圧Ｖg2をソースから出力する。

したがって、出力トランジスタＭ1のソースの電圧値が「Ｌ」レベルから、ＶH−Ｖt1（出力トランジスタＭ1の閾値）となり、下に示す様にゲート電圧が上昇するに従って徐々に、ＶHへ上昇する。
すなわち、この出力トランジスタＭ1のソース電圧により、点Ａの電圧値Ｖx1が昇圧され、出力トランジスタＭ1のゲート電圧が上昇し、図８（ｃ）に示す様に、最終的にクロックＣＫ1の波高値ＶHと同様の電圧の位相シフトクロックＧout2として、出力トランジスタＭ1のソースから出力される。

このときの出力トランジスタＭ1のゲートに印加される電圧、すなわち点Ａの電圧はＶG2であり、この電圧Ｖg2はほぼＶH＋Ｖt1近傍になるよう、コンデンサＣ1及びコンデンサＣ2の容量比が設定されている。
ここで、出力トランジスタトランジスタコンデンサＣa及びＣbに蓄積されている電荷量は、上記点Ａの電位Ｖx2により、以下に示す（９）式のように求められる。
ｑa3＝Ｃa・（Ｖx2−ＶH）
ｑb3＝Ｃb・（Ｖx2−ＶssL） …（９）

そして、時刻ｔ1の時点の（６）式の各容量の電荷量と上記（９）式とから、電荷量保存則により、
（＋ｑa1）＋（＋ｑb1）＝（＋ｑa3）＋（＋ｑb3）
が成り立ち、
Ｃa・（ＶH−ＶL−Ｖt2）＋Ｃb・（ＶH−Ｖss−Ｖt2）＝Ｃa・（Ｖx2−ＶH）＋Ｃb・（Ｖx2−Ｖss）
となる。

したがって、点Ａの電位Ｖx1は、以下に示す（１０）のように求められる。
Ｖx2＝｛Ｃa・（2・ＶH−ＶL−Ｖt2）＋Ｃb・（ＶH−Ｖt2）｝／（Ｃa＋Ｃb）…（10）
となり、時刻ｔ3において、出力トランジスタＭ1のソースの電圧上昇により、点Ａの電圧が昇圧されて生成される電位が、コンデンサＣa及びコンデンサＣbの容量比に基づいて分圧される。
したがって、第１の実施形態と同様に、設計上において、点Ａの電圧すなわち、出力トランジスタＭ1のゲートに印加される電圧Ｖx2がＶH＋Ｖt1と同様の値、できれば若干の補償値分大きくなるよう、コンデンサＣa及びＣbの容量比を設定することにより、次段に必要な電圧及び電流を供給し、かつ、出力トランジスタＭ1の閾値電圧のシフトを抑制することが可能となる。

これにより、時刻ｔ3において、出力トランジスタＭ1のソースから位相シフトクロックＧout2がＶHにて出力される。
次に、時刻ｔ4において、出力トランジスタＭ1のドレインに入力されるクロックＣＫ2がＶHからＶLとなり、かつクロックＣＫ1がＶLからＶHとなり、次段のステージ３から「H」レベルの位相シフトクロックＧout3が出力されることにより、トランジスタＭ2及びトランジスタＭ4のゲートに「Ｈ」レベルの電圧が印加され、オン状態となり、出力端子Ｍout2は「Ｈ」レベルから「Ｌ」レベルへ遷移する。

また、上述した図７の回路構成において、図９に示す様に、コンデンサＣｂをトランジスタＭbに変更することも可能である。
さらに、本発明の第１及び第２の実施形態によるドライバ回路を有するシフトレジスタを、図１０に示す液晶表示装置の表示部における液晶素子のトランジスタを駆動する液晶駆動回路（ゲートドライバ）に用いることにより、液晶表示装置の駆動回路、すなわち、液晶表示装置の動作寿命を延ばすことが可能となる。

本発明の第１及び第２の実施形態によるシフトレジスタの構成例を示すブロック図である。 図１におけるステージ（説明ではステージ２）の第１の実施形態による回路の構成例を示す概念図である。 第１の実施形態（または第２の実施形態）によるシフトレジスタの動作例を示す波形図である。 図２におけるコンデンサＣa及びＣｂの各タイミングにおける電荷量の変化を説明する概念図である。 ゲートに印加する電圧により、トランジスタの閾値のシフト量の時間経過を示すグラフである。 図２の変形例の回路構成を示す概念図である。 図１におけるステージ（説明ではステージ２）の第２の実施形態による回路の構成例を示す概念図である。 図７におけるコンデンサＣa及びＣｂの各タイミングにおける電荷量の変化を説明する概念図である。 図７の変形例の回路構成を示す概念図である。 液晶表示装置の構成を示す概念図である。 従来例によるシフトレジスタの構成を示すブロック図である。 図１１の各ステージであるステージの回路構成を示す概念図である。 図１０のシフトレジスタの動作例を示す波形図である。 ＦＥＴのＶgs（ゲート−ソース電圧）とＩds（ドレイン電流）との対応を示すグラフである。

符号の説明

１、２，３，４…ステージ
Ｉ1…入力端子
Ｍoutn-1，Ｍoutn，Ｍoutn+1，Ｍout1，Ｍout2，Ｍout3，Ｍout4…出力端子
Ｍ1，Ｍ2，Ｍ3，Ｍ4，Ｍb…トランジスタ
Ｃａ，Ｃｂ…コンデンサ

Claims (7)

1. ドレインから入力される電圧をソースから出力信号として出力するトランジスタと、
   該出力トランジスタのゲートとソースとの間に介挿され、ゲートに印加する印加電圧を昇圧する第１のコンデンサと、
   前記印加電圧の電圧値を調整する調整回路と
   を有することを特徴とするドライバ回路。
2. ドレインに入力された入力信号をソースに伝達する入力トランジスタを有し、
   該入力トランジスタのソースと前記出力トランジスタのゲートが接続され、
   前記調整回路が、該入力トランジスタのドレインと前記出力トランジスタのゲートとの間に介挿された第２のコンデンサを有することを特徴とする請求項１記載のドライバ回路。
3. 前記調整回路が前記ゲートと接地線との間に介挿された第２のコンデンサを有することを特徴とする請求項１記載のドライバ回路。
4. 前記第１のコンデンサと第２のコンデンサとの容量比が、ドレインから入力される電圧と出力信号の電圧とがほぼ同様となる電圧に、前記印加電圧を調整する値であることを特徴とする請求項２または請求項３に記載のドライバ回路。
5. 縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データがゲートに入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、
   請求項１から請求項４のいずれかに記載のドライバ回路を、前記出力トランジスタに用いたことを特徴とするシフトレジスタ。
6. ｎ段目のステージに対して、ｎ−１段目の位相シフトクロックをシフトデータとして入力させ、該トランジスタのソースから主力されるｎ段目の位相シフトクロックを用い、該ソースとゲートとの間に介挿されたコンデンサにより、前記出力トランジスタのゲート電圧を、昇圧する請求項５に記載のシフトレジスタ。
7. 請求項５または請求項６に記載のシフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられていることを特徴とする液晶駆動回路。
   

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