JP2006039988A

JP2006039988A - Ｉｅｅｅ１３９４接続装置

Info

Publication number: JP2006039988A
Application number: JP2004219646A
Authority: JP
Inventors: Isamu Ishimura; 勇石村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-07-28
Filing date: 2004-07-28
Publication date: 2006-02-09
Also published as: US20060023739A1

Abstract

【課題】システムとしてのコストを大幅に増大させずに、デジタルＡＶ機器のコネクタを３つ以上に増やす。
【解決手段】商品実装基板１００にはＩＥＥＥ１３９４コントローラＬＳＩ１０１とＩＥＥＥ１３９４コントローラＬＳＩ１０１を制御するＣＰＵ１０３が実装されている。ＩＥＥＥ１３９４コントローラ１０１は２つのポートを持った内蔵ＰＨＹ１０２を搭載している。また、商品実装基板１００には３つのポートを持った外付けＰＨＹ１０５も実装されている。内蔵ＰＨＹ１０２の１つのポートと外付けＰＨＹ１０５の１つのポートは、互いに商品実装基板１００上の配線にて接続される。内蔵ＰＨＹ１０２の残り１ポートと、外付けＰＨＹ１０５の残り２ポートは、それぞれコネクタＡ、Ｂ、Ｃに商品実装基板１００上の配線にて接続され、結果として商品のコネクタ数は３つとなる。
【選択図】図２

Description

本発明は、ＩＥＥＥ１３９４インターフェースを実装するデジタルＡＶ機器やパソコンにおけるＩＥＥＥ１３９４コントローラＬＳＩの実装技術に関するものである。

近年のデジタルＡＶ機器（ＤＶカムコーダ、デジタルチューナー、デジタルテレビ、ＤＶＤレコーダ等）やパソコンは、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）１３９４インターフェースコネクタの搭載率が非常に高くなってきている。このうち、デジタルＡＶ機器に注目してみると、ＩＥＥＥ１３９４インターフェース搭載にかかるコスト低下のために、多くのＬＳＩメーカーはＰＨＹ(Physical Layer Interface：物理層インターフェース)を内蔵したＩＥＥＥ１３９４コントローラＬＳＩを生産している。

図１は、従来のデジタルＡＶ機器の代表的なシステム構成を示す。図１を用いて従来のデジタルＡＶ機器の商品実装基板１００について説明する。デジタルＡＶ機器における商品実装基板１００には、内蔵ＰＨＹ１０２を搭載したＩＥＥＥ１３９４コントローラＬＳＩ１０１と、前記ＩＥＥＥ１３９４コントローラＬＳＩ１０１を制御するＣＰＵ１０３が実装される。また、図１における内蔵ＰＨＹ１０２は２つのＩＥＥＥ１３９４ポートを実装しており、前記ＩＥＥＥ１３９４ポートの数だけＩＥＥＥ１３９４コネクタ（以降コネクタと称す）１０４を実装することができる。つまり、図１におけるデジタルＡＶ機器は２つのコネクタを持つことになる。

デジタルＡＶ機器のコネクタを３つに増やしたい場合には従来２つの選択肢があった。選択肢の１つは、３つのＩＥＥＥ１３９４ポートを実装した内蔵ＰＨＹ１０２を搭載するＩＥＥＥ１３９４コントローラＬＳＩ１０１を新たに開発することである。選択肢のもう一つは、既にマーケットで手に入れることができるＩＥＥＥ１３９４ハブ（例えば、特許文献１参照）を購入することにより、商品の外付けハブという形でトータルのコネクタ数を増やすことである。

次に、図１を用いてＩＥＥＥ１３９４コントローラＬＳＩの消費電力低減の制御方法を説明する。ＩＥＥＥ１３９４コントローラＬＳＩ１０１は、接続検出回路とパワーセーブ機能を有している。前記接続検出回路は、コネクタ１０４に少なくとも１つの通信可能な状態の他の機器（以降アクティブな他機器と称す）が接続されたことを検出するとＣＮＡ出力端子にＬｏｗ信号を出力する。また、前記パワーセーブ機能は、ＰＷＲＤＮ入力端子にＨｉｇｈ信号を入力すると、前記接続検出回路を除く全ての回路を停止させ、消費電力を低減する機能である。

ＣＰＵ１０３は前記ＣＮＡ信号をモニタし、Ｌｏｗ信号であればＰＷＲＤＮ信号にＬｏｗ信号を供給することによってパワーセーブを解除する。また、ＣＮＡ信号がＨｉｇｈ信号であればＰＷＲＤＮ信号にＨｉｇｈ信号を供給することによってパワーセーブ状態にし、消費電力を低減する。
特開平１１−１３５２０９号公報

しかしながら、上記従来の構成にあっては、デジタルＡＶ機器のコネクタを３つ以上に増やしたい場合に、ＩＥＥＥ１３９４コントローラＬＳＩの再開発が必要になったり、外付けのハブを購入する必要があったり、システムとしてのコストが大幅に増大してしまうという事情があった。

また、外付けのハブを用いた場合、外付けハブのパワーセーブ機能を制御することができないため、システムとしての消費電力を低減することができないという問題も発生していた。

本発明は、システムとしてのコストを大幅に増大させずに、デジタルＡＶ機器のコネクタを３つ以上に増やすことができるＩＥＥＥ１３９４接続装置を提供することを目的とする。

本発明は、外部機器と接続される第１、第２および第３のコネクタと、前記第１のコネクタに接続される第１のポートと、第２のポートとを有する物理層インターフェースを内蔵するＩＥＥＥ１３９４コントローラＬＳＩと、前記物理層インターフェースの前記第２のポートに接続される第３のポートと、前記第２のコネクタに接続される第４のポートと、前記第３のコネクタに接続される第５のポートとを有する外付け物理層インターフェースとを備える。

上記構成によれば、ＩＥＥＥ１３９４コントローラＬＳＩに外付け物理層インターフェースを接続することにより、システムとしてのコストを大幅に増大させずに、デジタルＡＶ機器のコネクタを３つ以上に増やすことができる。

また、本発明は、外部機器と接続される第１、第２、第３および第４のコネクタと、前記第１のコネクタに接続される第１のポートと、第２のポートとを有する物理層インターフェースを内蔵するＩＥＥＥ１３９４コントローラＬＳＩと、前記物理層インターフェースの前記第２のポートに接続される第３のポートと、前記第２のコネクタに接続される第４のポートと、第５のポートとを有する第１の外付け物理層インターフェースと、前記第１の外付け物理層インターフェースの前記第５のポートに接続される第６のポートと、前記第３のコネクタに接続される第７のポートと、前記第４のコネクタに接続される第８のポートとを有する第２の外付け物理層インターフェースとを備える。

上記構成によれば、ＩＥＥＥ１３９４コントローラＬＳＩに第１と第２の外付け物理層インターフェースを接続することにより、システムとしてのコストを大幅に増大させずに、デジタルＡＶ機器のコネクタを４つ以上に増やすことができる。

本発明において、前記ＩＥＥＥ１３９４コントローラＬＳＩおよび前記外付け物理層インターフェースのパワーセーブ機能を制御するＣＰＵを備える。この構成によれば、ＩＥＥＥ１３９４コントローラＬＳＩおよび外付け物理層インターフェースを制御し、全てのコネクタに対するパワーセーブ機能を制御することにより、システム全体の消費電力を低減することができる。

本発明において、前記第１のコネクタに外部機器が接続されており、前記第２および第３のコネクタに外部機器が接続されていない場合に、前記ＣＰＵは、前記外付け物理層インターフェースをパワーセーブ状態にする。この構成によれば、第２および第３のコネクタに外部機器が接続されていない場合に、外付け物理層インターフェースをパワーセーブ状態にすることにより、システム全体の消費電力を低減することができる。

本発明において、前記第１のコネクタに外部機器が接続されておらず、前記第２および第３のコネクタに外部機器が接続されている場合に、前記ＣＰＵは、前記第２および第３のコネクタに接続された前記外部機器との通信を不要と判断した場合に、前記ＩＥＥＥ１３９４コントローラＬＳＩをパワーセーブ状態とする。この構成によれば、第１のコネクタに外部機器が接続されていない場合に、ＩＥＥＥ１３９４コントローラＬＳＩをパワーセーブ状態とすることにより、システム全体の消費電力を低減することができる。

また、本発明は、前記ＩＥＥＥ１３９４コントローラＬＳＩおよび前記第１および第２の外付け物理層インターフェースのパワーセーブ機能を制御するＣＰＵを備え、前記ＣＰＵは、前記第１の外付け物理層インターフェースをパワーセーブ状態にすることによってトポロジを分断する。この構成によれば、第１の外付け物理層インターフェースをパワーセーブ状態にしてトポロジを分断することにより、それぞれのトポロジ内で十分な転送速度を確保することができる。

また、本発明は、前記ＩＥＥＥ１３９４コントローラＬＳＩおよび前記外付け物理層インターフェースを同一基板上に実装するとともに、基板配線で接続する。この構成によれば、ＩＥＥＥ１３９４コントローラＬＳＩおよび外付け物理層インターフェースを同一基板上に実装するとともに、基板配線で接続することにより、システムとしてのコスト上昇を抑えることができる。

本発明によれば、内蔵ＰＨＹを搭載したＩＥＥＥ１３９４コントローラと外付けＰＨＹの両方を商品実装基板に実装し、内蔵ＰＨＹの１ポートと外付けＰＨＹの１ポートを接続することによって、実装したいコネクタ数を内蔵ＰＨＹのポート数に制限されることなく、低コストで容易に増やすことができる。

また、ＣＰＵがＩＥＥＥ１３９４コントローラＬＳＩと外付けＰＨＹの両方のパワーセーブ機能を制御することにより、コネクタ数を増やしても低消費電力を実現することができる。

さらに、ＩＥＥＥ１３９４コントローラＬＳＩに搭載される内蔵ＰＨＹのポートに対応するコネクタにのみアクティブな他機器が接続された場合には、他機器が接続されていない外付けＰＨＹをパワーセーブ状態に制御することによって、消費電力を低減することができる。

また、外付けＰＨＹのポートに対応するコネクタにのみアクティブな他機器が複数接続され、他機器同士が互いに通信している場合で、かつ前記複数の他機器は本発明のＩＥＥＥ１３９４接続装置を実装する商品との通信が必要でない機器であった場合には、内蔵ＰＨＹを搭載するＩＥＥＥ１３９４コントローラＬＳＩをパワーセーブ状態に制御することによって、消費電力を低減することができる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。しかしながら、これらの実施の形態によって本発明の技術的範囲が制限されるものではない。

図２は、本発明の実施形態にかかるＩＥＥＥ１３９４接続装置のシステム構成図である。１００はＩＥＥＥ１３９４インターフェースを搭載したデジタルＡＶ機器等の商品実装基板である。商品実装基板１００にはＩＥＥＥ１３９４コントローラＬＳＩ１０１と前記ＩＥＥＥ１３９４コントローラＬＳＩ１０１を制御するＣＰＵ１０３が実装されている。前記ＩＥＥＥ１３９４コントローラ１０１は２つのポートを持った内蔵ＰＨＹ１０２（物理層インターフェース）を搭載している。また、前記商品実装基板１００には３つのポートを持った外付けＰＨＹ１０５（外付け物理層インターフェース）も実装されている。

内蔵ＰＨＹ１０２の１つのポート（第２のポート）と外付けＰＨＹ１０５の１つのポート（第３のポート）は、互いに商品実装基板１００上の配線にて接続される。内蔵ＰＨＹ１０２の残り１ポート（第１のポート）と、外付けＰＨＹ１０５の残り２ポート（第４、第５のポート）は、それぞれコネクタＡ、Ｂ、Ｃ（第１、第２、第３のコネクタ）に商品実装基板１００上の配線にて接続され、結果として商品のコネクタ数は３つとなる。

引き続き図２を用いてパワーセーブについて説明する。ＩＥＥＥ１３９４コントローラＬＳＩ１０１は、接続検出回路とパワーセーブ機能を有しており、前記接続検出回路は、コネクタＡに少なくとも１つのアクティブな他機器が接続されたことを検出するとＣＮＡ出力端子にＬｏｗ信号を出力する。また、前記パワーセーブ機能は、ＰＷＲＤＮ入力端子にＨｉｇｈ信号を入力すると、前記接続検出回路を除く全ての回路を停止させ、消費電力を低減する機能である。

ＣＰＵ１０３は前記ＣＮＡ信号をモニタし、Ｌｏｗ信号であればＰＷＲＤＮ信号にＬｏｗ信号を供給することによってパワーセーブを解除する。また、ＣＮＡ信号がＨｉｇｈ信号であればＰＷＲＤＮ信号にＨｉｇｈ信号を供給することによってパワーセーブ状態にし、消費電力を低減する。

外付けＰＨＹ１０５も同様に接続検出回路とパワーセーブ機能を有しており、前記接続検出回路は、コネクタＢまたはコネクタＣに少なくとも１つのアクティブな他機器が接続されたことを検出するとＣＮＡ＿Ｅ出力端子にＬｏｗ信号を出力する。また、前記パワーセーブ機能は、ＰＷＲＤＮ＿Ｅ入力端子にＨｉｇｈ信号を入力すると、前記接続検出回路を除く全ての回路を停止させ、消費電力を低減する機能である。

ＣＰＵ１０３は前記ＣＮＡ＿Ｅ信号をモニタし、Ｌｏｗ信号であればＰＷＲＤＮ＿Ｅ信号にＬｏｗ信号を供給することによってパワーセーブを解除する。また、ＣＮＡ＿Ｅ信号がＨｉｇｈ信号であればＰＷＲＤＮ＿Ｅ信号にＨｉｇｈ信号を供給することによってパワーセーブ状態にし、消費電力を低減する。

コネクタＡ、コネクタＢ、およびコネクタＣのいずれにもアクティブな他機器が接続されていない状態では、ＣＰＵ１０３はＰＷＲＤＮ信号とＰＷＲＤＮ＿Ｅ信号の両方にＨｉｇｈ信号を供給することによって消費電力を低減する。

コネクタＡ、コネクタＢ、およびコネクタＣのいずれかにアクティブな他機器が接続されると、ＣＮＡまたはＣＮＡ＿Ｅ信号がＨｉｇｈからＬｏｗに変化し、この変化をトリガーとしてＣＰＵ１０３はＰＷＲＤＮおよびＰＷＲＤＮ＿Ｅ信号にＬｏｗ信号を供給することによって、パワーセーブ状態を解除し、通信が可能な状態となる。

本実施形態では、内蔵ＰＨＹのポート数を２ポート、外付けＰＨＹのポート数を３ポートとして説明しているが、本発明においてそれぞれのポート数を制限するものではない。また、本実施形態では内蔵ＰＨＹの１つのポートと外付けＰＨＹの１つのポートを商品実装基板上の配線にて接続すると説明しているが、それぞれにコネクタを実装して、ＩＥＥＥ１３９４ケーブルにて接続しても問題ない。

次に図３、図４を用いて、さらに細かなパワーセーブの制御について説明する。

（コネクタＡに他機器が接続された場合）
図３は、アクティブな他機器３００がＩＥＥＥ１３９４ケーブル２００を介してコネクタＡに接続された場合の説明図である。コネクタＡは内蔵ＰＨＹ１０２のポートに接続されているため、ＣＮＡ信号がＨｉｇｈからＬｏｗに変化する。しかしながら、外部ＰＨＹ１０５のポートに接続されたコネクタＢおよびコネクタＣにはアクティブな他機器は接続されていないため、ＣＮＡ＿Ｅは変化しない。

この場合、ＣＰＵ１０３は、ＰＷＲＤＮ信号にＬｏｗを供給し、ＰＷＲＤＮ＿Ｅ信号にはＨｉｇｈ信号を供給することによって、ＩＥＥＥ１３９４コントローラＬＳＩ１０１はパワーセーブ解除状態、外付けＰＨＹ１０５はパワーセーブ状態になる。このように、コネクタＡのみアクティブな他機器が接続された場合は外部ＰＨＹ１０５の消費電力を低減することができる。

（コネクタＢ、コネクタＣに他機器が接続された場合）
図４は、アクティブな他機器Ａ３００がＩＥＥＥ１３９４ケーブル２００を介してコネクタＢに接続され、さらにアクティブな他機器Ｂ３０１がＩＥＥＥ１３９４ケーブル２０１を介してコネクタＣに接続された場合の説明図である。この場合、他機器Ａ３００と他機器Ｂ３０１は互いに通信しており、商品実装基板１００は、他機器Ａ３００および、他機器Ｂ３０１のいずれとも通信する必要がないものとする。

通信の要否は、ＣＰＵ１０３がＩＥＥＥ１３９４コントローラＬＳＩ１０１および外付けＰＨＹ１０５を介して、他機器Ａ３００と他機器Ｂ３０１の双方と通信した結果判断可能である。例えば、商品実装基板１００がデジタルテレビであり、他機器Ａ３００がパソコンであり、他機器Ｂ３０１がストレージ機器であり、パソコンとストレージ機器のみ通信する場合などが考えられる。この場合、ＣＰＵ１０３は他機器Ａ３００および他機器Ｂ３０１のＣｏｎｆｉｇｕｒａｔｉｏｎＲＯＭの内容を読み出し、他機器Ａ３００および他機器Ｂ３０１が共にＡＶプロトコルレイヤを実装していないことを確認することで、その後の通信の要否を判断できる。

ＣＰＵ１０３が他機器Ａ３００および他機器Ｂ３０１のいずれとも通信が不要と判断した場合、ＣＰＵ１０３は、ＰＷＲＤＮ信号にＨｉｇｈ信号を供給、ＰＷＲＤＮ＿Ｅ信号にＬｏｗ信号を供給することにより、ＩＥＥＥ１３９４コントローラＬＳＩのみパワーセーブ状態にする。外付けＰＨＹ１０５はパワーセーブ状態にならないので、他機器Ａ３００と他機器Ｂ３０１は互いに通信を継続することができる。

このように、コネクタＢとコネクタＣのみアクティブな他機器が接続された場合、かつ商品実装基板１００がそれぞれの他機器と通信する必要がない場合はＩＥＥＥ１３９４コントローラＬＳＩ１０１の消費電力を低減することができる。

次に、ＩＥＥＥ１３９４バスの転送制御方法について説明する。図５は、パワーセーブ機能を活用し、トポロジを分断することによってＩＥＥＥ１３９４バスの転送を効率化する場合の説明図である。図５では、図２の構成に加えてさらに３つのポートを持った外付けＰＨＹ＿Ｂ１０６（第２の外付け物理層インターフェース）を実装し、外付けＰＨＹ＿Ａ１０５（第１の外付け物理層インターフェース）の１ポート（第５のポート）と外付けＰＨＹ＿Ｂ１０６の１ポート（第６のポート）を互いに商品実装基板１００上の配線にて接続している。この結果商品は、コネクタＡ、コネクタＢ、コネクタＣ、コネクタＤ（第１、第２、第３、第４のコネクタ）の合計４つのコネクタ実装を実現している。

外付けＰＨＹ＿Ａ１０５と外付けＰＨＹ＿Ｂ１０６は図２と同様に、それぞれＣＮＡ＿ＥＡ／ＰＷＲＤＮ＿ＥＡ信号、ＣＮＡ＿ＥＢ／ＰＷＲＤＮ＿ＥＢ信号を用いてＣＰＵ１０３によってパワーセーブを制御される。

また、図５では、アクティブな他機器Ａ３００がＩＥＥＥ１３９４ケーブル２００を介してコネクタＡに接続されており、さらに、アクティブな他機器Ｂ３０１、他機器Ｃ３０２がそれぞれＩＥＥＥ１３９４ケーブル２０１、２０２を介してコネクタＣ、コネクタＤに接続されている。

このような多くの機器がＩＥＥＥ１３９４バス接続のトポロジ内に存在して互いに通信を行っている環境では、ＩＥＥＥ１３９４バス上は混雑し、十分な転送速度を確保できない場合が発生する。そのような場合、特定の条件下では図５における外付けＰＨＹ＿Ａ１０５をパワーセーブ状態にすることによって、トポロジを分断して分断されたそれぞれのトポロジ内での転送速度を十分に確保させることができる。以下にその条件と制御手順を説明する。

条件として、他機器Ａ３００は商品実装基板１００とのみ通信が必要であり、かつコネクタＡに接続されている。また他機器Ｂ３０１および他機器Ｃ３０２は互いに通信し合い、共に商品実装基板１００との通信が不要であり、かつ他機器Ｂ３０１および他機器Ｃ３０２はコネクタＣとコネクタＤに接続されている。

図６は、本実施形態のＩＥＥＥ１３９４接続装置によるＩＥＥＥ１３９４バスの転送制御方法を説明するためのフローチャートである。図６に示すように、まず、ＣＰＵ１０３は、ＰＷＲＤＮ信号にＬｏｗ信号を供給してＩＥＥＥ１３９４コントローラＬＳＩ１０１をパワーセーブ状態から解除する。また、ＰＷＲＤＮ＿ＥＡとＰＷＲＤＮ＿ＥＢにＨｉｇｈ信号を供給して外付けＰＨＹ＿Ａ１０５と外付けＰＨＹ＿Ｂ１０６をパワーセーブ状態にする。その後ＣＮＡ信号がＬｏｗであることを確認し、ＩＥＥＥ１３９４コントローラＬＳＩ１０１にアクティブな他機器Ａ３００が接続されていることを確認する（ステップＳ１）。

次に、ＣＰＵ１０３は接続されている他機器Ａ３００のＣｏｎｆｉｇｕｒａｔｉｏｎＲＯＭの内容を読み出し、商品実装基板１００と同じプロトコルを実装していることを確認する（ステップＳ２）。

次に、ＣＰＵ１０３は、ＰＷＲＤＮ＿ＥＡ信号にＬｏｗ信号を供給して外付けＰＨＹ＿Ａ１０５をパワーセーブ状態から解除する。また、ＰＷＲＤＮとＰＷＲＤＮ＿ＥＢにＨｉｇｈ信号を供給してＩＥＥＥ１３９４コントローラＬＳＩ１０１と外付けＰＨＹ＿Ｂ１０６をパワーセーブ状態にする。その後ＣＮＡ＿ＥＡ信号がＨｉｇｈであることを確認し、外付けＰＨＹ＿Ａ１０５にはアクティブな他機器が接続されていないことを確認する（ステップＳ３）。

次に、ＣＰＵ１０３は、ＰＷＲＤＮ、ＰＷＲＤＮ＿ＥＡおよびＰＷＲＤＮ＿ＥＢ信号にＬｏｗ信号を供給してＩＥＥＥ１３９４コントローラＬＳＩ１０１、外付けＰＨＹ＿Ａ１０５および外付けＰＨＹ＿Ｂ１０６をパワーセーブ状態から解除する（ステップＳ４）。

そして、ＣＰＵ１０３は、接続されている全ての他機器のＣｏｎｆｉｇｕｒａｔｉｏｎＲＯＭの内容を読み出し、ステップＳ２で確認した他機器Ａ３００以外に他機器Ｂ３０１と他機器Ｃ３０２が接続されていること、ならびに他機器Ｂ３０１と他機器Ｃ３０２は商品実装基板１００と同じプロトコルを実装していないことを確認する（ステップＳ５）。

以上の制御で、ＣＰＵ１０３は、他機器Ａ３００と通信をする必要があり、他機器Ｂ３０１および他機器Ｃ３０２とは通信する必要がないことが確認できる。

そして、ＣＰＵ１０３は、ＰＷＲＤＮ信号とＰＷＲＤＮ＿ＥＢにＬｏｗ信号を供給してＩＥＥＥ１３９４コントローラＬＳＩ１０１と外付けＰＨＹ＿Ｂ１０６をパワーセーブ状態から解除する。また、ＰＷＲＤＮ＿ＥＡにＨｉｇｈ信号を供給して外付けＰＨＹ＿Ａ１０５をパワーセーブ状態にする（ステップＳ６）。

これにより、「商品実装基板１００と他機器Ａ３００が接続されたトポロジ」と、「他機器Ｂ３０１と他機器Ｃ３０２が接続されたトポロジ」は分断される。以上のようにトポロジを分断することにより、それぞれのトポロジ内では十分な転送速度を確保することができる。

本発明のＩＥＥＥ１３９４接続装置は、内蔵ＰＨＹを搭載したＩＥＥＥ１３９４コントローラと外付けＰＨＹの両方を商品実装基板に実装し、内蔵ＰＨＹの１ポートと外付けＰＨＹの１ポートを接続することによって、実装したいコネクタ数を内蔵ＰＨＹのポート数に制限されることなく、低コストで容易に増やすことができるという効果を有し、ＩＥＥＥ１３９４インターフェースを実装するデジタルＡＶ機器やパソコンにおけるＩＥＥＥ１３９４コントローラＬＳＩの実装技術等として有用である。

従来のデジタルＡＶ機器の代表的なシステム構成本発明の実施形態にかかるＩＥＥＥ１３９４接続装置のシステム構成図本発明の実施形態において、コネクタＡのみに他機器が接続された場合のパワーセーブ状態の説明図本発明の実施形態において、コネクタＢ、Ｃのみに他機器が接続された場合のパワーセーブ状態の説明図パワーセーブ機能を活用し、トポロジを分断することによってＩＥＥＥ１３９４バスの転送を効率化する場合の説明図本実施形態のＩＥＥＥ１３９４接続装置によるＩＥＥＥ１３９４バスの転送制御方法を説明するためのフローチャート

符号の説明

１００商品実装基板
１０１ＩＥＥＥ１３９４コントローラＬＳＩ
１０２内蔵ＰＨＹ
１０３ＣＰＵ
１０４ＩＥＥＥ１３９４コネクタ
１０５外付けＰＨＹ
２００ＩＥＥＥ１３９４ケーブル
３００他機器

Claims

外部機器と接続される第１、第２および第３のコネクタと、
前記第１のコネクタに接続される第１のポートと、第２のポートとを有する物理層インターフェースを内蔵するＩＥＥＥ１３９４コントローラＬＳＩと、
前記第２のポートに接続される第３のポートと、前記第２のコネクタに接続される第４のポートと、前記第３のコネクタに接続される第５のポートとを有する外付け物理層インターフェースと、
を備えることを特徴とするＩＥＥＥ１３９４接続装置。
外部機器と接続される第１、第２、第３および第４のコネクタと、
前記第１のコネクタに接続される第１のポートと、第２のポートとを有する物理層インターフェースを内蔵するＩＥＥＥ１３９４コントローラＬＳＩと、
前記第２のポートに接続される第３のポートと、前記第２のコネクタに接続される第４のポートと、第５のポートとを有する第１の外付け物理層インターフェースと、
前記第５のポートに接続される第６のポートと、前記第３のコネクタに接続される第７のポートと、前記第４のコネクタに接続される第８のポートとを有する第２の外付け物理層インターフェースと、
を備えることを特徴とするＩＥＥＥ１３９４接続装置。
請求項１記載のＩＥＥＥ１３９４接続装置であって、
前記ＩＥＥＥ１３９４コントローラＬＳＩおよび前記外付け物理層インターフェースのパワーセーブ機能を制御するＣＰＵを備えることを特徴とするＩＥＥＥ１３９４接続装置。
請求項３記載のＩＥＥＥ１３９４接続装置であって、
前記第１のコネクタに外部機器が接続されており、前記第２および第３のコネクタに外部機器が接続されていない場合に、
前記ＣＰＵは、前記外付け物理層インターフェースをパワーセーブ状態にすることを特徴とするＩＥＥＥ１３９４接続装置。
請求項３記載のＩＥＥＥ１３９４接続装置であって、
前記第１のコネクタに外部機器が接続されておらず、前記第２および第３のコネクタに外部機器が接続されている場合に、
前記ＣＰＵは、前記第２および第３のコネクタに接続された前記外部機器との通信を不要と判断した場合に、前記ＩＥＥＥ１３９４コントローラＬＳＩをパワーセーブ状態とすることを特徴とするＩＥＥＥ１３９４接続装置。
請求項２記載のＩＥＥＥ１３９４接続装置であって、
前記ＩＥＥＥ１３９４コントローラＬＳＩおよび前記第１および第２の外付け物理層インターフェースのパワーセーブ機能を制御するＣＰＵを備え、
前記ＣＰＵは、前記第１の外付け物理層インターフェースをパワーセーブ状態にすることによってトポロジを分断することを特徴とするＩＥＥＥ１３９４接続装置。
請求項１記載のＩＥＥＥ１３９４接続装置であって、
前記ＩＥＥＥ１３９４コントローラＬＳＩおよび前記外付け物理層インターフェースを同一基板上に実装するとともに、基板配線で接続することを特徴とするＩＥＥＥ１３９４接続装置。