JP2006039672A - バス要求制御回路 - Google Patents

Abstract

【課題】優先度が高いマスターのみがバス権を占有することがないようなバス権の制御を行うことができるバス要求制御回路を提供すること。
【解決手段】要求承認信号を受けてから所定のリクエストインターバルの期間をカウントするカウンタを設けておき、カウンタによるカウントが行われている間は、バッファメモリの空き状態によらずリクエスト信号の送信を禁止するようにする。また、カウンタのカウントが終了した後、バッファメモリに空きがあれば、アービタに対してリクエスト信号を送信するようにする。
【選択図】図４

Description

本発明は、バス権を要求するためのリクエスト信号の送信制御を行うバス要求制御回路に関する。

メモリへのアクセスを制御する手法として、例えば特許文献１において提案されている信号処理装置では、バスを介してメモリコントローラに接続されている様々な信号処理回路（マスター）からのリクエスト信号を受けると、メモリコントローラがリクエスト信号を出力したマスターの中で優先度の高いものを選択し、選択したマスターに対してイメージメモリに書き込まれている画像データを供給して信号処理を行わせるようにしている。

上記手法について更に説明する。各マスターは、メモリに読み書きするデータを一時保存するためのバッファメモリを有していることが多く、このバッファメモリの空き状況に応じてメモリへのアクセス要求を出す。即ち、バッファメモリに空きがある場合には、上記リクエスト信号を出してメモリから読み出したデータをバッファメモリに格納する。このようなリクエスト信号の出力制御は、各マスターに設けられたバス要求制御回路によって行われる。

ここで、バス要求制御回路（ＳＤＲＡＭインターフェイス（Ｉ／Ｆ））は、例えば図５のような構成を有している。図５のバス要求制御回路は、ＮＯＲ回路１０１とフリップフロップ回路１０２とから構成されている。図５のバス要求制御回路において、ＮＯＲ回路１０１には、上記バッファメモリの空き状態を示す信号（以下、バッファ状態信号と称する）の入力部とフリップフロップ回路１０２の出力部とが接続されている。また、フリップフロップ回路１０２のセット（ｓｅｔ）端子にはＮＯＲ回路１０１の出力部が接続されている。また、フリップフロップ回路１０２のリセット（ｒｓｔ）端子には図示しないメモリコントローラからの要求承認信号の入力部が接続されている。

このようなバス要求制御回路は、次のように動作する。例えば、バッファメモリがフルの場合のバッファ状態信号を“１”とすると、ＮＯＲ回路１０１は、バッファ状態信号とフリップフロップ回路１０２の出力とが共に“０”の場合にのみ“１”を出力する。ＮＯＲ回路１０１が“１”を出力すると、フリップフロップ回路１０２は“１”を出力して、リクエスト信号の送信が許可される。また、フリップフロップ回路１０２に要求承認信号が入力された場合には、フリップフロップ回路１０２の出力が“０”にリセットされる。これにより、マスターは、再びバッファメモリの空き状態を調べて、バッファメモリに空きがある場合には、リクエスト信号を出力する。このような動作を図６のタイミングチャートに示す。即ち、図５のような構成のバス要求制御回路では、バッファメモリに空きがある場合には連続してリクエスト信号を送信し続けることになる。
特開２０００−９２３７５号公報

特許文献１の手法では、大容量のバッファメモリを有するマスターの優先度が高く設定されている場合に、そのマスターがデータの読み出しを始めてしまうと、そのマスターのバッファメモリがフルになるまでの間は他のマスターのメモリへのアクセスが待たされることになる。

例えば、電子カメラに用いられる各マスターの中での優先度は、ＣＣＤからのデータをメモリに格納するＣＣＤインターフェイス（Ｉ／Ｆ）や、Ｖｉｄｅｏエンコーダからの同期信号に合わせてメモリから表示データを読み出すＶｉｄｅｏＩ／Ｆなどは、比較的リアルタイム性が要求されるために優先度が高く設定されており、ＣＰＵやメディアＩ／Ｆ、画像処理ブロックなどは優先度が低く設定されている。ここで、ＶｉｄｅｏＩ／Ｆは、リアルタイムに画像表示を行うために大容量のバッファメモリを有している。図７に示すように、ＶｉｄｅｏＩ／Ｆが、Ｖｉｄｅｏエンコーダからの垂直同期信号ＶＤを受けてＳＤＲＡＭからデータを読み出し始めると、バッファメモリがフルになるまでの間は、優先度の低いＣＰＵなどのメモリアクセスが待たされることとなる。これにより、ＣＰＵなどの処理能力が低下したり、リアルタイム処理が間に合わなくなってしまったりするおそれが生じる。

本発明は、上記の事情に鑑みてなされたもので、優先度が高いマスターのみがバス権を占有してしまうことがないようなリクエスト信号の出力制御を行うことができるバス要求制御回路を提供することを目的とする。

上記の目的を達成するために、本発明の第１の態様によるバス要求制御回路は、調停回路に対してバス権を要求するためのリクエスト信号を送信すると共に、前記調停回路へ送信した前記リクエスト信号に対して前記調停回路から返される要求承認信号を受信するバス要求制御回路であって、前記リクエスト信号の送信は、前記要求承認信号を受信してから所定時間経過後に行われることを特徴とする。

また、上記の目的を達成するために、本発明の第２の態様によるバス要求制御回路は、調停回路における優先度が高い信号処理回路に設けられ、前記調停回路に対してバス権を要求するためのリクエスト信号を送信するバス要求制御回路であって、前記調停回路に対する前記リクエスト信号の送信を禁止する禁止手段と、前記リクエスト信号を前記調停回路に送信する時間をカウントするカウント手段と、前記禁止手段における前記リクエスト信号送信の禁止状態が解除され、かつ前記カウント手段において前記リクエスト信号を前記調停回路に送信する時間がカウントされた場合にのみ、前記調停回路への前記リクエスト信号の送信を許可する許可手段とを具備することを特徴とする。

これら、第１及び第２の態様によれば、リクエスト信号が常に送信されないので、優先度が高いマスターのみがバス権を占有することがない。

本発明によれば、優先度が高いマスターのみがバス権を占有することがないようなバス権の制御を行うことができるバス要求制御回路を提供することができる。

以下、図面を参照して本発明の実施形態を説明する。
図１は、本発明の一実施形態について説明するための電子カメラ内部の構成について示すブロック図である。

図１において、共有バス１には、調停回路（アービタ）２、ＣＣＤＩ／Ｆ５、画像処理ブロック７、ＶｉｄｅｏＩ／Ｆ８、メディアＩ／Ｆ９、及びＣＰＵ１１などのマスターが接続されている。

アービタ２は、図１の複数のマスターからのリクエスト信号（以下、Ｒｅｑ信号と称する）を受けた場合に、それぞれのマスターの優先度を鑑みて、最も優先度の高いマスターにバス権を与える。このとき、バス権を与えるマスターに対して要求承認信号（以下、Ａｃｋ信号と称する）を返す。更に、各マスターからの要求がデータのリード要求の場合には、ＳＤＲＡＭコントローラ３を介してメモリ（ＳＤＲＡＭ）４の所定アドレスに格納されたリードデータを読み出して、読み出したリードデータをデータ有効信号（以下、Ｖａｌｉｄ信号と称する）と共に出力する。

ＣＣＤＩ／Ｆ５には、ＣＣＤ６が接続されている。ＣＣＤ６は図示しない撮影光学系を介して結像された被写体光束を光電変換して撮像信号を得る。ここで得られた撮像信号は、図示しないプリプロセス回路において前処理される。前処理されて得られた画像データは、ＣＣＤＩ／Ｆ５を介してＳＤＲＡＭ４に書き込まれる。

画像処理ブロック７は、ＳＤＲＡＭ４からの画像データの読み出しを行い、読み出した画像データに対して周知の画像処理を行う。画像処理ブロック７で処理された画像データはＳＤＲＡＭ４に再び書き戻される。

ＶｉｄｅｏＩ／Ｆ８には図示しないＶｉｄｅｏエンコーダを介してＴＦＴなどの表示装置が接続されている。ＶｉｄｅｏＩ／Ｆ８は、図示しないＶｉｄｅｏエンコーダからの同期信号に合わせてＳＤＲＡＭ４に書き込まれた画像データの読み出しを行う。Ｖｉｄｅｏエンコーダでは、ＶｉｄｅｏＩ／Ｆ８を介して読み出された画像データをＮＴＳＣなどの映像信号に変換して、ＴＦＴなどの表示装置上に画像を表示させる。

メディアＩ／Ｆ９には、メモリカードなどの記録メディア１０が接続されている。メディアＩ／Ｆ９は、ＳＤＲＡＭ４に書き込まれた画像データの読み出しを行い、読み出した画像データを記録メディア１０に格納する。

ＣＰＵ１１は、当該電子カメラの統括的な制御を行う。ＳＤＲＡＭ４には、ＣＰＵ１１による制御の際の種々のデータが読み書きされる。また、ＣＰＵ１１にはレジスタ１１ａが設けられており、このレジスタ１１ａには詳細は後で説明するリクエストインターバルなどがレジスタ設定値として保持されている。

図２は、ＶｉｄｅｏＩ／Ｆ８の内部構成について示す図である。図２において、ＶｉｄｅｏＩ／Ｆ８には、バッファメモリ２１と、バス要求制御回路としてのＳＤＲＡＭバスＩ／Ｆ２２と、ＳＤＲＡＭアドレスカウンタ２３とが設けられている。

バッファメモリ２１は、ＳＤＲＡＭ４から読み出されたリードデータ（画像データ）を一時格納しておくためのバッファメモリである。また、バッファメモリ２１は、ＳＤＲＡＭコントローラ３からのＶａｌｉｄ信号を受けて、ＳＤＲＡＭ４から読み出されたリードデータの有効部分を判定して有効な部分のデータを蓄積する。更に、バッファメモリ２１は、バッファの空き状態を示すバッファ状態信号をＳＤＲＡＭＩ／Ｆ２２に送信する。

ここで、ＶｉｄｅｏＩ／Ｆ８のバッファメモリには、画像データをリアルタイムでＶｉｄｅｏエンコーダに送信できるように、比較的大容量のバッファメモリが用いられている。

ＳＤＲＡＭＩ／Ｆ８２は、バッファメモリ２１の空き状態に応じてＲｅｑ信号をアービタ２に送信する。また、ＳＤＲＡＭＩ／Ｆ８２は、ＳＤＲＡＭアドレスカウンタ２３にカウンタイネーブル信号を送信する。

ＳＤＲＡＭアドレスカウンタ２３は、ＳＤＲＡＭＩ／Ｆ２２からのカウンタイネーブル信号を受けて、ＳＤＲＡＭ４から読み出すデータが格納されているアドレスを指定するＳＤＲＡＭアドレス信号をアービタ２に送信する。

図３は、本一実施形態におけるＳＤＲＡＭＩ／Ｆ２２の内部構成について示す図である。図３のＳＤＲＡＭＩ／Ｆ２２は、ＮＯＲ回路３１、とフリップフロップ回路３２と、ＡＮＤ回路３３と、カウンタ３４と、比較回路３５ａ、３５ｂとから構成されている。図３のＳＤＲＡＭＩ／Ｆ２２において、禁止手段としてのＮＯＲ回路３１の入力部には、上記バッファ状態信号の入力部とフリップフロップ回路３２の出力部とが接続されている。また、フリップフロップ回路３２のｓｅｔ端子にはＮＯＲ回路３１の出力部が接続されており、フリップフロップ回路３２のｒｓｔ端子にはアービタ２からのＡｃｋ信号の入力部が接続されている。フリップフロップ回路３２の出力部は許可手段としてのＡＮＤ回路３３の一方の入力部に接続されている。

図３において、カウント手段としてのカウンタ３４のスタート（Ｓｔａｒｔ）端子にはアービタ２からのＡｃｋ信号の入力部が接続されている。カウンタ３４の出力部は、比較回路３５ａの一方の入力部と比較回路３５ｂの一方の入力部とに接続されている。

比較回路３５ａはカウンタ３４の出力と０とが一致しているか否かを比較する。比較回路３５ａの出力部はＡＮＤ回路３３の他方の入力部に接続されている。また、比較回路３５ｂはカウンタ３４の出力がＣＰＵ１１内部のレジスタ１１ａに保持されたレジスタ設定値であるリクエストインターバルと一致しているか否かを比較する。また、比較回路３５ｂの出力はカウンタ３４のクリア／ストップ（ｃｌｅａｒ／ｓｔｏｐ）端子に接続されている。

ここで、リクエストインターバルとは、アービタ２に対して送信したＲｅｑ信号が受けつけられてから（Ａｃｋ信号が返ってから）、ＳＤＲＡＭＩ／Ｆ２２が次のＲｅｑ信号を送信するまでの期間を設定しておくための値である。本一実施形態においては、リクエストインターバルの期間内ではバッファメモリに空きがある場合でもＲｅｑ信号の送信が禁止される。また、リクエストインターバルの期間外であってもバッファメモリに空きがない場合にはＲｅｑ信号の送信が禁止される。

このようなＳＤＲＡＭＩ／Ｆ２２は次のように動作する。例えば、バッファメモリがフルの場合のバッファ状態信号が“１”であるとすると、ＮＯＲ回路３１は、バッファ状態信号とフリップフロップ回路３２の出力とが共に“０”の場合にのみ“１”を出力する。ＮＯＲ回路３１から“１”が出力されると、フリップフロップ回路３２はＡＮＤ回路３３に“１”を出力する。

一方、カウンタ３４はＡｃｋ信号を受けてカウントを開始する。比較回路３５ａ及び比較回路３５ｂは、カウンタ３４の出力値とそれぞれに与えられた所定値とを比較する。また、フリップフロップ回路３２はＡｃｋ信号を受けてＡＮＤ回路３３に“０”を出力する。

比較回路３５ａは、カウンタ３４の出力と所定値“０”とを比較し、カウンタ３４の出力が“０”である場合にのみＡＮＤ回路３３に“１”を出力する。このとき、フリップフロップ回路３２の出力が“１”であれば、ＡＮＤ回路３３は“１”を出力する。この結果、Ｒｅｑ信号の送信が許可される。

また、比較回路３５ｂは、カウンタ３４の出力と上記レジスタ設定値（リクエストインターバル）とを比較し、カウンタ３４の出力がリクエストインターバルと一致した場合にのみ“１”を出力する。これにより、カウンタ３４のカウントが停止すると共に、カウンタ３４の出力が０にリセットされる。

以上の動作を図４のタイミングチャートに示す。なお、図４にはＲｅｑ信号と共にアービタ２に送信されるＳＤＲＡＭアドレス信号、ＳＤＲＡＭ４から読み出されるリードデータ、及びＶａｌｉｄ信号のタイミングも図示している。図４に示すように、本一実施形態では、バッファメモリが空いており、ＮＯＲ回路３１においてＲｅｑ信号の送信の禁止状態が解除されている期間あっても、その期間がリクエストインターバルの期間（図中ｉｎｔｅｒｖａｌ＿ｃｎｔの期間）内にある場合には、Ｒｅｑ信号の送信が許可されないようになっている。したがって、アービタ２は、リクエストインターバルの期間を利用して他の優先度の低いマスターにバス権を与えることができる。

なお、図４の例では、リクエストインターバルが７、即ちレジスタ１１ａの設定値が７になっているが、この設定値は調整値であり、製品の仕様等によって適宜変更することが可能である。

以上実施形態に基づいて本発明を説明したが、本発明は上記した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。

例えば、上記した実施形態ではバッファメモリを有するＶｉｄｅｏＩ／Ｆを例として、バス要求制御回路の動作を説明しているが、バッファメモリを有していないようなマスターに対しても上記したバス要求制御回路の技術を応用することができる。また、本一実施形態で説明したバス要求制御回路を電子カメラ以外にも適用できることは言うまでもない。ただし、本一実施形態の技術は、ＶｉｄｅｏＩ／Ｆのようにアービタに対する優先度が高く、かつ比較的大容量のバッファメモリを有するマスターに適用した場合に、特に高い効果が得られるものである。

さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。

本発明の一実施形態に係るバス要求制御回路について説明するための電子カメラ内部の構成について示すブロック図である。 本発明の一実施形態に係るバス要求制御回路について説明するためのＶｉｄｅｏインターフェイスの内部構成について示す図である。 本発明の一実施形態に係るバス要求制御回路としてのＳＤＲＡＭインターフェイスの構成について示す図である。 Ｖｉｄｅｏインターフェイスの動作について説明するためのタイミングチャートである。 従来例のバス要求制御回路の構成について示す図である。 従来例のバス要求制御回路の動作について説明するためのタイミングチャートである。 従来例における各マスターの優先度とバス権との関係について示す図である。

符号の説明

１…共有バス、２…調停回路（アービタ）、３…ＳＤＲＡＭコントローラ、４…メモリ（ＳＤＲＡＭ）、５…ＣＣＤインターフェイス（Ｉ／Ｆ）、６…ＣＣＤ、７…画像処理ブロック、８…Ｖｉｄｅｏインターフェイス（Ｉ／Ｆ）８、９…メディアインターフェイス（Ｉ／Ｆ）、１０…記録メディア、１１…ＣＰＵ、１１ａ…レジスタ、２１…バッファメモリ、２２…ＳＤＲＡＭインターフェイス（Ｉ／Ｆ）、２３…ＳＤＲＡＭアドレスカウンタ、３１…ＮＯＲ回路、３２…フリップフロップ回路、３３…ＡＮＤ回路、３４…カウンタ、３５ａ，３５ｂ…比較回路

Claims (5)

1. 調停回路に対してバス権を要求するためのリクエスト信号を送信すると共に、前記調停回路へ送信した前記リクエスト信号に対して前記調停回路から返される要求承認信号を受信するバス要求制御回路であって、
   前記リクエスト信号の送信は、前記要求承認信号を受信してから所定時間経過後に行われることを特徴とするバス要求制御回路。
2. 前記要求承認信号を受信することによりカウントを開始して、カウント値の上限値までカウントすることによって前記カウントを終了するカウント手段を更に具備し、
   前記所定時間は、前記カウント手段がカウントを開始してから前記カウントを終了するまでの時間であることを特徴とする請求項１に記載のバス要求制御回路。
3. 前記要求承認信号を受信することによりカウントを開始して、カウント値の上限値までカウントすることによって前記カウントを終了するカウント手段と、
   所定の禁止時間の間、前記リクエスト信号の送信を禁止する禁止手段と、
   を更に具備し、
   前記所定時間は、前記カウント手段のカウント値と前記所定の禁止時間とに基づいて設定される時間であることを特徴とする請求項１に記載のバス要求制御回路。
4. 前記カウント手段のカウント値の上限値は、レジスタ設定値として設定されることを特徴とする請求項２に記載のバス要求制御回路。
5. 調停回路における優先度が高い信号処理回路に設けられ、前記調停回路に対してバス権を要求するためのリクエスト信号を送信するバス要求制御回路であって、
   前記調停回路に対する前記リクエスト信号の送信を禁止する禁止手段と、
   前記リクエスト信号を前記調停回路に送信する時間をカウントするカウント手段と、
   前記禁止手段における前記リクエスト信号送信の禁止状態が解除され、かつ前記カウント手段において前記リクエスト信号を前記調停回路に送信する時間がカウントされた場合にのみ、前記調停回路への前記リクエスト信号の送信を許可する許可手段と、
   を具備することを特徴とするバス要求制御回路。

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