JP2006033061A - 遅延回路、半導体集積回路、位相調整回路、ｄｌｌ回路およびｐｌｌ回路 - Google Patents

Abstract

【課題】 大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することが可能な遅延回路を得る。
【解決手段】 インバータ１〜ｎを複数段直列接続して形成され、各Ｐ−ｃｈトランジスタ１ａ〜ｎａの基板電極に電位ＶＤＤＨを供給し、各Ｐ−ｃｈトランジスタ１ａ〜ｎａのソース電極にスイッチ１ｃ〜ｎｃが接続され、そのソース電極に供給する電位として電位ＶＤＤＨまたは電位ＶＤＤＬを選択可能にされ、また、電位ＶＤＤＨおよび電位ＶＤＤＬのうちの少なくとも一方の電位は調整自在にされたものである。
電位ＶＤＤＨまたは電位ＶＤＤＬの電位調整、およびスイッチ１ｃ〜ｎｃによる電位選択に応じて、Ｐ−ｃｈトランジスタ１ａ〜ｎａに逆バイアスまたは順バイアスをかけ、大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することができる。
【選択図】 図１

Description

この発明は、デジタル回路において遅延時間をきめ細かく制御することが可能な遅延回路、半導体集積回路、位相調整回路、ＤＬＬ回路およびＰＬＬ回路に関するものである。

従来例１
従来の遅延回路としては、インバータを構成するＰ−ｃｈトランジスタの基板電位とソース電位とを分離し、分離された基板電位を制御することにより遅延時間を可変にするものがある（例えば、特許文献１参照）。
従来例２
従来の遅延回路としては、インバータを複数段直列接続して、各インバータを構成するＰ−ｃｈトランジスタの基板電位とソース電位とを分離し、分離された複数の基板電位を制御することにより遅延時間を可変にするものがある（例えば、特許文献１参照）。

特表２００２−５２０９７９号公報

従来の遅延回路は以上のように構成されているので、従来例１のように１段構成のインバータからなる構成では、大きな遅延時間を得ることができない課題があった。
また、従来例２のように複数段構成のインバータからなる構成では、大きな遅延時間を得ることができるものの、遅延時間をきめ細かく制御することができないなどの課題があった。

この発明は上記のような課題を解決するためになされたもので、大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することが可能な遅延回路、半導体集積回路、位相調整回路、ＤＬＬ回路およびＰＬＬ回路を得ることを目的とする。

この発明に係る遅延回路は、論理ゲートを複数段直列接続して形成された直列回路と、各Ｐ−ｃｈトランジスタの基板電極に第１の電位を供給する第１の電位供給回路と、第２の電位を供給する第２の電位供給回路と、各Ｐ−ｃｈトランジスタのソース電極に接続され、そのソース電極に供給する電位として第１の電位または第２の電位を選択する第１のスイッチ群とを備え、第１の電位供給回路から供給される第１の電位および第２の電位供給回路から供給される第２の電位のうちの少なくとも一方の電位は調整自在にされたものである。

この発明によれば、第１または第２の電位の電位調整、および第１のスイッチ群による電位選択に応じて、大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することができる効果がある。

実施の形態１．
図１はこの発明の実施の形態１による遅延回路を示す回路図であり、図において、インバータ（論理ゲート）１は、Ｐ−ｃｈトランジスタ１ａおよびＮ−ｃｈトランジスタ１ｂからなり、各々のゲート電極同士およびドレイン電極同士が接続されたものである。インバータ（論理ゲート）２〜ｎについても、同様にＰ−ｃｈトランジスタ２ａ〜ｎａおよびＮ−ｃｈトランジスタ２ｂ〜ｎｂからなり、各々のゲート電極同士およびドレイン電極同士が接続されたものである。これらインバータ１〜ｎは、複数段直列接続した直列回路を形成し、入力されるデジタル信号をそれら複数段のインバータ１〜ｎを通過させることにより遅延させるものである。

また、Ｐ−ｃｈトランジスタ１ａ〜ｎａの基板電位とソース電位とを分離すると共に分離したそれぞれの基板電位を共通化したものである。各Ｐ−ｃｈトランジスタ１ａ〜ｎａの基板電極は、共通に電源に接続され、電位ＶＤＤＨ（第１の電位）が供給されるように構成されたものである（第１の電位供給回路）。各Ｐ−ｃｈトランジスタ１ａ〜ｎａのソース電極は、スイッチ（第１のスイッチ群）１ｃ〜ｎｃが接続され、電位ＶＤＤＨまたは電源より供給される（第２の電位供給回路）電位ＶＤＤＬ（第２の電位）が選択されるように構成されたものである。

また、Ｎ−ｃｈトランジスタ１ｂ〜ｎｂの基板電位とソース電位とを分離すると共に分離したそれぞれの基板電位を共通化したものである。各Ｎ−ｃｈトランジスタ１ｂ〜ｎｂの基板電極は、共通にグランドに接続され、電位ＶＳＳＬ（第３の電位）が供給されるように構成されたものである（第３の電位供給回路）。各Ｎ−ｃｈトランジスタ１ａ〜ｎｂのソース電極は、スイッチ（第２のスイッチ群）１ｄ〜ｎｄが接続され、電位ＶＳＳＬまたはグランドより供給される（第４の電位供給回路）電位ＶＳＳＨ（第４の電位）が選択されるように構成されたものである。
さらに、電位ＶＤＤＨおよび電位ＶＳＳＬの電位を調整自在にしたものである。

次に動作について説明する。
図１では、複数のＰ−ｃｈトランジスタ１ａ〜ｎａの共通化された基板電位に電位ＶＤＤＨ、Ｐ−ｃｈトランジスタ１ａ〜ｎａの分離された複数のソース電極のそれぞれに電位ＶＤＤＨまたは電位ＶＤＤＬを選択するスイッチ１ｃ〜ｎｃを付加し、複数のＮ−ｃｈトランジスタ１ｂ〜ｎｂの共通化された基板電位に電位ＶＳＳＬ、Ｎ−ｃｈトランジスタ１ｂ〜ｎｂの分離された複数のソース電極のそれぞれに、電位ＶＳＳＬまたは電位ＶＳＳＨを選択するスイッチ１ｄ〜ｎｄを付加した構成となっている。通常の基板電極とソース電極とに等しい電位を供給するＶＤＤＨ＝ＶＤＤＬ、ＶＳＳＬ＝ＶＳＳＨと比べて、逆バイアスを印加したＶＤＤＨ＞ＶＤＤＬ、ＶＳＳＬ＜ＶＳＳＨの状態では、分離された複数のソース電極のそれぞれに付加されたスイッチ１ｃ〜ｎｃ，１ｄ〜ｎｄにより、電位ＶＤＤＬ、ＶＳＳＨへ接続される数に応じて遅延時間が大きくなり、順バイアスを印加したＶＤＤＨ＜ＶＤＤＬ、ＶＳＳＬ＞ＶＳＳＨの状態では、分離された複数のソース電極のそれぞれに付加されたスイッチ１ｃ〜ｎｃ，１ｄ〜ｎｄにより、電位ＶＤＤＬ、ＶＳＳＨへ接続される数に応じて遅延時間が小さくなる。

この性質を利用して、遅延時間を大きくしたい場合には、逆バイアスを印加してスイッチ１ｃ〜ｎｃ，１ｄ〜ｎｄにより、電位ＶＤＤＬ、ＶＳＳＨに接続させる個数を増加させることで可能となる。また、遅延時間を小さくしたい場合には、順バイアスを印加してスイッチ１ｃ〜ｎｃ，１ｄ〜ｎｄにより、電位ＶＤＤＬ、ＶＳＳＨに接続させる個数を増加させることで可能となる。

Ｐ−ｃｈトランジスタおよびＮ−ｃｈトランジスタの逆バイアス電位をΔＶＤＤ＝ＶＤＤＨ−ＶＤＤＬ、ΔＶＳＳ＝ＶＳＳＨ−ＶＳＳＬ、分離されたソース電極の数をＮ、電位ＶＤＤＬ、ＶＳＳＨに接続させたスイッチの数をＭとそれぞれ定義すると、この実施の形態１の遅延回路は、従来例１の遅延回路と比べて、電位ＶＤＤＬ、ＶＳＳＨに接続させたスイッチの数をＭ（Ｍ≦Ｎ）に比例した遅延時間を得ることができる。つまり、従来例１より小さなΔＶＤＤ、ΔＶＳＳでより大きな遅延時間差を得ることができ、従来例２よりより細かな分解能で遅延時間を制御することが可能となる。

なお、以上の説明では、遅延回路を構成する全てのＰ−ｃｈトランジスタおよびＮ−ｃｈトランジスタのソース電極を分離し、分離した全てのソース電極にスイッチを付加する構成について述べた。しかし、一部のソース電極に関しては分離してスイッチを付加せずに、電位ＶＤＤＬ、ＶＳＳＨまたは共通化された基板電位ＶＤＤＨ、ＶＳＳＬに固定する構成でも同様の効果が期待できる。この一例として、遅延回路を構成するＮ−ｃｈトランジスタのソース電極、基板電極は分離せずに、グランド電位ＶＳＳへ共通化し、遅延回路を構成するＰ−ｃｈトランジスタのみに上記で述べたスイッチを付加する構成が考えられる。同様に、遅延回路を構成するＰ−ｃｈトランジスタのソース電極、基板電極は分離せずに、電源電位ＶＤＤへ共通化し、遅延回路を構成するＮ−ｃｈトランジスタのみに上記で述べたスイッチを付加する構成も考えられる。
また、以上の説明では、電位ＶＤＤＨおよび電位ＶＳＳＬの電位を調整自在にしたものについて説明したが、電位ＶＤＤＬおよび電位ＶＳＳＨの電位を調整自在にしたものであっても良く、電位ＶＤＤＨおよび電位ＶＤＤＬのうちの少なくとも一方の電位と、電位ＶＳＳＬおよび電位ＶＳＳＨのうちの少なくとも一方の電位とを調整自在にしたものであれば良く、同様の効果が期待できる。
さらに、以上の説明では、遅延回路を構成する論理ゲートにＰ−ｃｈトランジスタおよびＮ−ｃｈトランジスタを対にした一般的なＣＭＯＳインバータを用いた構成について述べたが、遅延回路を構成する論理ゲートに対して如何なる回路を用いても同様の効果が期待できる。

実施の形態２．
図２はこの発明の実施の形態２による遅延回路のセレクタを示す回路図であり、図において、Ｐ−ｃｈトランジスタ（第１のＰ−ｃｈトランジスタ）１ｅは、ソース電極が電源に接続され、電位ＶＤＤＨが供給されるように構成されたものである。Ｐ−ｃｈトランジスタ（第２のＰ−ｃｈトランジスタ）１ｆは、ソース電極が電源に接続され、電位ＶＤＤＬが供給されるように構成されたものである。Ｐ−ｃｈトランジスタ１ｅ，１ｆのドレイン電極は、共通化して図１におけるＰ−ｃｈトランジスタ１ａのソース電極に接続されたものである。また、Ｐ−ｃｈトランジスタ１ｆは、ゲート電極が直接に選択信号を入力し、その選択信号に応じて動作し、Ｐ−ｃｈトランジスタ１ｅは、ゲート電極がインバータ１ｇを通じて選択信号を入力し、その選択信号の反転信号に応じて動作するものである。このように、図１に示した遅延回路の各スイッチ１ｃ〜ｎｃとして、図２に示したトランスファゲートで構成されたセレクタを用いるようにしたものである。

図３はこの発明の実施の形態２による遅延回路のセレクタを示す回路図であり、図において、Ｎ−ｃｈトランジスタ（第１のＮ−ｃｈトランジスタ）１ｈは、ソース電極がグランドに接続され、電位ＶＳＳＬが供給されるように構成されたものである。Ｎ−ｃｈトランジスタ（第２のＮ−ｃｈトランジスタ）１ｉは、ソース電極がグランドに接続され、電位ＶＳＳＨが供給されるように構成されたものである。Ｎ−ｃｈトランジスタ１ｈ，１ｉのドレイン電極は、共通化して図１におけるＮ−ｃｈトランジスタ１ｂのソース電極に接続されたものである。また、Ｎ−ｃｈトランジスタ１ｉは、ゲート電極が直接に選択信号を入力し、その選択信号に応じて動作し、Ｎ−ｃｈトランジスタ１ｈは、ゲート電極がインバータ１ｊを通じて選択信号を入力し、その選択信号の反転信号に応じて動作するものである。このように、図１に示した遅延回路の各スイッチ１ｄ〜ｎｄとして、図３に示したトランスファゲートで構成されたセレクタを用いるようにしたものである。

次に動作について説明する。
図２において、選択信号が“１”の場合、Ｐ−ｃｈトランジスタ１ｅ，１ｆのそれぞれのゲート入力に“０”および“１”が印加されるので、Ｐ−ｃｈトランジスタ１ｅはオン、Ｐ−ｃｈトランジスタ１ｆはオフとなり、共通化したドレイン電極Ｐ−Ｓ／Ｂから図１におけるＰ−ｃｈトランジスタ１ａのソース電極に、電位ＶＤＤＨが供給される。一方、選択信号が“０”の場合、Ｐ−ｃｈトランジスタ１ｅ，１ｆのそれぞれのゲート入力に“１”および“０”が印加されるので、Ｐ−ｃｈトランジスタ１ｅはオフ、Ｐ−ｃｈトランジスタ１ｆはオンとなり、共通化したドレイン電極Ｐ−Ｓ／Ｂから図１におけるＰ−ｃｈトランジスタ１ａのソース電極に、電位ＶＤＤＬが供給される。このように、電源電位のセレクタにＰ−ｃｈトランジスタ１ｅ，１ｆを用いているため、共通化したドレイン電極Ｐ−Ｓ／Ｂへ供給される電位は、電位ＶＤＤＨまたは電位ＶＤＤＬとなり、電位の劣化を無くすることができる。

図３において、選択信号が“１”の場合、Ｎ−ｃｈトランジスタ１ｈ，１ｉのそれぞれのゲート入力に“０”および“１”が印加されるので、Ｎ−ｃｈトランジスタ１ｈはオフ、Ｎ−ｃｈトランジスタ１ｉはオンとなり、共通化したドレイン電極Ｎ−Ｓ／Ｂから図１におけるＮ−ｃｈトランジスタ１ｂのソース電極に、電位ＶＳＳＨが供給される。一方、選択信号が“０”の場合、Ｎ−ｃｈトランジスタ１ｈ，１ｉのそれぞれのゲート入力に“０”および“１”が印加されるので、Ｎ−ｃｈトランジスタ１ｈはオン、Ｎ−ｃｈトランジスタ１ｉはオフとなり、共通化したドレイン電極Ｎ−Ｓ／Ｂから図１におけるＮ−ｃｈトランジスタ１ｂのソース電極に、電位ＶＳＳＬが供給される。このように、グランド電位のセレクタにＮ−ｃｈトランジスタ１ｈ，１ｉを用いているため、共通化したドレイン電極Ｎ−Ｓ／Ｂへ供給される電位は、電位ＶＳＳＨまたは電位ＶＳＳＬとなり、電位の劣化を無くすることができる。

実施の形態３．
図４はこの発明の実施の形態３による遅延回路のセレクタを示す回路図であり、図において、Ｐ−ｃｈトランジスタ（第２のＰ−ｃｈトランジスタ）１ｋは、基板電極が電源に接続され、電位ＶＤＤＨが供給されるように構成されたものである。その他の構成については図２と同等である。

図５はこの発明の実施の形態３による遅延回路のセレクタを示す回路図であり、図において、Ｎ−ｃｈトランジスタ（第２のＮ−ｃｈトランジスタ）１ｌは、基板電極がグランドに接続され、電位ＶＳＳＬが供給されるように構成されたものである。その他の構成については図３と同等である。

次に動作について説明する。
図４における動作は、図２の動作と同様である。このように、電源電位のセレクタにＰ−ｃｈトランジスタ１ｅ，１ｋを用いているため、共通化したドレイン電極Ｐ−Ｓ／Ｂへ供給される電位は、電位ＶＤＤＨまたは電位ＶＤＤＬとなり、電位の劣化を無くすることができる。また、ＶＤＤＨ≧ＶＤＤＬの場合、Ｐ−ｃｈトランジスタ１ｋに逆バイアスがかかるため、Ｐ−ｃｈトランジスタ１ｋの閾値電圧が上昇し、選択信号が“１”の場合のＰ−ｃｈトランジスタ１ｋのオフリーク電流を抑制することが可能となる。

図５における動作は、図３の動作と同様である。このように、グランド電位のセレクタにＮ−ｃｈトランジスタ１ｈ，１ｌを用いているため、共通化したドレイン電極Ｎ−Ｓ／Ｂへ供給される電位は、電位ＶＳＳＨまたは電位ＶＳＳＬとなり、電位の劣化を無くすることができる。また、ＶＳＳＨ≧ＶＳＳＬの場合、Ｎ−ｃｈトランジスタ１ｌに逆バイアスがかかるため、Ｎ−ｃｈトランジスタ１ｌの閾値電圧が上昇し、選択信号が“０”の場合のＮ−ｃｈトランジスタ１ｌのオフリーク電流を抑制することが可能となる。

なお、以上の説明では、Ｐ−ｃｈトランジスタ１ｋの基板電極に電位ＶＤＤＨが供給されたり、Ｎ−ｃｈトランジスタ１ｌの基板電極に電位ＶＳＳＬが供給されるように構成されたものについて示したが、逆に、Ｐ−ｃｈトランジスタ１ｅの基板電極に電位ＶＤＤＬが供給されたり、Ｎ−ｃｈトランジスタ１ｈの基板電極に電位ＶＳＳＨが供給されるように構成しても良く、ＶＤＤＨ≦ＶＤＤＬの場合、Ｐ−ｃｈトランジスタ１ｅの閾値電圧が上昇し、選択信号が“１”の場合のＰ−ｃｈトランジスタ１ｅのオフリーク電流を抑制することが可能となったり、ＶＳＳＨ≦ＶＳＳＬの場合、Ｎ−ｃｈトランジスタ１ｈの閾値電圧が上昇し、選択信号が“０”の場合のＮ−ｃｈトランジスタ１ｈのオフリーク電流を抑制することが可能となる。

実施の形態４．
図６はこの発明の実施の形態４による遅延回路のセレクタを示す回路図であり、図において、Ｐ−ｃｈトランジスタ１ｅは、ソース電極が電源に接続され、電位ＶＤＤＨが供給されるように構成されたものである。Ｎ−ｃｈトランジスタ１ｍは、ドレイン電極が電源に接続され、電位ＶＤＤＬが供給されるように構成され、基板電極がグランドに接続されたものである。Ｐ−ｃｈトランジスタ１ｅドレイン電極およびＮ−ｃｈトランジスタ１ｍのソース電極は、共通化して図１におけるＰ−ｃｈトランジスタ１ａのソース電極に接続されたものである。また、Ｐ−ｃｈトランジスタ１ｆおよびＮ−ｃｈトランジスタ１ｍは、ゲート電極を共通化して直接に選択信号の反転信号を入力し、その選択信号の反転信号に応じて動作するものである。このように、図１に示した遅延回路の各スイッチ１ｃ〜ｎｃとして、図６に示したトランスファゲートで構成されたセレクタを用いるようにしたものである。

図７はこの発明の実施の形態４による遅延回路のセレクタを示す回路図であり、図において、Ｎ−ｃｈトランジスタ１ｈは、ソース電極がグランドに接続され、電位ＶＳＳＬが供給されるように構成されたものである。Ｐ−ｃｈトランジスタ１ｎは、ドレイン電極がグランドに接続され、電位ＶＳＳＨが供給されるように構成され、基板電極が電源に接続されたものである。Ｎ−ｃｈトランジスタ１ｈのドレイン電極およびＰ−ｃｈトランジスタ１ｎのソース電極は、共通化して図１におけるＮ−ｃｈトランジスタ１ｂのソース電極に接続されたものである。また、Ｎ−ｃｈトランジスタ１ｈおよびＰ−ｃｈトランジスタ１ｎは、ゲート電極を共通化して直接に選択信号の反転信号を入力し、その選択信号の反転信号に応じて動作するものである。このように、図１に示した遅延回路の各スイッチ１ｄ〜ｎｄとして、図７に示したトランスファゲートで構成されたセレクタを用いるようにしたものである。

次に動作について説明する。
図６において、選択信号の反転信号が“０”の場合、Ｐ−ｃｈトランジスタ１ｅおよびＮ−ｃｈトランジスタ１ｍのそれぞれのゲート入力に“０”が印加されるので、Ｐ−ｃｈトランジスタ１ｅはオン、Ｎ−ｃｈトランジスタ１ｍはオフとなり、共通化した電極Ｐ−Ｓ／Ｂから図１におけるＰ−ｃｈトランジスタ１ａのソース電極に、電位ＶＤＤＨが供給される。一方、選択信号の反転信号が“１”の場合、Ｐ−ｃｈトランジスタ１ｅおよびＮ−ｃｈトランジスタ１ｍのそれぞれのゲート入力に“１”が印加されるので、Ｐ−ｃｈトランジスタ１ｅはオフ、Ｎ−ｃｈトランジスタ１ｍはオンとなり、共通化した電極Ｐ−Ｓ／Ｂから図１におけるＰ−ｃｈトランジスタ１ａのソース電極に、電位ＶＤＤＬが供給される。このように、電位ＶＤＤＬのセレクタにＮ−ｃｈトランジスタ１ｍ、電位ＶＤＤＨのセレクタにＰ−ｃｈトランジスタ１ｅをそれぞれ用いているため、共通化した電極Ｐ−Ｓ／Ｂへ供給される電位は、電位ＶＤＤＬが選択された場合は、Ｎ−ｃｈトランジスタ１ｍの閾値電圧Ｖｔｈｎだけ降下したＶＤＤＬ−Ｖｔｈｎとなり、電位ＶＤＤＨが選択された場合は、電位の劣化は無く電位ＶＤＤＨとなり、電位の劣化を無くすることができる。

図７において、選択信号の反転信号が“０”の場合、Ｎ−ｃｈトランジスタ１ｈおよびＰ−ｃｈトランジスタ１ｎのそれぞれのゲート入力に“０”が印加されるので、Ｎ−ｃｈトランジスタ１ｈはオフ、Ｐ−ｃｈトランジスタ１ｎはオンとなり、共通化した電極Ｐ−Ｓ／Ｂから図１におけるＮ−ｃｈトランジスタ１ｂのソース電極に、電位ＶＳＳＨが供給される。一方、選択信号の反転信号が“１”の場合、Ｎ−ｃｈトランジスタ１ｈおよびＰ−ｃｈトランジスタ１ｎのそれぞれのゲート入力に“１”が印加されるので、Ｎ−ｃｈトランジスタ１ｈはオン、Ｐ−ｃｈトランジスタ１ｎはオフとなり、共通化した電極Ｐ−Ｓ／Ｂから図１におけるＮ−ｃｈトランジスタ１ｂのソース電極に、電位ＶＳＳＬが供給される。このように、電位ＶＳＳＨのセレクタにＰ−ｃｈトランジスタ１ｎ、電位ＶＳＳＬのセレクタにＮ−ｃｈトランジスタ１ｈをそれぞれ用いているため、共通化した電極Ｐ−Ｓ／Ｂへ供給される電位は、電位ＶＳＳＨが選択された場合は、Ｐ−ｃｈトランジスタ１ｎの閾値電圧Ｖｔｈｐだけ上昇したＶＳＳＨ＋Ｖｔｈｐとなり、電位ＶＳＳＬが選択された場合は、電位の劣化は無く電位ＶＳＳＬとなり、電位の劣化を無くすることができる。

この実施の形態４では、上記実施の形態２、３のように選択信号を反転するためのインバータ１ｇ，１ｊが不要となり回路構成を簡略化することができる。
また、電位ＶＤＤＬの選択にＮ−ｃｈトランジスタ１ｍ、電位ＶＳＳＨの選択にＰ−ｃｈトランジスタ１ｎを使用しているため、ＶＤＤＨ≧ＶＤＤＬ、ＶＳＳＨ≧ＶＳＳＬを実現する場合においては、閾値電圧Ｖｔｈｎ、Ｖｔｈｐ分が自動的にシフトするため、ＶＤＤＨ＝ＶＤＤＬ、ＶＳＳＨ＝ＶＳＳＬとしてもＶＤＤＨ＞ＶＤＤＬ、ＶＳＳＨ＞ＶＳＳＬの関係が自然と実現され、電源電位、グランド電位のそれぞれに異なる種類の電位を供給する必要が無くなる。また、ＶＤＤＨとＶＤＤＬ、あるいは、ＶＳＳＨとＶＳＳＬの異なる種類の電位を供給する場合においても、これらの電位差をＶｔｈｎ、あるいは、Ｖｔｈｐ分さらに拡大させることが可能となるので、遅延回路の遅延時間変動幅を増幅することが可能となる。

なお、以上の説明では、図６において、Ｐ−ｃｈトランジスタ１ｅのソース電極に電位ＶＤＤＨが供給され、Ｎ−ｃｈトランジスタ１ｍのドレイン電極に電位ＶＤＤＬが供給されるように構成されたものについて示したが、逆に、Ｐ−ｃｈトランジスタ１ｅのソース電極に電位ＶＤＤＬが供給され、Ｎ−ｃｈトランジスタ１ｍのドレイン電極に電位ＶＤＤＨが供給されるように構成しても良く、同様な効果が得られる。
また、図７において、Ｎ−ｃｈトランジスタ１ｈのソース電極に電位ＶＳＳＬが供給され、Ｐ−ｃｈトランジスタ１ｎのドレイン電極に電位ＶＳＳＨが供給されるように構成されたものについて示したが、逆に、Ｎ−ｃｈトランジスタ１ｈのソース電極に電位ＶＳＳＨが供給され、Ｐ−ｃｈトランジスタ１ｎのドレイン電極に電位ＶＳＳＬが供給されるように構成しても良く、同様な効果が得られる。

実施の形態５．
図８はこの発明の実施の形態５による遅延回路を示す回路図であり、図において、インバータ１１〜１８は、図１のインバータ１〜ｎの直列回路に相当するもので、入力されるデジタル信号をそれら複数段のインバータ１１〜１８を通過させることにより遅延させるものである。スイッチ２１〜２８は、図１のスイッチ１ｃ〜ｎｃに相当するもので、選択信号に応じて電位ＶＤＤＨまたは電位ＶＤＤＬが選択されるように構成されたものである。
プライオリティエンコーダ（第１のプライオリティエンコーダ）３０は、遅延時間に対応して入力される制御信号（第１の制御信号）ＣＮＴＬをエンコードして、スイッチ２１〜２８を動作させる選択信号（第１の選択信号）を生成し、それらスイッチ２１〜２８に供給するものである。

次に動作について説明する。
以下図８に従って、説明を容易にするため、遅延回路を構成するゲート段数が８段の場合について説明する。
ＶＤＤＨ≧ＶＤＤＬの場合、Ｐ−ｃｈトランジスタのソース電極に付加されたスイッチ２１〜２８により電位ＶＤＤＬが選択されると遅延回路を構成するＰ−ｃｈトランジスタには逆バイアスがかかり、電位ＶＤＤＨが選択された場合より閾値電圧Ｖｔｈｐの上昇により遅延時間が増大する。プライオリティエンコーダ３０は、制御信号ＣＮＴＬの値に応じて遅延値を増大させるインバータ１１〜１８の個数を指定する。
図９はプライオリティエンコーダに対する選択信号とスイッチに対する選択信号の関係を示す表図である。選択信号が“０”の場合はＶＤＤＨを、選択信号が“１”の場合はＶＤＤＬを選択するものとする。図８は制御信号ＣＮＴＬ＝“４”が入力された場合の例で、８段のインバータ１１〜１８の内の右側４段がＶＤＤＬを選択した場合を示している。プライオリティエンコーダ３０の出力は、逆バイアスにより遅延を増大させるインバータの段数を指定するもので、物理的にどのインバータを選択するかは、選択信号の出力の接続により任意に決定することが可能である。

ＶＤＤＨ＜ＶＤＤＬの場合、Ｐ−ｃｈトランジスタのソース電極に付加されたスイッチ２１〜２８により電位ＶＤＤＬが選択されると遅延回路を構成するＰ−ｃｈトランジスタには順バイアスがかかり、電位ＶＤＤＨが選択された場合より閾値電圧Ｖｔｈｐの降下により遅延時間が減少する。プライオリティエンコーダ３０は、制御信号ＣＮＴＬの値に応じて遅延値を減少させるインバータ１１〜１８の個数を指定する。図９において、選択信号が“０”の場合はＶＤＤＨを、選択信号が“１”の場合はＶＤＤＬを選択するものとする。図８は制御信号ＣＮＴＬ＝“４”が入力された場合の例で、８段のインバータ１１〜１８の内の右側４段がＶＤＤＬを選択した場合を示している。プライオリティエンコーダ３０の出力は、順バイアスにより遅延を減少させるインバータの段数を指定するもので、物理的にどのインバータを選択するかは、選択信号の出力の接続により任意に決定することが可能である。

以上のように、この実施の形態５によれば、遅延回路の遅延時間をデジタル的に切替えることが可能であり、ＶＤＤＨ、ＶＤＤＬの電位差を変化させアナログ的に遅延時間を変動させることも当然可能である。これら２種類の遅延切替えにより、きめ細かな遅延値切替えを可能とすることができる。
なお、この実施の形態５では、遅延回路を構成する論理ゲートとしてインバータを用い、ゲート段数を８段とした場合について示したが、論理ゲートをインバータに限定する必要は全く無く、どのような論理ゲートを用いても同様の効果を得ることができる。当然のことながら、ゲート段数に関しても段数に制約は無い。
また、スイッチ２１〜２８として、図２、図４、図６のうちのいずれかのセレクタを適用することができる。

実施の形態６．
図１０はこの発明の実施の形態６による遅延回路を示す回路図であり、図において、スイッチ３１〜３８は、図１のスイッチ１ｄ〜ｎｄに相当するもので、選択信号に応じて電位ＶＳＳＬまたは電位ＶＳＳＨが選択されるように構成されたものである。
プライオリティエンコーダ（第２のプライオリティエンコーダ）４０は、遅延時間に対応して入力される制御信号（第２の制御信号）ＣＮＴＬをエンコードして、スイッチ３１〜３８を動作させる選択信号（第２の選択信号）を生成し、それらスイッチ３１〜３８に供給するものである。その他の構成については図８と同等である。

次に動作について説明する。
以下図１０に従って、説明を容易にするため、遅延回路を構成するゲート段数が８段の場合について説明する。
ＶＳＳＨ≧ＶＳＳＬの場合、Ｎ−ｃｈトランジスタのソース電極に付加されたスイッチ３１〜３８により電位ＶＳＳＨが選択されると遅延回路を構成するＮ−ｃｈトランジスタには逆バイアスがかかり、電位ＶＳＳＬが選択された場合より閾値電圧Ｖｔｈｎの上昇により遅延時間が増大する。プライオリティエンコーダ４０は、制御信号ＣＮＴＬの値に応じて遅延値を増大させるインバータ１１〜１８の個数を指定する。図９において、選択信号が“０”の場合はＶＳＳＬを、選択信号が“１”の場合はＶＳＳＨを選択するものとする。図１０は制御信号ＣＮＴＬ＝“４”が入力された場合の例で、８段のインバータ１１〜１８の内の右側４段がＶＳＳＨを選択した場合を示している。プライオリティエンコーダ４０の出力は、逆バイアスにより遅延を増大させるインバータの段数を指定するもので、物理的にどのインバータを選択するかは、選択信号の出力の接続により任意に決定することが可能である。

ＶＳＳＨ＜ＶＳＳＬの場合、Ｎ−ｃｈトランジスタのソース電極に付加されたスイッチ３１〜３８により電位ＶＳＳＨが選択されると遅延回路を構成するＮ−ｃｈトランジスタには順バイアスがかかり、電位ＶＳＳＬが選択された場合より閾値電圧Ｖｔｈｎの降下により遅延時間が減少する。プライオリティエンコーダ４０は、制御信号ＣＮＴＬの値に応じて遅延値を減少させるインバータ１１〜１８の個数を指定する。図９において、選択信号が“０”の場合はＶＳＳＬを、選択信号が“１”の場合はＶＳＳＨを選択するものとする。図１０は制御信号ＣＮＴＬ＝“４”が入力された場合の例で、８段のインバータ１１〜１８の内の右側４段がＶＳＳＨを選択した場合を示している。プライオリティエンコーダ４０の出力は、順バイアスにより遅延を減少させるインバータの段数を指定するもので、物理的にどのインバータを選択するかは、選択信号の出力の接続により任意に決定することが可能である。

以上のように、この実施の形態６によれば、遅延回路の遅延時間をデジタル的に切替えることが可能であり、ＶＳＳＨ、ＶＳＳＬの電位差を変化させアナログ的に遅延時間を変動させることも当然可能である。これら２種類の遅延切替えにより、きめ細かな遅延値切替えを可能とすることができる。
なお、この実施の形態６では、遅延回路を構成する論理ゲートとしてインバータを用い、ゲート段数を８段とした場合について示したが、論理ゲートをインバータに限定する必要は全く無く、どのような論理ゲートを用いても同様の効果を得ることができる。当然のことながら、ゲート段数に関しても段数に制約は無い。
また、スイッチ３１〜３８として、図３、図５、図７のうちのいずれかのセレクタを適用することができる。

実施の形態７．
図１１はこの発明の実施の形態７による遅延回路を示す回路図であり、図において、図８に示したインバータ１１〜１８、スイッチ２１〜２８、プライオリティエンコーダ３０に、図１０に示したスイッチ３１〜３８、プライオリティエンコーダ４０を組み合わせたものである。

次に動作について説明する。
以下図１１に従って、説明を容易にするため、遅延回路を構成するゲート段数が８段の場合について説明する。
ＶＤＤＨ≧ＶＤＤＬ、ＶＳＳＨ≧ＶＳＳＬの場合、Ｐ−ｃｈトランジスタのソース電極に付加されたスイッチ２１〜２８により電位ＶＤＤＬが選択され、Ｎ−ｃｈトランジスタのソース電極に付加されたスイッチ３１〜３８により電位ＶＳＳＨが選択されると遅延回路を構成するＰ−ｃｈトランジスタおよびＮ−ｃｈトランジスタには逆バイアスがかかり、電位ＶＤＤＨあるいは電位ＶＳＳＬが選択された場合より閾値電圧Ｖｔｈｐ、Ｖｔｈｎの上昇により遅延時間が増大する。プライオリティエンコーダ３０，４０は、制御信号ＣＮＴＬ（ＣＮＴＬ−ＶＤＤ、ＣＮＴＬ−ＶＳＳ）の値に応じて遅延値を増大させるインバータ１１〜１８の個数を指定する。図９において、選択信号が“０”の場合はＶＤＤＨあるいはＶＳＳＬを、選択信号が“１”の場合はＶＤＤＬあるいはＶＳＳＨを選択するものとする。図１１は制御信号ＣＮＴＬ−ＶＤＤ＝“３”、ＣＮＴＬ−ＶＳＳ＝“６”がそれぞれ入力された場合の例で、８段のインバータ１１〜１８の内の右側３段がＶＤＤＬを、右側６段がＶＳＳＨを選択した場合を示している。プライオリティエンコーダ３０，４０の出力は、逆バイアスにより遅延を増大させるインバータの段数を指定するもので、物理的にどのインバータを選択するかは、選択信号の出力の接続により任意に決定することが可能である。

ＶＤＤＨ＜ＶＤＤＬ、ＶＳＳＨ＜ＶＳＳＬの場合、Ｐ−ｃｈトランジスタのソース電極に付加されたスイッチ２１〜２８により電位ＶＤＤＬが選択され、Ｎ−ｃｈトランジスタのソース電極に付加されたスイッチ３１〜３８により電位ＶＳＳＨが選択されると遅延回路を構成するＰ−ｃｈトランジスタおよびＮ−ｃｈトランジスタには順バイアスがかかり、電位ＶＤＤＨあるいは電位ＶＳＳＬが選択された場合より閾値電圧Ｖｔｈｐ、Ｖｔｈｎの下降により遅延時間が減少する。プライオリティエンコーダ３０，４０は、制御信号ＣＮＴＬ（ＣＮＴＬ−ＶＤＤ、ＣＮＴＬ−ＶＳＳ）の値に応じて遅延値を減少させるインバータ１１〜１８の個数を指定する。図９において、選択信号が“０”の場合はＶＤＤＨあるいはＶＳＳＬを、選択信号が“１”の場合はＶＤＤＬあるいはＶＳＳＨを選択するものとする。図１１は制御信号ＣＮＴＬ−ＶＤＤ＝“３”、ＣＮＴＬ−ＶＳＳ＝“６”がそれぞれ入力された場合の例で、８段のインバータ１１〜１８の内の右側３段がＶＤＤＬを、右側６段がＶＳＳＨを選択した場合を示している。プライオリティエンコーダ３０，４０の出力は、順バイアスにより遅延を減少させるインバータの段数を指定するもので、物理的にどのインバータを選択するかは、選択信号の出力の接続により任意に決定することが可能である。

以上のように、この実施の形態７によれば、遅延回路の遅延時間をデジタル的に切替えることが可能であり、ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬの電位差を変化させアナログ的に遅延時間を変動させることも当然可能である。電源電位、グランド電位のそれぞれに対して、これら２種類の遅延切替えにより、きめ細かな遅延値切替えを可能とすることができる。
また、ＶＤＤＨ≧ＶＤＤＬ、ＶＳＳＨ＜ＶＳＳＬの組み合わせ、あるいは、ＶＤＤＨ＜ＶＤＤＬ、ＶＳＳＨ≧ＶＳＳＬの組み合せにより、遅延回路を構成する論理ゲートのＰ−ｃｈトランジスタは逆バイアス、Ｎ−ｃｈトランジスタは順バイアス、あるいは、Ｐ−ｃｈトランジスタは順バイアス、Ｎ−ｃｈトランジスタは逆バイアスの組み合せも実現することが可能となり、遅延時間の制御をさらにきめ細かくすることが可能となる。
なお、この実施の形態７では、遅延回路を構成する論理ゲートとしてインバータを用い、ゲート段数を８段とした場合について示したが、論理ゲートをインバータに限定する必要は全く無く、どのような論理ゲートを用いても同様の効果を得ることができる。当然のことながら、ゲート段数に関しても段数に制約は無い。

実施の形態８．
図１２はこの発明の実施の形態８による遅延回路を利用した半導体集積回路を示す回路図であり、図において、チップ全体／機能ブロック５０上の遅延回路５１，５２は、上記実施の形態１から７で示したいずれかの遅延回路に相当するものであり、ラッチ５３，５４間、あるいは、ラッチ５５，５６間のように、ホールドによる誤動作を起こす恐れのある箇所に挿入されたものである。結果判定回路５７は、チップ全体／機能ブロック５０について所定の処理を実行した場合の実行結果と期待値との一致比較を判定するものであり、遅延時間制御回路５８は、結果判定回路５７による判定がホールドによる誤動作を起こすことなく、且つ遅延回路５１，５２による遅延時間が最小になるように、それら遅延回路５１，５２による遅延時間を制御するものである。

次に動作について説明する。
この実施の形態８は、半導体集積回路において、ホールド対策用に上記実施の形態１から７に示した遅延回路を適用したものである。
図１２に示すように、チップ全体／機能ブロック５０において、ラッチ５３からラッチ５４間のように論理ゲートが少なく、ラッチ５３からラッチ５４間の遅延時間よりもチップ全体／機能ブロック５０へ供給するクロックのスキュー値の方が大きくなる可能性がある場合は、ホールドによる誤動作が発生する恐れが存在する。このホールドの対策としては、クロックスキュー値よりもラッチ５３からラッチ５４間の遅延時間が大きくなるように、ラッチ５３からラッチ５４間へ遅延を挿入させる方法が考えられる。しかし、必要以上の遅延を挿入すると回路規模の増大を来たす他、セットアップに対しても悪影響を及ぼし好ましく無い。従って、必要最小限の遅延を挿入させる必要がある。

この実施の形態８では、チップ全体／機能ブロック５０において、ホールドによる誤動作を起こす恐れのある箇所、ラッチ５３からラッチ５４間、ラッチ５５からラッチ５６間・・・等の全てに対して、遅延回路５１，５２，・・・を挿入する。この場合の遅延回路５１，５２を構成するゲート段数は、回路規模削減のためにもできるだけ少ない方が望ましい。例えば、遅延回路を構成する論理ゲートにインバータを用いる場合には、２段もしくは、せいぜい多くとも４段までである。また、遅延時間制御回路５８により、遅延回路５１，５２の遅延時間制御に必要な制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬ、ＣＮＴＬを生成する。この生成方法の一例に関して以下に述べる。なお、遅延回路５１，５２に用いられる遅延回路の構成によっては、遅延時間制御に必要な制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬ、ＣＮＴＬの全てを必要としない場合も存在するが、以下の説明では、全ての制御信号を必要とする場合について述べる。

チップ全体／機能ブロック５０に対して、予め準備された一連の処理を実行し、その実行結果と期待値との一致比較を結果判定回路５７で実施する。この一連の処理は、チップ全体／機能ブロック５０の大部分の回路を活性化するものが望ましいが、現実的には困難であるので、一部であってもチップ全体／機能ブロック５０のクリティカルパスが活性化されるものであれば大きな問題とはならない。プロセッサを用いれば、ＢＩＳＴ（Ｂｕｉｌｔ ｉｎ Ｓｅｌｆ Ｔｅｓｔ）と同様の手法により容易に実現できる。結果判定回路５７での判定結果に基づき遅延時間制御回路５８を下記の通りインクリメンタルに制御することで実現する。

結果判定回路５７および遅延時間制御回路５８による遅延回路５１，５２の遅延時間最適化手法の一例について説明する。遅延時間制御回路５８が出力する制御信号の初期値として、遅延回路５１，５２の遅延時間が最大となる値を用いる。例えば、ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬはＶＤＤＨ≧ＶＤＤＬ、ＶＳＳＨ≧ＶＳＳＬとなる最大電位差、ＣＮＴＬは遅延値を増大させたい論理ゲート数の最大値である。遅延時間制御回路５８に対するリセット信号ＲＥＳＴが入力されると、制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬ、ＣＮＴＬはこの値に設定される。リセット信号ＲＥＳＴ解除後、チップ全体／機能ブロック５０に対するテストモード設定信号ＴＭＯＤを入力すると、ＢＩＳＴ動作が開始する。この時の動作速度は、最大速度では無く十分低速で動作させる。高速動作させるとセットアップ時間不足による誤動作の可能性があるためで、最大速度の１０％以下の速度であることが望ましい。

結果判定回路５７において、ＢＩＳＴ動作終了をチップ全体／機能ブロック５０の出力信号Ｅｎｄで検知した後、出力信号Ｒｅｓｕｌｔと期待値とを比較し、一致/不一致を示す結果信号ＧＯ／ＮＤを出力する。リセット信号ＲＥＳ投入後は、遅延回路５１，５２の遅延時間は最大値に設定しているので、ホールドによる誤動作は起きない。従って、結果信号ＧＯ／ＮＤが不一致を示した場合は、ホールドによる誤動作以外の別の原因が考えられる。セットアップ不足による誤動作の場合は、動作速度をさらに低下させることで解決できる可能性がある。ここでは、ホールド以外の誤動作に関しては起こらないものと仮定して説明を続ける。

リセット信号ＲＥＳＴ解除後のＢＩＳＴ動作で結果判定回路５７により一致が確認できた後、遅延時間制御回路５８は遅延値を増大させたいゲート数を１繰り下げた値に制御信号ＣＮＴＬを再設定する。この後、チップ全体／機能ブロック５０に対するテストモード設定信号ＴＭＯＤを再入力し、ＢＩＳＴ動作を開始させ、結果判定回路５７によるＥｎｄ信号検知→Ｒｅｓｕｌｔ信号と期待値との一致比較→ＧＯ／ＮＧ信号の遅延時間制御回路５８への出力の一連の動作を実行する。ＧＯ／ＮＧ信号が一致を示した場合には、遅延時間制御回路５８は遅延値を増大させたいゲート数を１繰り下げた値に制御信号ＣＮＴＬを再設定する。遅延値を増大させたいゲート数が最小値（“０”）となった場合には、制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬに対して、ＶＤＤＨとＶＤＤＬ、およびＶＳＳＨとＶＳＳＬの電位差を制御できる最小単位で一段階ずつ小さくして行く。ＶＤＤＨとＶＤＤＬ、あるいはＶＳＳＨとＶＳＳＬのどちらか一方の組に対してのみ設定可能な場合は、設定可能な組に対してのみ制御する。ＶＤＤＨとＶＤＤＬ、およびＶＳＳＨとＶＳＳＬの両方に対して設定可能な場合には、どちらか一方を固定して他方を変化させる等、設定方法は色々な場合が考えられるが、事前に定めた設定方法に従ってＶＤＤＨとＶＤＤＬ、およびＶＳＳＨとＶＳＳＬの電位差をインクリメンタルに小さくしていくことになる。

以上の動作を、結果判定回路５７の結果信号ＧＯ／ＮＤで不一致が出るまで繰り返す。遅延時間制御回路５８は、制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬ、ＣＮＴＬの状態を記憶するレジスタとして、出力設定レジスタと既状態記憶レジスタとの２組のレジスタを備えている。出力設定レジスタは、遅延時間制御回路５８の制御信号出力を設定するレジスタで、既状態記憶レジスタは、上記一連の動作を繰り返す仮定において、制御信号出力の一つ前の状態を記憶するレジスタである。リセット信号ＲＥＳＴ投入直後は、２組のレジスタは共に同じ値が設定される。結果判定回路５７の結果信号ＧＯ／ＮＤで不一致が出た時点で、遅延時間制御回路５８は出力設定レジスタの値を既状態記憶レジスタの値へ設定し直し、一連の動作を終了する。
以上により遅延時間制御回路５８の出力設定レジスタに設定された制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬ、ＣＮＴＬにより、遅延回路５１，５２を制御することで、ホールドによる誤動作を回避できる必要最小限の遅延時間を遅延回路５１，５２に持たせることが可能となる。

なお、以上の説明は、チップ全体／機能ブロック５０に対して、遅延時間制御回路５８により一組の制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬ、ＣＮＴＬを出力し制御する場合について述べたが、チップ全体／機能ブロック５０を複数のサブブロックに分割し、分割した複数のサブブロックのそれぞれに対して、制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬ、ＣＮＴＬを複数組出力し制御する構成も考えられる。サブブロック単位での遅延回路の遅延時間の最適化を図る手法として有効である。しかし、説明に用いた図１２のこの実施の形態８の構成でも、チップ全体／機能ブロック５０の範囲をサブブロックまで細分化し、チップ内に複数ブロックを持たせる構成を採用しても同様の効果が得られる。

実施の形態９．
図１３はこの発明の実施の形態９による遅延回路を利用した位相調整回路を示す回路図であり、図において、位相調整回路６０は、入力ブロック６１より入力される入力信号Ａｉｎと基準信号Ｂｉｎとの位相を同一にし、出力信号Ａｏｕｔと出力信号Ｂｏｕｔとして出力ブロック６２へ出力するものである。その位相調整回路６０において、遅延回路６３は、上記実施の形態１から７で示したいずれかの遅延回路に相当するものであり、入力信号（第１のデジタル信号）Ａｉｎを遅延して出力するものである。基準回路６４は、基準信号（第２のデジタル信号）Ｂｉｎを遅延して出力するものである。位相比較回路６５は、遅延回路６３からの出力信号Ａｏｕｔと基準回路６４からの出力信号Ｂｏｕｔとの位相比較を行なうものであり、遅延時間制御回路６６は、位相比較回路６５による位相比較結果が一致するように遅延回路６３による遅延時間を制御するものである。

次に動作について説明する。
この実施の形態９は、位相調整回路に、上記実施の形態１から７に示した遅延回路を適用したものである。
図１３において、遅延回路６３は、入力信号Ａｉｎを所望の遅延時間だけ遅らせて出力信号Ａｏｕｔとして出力するもので、上記実施の形態１から７の遅延回路のいずれかを使用する。遅延回路６３を構成する論理ゲートの種類、段数は、調整可能な位相範囲で決定される。調整が必要な位相範囲が大きければ、論理ゲート１段当りの遅延時間がより大きな論理ゲートが使用され、段数も当然多くなる。しかし、回路規模増大の問題を回避するためにも必要最小限の段数に留める必要があることは言うまでも無い。
基準回路６４は、位相調整のための基準信号Ｂｉｎを位相調整に適当な遅延時間だけ遅らせて出力信号Ｂｏｕｔとして出力するものである。入力信号Ａｉｎと基準信号Ｂｉｎとの位相のずれが事前に判っている場合において、この位相のずれを予め補正するために遅延させるのが目的で、基準信号Ｂｉｎよりも入力信号Ａｉｎの方が必ず進んでいる場合や、位相関係が事前に不明の場合には、あえて遅延を挿入する必要はなく、その場合には基準信号Ｂｉｎをスルーさせて出力信号Ｂｏｕｔとして出力する。

位相比較回路６５は、出力信号Ａｏｕｔ，Ｂｏｕｔの位相関係を検知し、遅延時間制御回路６６へ遅延時間制御のための出力信号ＵＰ／ＤＮを生成する。以下、立ち上がりエッジの位相を同一にする一例について説明する。出力信号Ａｏｕｔ，Ｂｏｕｔのそれぞれの立ち上がりで他方のＢｏｕｔ，Ａｏｕｔをそれぞれサンプリングする。その結果、（Ａｏｕｔ，Ｂｏｕｔ）＝（↑，０）且つ（Ａｏｕｔ，Ｂｏｕｔ）＝（１，↑）であれば、出力信号Ａｏｕｔの立ち上がりの方が進んでいるので、出力信号Ａｏｕｔを遅らせるために“ＤＮ”を出力する。また、（Ａｏｕｔ，Ｂｏｕｔ）＝（↑，１）且つ（Ａｏｕｔ，Ｂｏｕｔ）＝（０，↑）であれば、出力信号Ａｏｕｔの立ち上がりの方が遅れているので、出力信号Ａｏｕｔを進めるために“ＵＰ”を出力する。出力信号ＵＰ／ＤＮの出力タイミングは同期信号ＳＹＮＣに同期させて出力する。立ち下りエッジでエッジの位相を同一にするためには、Ａｏｕｔ，Ｂｏｕｔのそれぞれの立ち下がりで他方のＢｏｕｔ，Ａｏｕｔをそれぞれサンプリングするだけで上記と同様の手法で実現できる。

遅延時間制御回路６６は、位相比較回路６５の出力信号ＵＰ／ＤＮに基づき遅延回路６３に対する制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬ、ＣＮＴＬを生成する。遅延回路６３に用いられる遅延回路の構成によっては、全ての制御信号を必要としない場合も存在するが、以下の説明では、全ての制御信号を必要とする場合の動作の一例について述べる。遅延時間制御回路６６に対するリセット信号ＲＥＳＴが投入されると、制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬ、ＣＮＴＬは、次の初期値に設定される。ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬは、ＶＤＤＨ≧ＶＤＤＬ、ＶＳＳＨ≧ＶＳＳＬとなる最大電位差、ＣＮＴＬは、遅延値を増大させたい論理ゲート数の最大値と最小値との中間値である。リセット信号ＲＥＳＴの解除後、同期信号ＳＹＮＣに同期して、位相比較回路６５の出力信号ＵＰ／ＤＮを検知し、“ＵＰ”の場合はＣＮＴＬを一つ小さい値に再設定し、“ＤＮ”の場合はＣＮＴＬを一つ大きい値に再設定する。遅延時間制御回路６６は、位相比較回路６５の出力信号ＵＰ／ＤＮの一つ前の状態を記憶する既ＵＰ／ＤＮレジスタを持っている。既ＵＰ／ＤＮレジスタと出力信号ＵＰ／ＤＮとの比較を同期信号ＳＹＮＣに同期して毎回実施し、比較結果が異なるまで、制御信号ＣＮＴＬを制御する動作を繰り返す。

“ＤＮ”が連続し、ＣＮＴＬが遅延値を増大させたい論理ゲート数の最大値に達した場合は、これ以上遅延値を増大させることが不可能なので、出力フラグＯＶ／ＵＮに対して“ＯＶ”を出力し処理を終了する。“ＵＰ”が連続し、ＣＮＴＬが遅延値を増大させたい論理ゲート数の最小値に達した場合は、制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬを以下に従って制御する。ＶＤＤＨ≧ＶＤＤＬ、ＶＳＳＨ≧ＶＳＳＬとなっているので、ＶＤＤＨとＶＤＤＬ、およびＶＳＳＨとＶＳＳＬのそれぞれの電位差を制御できる最小の電位を単位として、ＶＤＤＨとＶＤＤＬ、およびＶＳＳＨとＶＳＳＬのそれぞれの電位差の縮小をＳＹＮＣに同期して、既ＵＰ／ＤＮレジスタと出力信号ＵＰ／ＤＮの比較結果が異なるまで実施する。それでもなお且つ“ＵＰ”が連続し、ＶＤＤＨ＝ＶＤＤＬ、ＶＳＳＨ＝ＶＳＳＬとなると、次はＶＤＤＨ＜ＶＤＤＬ、ＶＳＳＨ＜ＶＳＳＬとし、順バイアスにより遅延値の減少をさらに続ける。さらになお且つ“ＵＰ”が連続し、順バイアスの最大電位差となった場合には、これ以上遅延値を減少させることが不可能なので、出力フラグＯＶ／ＵＮに対して“ＵＮ”を出力し処理を終了する。

既ＵＰ／ＤＮレジスタと出力信号ＵＰ／ＤＮの比較結果が異なった場合、制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬを以下に従って制御する。ＶＤＤＨ≧ＶＤＤＬ、ＶＳＳＨ≧ＶＳＳＬとなっているので、ＶＤＤＨとＶＤＤＬ、およびＶＳＳＨとＶＳＳＬのそれぞれの電位差を制御できる最小の電位を単位として、ＶＤＤＨとＶＤＤＬ、およびＶＳＳＨとＶＳＳＬのそれぞれの電位差の縮小をＳＹＮＣに同期して、既ＵＰ／ＤＮレジスタと出力信号ＵＰ／ＤＮの比較結果が同一になるまで実施する。“ＵＰ”が連続した場合はＶＤＤＨ＜ＶＤＤＬとなる方向へ電位差を制御できる最小の電位を単位で再設定し、“ＤＮ”の場合はＶＤＤＨ＞ＶＤＤＬとなる方向へ電位差を制御できる最小の電位を単位で再設定する。既ＵＰ／ＤＮレジスタと出力信号ＵＰ／ＤＮとの比較結果が異なるまで、制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬを制御する動作を繰り返す。

制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬを制御において、ＶＤＤＨとＶＤＤＬ、あるいはＶＳＳＨとＶＳＳＬのどちらか一方の組に対してのみ設定可能な場合は、設定可能な組に対してのみ制御する。ＶＤＤＨとＶＤＤＬ、およびＶＳＳＨとＶＳＳＬの両方に対して設定可能な場合には、どちらか一方を固定して他方を変化させる等、設定方法は色々な場合が考えられるが、事前に定めた設定方法に従ってＶＤＤＨとＶＤＤＬ、およびＶＳＳＨとＶＳＳＬの電位差を制御できる最小の電位を単位として制御していくことになる。

以上の説明では、遅延時間制御回路６６に対するリセット信号ＲＥＳＴ投入後の制御信号ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬの初期値として、ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬはＶＤＤＨ≧ＶＤＤＬ、ＶＳＳＨ≧ＶＳＳＬとなる最大電位差、ＣＮＴＬは遅延値を増大させたい論理ゲート数の最大値と最小値の中間値とした場合について述べた。この初期値として、ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬはＶＤＤＨ＝ＶＤＤＬ、ＶＳＳＨ＝ＶＳＳＬとしたり、ＶＤＤＨ＜ＶＤＤＬ、ＶＳＳＨ＜ＶＳＳＬとなる最大電位差とすることも可能である。いずれの場合も、最初にＣＮＴＬによりゲート段数を決定し、その後、ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＨ、ＶＳＳＬにより電位差を決定することで、大まかな位相合わせの後、細かな位相合わせを行うことが可能となる。
以上により小さな回路構成で細かな分解能での位相調整回路の実現が可能となる。

実施の形態１０．
図１４はこの発明の実施の形態１０による遅延回路を利用したＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を示す回路図であり、図において、位相調整回路６０は、図１３と同等のものであるが、遅延回路６３は、入力信号Ａｉｎとして、機能ブロック７０の位相調整対象となるクロック信号ＣＬＫｏｕｔを入力し、遅延した出力信号Ａｏｕｔとして、その機能ブロック７０のクロック信号ＣＬＫｉｎを出力するものである。基準回路６４は、基準信号Ｂｉｎとして、位相を合わせるための基準クロック信号ＣＬＫｂａｓｅを入力し、遅延して出力するものである。また、位相比較回路６５は、遅延回路６３に入力される入力信号Ａｉｎと基準回路６４に入力される基準信号Ｂｉｎとの位相比較を行なうものである。
機能ブロック７０は、クロックドライバ７１、クロックツリードライバ７２〜７４、ラッチ７５から構成され、クロック信号ＣＬＫｉｎを入力し、ラッチ７５手前のクロックツリードライバ７４を経たクロック信号ＣＬＫｏｕｔを出力し、遅延回路６３に入力するものである。

次に動作について説明する。
この実施の形態１０は、機能ブロック７０のクロック信号ＣＬＫｏｕｔの位相を基準クロック信号ＣＬＫｂａｓｅの位相と合わせるために、上記実施の形態９に示した位相調整回路で位相比較回路６５を入力信号側に移動したものを適用したものである。
図１４において、位相調整回路６０の遅延回路６３の出力信号Ａｏｕｔを機能ブロック７０に対するクロック信号ＣＬＫｉｎへ入力し、機能ブロック７０の位相調整対象となるクロック信号ＣＬＫｏｕｔを出力する。クロック信号ＣＬＫｏｕｔは、クロック信号ＣＬＫｉｎを直接出力させても良いが、クロック信号ＣＬＫｉｎをクロックドライバ７１でドライブした後、クロック分配に用いたクロックツリードライバ７４を経て末端のラッチ７５へ供給する手前の信号をクロック信号ＣＬＫｏｕｔとして出力させるのが一般的である。位相調整回路６０の入力信号Ａｉｎには、クロック位相調整の対象となる機能ブロック７０のクロック信号ＣＬＫｏｕｔを、基準信号Ｂｉｎには、位相を合わせるための基準クロック信号ＣＬＫｂａｓｅをそれぞれ入力する。
以上の構成により、上記実施の形態９で述べた位相調整回路６０の動作原理に基づき、機能ブロック７０内のクロック信号ＣＬＫｏｕｔの位相を基準クロック信号ＣＬＫｂａｓｅの位相と容易に合わせることが可能となる。

実施の形態１１．
図１５はこの発明の実施の形態１１による遅延回路を利用した半導体集積回路を示す回路図であり、図において、チップ全体、あるいはシステム全体の大規模ブロックにおいて、チップ全体／システム全体８０を複数のブロックに分割し、複数に分割した機能ブロックのそれぞれにＤＬＬ回路を設けたものである。
基準回路６４ａを含む位相調整回路６０ａ、およびクロックドライバ７１ａ、クロックツリードライバ７２ａ〜７４ａ、ラッチ７５ａから構成された機能ブロック７０ａは、図１４で示したＤＬＬ回路と同等のものであり、同様に、基準回路６４ｂを含む位相調整回路６０ｂ、およびクロックドライバ７１ｂ、クロックツリードライバ７２ｂ〜７４ｂ、ラッチ７５ｂから構成された機能ブロック７０ｂ、また、基準回路６４ｃを含む位相調整回路６０ｃ、およびクロックドライバ７１ｃ、クロックツリードライバ７２ｃ〜７４ｃ、ラッチ７５ｃから構成された機能ブロック７０ｃは、伴に図１４で示したＤＬＬ回路と同等のものである。これらＤＬＬ回路は、複数に分割された機能ブロック７０ａ〜７０ｃ間のクロックスキュー調整に用いられるものである。

次に動作について説明する。
この実施の形態１１は、複数に分割された機能ブロック７０ａ〜７０ｃ間のクロックスキュー調整に、上記実施の形態１０に示したＤＬＬ回路を適用したものである。
図１５のチップ全体／システム全体８０において、基準クロック信号ＣＬＫｂａｓｅの供給を必要とする範囲を複数の機能ブロック７０ａ，７０ｂ，７０ｃ，・・・に分割する。機能ブロック７０ａ〜７０ｃ内のクロックスキュー調整は、各機能ブロック内でクロックツリー、クロックメッシュ等の技術を用いて実施するものとする。機能ブロック７０ａ〜７０ｃ間のスキュー調整は、各機能ブロック７０ａ〜７０ｃにそれぞれに備え付けた位相調整回路６０ａ〜６０ｃにより、各機能ブロック７０ａ〜７０ｃに分配された基準クロック信号ＣＬＫｂａｓｅと各機能ブロック内部に分配されたクロック信号ＣＬＫｏｕｔの位相調整を行うことで実現できる。

位相調整回路６０ａ〜６０ｃのそれぞれの出力信号Ａｏｕｔを機能ブロック７０ａ〜７０ｃのそれぞれに対するクロック信号ＣＬＫｉｎへ入力し、機能ブロック７０ａ〜７０ｃの位相調整対象となるクロック信号をＣＬＫｏｕｔとして出力する。ＣＬＫｏｕｔはＣＬＫｉｎを直接出力させても良いが、ＣＬＫｉｎを各機能ブロック７０ａ〜７０ｃ内で分配させてそれぞれの末端のラッチ７５ａ〜７５ｃへ供給する手前の信号をＣＬＫｏｕｔとして出力させるのが一般的である。位相調整回路６０ａ〜６０ｃのそれぞれの入力信号Ａｉｎには、クロック位相調整の対象となる機能ブロック７０ａ〜７０ｃのそれぞれのクロック信号ＣＬＫｏｕｔを、入力信号Ｂｉｎには、チップ全体／システム全体８０に分配された基準クロック信号ＣＬＫｂａｓｅをそれぞれ入力する。

基準クロック信号ＣＬＫｂａｓｅの分配においては、各機能ブロック７０ａ〜７０ｃのそれぞれのクロック信号ＣＬＫｉｎに到達させる遅延時間に差異が生じないように、等長配線分配、クロックツリー分配、Ｈツリー構造分配等の工夫が必要である。しかし、各機能ブロック７０ａ〜７０ｃのそれぞれのＣＬＫｉｎに到達する遅延時間差が予め分っている場合、あるいは、特定の機能ブロックに対して意図的に遅延差を付けたい場合等は、位相調整回路７０ａ〜７０ｃのそれぞれ内部に設けられた基準回路６４ａ〜６４ｃに所望の遅延を持たせることで容易に対処できる。
以上により、クロックのスキュー調整が困難なチップ全体／システム全体８０の大規模ブロックにおいても、分割した機能ブロック７０ａ〜７０ｃ毎に回路構成が小規模な位相調整回路６０ａ〜６０ｃを付加するだけで、容易にクロックスキュー調整が実現できる。

実施の形態１２．
図１６はこの発明の実施の形態１２による遅延回路を利用したＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を示す回路図であり、図において、位相調整回路６０は、図１４と同等のものであるが、１／Ｎ分周回路９０は、遅延回路６３から出力されたクロック信号ＣＬＫｘｎを１／Ｎ（Ｎは任意の自然数）分周してその遅延回路６３に入力するようにしたものである。基準回路６４は、基準信号Ｂｉｎとして、位相を合わせるための基準クロック信号ＣＬＫｂａｓｅを入力し、遅延して出力するものである。

次に動作について説明する。
この実施の形態１２は、基準クロックを逓倍させたクロックを得るために、上記実施の形態１０に示した位相調整回路を適用したものである。
図１６において、位相調整回路６０の遅延回路６３の出力信号Ａｏｕｔを１／Ｎ分周回路９０へ入力すると、クロック周期が１／Ｎに分周されたクロック信号が出力される。よって、位相調整回路６０の入力信号Ａｉｎには、出力信号Ａｏｕｔの周期を１／Ｎに分周したクロック信号が入力され、入力信号Ｂｉｎには、基準クロック信号ＣＬＫｂａｓｅがそれぞれ入力されることになる。この結果、基準クロック信号ＣＬＫｂａｓｅと入力信号Ａｉｎの１／Ｎ分周クロックとの位相調整がなされ、出力信号Ａｏｕｔ、すなわちクロック信号ＣＬＫｘｎへは基準クロック信号ＣＬＫｂａｓｅのＮ逓倍されたクロックが出力される。
以上の構成により、実施の形態９で述べた位相調整回路６０の動作原理に基づき、基準クロック信号ＣＬＫｂａｓｅのＮ逓倍したクロックを容易に得ることが可能となる。

実施の形態１３．
図１７はこの発明の実施の形態１３による遅延回路を利用したＰＬＬ回路を示す回路図であり、図において、位相調整回路６０および機能ブロック７０は、図１３と同等のものであるが、１／Ｎ分周回路９０は、機能ブロック７０のラッチ７５手前のクロックツリードライバ７４を経たクロック信号ＣＬＫｏｕｔを１／Ｎ分周して遅延回路６３に入力するようにしたものである。

次に動作について説明する。
この実施の形態１３は、機能ブロック７０のクロック信号ＣＬＫｏｕｔの位相を基準クロック信号ＣＬＫｂａｓｅの位相と合わせ、さらに、基準クロック信号ＣＬＫｂａｓｅのＮ逓倍させたクロックを得るために、上記実施の形態１０に示したＤＬＬ回路を適用したものである。
図１７において、位相調整回路６０の遅延回路６３の出力信号Ａｏｕｔを機能ブロック７０に対するクロック信号ＣＬＫｉｎへ入力し、機能ブロック７０の位相調整対象となるクロック信号をＣＬＫｏｕｔとして出力する。ＣＬＫｏｕｔはＣＬＫｉｎを直接出力させても良いが、ＣＬＫｉｎをクロックドライバ７１でドライブした後、クロック分配に用いたクロックツリードライバ７４を経て末端のラッチ７５へ供給する手前の信号をＣＬＫｏｕｔとして出力させるのが一般的である。位相調整回路６０の入力信号Ａｉｎには、逓倍クロック位相調整の対象となる機能ブロック７０の出力信号ＣＬＫｏｕｔを１／Ｎ分周器９０によりクロック周期が１／Ｎに分周されたクロックが入力され、入力信号Ｂｉｎには、位相を合わせるための基準クロック信号ＣＬＫｂａｓｅが入力される。その結果、基準クロック信号ＣＬＫｂａｓｅと機能ブロック７０のＣＬＫｏｕｔの１／Ｎ分周クロックとの位相調整がなされる。すなわち、この時位相調整に用いられたクロック信号ＣＬＫｏｕｔは基準クロック信号ＣＬＫｂａｓｅをＮ逓倍されたクロックであることから、機能ブロック７０に対して、基準クロック信号ＣＬＫｂａｓｅと位相が合ったＮ逓倍されたクロックが供給されたことになる。
以上の構成により、実施の形態９で述べた位相調整回路６０の動作原理に基づき、特定の機能ブロック７０に対して、基準クロック信号ＣＬＫｂａｓｅと位相を合わせ、しかも基準クロック信号ＣＬＫｂａｓｅ をＮ逓倍させたクロックを容易に供給させることが可能となる。

この発明の実施の形態１による遅延回路を示す回路図である。 この発明の実施の形態２による遅延回路のセレクタを示す回路図である。 この発明の実施の形態２による遅延回路のセレクタを示す回路図である。 この発明の実施の形態３による遅延回路のセレクタを示す回路図である。 この発明の実施の形態３による遅延回路のセレクタを示す回路図である。 この発明の実施の形態４による遅延回路のセレクタを示す回路図である。 この発明の実施の形態４による遅延回路のセレクタを示す回路図である。 この発明の実施の形態５による遅延回路を示す回路図である。 プライオリティエンコーダに対する選択信号とスイッチに対する選択信号の関係を示す表図である。 この発明の実施の形態６による遅延回路を示す回路図である。 この発明の実施の形態７による遅延回路を示す回路図である。 この発明の実施の形態８による遅延回路を利用した半導体集積回路を示す回路図である。 この発明の実施の形態９による遅延回路を利用した位相調整回路を示す回路図である。 この発明の実施の形態１０による遅延回路を利用したＤＬＬ回路を示す回路図である。 この発明の実施の形態１１による遅延回路を利用した半導体集積回路を示す回路図である。 この発明の実施の形態１２による遅延回路を利用したＰＬＬ回路を示す回路図である。 この発明の実施の形態１３による遅延回路を利用したＰＬＬ回路を示す回路図である。

符号の説明

１〜ｎ インバータ（論理ゲート）、１ａ〜ｎａ，１ｎ Ｐ−ｃｈトランジスタ、１ｂ〜ｎｂ，１ｍ Ｎ−ｃｈトランジスタ、１ｃ〜ｎｃ スイッチ（第１のスイッチ群）、１ｄ〜ｎｄ スイッチ（第２のスイッチ群）、１ｅ Ｐ−ｃｈトランジスタ（第１のＰ−ｃｈトランジスタ）、１ｆ，１ｋ Ｐ−ｃｈトランジスタ（第２のＰ−ｃｈトランジスタ）、１ｇ，１ｊ インバータ、１ｈ Ｎ−ｃｈトランジスタ（第１のＮ−ｃｈトランジスタ）、１ｉ，１ｌ Ｎ−ｃｈトランジスタ（第２のＮ−ｃｈトランジスタ）、１１〜１８ インバータ、２１〜２８，３１〜３８ スイッチ、３０ プライオリティエンコーダ（第１のプライオリティエンコーダ）、４０ プライオリティエンコーダ（第２のプライオリティエンコーダ）、５０ チップ全体／機能ブロック、５１，５２，６３ 遅延回路、５３〜５６，７５，７５ａ〜７５ｃ ラッチ、５７ 結果判定回路、５８，６６ 遅延時間制御回路、６０，６０ａ〜６０ｃ 位相調整回路、６１ 入力ブロック、６２ 出力ブロック、６４，６４ａ〜６４ｃ 基準回路、６５ 位相比較回路、７０，７０ａ〜７０ｃ 機能ブロック、７１，７１ａ〜７１ｃ クロックドライバ、７２〜７４，７２ａ〜７２ｃ，７３ａ〜７３ｃ，７４ａ〜７４ｃ クロックツリードライバ、８０ チップ全体／システム全体、９０ １／Ｎ分周回路。

Claims (18)

1. Ｐ−ｃｈトランジスタおよびＮ−ｃｈトランジスタからなる論理ゲートと、
   上記論理ゲートを複数段直列接続して形成され、入力されるデジタル信号をそれら複数段の論理ゲートを通過させることにより遅延させる直列回路と、
   上記各Ｐ−ｃｈトランジスタの基板電極に第１の電位を供給する第１の電位供給回路と、
   第２の電位を供給する第２の電位供給回路と、
   上記各Ｐ−ｃｈトランジスタのソース電極に接続され、そのソース電極に供給する電位として上記第１の電位または上記第２の電位を選択する第１のスイッチ群とを備え、
   上記第１の電位供給回路から供給される第１の電位および上記第２の電位供給回路から供給される第２の電位のうちの少なくとも一方の電位は調整自在にされたことを特徴とする遅延回路。
2. Ｐ−ｃｈトランジスタおよびＮ−ｃｈトランジスタからなる論理ゲートと、
   上記論理ゲートを複数段直列接続して形成され、入力されるデジタル信号をそれら複数段の論理ゲートを通過させることにより遅延させる直列回路と、
   上記各Ｎ−ｃｈトランジスタの基板電極に第３の電位を供給する第３の電位供給回路と、
   第４の電位を供給する第４の電位供給回路と、
   上記各Ｎ−ｃｈトランジスタのソース電極に接続され、そのソース電極に供給する電位として上記第３の電位または上記第４の電位を選択する第２のスイッチ群とを備え、
   上記第３の電位供給回路から供給される第３の電位および上記第４の電位供給回路から供給される第４の電位のうちの少なくとも一方の電位は調整自在にされたことを特徴とする遅延回路。
3. Ｐ−ｃｈトランジスタおよびＮ−ｃｈトランジスタからなる論理ゲートと、
   上記論理ゲートを複数段直列接続して形成され、入力されるデジタル信号をそれら複数段の論理ゲートを通過させることにより遅延させる直列回路と、
   上記各Ｐ−ｃｈトランジスタの基板電極に第１の電位を供給する第１の電位供給回路と、
   第２の電位を供給する第２の電位供給回路と、
   上記各Ｐ−ｃｈトランジスタのソース電極に接続され、そのソース電極に供給する電位として上記第１の電位または上記第２の電位を選択する第１のスイッチ群と、
   上記各Ｎ−ｃｈトランジスタの基板電極に第３の電位を供給する第３の電位供給回路と、
   第４の電位を供給する第４の電位供給回路と、
   上記各Ｎ−ｃｈトランジスタのソース電極に接続され、そのソース電極に供給する電位として上記第３の電位または上記第４の電位を選択する第２のスイッチ群とを備え、
   上記第１の電位供給回路から供給される第１の電位および上記第２の電位供給回路から供給される第２の電位のうちの少なくとも一方の電位は調整自在にされると共に、上記第３の電位供給回路から供給される第３の電位および上記第４の電位供給回路から供給される第４の電位のうちの少なくとも一方の電位は調整自在にされたことを特徴とする遅延回路。
4. 第１のスイッチ群は、
   第１の電位供給回路に接続され、選択信号に応じて動作する第１のＰ−ｃｈトランジスタと、
   第２の電位供給回路に接続され、選択信号に応じて動作する第２のＰ−ｃｈトランジスタとを備えたトランスファゲートで構成されたセレクタであることを特徴とする請求項１または請求項３記載の遅延回路。
5. 第２のスイッチ群は、
   第３の電位供給回路に接続され、選択信号に応じて動作する第１のＮ−ｃｈトランジスタと、
   第４の電位供給回路に接続され、選択信号に応じて動作する第２のＮ−ｃｈトランジスタとを備えたトランスファゲートで構成されたセレクタであることを特徴とする請求項２または請求項３記載の遅延回路。
6. 第１の電位供給回路に第２のＰ−ｃｈトランジスタの基板電極が接続されるか、または第２の電位供給回路に第１のＰ−ｃｈトランジスタの基板電極が接続されたことを特徴とする請求項４記載の遅延回路。
7. 第３の電位供給回路に第２のＮ−ｃｈトランジスタの基板電極が接続されるか、または第４の電位供給回路に第１のＮ−ｃｈトランジスタの基板電極が接続されたことを特徴とする請求項５記載の遅延回路。
8. 第１のスイッチ群は、
   選択信号に応じて動作するＰ−ｃｈトランジスタおよびＮ−ｃｈトランジスタを備えたトランスファゲートで構成されたセレクタであり、
   第１の電位供給回路にＰ−ｃｈトランジスタが接続される場合には、第２の電位供給回路にＮ−ｃｈトランジスタが接続され、第１の電位供給回路にＮ−ｃｈトランジスタが接続される場合には、第２の電位供給回路にＰ−ｃｈトランジスタが接続されることを特徴とする請求項１または請求項３記載の遅延回路。
9. 第２のスイッチ群は、
   選択信号に応じて動作するＰ−ｃｈトランジスタおよびＮ−ｃｈトランジスタを備えたトランスファゲートで構成されたセレクタであり、
   第３の電位供給回路にＮ−ｃｈトランジスタが接続される場合には、第４の電位供給回路にＰ−ｃｈトランジスタが接続され、第３の電位供給回路にＰ−ｃｈトランジスタが接続される場合には、第４の電位供給回路にＮ−ｃｈトランジスタが接続されることを特徴とする請求項２または請求項３記載の遅延回路。
10. 遅延時間に対応した入力される第１の制御信号をエンコードして、第１のスイッチ群を動作させる第１の選択信号を生成し、その第１のスイッチ群に供給する第１のプライオリティエンコーダを備えたことを特徴とする請求項１、請求項３、請求項４、請求項６および請求項８のうちのいずれか１項記載の遅延回路。
11. 遅延時間に対応した入力される第２の制御信号をエンコードして、第２のスイッチ群を動作させる第２の選択信号を生成し、その第２のスイッチ群に供給する第２のプライオリティエンコーダを備えたことを特徴とする請求項２、請求項３、請求項５、請求項７および請求項９のうちのいずれか１項記載の遅延回路。
12. 遅延時間に対応した入力される第１の制御信号をエンコードして、第１のスイッチ群を動作させる第１の選択信号を生成し、その第１のスイッチ群に供給する第１のプライオリティエンコーダと、
    遅延時間に対応した入力される第２の制御信号をエンコードして、第２のスイッチ群を動作させる第２の選択信号を生成し、その第２のスイッチ群に供給する第２のプライオリティエンコーダを備えたことを特徴とする請求項３記載の遅延回路。
13. チップ全体または機能ブロックにおいてホールドによる誤動作を起こす恐れのある箇所に挿入された請求項１から請求項１２のうちのいずれか１項記載の遅延回路と、
    上記チップ全体または機能ブロックについて所定の処理を実行した場合の実行結果と期待値との一致比較を判定する結果判定回路と、
    上記結果判定回路による判定がホールドによる誤動作を起こすことなく、且つ上記遅延回路による遅延時間が最小になるように、その遅延回路による遅延時間を制御する遅延時間制御回路とを備えた半導体集積回路。
14. 入力される第１のデジタル信号を遅延して出力する請求項１から請求項１２のうちのいずれか１項記載の遅延回路と、
    入力される第２のデジタル信号を遅延して出力する基準回路と、
    上記遅延回路から出力された第１のデジタル信号と上記基準回路から出力された第２のデジタル信号との位相比較を行なう位相比較回路と、
    上記位相比較回路による位相比較結果が一致するように上記遅延回路による遅延時間を制御する遅延時間制御回路とを備えた位相調整回路。
15. 機能ブロックの位相調整対象となるクロック信号を入力し、遅延してその機能ブロックのクロック信号として出力する請求項１から請求項１２のうちのいずれか１項記載の遅延回路と、
    位相を合わせるための基準クロック信号を入力し、遅延して出力する基準回路と、
    上記遅延回路に入力されるクロック信号と上記基準回路に入力される基準クロック信号との位相比較を行なう位相比較回路と、
    上記位相比較回路による位相比較結果が一致するように上記遅延回路による遅延時間を制御する遅延時間制御回路とを備えたＤＬＬ回路。
16. チップ全体またはシステム全体において、複数に分割された各機能ブロックのそれぞれに請求項１５記載のＤＬＬ回路が設けられ、それら複数に分割された機能ブロック間のクロックスキュー調整にそれらＤＬＬ回路を用いることを特徴とする半導体集積回路。
17. 入力されるクロック信号を遅延して出力する請求項１から請求項１２のうちのいずれか１項記載の遅延回路と、
    上記遅延回路から出力されたクロック信号を１／Ｎ（Ｎは任意の自然数）分周してその遅延回路に入力する１／Ｎ分周回路と、
    入力される基準クロック信号を遅延して出力する基準回路と、
    上記遅延回路に入力されるクロック信号と上記基準回路に入力される基準クロック信号との位相比較を行なう位相比較回路と、
    上記位相比較回路による位相比較結果が一致するように上記遅延回路による遅延時間を制御する遅延時間制御回路とを備えたＰＬＬ回路。
18. 機能ブロックの位相調整対象となるクロック信号を入力し、１／Ｎ（Ｎは任意の自然数）分周する１／Ｎ分周回路と、
    上記１／Ｎ分周回路により１／Ｎ分周されたクロック信号を遅延して上記機能ブロックのクロック信号として出力する請求項１から請求項１２のうちのいずれか１項記載の遅延回路と、
    位相を合わせるための基準クロック信号を入力し、遅延して出力する基準回路と、
    上記遅延回路に入力されるクロック信号と上記基準回路に入力される基準クロック信号との位相比較を行なう位相比較回路と、
    上記位相比較回路による位相比較結果が一致するように上記遅延回路による遅延時間を制御する遅延時間制御回路とを備えたＰＬＬ回路。

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