JP2006032442A

JP2006032442A - 多層基板及びその製造方法

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Publication number: JP2006032442A
Application number: JP2004205341A
Authority: JP
Inventors: Yutaka Morikida; 豊森木田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2004-07-13
Filing date: 2004-07-13
Publication date: 2006-02-02

Abstract

【課題】従来の多層基板の製造工程は、同一のセラミックグリーンシートにビア導体１用の穴あけ工程とライン導体２用のライン印刷工程とがあるため、工程間で位置ズレが生じ、この位置ズレ量は製造プロセスが同一である限り殆ど変わらない。そのため、図６の（ａ）に示すビア導体１及びライン導体２が狭ピッチ化すると、位置ズレの影響が大きく、同図の（ｂ）に示すようにビア導体１が接続ランド３からはみ出し、焼成工程でクラック等の構造欠陥が発生し易くなる。
【解決手段】本発明の多層基板１０は、複数のビア導体１３は、径を異にする第１、第２のビア導体１３Ａ、１３Ｂからなり、第１のビア導体１３Ａは、これに同一セラミック層１１Ａにおいて接続されるライン導体１２の幅と略同一寸法の径を有し、且つ、第１のビア導体１３Ｂは、同一セラミック層１１Ａにおいてライン導体１２に接続されない第２のビア導体１３Ｂよりも大きい径を有する。
【選択図】図１

Description

本発明は、多層基板及びその製造方法に関し、更に詳しくは、高密度配線を実現することができる多層基板及びその製造方法に関するものである。

近年、表面実装部品の微細加工技術の飛躍的な発展により、表面実装部品の外部端子の数が増加して外部端子の狭ピッチ化が顕著になってきている。しかも最近では表面実装部品のセラミック基板への搭載は主にフリップチップ接続方式によって行われる。セラミック基板の表面にはフリップチップ接続用のパッドを配置するが、表面実装部品の外部端子の狭ピッチ化に対応させて接続用パッドも狭ピッチ化する必要があるため、現在までに接続用パッドを狭ピッチ化する方法が幾つか提案されている。

例えば、特許文献１には接合用パッドをなくしたセラミック配線基板が提案されている。接合用パッドは印刷法等によって形成するが、接合用パッドの数が多くなると印刷による形成が難しくなり、また、形成できたとしてもビア導体との接合強度が弱く信頼性を確保できなくなる。そこで、特許文献１に記載の技術では、焼成収縮率がセラミックグリーンシートより小さい導体ペーストを用いてセラミック多層基板を製造することによって、ビアホール内の導体層（ビア導体）をセラミック多層基板から接合用パッドとして突出させている。これによって接合用パッドの印刷をなくし、接合用パッドとビア導体との接合強度を高めると共に接合用パッドの狭ピッチ化を実現している。しかしながら、特許文献１にはセラミック多層基板の内部におけるビア導体とライン導体との接続構造については何等配慮されていない。

一方、特許文献２にはライン導体に接続ランドを設けてビア導体とライン導体との接続構造を改善した積層型セラミック電子部品について提案されている。ビア導体とライン導体を接続する場合には、それぞれが形成されたセラミックグリーンシートを位置合わせしてセラミックグリーンシートの積層体を作製し、焼結する。同一のセラミックグリーンシートにビア導体及びライン導体を形成する際にこれらの加工誤差及び位置ズレは避けられず、また、積層体を作製する際に、ビア導体とライン導体の位置ズレも避けがたいため、積層体内でのビア導体とライン導体との接続不良が生じ易い。そこで、この技術では、ライン導体にビア導体の外径より大きい径の接続ランドを設けることによって、上述の加工誤差や位置ズレによる接続不良を防止している。

特許第２６８０４４３号公報特開２００１−２８４８１１号公報

しかしながら、特許文献２に記載の従来の技術の場合には、加工可能なビア導体の径を先に決定した後、ズレ対策として接続ランドの大きさを決定し、この際多層基板の小型化（高密度配線）を実現するためにビア径を極力小さくしているが、多層基板を製造する場合には同一のセラミックグリーンシートにビア導体１用の穴あけ工程とライン導体２用のライン印刷工程とがあり、これらの両工程は工程が異なるため工程間で回避し得ない位置ズレが生じ、この位置ズレ量は製造プロセスが同一である限り殆ど変わらないため、同一の製造プロセスで製造する限り、図６の（ａ）に示すようにビア導体１及びライン導体２がそれぞれ狭ピッチ化するほど、位置ズレの影響が大きく、例えば同図の（ｂ）に示すようにビア導体１が接続ランド３からはみ出し、ビア導体１と接続ランド３と間の隙間Ｇが狭くなって焼成工程でクラック等の構造欠陥が発生し易くなるという課題があった。

本発明は、上記課題を解決するためになされたもので、クラック等の構造欠陥を生じさせることなく、ビア導体やライン導体の狭ピッチ化を図ることができ、延いては高密度配線及び高密度実装を実現することができる多層基板及びその製造方法を提供することを目的としている。

本発明の請求項１に記載の多層基板は、複数の絶縁層を積層してなる積層体と、上記絶縁層間に設けられるライン導体と、上記絶縁層を貫通する複数のビア導体とを有する多層基板において、上記複数のビア導体は、径を異にする第１、第２のビア導体からなり、上記第１のビア導体は、同一絶縁層においてライン導体に接続されており、且つ、上記第1のビア導体は、同一絶縁層においてライン導体に接続されない第２のビア導体よりも大きい径を有することを特徴とするものである。

また、本発明の請求項２に記載の多層基板は、請求項１に記載の発明において、上記第１のビア導体は、これに同一絶縁層において接続されるライン導体の幅と略同一寸法の径を有することを特徴とするものである。

また、本発明の請求項３に記載の多層基板は、請求項１または請求項２に記載の発明において、上記第１、第２のビア導体は同一絶縁層に混在することを特徴とするものである。

また、本発明の請求項４に記載の多層基板は、請求項１〜請求項３のいずれか１項に記載の発明において、上記第１のビア導体は７５〜２００μｍの径を有し、上記第２のビア導体は２５〜１００μｍの径を有することを特徴とするものである。

また、本発明の請求項５に記載の多層基板は、請求項１〜請求項４のいずれか１項に記載の発明において、上記第１のビア導体に接続される上記ライン導体は、上記第１のビア導体の径の８０〜１００％の幅に形成されていることを特徴とするものである。

また、本発明の請求項６に記載の多層基板は、請求項１〜請求項５のいずれか１項に記載の発明において、上記各ビア導体の端面を表面電極として、表面実装部品が搭載されていることを特徴とするものである。

また、本発明の請求項７に記載の多層基板は、請求項１〜請求項６のいずれか１項に記載の発明において、上記絶縁層は、低温焼結セラミック材料によって形成され、上記ライン導体及び上記ビア導体は、金、銀または銅を含む導体材料によって形成されていることを特徴とするものである。

また、本発明の請求項８に記載の多層基板の製造方法は、複数の絶縁層を積層してなる積層体と、上記絶縁層間に設けられるライン導体と、上記絶縁層を貫通する複数のビア導体とを有する多層基板を製造する方法において、上記複数のビア導体として、径を異にする第１、第２のビア導体を形成する工程を有し、第１、第２のビア導体を形成する工程では、第１のビア導体の径を、第１のビア導体に同一絶縁層において接続されるライン導体の幅寸法と略同一にすると共に、同一絶縁層においてライン導体に接続されない第２のビア導体の径を、第１のビア導体の径より小さくすることを特徴とするものである。

また、本発明の請求項９に記載の多層基板の製造方法は、請求項８に記載の発明において、第１、第２のビア導体を形成する工程の後工程として、第１のビア導体に接続するライン導体を形成する工程を有することを特徴とするものである。

また、本発明の請求項１０に記載の多層基板の製造方法は、請求項９に記載の発明において、第１、第２のビア導体を形成する工程では、セラミックグリーンシートに第１、第２のビア導体用の孔を開け、これらの孔に導電性ペーストを充填し、上記ライン導体を形成する工程では、スクリーン印刷法によって上記セラミックグリーンシート上に上記ライン導体用の導電性ペーストを印刷することを特徴とするものである。

本発明の請求項１〜請求項９に記載の発明によれば、クラック等の構造欠陥を生じさせることなく、ビア導体やライン導体の狭ピッチ化を図ることができ、延いては高密度配線及び高密度実装を実現することができる多層基板及びその製造方法を提供することができる。

以下、図１〜図５に示す実施形態に基づいて本発明を説明する。尚、図１は本発明の多層基板の一実施形態を示す図で、（ａ）はその断面図、（ｂ）はその一部のビア導体とライン導体の関係を示す斜視図、図２及び図３はそれぞれ図１に示すビア導体とライン導体との関係を説明するための説明図、図４は図１に示す多層基板の各絶縁層を一層ずつ分解した状態を示す断面図、図５は図１に示す多層基板の一部のビア導体とライン導体を示す分解斜視図である。

本実施形態の多層基板１０は、例えば図１の（ａ）、（ｂ）に示すように、複数の絶縁層（例えば、セラミック層）１１Ａを積層してなる積層体１１と、この積層体１１の各セラミック層１１Ａ間に設けられたライン導体１２と、絶縁層１１Ａを貫通する複数のビア導体１３とを有し、積層体１１の上面には能動素子や受動素子等の表面実装部品２０が搭載されている。そして、表面実装部品２０の複数の外部端子（図示せず）は、積層体１１の上面に露呈した複数のビア導体１３の端面に対して半田ボール２１を介して電気的に接続されている。つまり、表面実装部品２０の外部端子は、積層体１１の上面に露呈する複数のビア導体１３に、表面電極（接続用パッド）を介することなく直接接続されている。このため、狭ピッチ化した外部端子に十分に対応することができる。尚、積層体１１の表面にスペース的に余裕があれば、積層体１１の上面に外部端子に対応する表面電極を設け、これらの表面電極にビア導体を接続しても良い。表面電極を設けることによって表面実装部品２０の外部端子とビア導体との位置合わせが容易になる。

複数のビア導体１３は、径を異にする二種類の第１、第２のビア導体１３Ａ、１３Ｂによって構成されている。図１の（ａ）、（ｂ）に示すように、第１のビア導体１３Ａは、このビア導体１３Ａを含むセラミック層１１Ａの上下いずれか一方の面（同図では下面）に形成されたライン導体１２と接続されるビア導体であり、第２のビア導体１３Ｂは、このビア導体１３Ｂを含むセラミック層１１Ａの下面に形成されたライン導体１２とは接続されないビア導体である。また、第１のビア導体１３Ａは、図１の（ｂ）に示すように、ライン導体１２の幅と略同一寸法の径を有し、ライン導体１２の端部に接続されている。また、第２のビア導体１３Ｂは、第１のビア導体１３Ａより小さい径を有している。第１、第２のビア導体１３Ａ、１３Ｂは、それぞれ一つのセラミック層１１Ａに混在することが多い。

図１の（ａ）に示すように、例えば最上段のセラミック層１１Ａに形成された複数のビア導体１３にはそれぞれ最上段のセラミック層１１Ａの下面に形成されたライン導体１２が接続されているため、これらのビア導体１３は全て第１のビア導体１３Ａとして形成されている。また、上から２段目のセラミック層１１Ａに形成されたビア導体１３は、このセラミック層１１Ａの下面に形成されたライン導体１２に接続された第１のビア導体１３Ａと、このセラミック層１１Ａの下面に形成されたライン導体１２とは接続されない第２のビア導体１３Ｂとが混在している。このようにライン導体１２に接続される場合と接続されない場合でビア径を異にする第１、第２のビア導体１３Ａ、１３Ｂを使い分けることによって積層体１１内での高密度配線を実現し、延いては多層基板１０の小型化を実現することができる。

そこで、本発明において、第１、第２ビア導体１３Ａ、１３Ｂを使い分けて高密度配線を実現できる理由について図２、図３を参照しながら説明する。ビア導体とライン導体との接続は、一枚のセラミックグリーンシートにビアホールを開ける穴あけ工程と、ビアホールに導電性ペーストを充填する工程と、セラミックグリーンシートに所定のパターンでライン用の導電性ペーストをスクリーン印刷する印刷工程を含んでいる。スクリーン印刷では版離れ性が重要であり、セラミックグリーンシートとスクリーンは印刷時にのみ接触するように若干距離を離して印刷を行っている。そのため、印刷により版が伸びて印刷位置がずれることがある。スクリーンの伸びは版の端部ほど大きいため、版の端部で最大の位置ズレを生じる。セラミックグリーンシートにおいて導電性ペーストによって形成された未焼成のビア及びラインも便宜上ビア導体、ライン導体として説明する。

一般に、ビア導体、ライン導体及びこれら両者間の位置ズレの三者の間には図２の（ａ）、（ｂ）、（ｃ）に示す関係が成り立つ。即ち、製造プロセスにおいて、穴あけ工程とライン印刷工程との異なる工程間で例えば最大で３Ｌμｍの位置ズレが発生すると仮定すると、ビア導体１３とライン導体１２とを確実に接続するためには、ビア導体の径とライン導体の幅との間には同図の（ａ）〜（ｃ）に示す態様が考えられる。例えば、少なくとも、同図の（ａ）〜（ｃ）に示すようにビア導体１３の径２Ｌμｍ、３Ｌμｍ及び４Ｌμｍの３つの態様に対して、ライン導体１２の幅をそれぞれ４Ｌμｍ、３Ｌμｍ及び２Ｌμｍに設定すれば、ビア導体１３とライン導体１２の間で最大で３Ｌμｍの位置ズレがある場合にはビア導体１３とライン導体１２が同図に示すように点接触して両者の接続が可能になる。従って、ビア導体１３とライン導体１２とを確実に接続するためには、少なくともビア導体１３、ライン導体１２のいずれか一方を上記寸法より大きく設定する必要がある。つまり、所定の位置ズレ量に対しビア導体１３の径が決まればライン導体１２の幅が自ずと決まることを意味する。尚、製造プロセスにおける位置ズレ量は、プロセスの改良によって小さくできるが、ビア導体１３の径及びライン導体１２の幅によって変わるものではない。

図２は穴あけ工程とライン印刷工程の異なる工程間の位置ズレを吸収し得るビア導体１３の径及びライン導体１２の幅を示しているが、高密度配線では隣接するビア−ビア間、ライン−ライン間及びビア−ライン間を如何に詰めるかが問題となる。そこで、図２に示す位置ズレを考慮したビア径を有するビア導体とライン幅を有するライン導体を高密度に配置する場合には、上述の位置ズレ量と、セラミックグリーンシートの焼成時にビア、ラインの各導体間でクラック等の構造欠陥を生じない構造欠陥限界距離とをそれぞれ設定してビア導体１３及びライン導体１２を配置する必要がある。ビア−ビア間、ライン−ライン間、及びビア−ライン間にはそれぞれに固有の構造欠陥限界距離がある。構造欠陥限界距離とは、クラック等の構造欠陥を生じさせないために最小限必要な離間距離を意味する。

例えば、ビア−ビア間には固有の構造欠陥限界距離と上述の位置ズレ量を加算した隙間Ｇ１を設定する必要があり、ライン−ライン間及びビア−ライン間にもそれぞれに固有の構造欠陥限界距離と位置ズレ量を加算した隙間Ｇ２、Ｇ３を設定する必要がある。ビア導体の場合にはビアホール内の金属導体とセラミックとの熱収縮率が異なるため熱衝撃時のクラックを想定する必要があるため、ビア−ビア間の構造欠陥限界距離はライン−ライン間の構造欠陥限界距離より大きく設定する必要がある。ビア−ライン間の構造欠陥限界距離はビア−ビア間の構造欠陥限界距離とライン−ライン間の構造欠陥限界距離の中間程度と考えられる。また、ビア−ビア間やライン−ライン間の位置ズレ量は、それぞれが同一工程で形成されるため、加工誤差による位置ズレはそれほど大きくなく、同程度と考えられる。ところが、ビア−ライン間の位置ズレ量は、上述したように穴あけ工程とライン印刷工程の工程間で生じ、最大の位置ズレ量はスクリーンの版の端部で発生する。

即ち、ライン−ライン間の距離のようにスクリーンでの距離の場合には同一工程であるため加工誤差が小さく位置ズレは小さいが、スクリーンとセラミックグリーンシートの関係ではスクリーンが伸びて版の端部でのズレが大きくなるため、位置ズレ量を他より大きく設定し、スクリーンの如何なる場所で位置ズレがあってもセラミックグリーンシートのビア−ライン間の構造欠陥限界距離を割らないようにしている。これらの事実を総合すると、ビア−ビア間の隙間Ｇ１はライン−ライン間の隙間Ｇ２より大きく設定する必要があり、ビア−ライン間の隙間Ｇ３は異工程間のズレ量の影響が大きく隙間Ｇ１よりも大きく設定する必要がある。従って、これら三者の隙間の間にはＧ３＞Ｇ１＞Ｇ２の関係が成り立つ配線構造が好ましい。この関係を満たすように配置すれば配線間に無駄なスペースを割くことなく後述のようにビア導体とライン導体とが接続され配線構造を高密度化できる。

図２の（ａ）〜（ｃ）に示す三種類の、ビア径を有するビア導体１３及びライン幅を有するライン導体１２を互いに接続し、ビア−ビア間、ライン−ライン間及びビア−ライン間それぞれの隙間Ｇ１、Ｇ２、Ｇ３を考慮して隣接配置すると図３の（ａ）〜（ｃ）に示すようになる。これらのビア−ビア間の隙間Ｇ１、ライン−ライン間の隙間Ｇ２及びビア−ライン間の隙間Ｇ３との間には、図３の（ａ）の配置ではＧ１＞Ｇ３＞Ｇ２の関係があり、同図の（ｂ）の配置ではＧ１＝Ｇ２＝Ｇ３の関係があり、同図の（ｃ）の配置ではＧ２＞Ｇ３＞Ｇ１の関係があることが判る。同図の（ａ）の配置の場合にはライン導体１２の幅が大きく、ビア導体１３の径が小さいため、ライン導体１２がビア導体１３から外側へはみ出してビア−ビア間の隙間Ｇ１が最大の隙間であるビア−ライン間の隙間Ｇ３を超えて大きくなって好ましくない。また、同図の（ｃ）の配置の場合にはビア導体１３の径が必要以上に大きくなり過ぎてセラミックとの熱収縮率の相違によって構造欠陥を招き易くなり、ライン−ライン間の隙間Ｇ２が最大の隙間であるビア−ライン間の隙間Ｇ３を超えて大きくなり、しかも同図の（ａ）の場合と同程度しか配線を詰めることができないため好ましくない。これに対して同図の（ｂ）の場合には、ビア−ライン間の隙間Ｇ３にその他の隙間Ｇ１、Ｇ２が含まれ配線スペースを効率的に利用することができ、他の二者と比較して構造欠陥を招くことなく、最も高密度化することができる。従って、ライン導体１２の幅はビア導体１３の径と略同一寸法であることが好ましい。

更に、同一セラミックグリーンシートにおいてライン導体１２に接続されないビア導体１３が混在する場合には、このビア導体１３はライン導体１２と接続されたビア導体１３に隣接するため、これら両者のビア導体１３、１３間にはビア−ライン間の隙間Ｇ３を設定しなくてはならない。ライン導体１２に接続されないビア導体１３にはこの条件以外の印刷等の異工程を含む制約要素がないため、このビア導体１３の径を図３の（ｄ）に示すように可能な限り小さく設定して配線を詰めることができる。

つまり、図３の（ｄ）に示すように同一セラミックグリーンシートにおいてライン導体１２に接続された第１のビア導体１３Ａ同士の場合にはビア−ライン間の隙間を有効に利用して最小スペース化を図ることができ、また、ライン導体１２に接続されない第２のビア導体１３Ｂの場合にはライン導体１２に接続された第１のビア導体１３Ａの径より可能な限り小さくすることによって最小スペース化を図ることができ、延いては高密度配線を実現することができる。

さて、図２、図３ではライン導体１２に接続された第１のビア導体１３Ａ及びライン導体１２に接続されない第２のビア導体１３Ｂについて説明したが、本発明では、第１のビア導体１３Ａの径は７５〜２００μｍの範囲が好ましく、第２のビア導体１３Ｂの径は２５〜１００μｍの範囲が好ましい。第１のビア導体１３Ａの径が７５μｍ未満ではライン導体１２の印刷ズレが起きた時にそのズレを吸収することができず、第１のビア導体１３Ａとライン導体１２との断線等の不具合を生じ易くなって好ましくない。第１のビア導体１３Ａの径が２００μｍを超えると、ビア導体の占めるスペースが大きくなり、ビア導体の狭ピッチ化が難しくなるため好ましくない。また、第１のビア導体１３Ａの径が大き過ぎると前述したように焼成時に構造欠陥を生じ易くなって好ましくない。また、第２のビア導体１３Ｂの径が２５μｍ未満では現在の製造プロセスではビア導体として製造することが難しくなり、１００μｍを超えると第１のビア導体１３Ａの径との差が小さく、ビア導体の径を小さくする意義が薄れて好ましくない。

また、ライン導体１２の幅は、第１のビア導体１３Ａの径の８０〜１００％の範囲にあることが好ましい。ライン導体１２の幅が第１のビア導体１３Ａの８０％未満では図３の（ｃ）に示すように第１のビア導体１３Ａがラインよりはみ出し、ビア導体間の隙間が小さくなり過ぎ、第１のビア導体１３Ａとしての金属の体積も大きく、セラミックとの熱収縮率の違いに起因する構造欠陥を招き易くなるため好ましくなく、１００％を超えると図３の（ａ）に示すようにライン導体１２の幅が大きく、ビア導体の径が小さいため、ライン導体１２が第1のビア導体１３Ａからはみ出してビア−ビア間の隙間がビア−ライン間の隙間を超えるため好ましくない。

而して、セラミック層１１Ａを形成する材料としては、例えば低温焼結セラミック材料を用いることが好ましい。低温焼結セラミック材料とは、例えば１０００℃以下の焼成温度で焼結可能な材料であり、Ａｕ、Ａｇ及びＣｕ等の低融点金属と共焼結可能なセラミック材料のことを云う。低温焼結セラミック材料としては、例えばアルミナ、フォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系材料、ＺｎＯ−ＭｇＯ−Ａｌ_２Ｏ_３−ＳｉＯ_２系の結晶化ガラスを用いた結晶化ガラス系材料、ＢａＯ−Ａｌ_２Ｏ_３−ＳｉＯ_２系セラミック粉末やＡｌ_２Ｏ_３−ＣａＯ−ＳｉＯ_２−ＭｇＯ−Ｂ_２Ｏ_３系セラミック粉末等を用いた非ガラス系材料等を挙げることができる。

また、ライン導体１２、ビア導体１３としては、比抵抗の小さい導電性材料を用いることができる。導電性材料としては、例えば低温焼結セラミック材料と共焼結可能なＡｕ、Ａｇ及びＣｕを主成分とする導電性材料を用いることが好ましい。Ａｕ、Ａｇ及びＣｕを主成分とする導体は、電気抵抗が小さく、多層基板１０を高周波部品として用いる場合に有利である。

次に、多層基板１０の製造方法について図４、図５をも参照しながら説明する。
まず、低温焼結セラミック材料をビニルアルコール系バインダ中に分散させてスラリーを調製した後、このスラリーをドクターブレード法等によってキャリアフィルム上に塗布して低温焼結用のセラミックグリーンシートを作製する。その後、セラミックグリーンシートを所定の大きさに切断する。

次いで、出力制御されたレーザ光（例えばＣＯ_２レーザ光）をキャリアフィルム側から照射し、キャリアフィルム及びセラミックグリーンシートを貫通させてこれら両者に第１、第２のビア導体用の第１、第２のビアホールを形成する。第１のビアホールはライン導体の端部に接続できる箇所に配置し、第２のビアホールは上下層への接続に使用する箇所に配置する。第１のビアホールの径は、レーザの出力を調整することにより、ライン導体のライン幅に一致させる。第２のビアホールの径は、ビアホールの位置ズレ、積み重ね時の位置ズレ等の各種プロセスにおいて位置ズレが起こっても、最小限必要な重なり量を確保できる大きさに形成する。

然る後、キャリアフィルム側からビアホール内に導電性ペーストを充填し、余分な導電性ペーストをキャリアフィルムから除去する。導電性ペーストをビアホール内に充填する際、吸引機構を付設した支持台にセラミックグリーンシートを配置し、ビアホール内を負圧にすることによってビアホール内に導電性ペーストを確実に充填することができる。

また、キャリアフィルム上のセラミックグリーンシートに導電性ペーストをスクリーン印刷することによって所定のパターンでライン導体用の配線パターンを形成して第１のビア導体と接続する。ライン導体用の配線パターンは、第１のビア導体との位置ズレ、ライン印刷の位置ズレ及びセラミックグリーンシートとの積み重ね時の位置ズレ等を製造プロセス上の位置ズレを吸収できるライン幅に形成されている。

上述の手順で図４に示すように必要枚数のセラミックグリーンシート１１Ａに第１、第２のビア導体１３Ａ、１３Ｂ及びライン導体１２を形成した後、これらのセラミックグリーンシート１１Ａを所定の順序で積層して生の積層体を作製する。この際、加工誤差や積層ズレ等によって第１のビア導体１３Ａとライン導体１２間に位置ズレがあっても、第１のビア導体１３Ａとライン導体１２とを確実に接続することができる。

その後、個々の多層基板に分割するための分割線を生の積層体の表面に形成する。そして、生の積層体を１０００℃以下の所定の温度で焼成して焼結体を得る。この焼結体にメッキ処理を施した後、焼結体を分割して個々の多層基板１０を得ることができる。

以上説明したように本実施形態によれば、複数のセラミック層１１Ａを積層してなる積層体１１と、セラミック層１１Ａ、１１Ａ間に設けられるライン導体１２と、セラミック層１１Ａを貫通する複数のビア導体１３とを有し、複数のビア導体１３は、径を異にする第１、第２のビア導体１３Ａ、１３Ｂからなり、第１のビア導体１３Ａは、これに同一セラミック層１１Ａにおいて接続されるライン導体１２との幅と略同一寸法の径を有し、第１のビア導体１３Ａは、同一セラミック層１１Ａにおいてライン導体１２に接続されない第２のビア導体１３Ｂよりも大きい径を有するため、第１、第２のビア導体１３Ａ、１３Ｂが同一のセラミック層１１Ａに混在する場合でも、製造プロセスを変えることなく、しかもクラック等の構造欠陥を生じさせることなく、ライン導体１２に接続された第１のビア導体１３Ａ同士の場合にはビア−ライン間の隙間Ｇ３を有効に利用して第１のビア導体１３Ａの配置スペースを最小化することができ、ライン導体１２に接続されない第２のビア導体１３Ｂが第１のビア導体１３Ａに隣接する時には第２のビア導体１３Ｂの径を可能な限り小さくしてその配置スペースを最小化することができる結果、ライン導体１２やビア導体１３の狭ピッチ化を図ることができ、延いては高密度配線及び高密度実装を実現することができる

また、本実施形態によれば、第１のビア導体１３Ａが７５〜２００μｍの径を有し、第２のビア導体１３Ｂが２５〜１００μｍの径を有するため、第１のビア導体１３Ａとライン導体１２とを位置ズレすることなく確実に接続して断線等の不具合を防止することができ、現状の製造プロセスで第２のビア導体１３Ｂを可能な限り省スペース化することができる。

また、第１のビア導体１３Ａに接続されるライン導体１２の幅は、第１のビア導体１３Ａの径の８０〜１００％であるため、ライン導体１２及び第１のビア導体１３で余分なスペースを使うことがなく、配線構造を更に狭ピッチ化することができる。

また、各ビア導体１３の端面を表面電極として、表面実装部品２０が搭載されているため、多層基板１０の高密度配線に合わせて複数の表面実装部品２０を高密度実装することができる。更に、セラミック層１１Ａは、低温焼結セラミック材料によって形成され、ライン導体１２及びビア導体１３は、金、銀または銅を含む導体材料によって形成されているため、高周波特性に優れた多層基板１０を得ることができる。

また、本発明の多層基板の製造方法によれば、本発明の多層基板１０を確実に製造することができる。

尚、本発明は上記実施形態に何等制限されるものではない。例えば、ビア導体の径やライン導体の幅は今後の製造プロセスの改良によって更に小さくすることができ、また、ビア導体とライン導体間の位置ズレも更に小さくすることができる。要は、多層基板において、複数のビア導体は、径を異にする少なくとも一つの第１、第２のビア導体を含んで構成され、且つ、同一絶縁層においてライン導体に接続される第１のビア導体は、同一絶縁層においてライン導体に接続されない第２のビア導体よりも大きい径を有する構成を、その少なくとも一部に含んでいれば良く、このような構成の多層基板であれば本発明に包含される。また、第１のビア導体は、これに同一絶縁層において接続されるライン導体の幅と略同一寸法の径を有することが好ましい。

本発明は、携帯電話等の移動体通信機器用等の電子部品として好適に利用することができる。

本発明の多層基板の一実施形態を示す図で、（ａ）はその断面図、（ｂ）はその一部のビア導体とライン導体の関係を示す斜視図である。図１に示すビア導体とライン導体との関係を説明するための説明図である。図１に示すビア導体とライン導体との関係を説明するための説明図である。図１に示す多層基板の各絶縁層を一層ずつ分解した状態を示す断面図である。図１に示す多層基板の一部のビア導体とライン導体を示す分解斜視図である。従来のビア導体とライン導体の関係を説明するための説明図である。

符号の説明

１０多層基板
１１セラミック層（絶縁層）
１２ライン導体
１３ビア導体
１３Ａ第１のビア導体
１３Ｂ第２のビア導体
２０表面実装部品

Claims

複数の絶縁層を積層してなる積層体と、上記絶縁層間に設けられるライン導体と、上記絶縁層を貫通する複数のビア導体とを有する多層基板において、上記複数のビア導体は、径を異にする第１、第２のビア導体からなり、上記第１のビア導体は、同一絶縁層においてライン導体に接続されており、且つ、上記第1のビア導体は、同一絶縁層においてライン導体に接続されない第２のビア導体よりも大きい径を有することを特徴とする多層基板。
上記第１のビア導体は、これに同一絶縁層において接続されるライン導体の幅と略同一寸法の径を有することを特徴とする請求項１に記載の多層基板。
上記第１、第２のビア導体は同一絶縁層に混在することを特徴とする請求項１または請求項２に記載の多層基板。
上記第１のビア導体は７５〜２００μｍの径を有し、上記第２のビア導体は２５〜１００μｍの径を有することを特徴とする請求項１〜請求項３のいずれか１項に記載の多層基板。
上記第１のビア導体に接続される上記ライン導体は、上記第１のビア導体の径の８０〜１００％の幅に形成されていることを特徴とする請求項１〜請求項４のいずれか１項に記載の多層基板。
上記各ビア導体の端面を表面電極として、表面実装部品が搭載されていることを特徴とする請求項１〜請求項５のいずれか１項に記載の多層基板。
上記絶縁層は、低温焼結セラミック材料によって形成され、上記ライン導体及び上記ビア導体は、金、銀または銅を含む導体材料によって形成されていることを特徴とする請求項１〜請求項６のいずれか１項に記載の多層基板。
複数の絶縁層を積層してなる積層体と、上記絶縁層間に設けられるライン導体と、上記絶縁層を貫通する複数のビア導体とを有する多層基板を製造する方法において、上記複数のビア導体として、径を異にする第１、第２のビア導体を形成する工程を有し、第１、第２のビア導体を形成する工程では、第１のビア導体の径を、第１のビア導体に同一絶縁層において接続されるライン導体の幅寸法と略同一にすると共に、同一絶縁層においてライン導体に接続されない第２のビア導体の径を、第１のビア導体の径より小さくすることを特徴とする多層基板の製造方法。
第１、第２のビア導体を形成する工程の後工程として、第１のビア導体に接続するライン導体を形成する工程を有することを特徴とする請求項８に記載の多層基板の製造方法。
第１、第２のビア導体を形成する工程では、セラミックグリーンシートに第１、第２のビア導体用の孔を開け、これらの孔に導電性ペーストを充填し、上記ライン導体を形成する工程では、スクリーン印刷法によって上記セラミックグリーンシート上に上記ライン導体用の導電性ペーストを印刷することを特徴とする請求項９に記載の多層基板の製造方法。