JP2006018090A - 表示装置 - Google Patents

Abstract

【課題】表示装置において、駆動用ＩＣの個数を減らしても、従来よりも表示品位の低下を抑止する。
【解決手段】行列状に設けられた複数の画素電極４と、各画素電極４同士の間で行方向に延びる複数のゲート線１と、各画素電極４同士の間で列方向に延びる複数のソース線２と、複数のゲート線１及びソース線２に接続され各画素電極４毎に設けられたＴＦＴ３と、画素電極４に対応して規定された絵素ドットとを備えた表示装置であって、ソース線２を介して隣接する１対の絵素ドットは、サブ画素を構成し、サブ画素は、１ゲート線が延びる方向にゲート線１毎に絵素ドット１個分ずれて配列され、サブ画素の各画素電極４は、複数のソース線２の何れか１本からＴＦＴ３を介して同一のソース信号が供給されるように構成され、複数のソース線２は、互いに隣り合った２本毎に接続されている。
【選択図】図２

Description

本発明は、表示装置に関するものである。

表示装置の１つである液晶表示装置は、薄型で低消費電力という特徴を有しており、パソコン、携帯端末及びカラーテレビ等のディスプレイとして、広く利用されている。

特に、アクティブマトリクス駆動方式の液晶表示装置は、画像の最小単位のサブ画素毎にＴＦＴ等のスイッチング素子を有しており、個々のサブ画素を確実に点灯することができるので、精細な動画表示が可能である。

このアクティブマトリクス駆動方式の液晶表示装置は、画素毎にＴＦＴが設けられたアクティブマトリクス基板と、そのアクティブマトリクス基板に対向配置され、共通電極及びカラーフィルターが設けられた対向基板と、それら両基板間に挟持された液晶層とにより構成された液晶表示パネルを備えている。

図１０は、上記アクティブマトリクス基板を模式的に示した平面図である。

このアクティブマトリクス基板１０’は、図中の横方向に相互に平行に延びるように設けられた複数のゲート線１と、ゲート線１と直交する方向に（図中の縦方向に）相互に平行に延びるように設けられた複数のソース線２と、ゲート線１及びソース線２の各交差部分に設けられたＴＦＴ３と、各ＴＦＴ３に対応して一対のゲート線１及びソース線２に囲われる領域に設けられた画素電極４とを備えている。

また、図１０中の画素電極４上のＲ、Ｇ及びＢという表記は、上記対向基板に設けられたカラーフィルターの着色層の色（赤、緑及び青）をそれぞれ示したものである。図１０の場合、カラーフィルターの着色層の配列は、ストライプ配列である。

ここで、各画素電極４は、サブ画素を構成し、このアクティブマトリクス基板１０’では、ＲＧＢ３色に対応した３つのサブ画素から構成された画素が、ストライプ状に繰り返し配列されている。

このアクティブマトリクス基板１０’を有する液晶表示装置では、ゲート線１を１本ずつ順次走査して各ゲート線１に接続された各ＴＦＴ３をオン状態にすると同時に、所定のソース線２から、その所定のソース線２に接続されたＴＦＴ３を介して１つのサブ画素にソース信号を書き込むことにより、サブ画素の画素電極と対向基板の共通電極との間に電位差を生じさせる。そして、この電位差によって発生する電界によって液晶層を透過する光の透過量が制御され、画像表示が行なわれる。

ところで、アクティブマトリクス駆動方式の液晶表示装置では、画面の解像度によって、ソース線及びゲート線の本数が決まってくる。ここで、解像度とは、画面の水平方向（横方向）に表示可能な点の数と垂直方向（縦方向）に表示可能な点の数とにより表現されるディスプレイにおいて、表示できる最大の画素数である。

例えば、高精細なＷＸＧＡ表示に対応する液晶表示装置では、画素数が１３６６×７６８であり、ソース線の本数が４０９８（＝１３６６×３）本になる。このように、高い解像度の液晶表示装置では、ソース線の本数が多くなり、その分、ソース線へのソース信号を送るための駆動用ＩＣ（ソースドライバ）の個数も多くなる。

ここで、駆動用ＩＣは、液晶表示装置を構成する他部品と比較して高価であるので、その個数を減らすことによって、液晶表示装置のコストの低減を図ることができる。

そこで、サブ画素のサイズを横方向に２倍にして、縦方向の画素数を変えずに、横方向の画素数を１／２にすることが考えられる。この場合、各色のサブ画素間のピッチは縦方向に対しては変わらずに、横方向に対して２倍となるので、表示画像が粗くなり、縦横のピッチの違いによりジャギーという階段状のギザギザのラインが視認される。

また、特許文献１には、マトリクス状に配設した複数のサブ画素のうち、例えば、３行６列のサブ画素を１画素とすることにより、駆動用ＩＣの個数を少なくする技術が開示されている。

さらに、特許文献２には、１画素が４つのサブ画素（セル）により構成されてなる４セル方式のセル配置において、隣接するセルを同一色にすることにより、制御回路数を削減する技術が開示されている。
特開２００１−２７２６８９号公報 特開平６−１０２５０３号公報

しかしながら、従来の駆動ＩＣの個数を減らす技術では、単に、１つの画素の大きさを大きくして、画面の解像度が低くなるので、表示品位が低下する恐れがあった。

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、表示装置において、駆動用ＩＣの個数を減らしても、従来よりも表示品位の低下を抑止することにある。

本発明は、ソース線を介して隣接する１対の絵素ドットによりサブ画素を構成し、そのサブ画素がデルタ配列していると共に、ゲート線又はソース線が互いに隣り合った２本毎に接続されているように構成されたものである。

具体的に本発明に係る表示装置は、行列状に設けられた複数の画素電極と、該各画素電極同士の間で行方向に延びる複数のゲート線と、上記各画素電極同士の間で列方向に延びる複数のソース線と、上記複数のゲート線及びソース線に接続されたスイッチング素子と、上記画素電極に対応して規定された絵素ドットとを備えた表示装置であって、上記ソース線を介して隣接する１対の絵素ドットが、サブ画素を構成し、上記サブ画素が、上記ゲート線の延びる方向に該ゲート線毎に上記絵素ドット１個分ずれて配列され、上記サブ画素の各画素電極には、上記複数のソース線の何れか１本から上記スイッチング素子を介して同一のソース信号が供給されるように構成され、上記複数のゲート線又は上記複数のソース線が、互いに隣り合った２本毎に接続されていることを特徴とする。

上記の構成によれば、ソース線を介して隣接する１対の絵素ドットがサブ画素を構成し、その各サブ画素がゲート線毎に絵素ドット１個分ずれて配列しているので、各サブ画素の配列が所謂デルタ配列になっている。

そして、複数のゲート線が互いに隣り合った２本毎に接続されている場合には、１本のゲート線にゲート信号を供給することにより、そのゲート線に接続された隣のゲート線にも同一のゲート信号が供給されることになる。そのため、それら２本のゲート線に接続された全てのスイッチング素子（例えばＴＦＴ）がオン状態になり、２行分の全てのサブ画素がソース信号を書き込める状態になる。ここで、各サブ画素は上記のように絵素ドット１個分ずれて配列しているので、各行のサブ画素には別々のソース線によってソース信号が書き込むことになる。これにより、互いに隣り合ったゲート線が２本ずつ接続されていても、ソース信号が混信する恐れがない。従って、ゲート線にゲート信号を供給するゲートドライバ（駆動用ＩＣ）の個数が、ゲート線に１本ずつゲート信号を供給する場合の１／２になる。

また、複数のソース線が互いに隣り合った２本毎に接続されている場合には、１本のソース線にソース信号を供給することにより、そのソース線に接続された隣のソース線にも同一のソース信号が供給されることになる。ここで、ソース線を介して隣接する１対の絵素ドットがサブ画素を構成しているので、同一の行において隣接する各サブ画素同士については、同一のソース信号が供給される恐れがない。また、隣り合った２行に配列され、絵素ドット１個分ずれて配列される各サブ画素同士については、ゲート線が１本ずつ走査されることになるので、同一のソース信号が供給される恐れがない。これらのことにより、互いに隣り合ったソース線が２本ずつ接続されいていても、ソース信号が混信する恐れがないことになる。従って、ソース線にソース信号を供給するソースドライバ（駆動用ＩＣ）の個数が、ソース線に１本ずつソース信号を供給する場合の１／２になる。

このように、本発明に係る表示装置では、互いに隣り合ったゲート線が２本毎に接続されていることにより、ゲートドライバの数が削減され、或いは、互いに隣り合ったソース線が２本毎に接続されていることにより、ソースドライバの数が削減され、しかも、各サブ画素は、色分散性が一般的に優れるデルタ配列に配列しているので、画素の粗さに起因する表示品位の低下も最小限に抑止される。そのため、ゲートドライバやソースドライバのような駆動用ＩＣの個数を減らしても、従来よりも表示品位の低下が抑止される。

また、本発明に係る表示装置は、行列状に設けられた複数の画素電極と、該各画素電極同士の間で行方向に延びる複数のゲート線と、上記各画素電極同士の間で列方向に延びる複数のソース線と、上記複数のゲート線及びソース線に接続されたスイッチング素子と、上記画素電極に対応して規定された絵素ドットとを備えた表示装置であって、上記ソース線を介して隣接する１対の絵素ドットが、サブ画素を構成し、上記サブ画素が、上記ゲート線の延びる方向に該ゲート線毎に上記絵素ドット１個分ずれて配列され、上記サブ画素の各画素電極が、上記複数のソース線の何れか１本から上記スイッチング素子を介して同一のソース信号が供給されるように構成され、上記ゲート線が、上記各画素電極の間に１行おきに設けられ、上記スイッチング素子が、上記ゲート線の延びる方向に沿って上記サブ画素毎に上下交互に設けられていることを特徴とする。

上記の構成によれば、ソース線を介して隣接する１対の絵素ドットがサブ画素を構成し、その各サブ画素がゲート線毎に絵素ドット１個分ずれて配列しているので、各サブ画素の配列が所謂デルタ配列になっている。そして、１本のゲート線を走査することにより、そのゲート線の側方に、サブ画素毎に上下交互に設けられたスイッチング（例えばＴＦＴ）がオン状態になる。つまり、そのゲート線の両側の２行分のサブ画素がソース信号を書き込める状態になる。ここで、各サブ画素は上記のように絵素ドット１個分ずれて配列しているので、各行のサブ画素には別々のソース線によってソース信号が書き込むことになる。これにより、ゲート線１本で２行分のサブ画素を走査しても、ソース信号が混信する恐れがないことになる。従って、ゲート線にゲート信号を供給するゲートドライバ（駆動用ＩＣ）の個数が、ゲート線に１本ずつゲート信号を供給する場合の１／２になる。

このように、本発明に係る表示装置では、ゲートドライバの数が削減され、しかも、各サブ画素は、色分散性が一般的に優れるデルタ配列に配列しているので、画素の粗さに起因する表示品位の低下も最小限に抑止される。そのため、ゲートドライバのような駆動用ＩＣの個数を減らしても、従来よりも表示品位の低下が抑止される。

上記スイッチング素子が、上記各絵素ドット毎に設けられていると共に、上記各サブ画素内の上記絵素ドット同士の間に延びる上記ソース線に接続されていてもよい。

上記の構成によれば、各サブ画素において、ソース信号が、サブ画素内の各絵素ドットの間に延びるソース線と、そのソース線に接続された２つのスイッチング素子とを介して、各絵素ドットを構成する画素電極に書き込まれることになる。

上記サブ画素では、上記各画素電極同士が互いに接続され、上記スイッチング素子が、上記各サブ画素毎に設けられていると共に、上記各サブ画素内の上記絵素ドット同士の間に延びる上記ソース線に接続されていてもよい。

上記の構成によれば、各サブ画素において、ソース信号が、サブ画素内の各絵素ドットの間に延びるソース線と、そのソース線に接続された１つのスイッチング素子とを介して、各絵素ドットを構成する画素電極に書き込まれることになる。そのため、画像表示に必要なスイッチング素子の個数は、各絵素ドット毎にスイッチング素子が設けられている場合の１／２になる。

上記サブ画素では、上記各画素電極が互いに接続され、上記スイッチング素子が、上記各サブ画素毎に設けられていると共に、上記各サブ画素の側部に沿って延びる上記ソース線に接続されていてもよい。

上記の構成によれば、各サブ画素において、ソース信号が、サブ画素の側部に沿って延びるソース線と、そのソース線に接続された１つのスイッチング素子とを介して、各絵素ドットを構成する画素電極に書き込まれることになる。そのため、画像表示に必要なスイッチング素子の個数は、各絵素ドット毎にスイッチング素子が設けられている場合の１／２になる。

行列状に配列される複数の仮想サブ画素に対応した映像信号データを出力するデータ出力部と、上記データ出力部から出力された上記映像信号データを、実際に上記サブ画素へ入力される画像データに変換する変換部とを備え、上記変換部は、上記サブ画素の中心位置が上記仮想サブ画素の中心位置に一致しない場合には、該サブ画素に対して上記ゲート線が延びる方向に隣接する２つの仮想サブ画素を選択し、該各仮想サブ画素の中心位置と上記サブ画素の中心位置との各距離に応じて上記映像信号データを比例配分することにより、上記映像信号データを上記画像データに変換するように構成されていてもよい。

一般に、デルタ配列の各サブ画素の中心位置と、マトリクス状に配列される（ストライプ配列の）各仮想サブ画素の中心位置とは一致することがない。

上記の構成によれば、両者の中心位置が一致しない（ずれている）箇所では、変換部によって両者の中心位置のずれている距離に応じて各映像信号データを比例配分することにより、ストライプ配列の映像信号データが、デルタ配列に対応した画像データに変換される。これにより、本発明のようなデルタ配列の液晶表示装置において、例えば、ストライプ配列のビデオデータによって画像表示することが可能になる。

上記複数のソース線が、互いに隣り合った２本毎に接続され、上記ゲート線の延びる方向に隣接する３つの上記サブ画素が、１つの画素を構成し、上記画素の上記ソース線の延びる方向の大きさが、該画素の上記ゲート線が延びる方向の大きさの１／２であってもよい。

上記の構成によれば、画素のソース線の延びる方向の大きさが、画素のゲート線の延びる方向の大きさの１／２であるので、例えば、３色のサブ画素が列方向にストライプ状に配列した正方形の画素が行方向に２倍になって、ソース線の本数が１／２になったことになる。

本発明に係る表示装置は、ソース線を介して隣接する１対の絵素ドットによりサブ画素を構成し、そのサブ画素がデルタ配列していると共に、互いに隣り合ったゲート線を２本毎に接続されていることにより、ゲートドライバの数が削減でき、或いは、互いに隣り合ったソース線が２本毎に接続されていることにより、ソースドライバの数が削減できる。しかも、各サブ画素は、色分散性が一般的に優れているデルタ配列に配列しているので、画素の粗さに起因する表示品位の低下も最小限に抑止することができる。そのため、ゲートドライバやソースドライバのような駆動用ＩＣの個数を減らしても、従来よりも表示品位の低下を抑止することができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の実施形態では、表示装置の例として、ＴＦＴをスイッチング素子として用いた液晶表示装置を説明する。しかし、本発明の表示装置は、液晶表示装置のみならず種々の表示装置、例えば、有機エレクトロルミネッセンス（ＥＬ）表示装置、無機ＥＬ表示装置等の各種表示装置に適用することができる。

《発明の実施形態１》
図１は、本発明の実施形態１に係る液晶表示装置を構成する液晶表示パネル３０の断面模式図であり、図３は、本発明の液晶表示装置５０の構成概略図である。

液晶表示装置５０は、液晶表示パネル３０と、映像信号データを出力するデータ出力部（不図示）と、そのデータ出力部から出力された映像信号データを画像データに変換（スケーリング）する変換部１９と、変換部１９からの画像データが入力されるシステム制御部１８と、システム制御部１８からの画像データが入力されるゲートドライバ１８ａ及びソースドライバ１８ｂとにより構成されている。

液晶表示パネル３０は、アクティブマトリクス基板１０と、それに対向するように設けられた対向基板２０と、両基板１０及び２０との間に挟持された液晶層２５とを備えている。

図２は、液晶表示パネル３０を構成するアクティブマトリクス基板１０ａの平面模式図である。このアクティブマトリクス基板１０ａは、図１中のアクティブマトリクス基板１０に対応している。また、図２中の画素電極４上のＲ、Ｇ及びＢという表記は、対向基板２０に設けられたカラーフィルター１２の着色層の色（赤、緑及び青）をそれぞれ示している。

このアクティブマトリクス基板１０ａには、複数の画素電極４が行列状に設けられ、複数のゲート線１が各画素電極４同士の間で行方向に設けられ、複数のソース線２が各画素電極４同士の間で列方向に設けられている。

ここで、画素電極４は、１つの絵素ドットを構成し、各ソース線２を介して隣接する一対の画素電極４は、サブ画素を構成している。また、このサブ画素は、ゲート線１が延びる方向にゲート線１毎に絵素ドット１個分ずれて配列している。さらに、各サブ画素には、その中央に延びる、つまり、上記一対の画素電極４の間に延びるソース線２とゲート線１との交差部分に、各画素電極４に対応して一対のＴＦＴ３が設けられている。これによって、各サブ画素の各画素電極４には、その中央に延びるソース線２と、そのソース線２に接続された一対のＴＦＴ３とを介して同一のソース信号が供給されることになる。

さらに、互いに隣り合ったソース線２は、行列状に画素電極４が設けられていない非表示領域において、２本毎に接続されている。

なお、図２中には図示していないが、各ゲート線１の間に各ゲート線１に沿って相互に平行に延びるように、複数の容量線が設けられていてもよい。

また、アクティブマトリクス基板１０ａ（１０）は、絶縁基板６ａ上に、ゲート絶縁膜及び層間絶縁膜５が順に積層された積層構造になっている。

ガラス基板６ａとゲート絶縁膜との層間には、ゲート線１が設けられている。このゲート線１は、各ＴＦＴ３に対応してその側方に突出したゲート電極を有している。

ゲート絶縁膜と層間絶縁膜５との層間には、ＴＦＴ３を構成する半導体層が設けられている。この半導体層の上層には、各ＴＦＴ３に対応してソース線２から側方に突出したソース電極と、そのソース電極に対峙するドレイン電極とが設けられている。

層間絶縁膜５上には、ドレイン電極にコンタクトホールを介して接続された画素電極４が設けられている。そして、画素電極４上には、配向膜２１ａが設けられている。

対向基板２０は、絶縁基板６ｂ上に、カラーフィルター１２、オーバーコート層（不図示）、共通電極１３及び配向膜２１ｂが順に積層された積層構造になっている。

カラーフィルター１２には、各サブ画素に対応して赤、緑及び青のうちの１色の着色層が設けられ、各着色層の間にはブラックマトリクス１１が設けられている。

ここで、図２に示すように、サブ画素の各絵素ドットは、同じ色が表示されるように構成されている。そして、各サブ画素が、ゲート線１毎に絵素ドット１個分ずれて配列しているので、各サブ画素の配列が所謂デルタ配列になっている。

液晶層２５は、電気光学特性を有するネマチック液晶材料からなる液晶分子により構成されている。

このように、液晶表示パネル３０では、各画素電極４毎に１つの絵素ドットが構成され、ソース線２を介して隣接する一対の絵素ドットによりサブ画素が構成されており、各サブ画素が、ゲート線１毎に絵素ドット１個分ずれたデルタ配列になっている。

そして、画像を表示する際には、ゲート線１からゲート信号がＴＦＴ３に供給され、そのゲート線１に接続された全てのＴＦＴ３がオン状態になる。それと同時に、ソース線２からソース信号がＴＦＴ３に供給され、画素電極４に所定の電荷が書き込まれる。これによって、画素電極４と共通電極１３との間で電位差が生じ、液晶層２５からなる液晶容量に所定の電圧が印加される。そして、液晶表示パネル３０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。

このとき、液晶表示パネル３０では、互いに隣り合ったソース線２が２本毎に接続されているので、１本のソース線２にソース信号を供給することにより、そのソース線２に接続された隣りのソース線２にも同一のソース信号が供給されることになる。

しかしながら、液晶表示パネル３０では、上記のようにソース線２を介して隣接する１対の絵素ドットがサブ画素を構成しているので、同じ行において隣接する各サブ画素同士には、所定のソース線２とその２本隣のソース線２とによってソース信号が供給される。そのため、互いに隣り合ったソース線２が２本毎に接続されていても、同じ行において隣り合った各サブ画素同士には、同一のソース信号が供給される恐れがないことになる。

また、隣り合った２行に配列され、絵素ドット１個分重なっている各サブ画素同士については、ゲート信号が供給されるゲート線１が互いに異なり、液晶表示パネル３０がゲート線１を１本ずつ走査するように構成されているので、互いに隣り合ったソース線２が２本毎に接続されていても、同一のソース信号が供給される恐れがないことになる。

このように、互いに隣り合ったソース線２が２本毎に接続されていても、ソース信号が混信する恐れがないので、ソース信号を供給するソース線２の個数が、ソース線に１本毎にソース信号を供給する場合の１／２になる。従って、図３ではソースドライバ１８ｂを１個のものとして図示しているが、実際には、ソースドライバ１８ｂ（駆動用ＩＣ）の個数を減らすことができる。

次に、本発明の液晶表示装置５０を構成する液晶表示パネル３０の製造方法について説明する。なお、以下の製造方法は代表例であり、これに限定されるものではない。

＜アクティブマトリクス基板作製工程＞
まず、ガラス基板等の絶縁基板６ａ上の基板全体に、Ｔａ、ＴａＭｏ合金等からなる金属膜（厚さ１０００〜２０００Å）をスパッタリング法により成膜し、その後、フォトリソグラフィー技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称する）によりパターン形成して、ゲート線１及びゲート電極を形成する。

次いで、ゲート線１等が形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコン膜（厚さ４０００Å程度）、アモルファスシリコン膜（厚さ５００Å程度）及び窒化シリコン膜（厚さ５００Å程度）を順に成膜する。ここで、下層の窒化シリコン膜は、ゲート絶縁膜となり、上層の窒化シリコン膜は、エッチストッパ膜となる。

次いで、ＰＥＰ技術によりエッチストッパ膜をエッチング除去して、ソース電極及びドレイン電極とのコンタクト部分となるアモルファスシリコン膜を露出させる。

次いで、ＰＥＰ技術によりアモルファスシリコン膜を島状にパターン形成して、半導体層を形成する。

次いで、半導体層が形成された基板全体に、Ｔｉ等からなる金属膜（厚さ１０００〜２０００Å）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、ソース線２、ソース電極及びドレイン電極を形成する。

ここで、半導体層は、上記のようにアモルファスシリコン膜により形成させてもよいが、ポリシリコン膜を成膜させてもよく、また、アモルファスシリコン膜及びポリシリコン膜にレーザーアニール処理を行って結晶性を向上させてもよい。これにより、半導体層内の電子の移動速度が速くなり、ＴＦＴ３の特性を向上させることができる。

次いで、ソース線２等が形成された基板全体に、ＣＶＤ法により窒化シリコン膜（厚さ３０００Å程度）等を成膜して、層間絶縁膜５を形成する。

次いで、層間絶縁膜５のドレイン電極に対応する部分をエッチング除去して、コンタクトホールを形成する。

次いで、層間絶縁膜１１上の基板全体に、ＩＴＯ（Indium Tin Oxide）膜からなる透明導電膜（厚さ１０００Å程度）をスパッタリング法により成膜し、その後、ＰＥＰ技術によりパターン形成して、画素電極４を形成する。

次いで、画素電極４上の基板全体に、ポリイミド樹脂を厚さ５００〜１０００Åで印刷し、その後、焼成して、回転布にて１方向にラビング処理を行って、配向膜２１ａを形成する。

以上のようにして、アクティブマトリクス基板１０ａ（１０）が作製される。

＜対向基板作製工程＞
まず、ガラス基板等の絶縁基板６ｂ上に、Ｃｒ薄膜又は黒色樹脂を成膜した後、ＰＥＰ技術によりパターン形成して、ブラックマトリクス１１を形成する。

次いで、ブラックマトリクス１１の間のそれぞれに、顔料分散法等を用いて、赤、緑及び青の何れかの着色層（厚さ２μｍ程度）をパターン形成してカラーフィルター１２を形成する。

次いで、カラーフィルター１２上の基板全体に、アクリル樹脂を塗布してオーバーコート層を形成する。

次いで、オーバーコート層上の基板全体に、ＩＴＯ膜（厚さ１０００Å程度）を成膜して、共通電極１３を形成する。

次いで、画素電極４上の基板全体に、ポリイミド樹脂を厚さ５００〜１０００Åで印刷し、その後、焼成して、回転布にて１方向にラビング処理を行って、配向膜２１ｂを形成する。

上記のようにして、対向基板２０を作製することができる。

＜液晶表示パネル作製工程＞
まず、アクティブマトリクス基板１０（１０ａ）及び対向基板２０のうちの一方にスクリーン印刷により、熱硬化性エポキシ樹脂等からなるシール材料を液晶注入口の部分を欠いた枠状パターンに塗布し、他方の基板に液晶層の厚さに相当する直径を持ち、プラスチック又はシリカからなる球状のスペーサーを散布する。

次いで、アクティブマトリクス基板１０（１０ａ）と対向基板２０とを貼り合わせ、シール材料を硬化させて、空の液晶表示パネルを作製する。

次いで、空の液晶表示パネルに、減圧法により液晶材料を注入した後、液晶注入口にＵＶ硬化樹脂を塗布し、ＵＶ照射により、液晶材料を封止する。これによって、液晶層２５が形成される。

以上のようにして、液晶表示パネル３０が作製される。

次に、本発明の液晶表示装置５０の画像表示方法について説明する。

ここで、液晶表示装置５０（液晶表示パネル３０）のサブ画素の配列は、デルタ配列であるので、マトリクス状に配列される複数の仮想サブ画素に対応した映像信号データ（例えば、ストライプ配列用のビデオデータ）を、デルタ配列用に変換する必要がある。

具体的には、ソース線２を介して隣接する同一色が表示されるの２つの画素電極４を１サブ画素としているので、サブ画素の大きさは、１つの画素電極を１サブ画素としている場合と比較して２倍となり、サブ画素の個数は１／２になる。そのため、横方向（ゲート線１が延びる方向）の画像データを１／２にスケーリングしてやる必要がある。

このスケーリングする方法としては、所定間隔でデータを切り捨てる方法や線形比例法等の各種スケーリング法が適応できる。

以下に、線形比例法について詳細に説明する。

図６は、液晶表示装置５０（液晶表示パネル３０）を構成するカラーフィルター１２の各着色層（１２Ｒ、１２Ｇ及び１２Ｂ）の配列を示したものである。ここで、各着色層（１２Ｒ、１２Ｇ及び１２Ｂ）の位置は、一対の画素電極４により構成されたサブ画素の位置に対応している。また、図中の○印１４Ｂは、青色の着色層１２Ｂの中心位置を、同じく、△印１４Ｒは、赤色の着色層１２Ｒの中心位置を、同じく▽印１４Ｇは、緑色の着色層１２Ｇの中心位置を、それぞれ示しており、各サブ画素の中心位置と一致している。

図７は、図６の各着色層（１２Ｒ、１２Ｇ及び１２Ｂ）の輪郭を省略し、各着色層の中心位置（１４Ｒ、１４Ｇ及び１４Ｂ）と、マトリクス状に配列される上記仮想サブ画素１５の位置とを示している。

図７の場合、青色の着色層の中心位置１４Ｂと仮想サブ画素１５ａの中心位置とは一致しているが、赤色の着色層の中心位置１４Ｒ及び緑色の着色層の中心位置１４Ｇと仮想サブ画素１５の中心位置とはそれぞれ一致していないことになる。

ここで、液晶表示装置５０は、マトリクス状に配列される複数の仮想サブ画素に対応した映像信号データを出力するデータ出力部と、そのデータ出力部から出力された映像信号データを、実際にサブ画素へ入力される画像データに変換する変換部１８とを備えている。

次に、変換部１８によって映像信号データを画像データに変換する方法について説明する。

まず、データ出力部によって、マトリクス状に配列される複数の仮想サブ画素に対応した映像信号データを出力する。

次いで、変換部１８によって、データ出力部で出力された映像信号データを、実際にサブ画素へ入力される画像データに変換する。

この変換部１８は、サブ画素の中心位置が仮想サブ画素の中心位置に一致しない場合には、そのサブ画素に対してゲート線１が延びる方向に隣接する２つの仮想サブ画素１５を選択して、その各仮想サブ画素１５の中心位置とサブ画素の中心位置（１４Ｒ、１４Ｇ及び１４Ｂに対応）との各距離に応じて、映像信号データを比例配分することにより、映像信号データを画像データに変換するように構成されている。

具体的には、赤色の着色層の中心位置１４Ｒに対応するサブ画素では、ゲート線１が延びる方向に隣接する２つの仮想サブ画素１５ａ及び１５ｂを選択する。

図７に示すように、赤色の着色層の中心位置１４Ｒ及び仮想サブ画素１５ａの中心位置の間の距離と赤色の着色層の中心位置１４Ｒ及び仮想サブ画素１５ｂの中心位置の間の距離との比が２：１である場合には、赤色の着色層の中心位置１４Ｒの画像データは、仮想サブ画素１５ａに対応する映像信号データと仮想サブ画素１５ｂに対応する映像信号データとを１：２に比例配分したものになる。

より具体的には、赤色の着色層の中心位置１４Ｒの階調データ（画像データ）は、仮想サブ画素１５ａに対応する階調データ（映像信号データ）を１／３倍したものと、仮想サブ画素１５ｂに対応する階調データ（映像信号データ）を２／３倍したものとの和になる。

また、緑色の着色層の中心位置１４Ｇの画像データについては、仮想サブ画素１５ｂに対応する映像信号データと仮想サブ画素１５ｃに対応する映像信号データとを比例配分したものになる。

なお、青色の着色層の中心位置１４Ｂの画像データについては、仮想サブ画素１５ａの映像信号データそのものになる。

仮に、行列状に配列された複数の仮想サブ画素に対応する映像信号データのうち、ｍ行目のｎ列目の映像信号データをＰ（ｍ，ｎ）と表現した場合には、図７中の赤色表示の階調データＤｒ、緑色表示の階調データＤｇ、及び青色表示の階調データＤｂは、それぞれ以下の式となる。

Ｄｒ＝｛Ｐ（ｍ，ｎ−１）×１＋Ｐ（ｍ，ｎ）×２｝／３
Ｄｇ＝｛Ｐ（ｍ，ｎ）×２＋Ｐ（ｍ，ｎ＋１）×１｝／３
Ｄｂ＝Ｐ（ｍ，ｎ−１）
このような変換処理は、ＦＰＧＡ（Field Programable Gate Array）回路を使えば容易に実行できる。

また、従来の方法では、ソース線の本数を削減するために、ストライプ配列において、１つのサブ画素の大きさを横方向（行方向）に元のサブ画素の２倍にするしかなく、同色（例えば、赤色）を表示するサブ画素同士の間隔は、元のサブ画素の配列における同色を表示するサブ画素同士の間隔の２倍になっていた。しかしながら、本発明では、各サブ画素がデルタ配列になっているため、同色を表示するサブ画素同士の間隔は、斜め方向になるので、元のサブ画素の配列における同色を表示するサブ画素同士の間隔の約１．４１倍になる。そのため、本発明では従来の方法よりも色分散性に優れているので、画素の粗さに起因する表示品位の低下を最小限に抑えることができる。

以上説明したように、本発明の液晶表示装置５０は、複数のソース線２が互いに隣り合った２本毎に接続されているので、１本のソース線２にソース信号を供給することにより、そのソース線２に接続された隣のソース線２にも同一のソース信号が供給されることになる。そして、同じ行において隣接する各サブ画素同士については、サブ画素がソース線１を介して隣接する１対の絵素ドットにより構成されているので、同一のソース信号が供給される恐れがない。また、隣接する２行に配列され、絵素ドット１個分が重なった各サブ画素同士については、ゲート線１が１本ずつ走査されることになるので、同じソース信号が供給される恐れがない。これによって、互いに隣り合ったソース線２が２本毎に接続されていても、ソース信号が混信する恐れがないことになる。従って、ソース線２にソース信号を供給するソースドライバ１８ｂの個数が、ソース線に１本ずつソース信号を供給する場合の１／２にすることができる。

しかも、各サブ画素は、色分散性が一般的に優れるデルタ配列に配列しているので、画素の粗さに起因する表示品位の低下も最小限に抑止される。そのため、ソースドライバ１８ｂのような駆動用ＩＣの個数を減らしても、従来よりも表示品位の低下を抑止することができる。

また、ゲート線１の延びる方向に隣接する３つのサブ画素が、１つの画素を構成し、その画素のソース線２の延びる方向の大きさが、画素のゲート線１が延びる方向の大きさの１／２であるので、例えば、３色のサブ画素が列方向にストライプ状に配列した正方形の画素が行方向に２倍になって、ソース線の本数が１／２になったことになる。

さらに、アクティブマトリクス基板１０ａの代わりに、以下のように構成されたアクティブマトリクス基板１０ｂ及び１０ｃとしてもよい。

図４は、アクティブマトリクス基板１０ｂの平面模式図である。

このアクティブマトリクス基板１０ｂには、複数の画素電極４がマトリクス状に設けられ、複数のゲート線１が各画素電極４同士の間で行方向に設けられ、複数のソース線２が各画素電極４同士の間で列方向に設けられている。

ここで、各ソース線２を介して隣接する一対の画素電極４同士は、互いに接続されて、サブ画素を構成している。このサブ画素は、上記アクティブマトリクス基板１０ａと同様に、ゲート線１が延びる方向に絵素ドット１個分ずれて配列している。そして、各サブ画素内の絵素ドットの間に延びるソース線２とゲート線１との交差部分には、各サブ画素毎にＴＦＴ３が設けられている。これによって、サブ画素を構成する一対の画素電極４には、その中央に延びるソース線２から１つのＴＦＴ３を介して同一のソース信号が供給されることになる。

図５は、アクティブマトリクス基板１０ｃの平面模式図である。

このアクティブマトリクス基板１０ｃには、複数の画素電極４がマトリクス状に設けられ、複数のゲート線１が各画素電極４同士の間で行方向に設けられ、複数のソース線２が各画素電極４同士の間で列方向に設けられている。

ここで、各ソース線２を介して隣接する一対の画素電極４同士は、互いに接続されて、サブ画素を構成している。このサブ画素は、上記アクティブマトリクス基板１０ａ及びアクティブマトリクス基板１０ｂと同様に、ゲート線１が延びる方向に絵素ドット１個分ずれて配列している。そして、各サブ画素の側部に沿って延びるソース線２とゲート線１との交差部分には、各サブ画素毎にＴＦＴ３が設けられている。これによって、サブ画素を構成する一対の画素電極４には、そのサブ画素の側部に沿って延びるソース線２から１つのＴＦＴ３を介して同一のソース信号が供給されることになる。

このアクティブマトリクス基板１０ｂ及び１０ｃは、上記アクティブマトリクス基板１０ａの作製方法に基づいて、ＴＦＴ３のパターン形状（個数）及び画素電極４のパターン形状を変更することにより、作製することができる。

ここで、各画素電極４同士の接続部分は、ソース線２と重なって寄生容量が発生することになる。そのため、各画素電極４同士の接続部分とソース線２との重なり部分を小さく形成することが望ましい。

このアクティブマトリクス基板１０ｂ及び１０ｃにより構成された液晶表示パネルを有する液晶表示装置では、ＴＦＴ３が、各サブ画素毎に設けられているので、画像表示に必要なＴＦＴ３の個数を、各絵素ドット毎にＴＦＴ３が設けられている場合の１／２にすることができる。

《発明の実施形態２》
図８は、本発明の実施形態２に係る液晶表示装置（液晶表示パネル）を構成するアクティブマトリクス基板１０ｄの平面模式図である。液晶表示装置及び液晶表示パネルの主要な構成は実施形態１のものと実質的に同じであるので、その説明を省略する。

図８中の画素電極４上のＲ、Ｇ及びＢという表記は、図２、図４及び図５と同様に、対向基板２０に設けられたカラーフィルター１２の着色層の色（赤、緑及び青）をそれぞれ示している。

このアクティブマトリクス基板１０ｄには、複数の画素電極４がマトリクス状に設けられ、複数のゲート線１が各画素電極４同士の間で行方向に設けられ、複数のソース線２が各画素電極４同士の間で列方向に設けられている。

ここで、画素電極４は、１つの絵素ドットを構成し、各ソース線２を介して隣接する一対の画素電極４は、サブ画素を構成している。また、このサブ画素は、ゲート線１が延びる方向に、絵素ドット１個分ずれて配列している。さらに、各サブ画素には、その中央に延びる、つまり、上記一対の画素電極４の間に延びるソース線２とゲート線１との交差部分に、各画素電極４に対応して一対のＴＦＴ３が設けられている。これによって、各サブ画素の各画素電極４には、その中央に延びるソース線２と、そのソース線２に接続された一対のＴＦＴ３とを介して同一のソース信号が供給されることになる。

さらに、互いに隣り合ったゲート線１は、行列状に画素電極４が設けられていない非表示領域において、２本毎に接続されている。

また、アクティブマトリクス基板１０ｄの断面構造については、実施形態１に記載のアクティブマトリクス１０ａ、１０ｂ及び１０ｃと実質的に同じであるので、その説明を省略する。

このアクティブマトリクス基板１０ｄを備えた液晶表示パネルでは、各画素電極４毎に１つの絵素ドットが構成され、ソース線２を介して隣接する一対の絵素ドットによりサブ画素が構成されており、各サブ画素が、ゲート線１毎に絵素ドット１個分ずれたデルタ配列になっている。

そして、画像を表示する際には、ゲート線１からゲート信号がＴＦＴ３に供給され、そのゲート線１に接続された全てのＴＦＴ３がオン状態になる。それと同時に、ソース線２からソース信号がＴＦＴ３に供給され、画素電極４に所定の電荷が書き込まれる。これによって、画素電極４と共通電極１３との間で電位差が生じ、液晶層２５からなる液晶容量に所定の電圧が印加される。そして、液晶表示パネル３０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。

このとき、液晶表示パネルでは、互いに隣り合ったゲート線１が２本毎に接続されているので、１本のゲート線１にゲート信号を供給することにより、それに接続された隣のゲート線１にも同一のゲート信号が供給されることになる。そのため、それら２本のゲート線１に接続された全てのＴＦＴ３がオン状態になり、２行分のサブ画素がソース信号を書き込める状態になる。

ここで、各サブ画素は上記のように絵素ドット１個分ずれて配列しているので、各行のサブ画素には別々のソース線２によってソース信号が書き込むことになる。これにより、互いに隣り合ったゲート線１が２本毎に接続されていても、ソース信号が混信する恐れがないことになる。従って、ゲート線１にゲート信号を供給するゲートドライバ１８ａの個数が、ゲート線に１本ずつゲート信号を供給する場合の１／２にすることができる。

このように、互いに隣り合ったゲート線１が２本毎に接続されていても、ソース信号が混信する恐れがないので、ゲート信号を供給するゲート線１の個数が、ゲート線に１本毎にゲート信号を供給する場合の１／２になる。従って、ゲートドライバ１８ａ（駆動用ＩＣ）の個数を減らすことができる。

しかも、各サブ画素は、色分散性が一般的に優れるデルタ配列しているので、画素の粗さに起因する表示品位の低下も最小限に抑止される。そのため、ゲートドライバのような駆動用ＩＣの個数を減らしても、従来よりも表示品位の低下を抑止することができる。

また、アクティブマトリクス基板１０ｄは、実施形態１のアクティブマトリクス基板１０ａの作製方法に基づいて、ゲート線１及びソース線２のパターン形状を変更することにより、作製することができる。

さらに、対向基板作製工程、液晶表示パネル作製工程及び液晶表示装置の画像表示方法については、実施形態１に記載のものと実質的に同じであるので、その説明を省略する。

また、このアクティブマトリクス基板１０ｄを、実施形態１に記載のアクティブマトリクス１０ｂ及び１０ｃのように、サブ画素毎にＴＦＴが設けられた構成にしてもよい。

《その他の実施形態》
本発明は、上記実施形態２に記載されたアクティブマトリクス基板１０ｄの代わりに、以下のように構成されたアクティブマトリクス基板１０ｅとしてもよい。

図９は、アクティブマトリクス基板１０ｅの平面模式図である。

このアクティブマトリクス基板１０ｅには、複数の画素電極４がマトリクス状に設けられ、複数のゲート線１が各画素電極４同士の間で行方向に一行おきに設けられ、複数のソース線２が各画素電極４同士の間で列方向に設けられている。

そして、ゲート線１には、ゲート線１の延びる方向に沿って、サブ画素毎に上下交互に（ゲート線１の側方に互い違いに）ＴＦＴ３が設けられている。

このアクティブマトリクス基板１０ｅは、実施形態２に記載されたアクティブマトリクス１０ｄにおける２本毎に接続されたゲート線１を、両側方にＴＦＴ３が設けられた１本のゲート線１としたものであるので、その作用効果、作製方法及び液晶表示パネルとした場合の画像表示方法については、アクティブマトリクス１０ｄと実質的に同じである。そのため、それらの詳細な説明については省略する。

なお、本発明は、上記実施形態に限定されるものではなく、他の構成であってもよい。

以上説明したように、本発明は、サブ画素のデルタ配列によって、駆動ＩＣの数が削減できるので、ＡＶ用の液晶表示装置等について有用である。

本発明の実施形態１に係る液晶表示パネル３０の断面模式図である。 本発明の実施形態１に係るアクティブマトリクス基板１０ａの平面模式図である。 本発明の実施形態１に係る液晶表示装置５０の構成概略図である。 本発明の実施形態１に係るアクティブマトリクス基板１０ｂの平面模式図である。 本発明の実施形態１に係るアクティブマトリクス基板１０ｃの平面模式図である。 本発明の実施形態１に係るサブ画素及びその中心位置を示す平面模式図である。 本発明の実施形態１に係るサブ画素の中心位置と仮想サブ画素の中心位置との関係を示す平面模式図である。 本発明の実施形態２に係るアクティブマトリクス基板１０ｄの平面模式図である。 本発明のその他の実施形態に係るアクティブマトリクス基板１０ｅの平面模式図である。 従来のアクティブマトリクス基板１０’の平面模式図である。

符号の説明

１， ゲート線
２， ソース線
３ ＴＦＴ
４ 画素電極
５ 絶縁層
６ａ，６ｂ 絶縁基板
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０’ アクティブマトリクス基板
１１ ブラックマトリクス
１２ カラーフィルター
１２Ｒ 赤色層
１２Ｇ 緑色層
１２Ｂ 青色層
１３ 共通電極
１４Ｒ 赤色中心位置
１４Ｇ 緑色中心位置
１４Ｂ 青色中心位置
１５ 仮想サブ画素
１６ａ，１６ｂ ゲート信号
１７ａ，１７ｂ ソース信号
１８ システム制御部
１８ａ ゲートドライバ
１８ｂ ソースドライバ
１９ 変換部
２１ａ，２１ｂ 配向膜
２２ａ，２２ｂ 偏光板
２３ シール材
２５ 液晶層
３０ 液晶表示パネル
５０ 液晶表示装置

Claims (7)

1. 行列状に設けられた複数の画素電極と、該各画素電極同士の間で行方向に延びる複数のゲート線と、上記各画素電極同士の間で列方向に延びる複数のソース線と、上記複数のゲート線及びソース線に接続されたスイッチング素子と、上記画素電極に対応して規定された絵素ドットとを備えた表示装置であって、
   上記ソース線を介して隣接する１対の絵素ドットは、サブ画素を構成し、
   上記サブ画素は、上記ゲート線が延びる方向に該ゲート線毎に上記絵素ドット１個分ずれて配列され、
   上記サブ画素の各画素電極は、上記複数のソース線の何れか１本から上記スイッチング素子を介して同一のソース信号が供給されるように構成され、
   上記複数のゲート線又は上記複数のソース線は、互いに隣り合った２本毎に接続されていることを特徴とする表示装置。
2. 行列状に設けられた複数の画素電極と、該各画素電極同士の間で行方向に延びる複数のゲート線と、上記各画素電極同士の間で列方向に延びる複数のソース線と、上記複数のゲート線及びソース線に接続されたスイッチング素子と、上記画素電極に対応して規定された絵素ドットとを備えた表示装置であって、
   上記ソース線を介して隣接する１対の絵素ドットは、サブ画素を構成し、
   上記サブ画素は、上記ゲート線が延びる方向に該ゲート線毎に上記絵素ドット１個分ずれて配列され、
   上記サブ画素の各画素電極は、上記複数のソース線の何れか１本から上記スイッチング素子を介して同一のソース信号が供給されるように構成され、
   上記ゲート線は、上記各画素電極の間に１行おきに設けられ、
   上記スイッチング素子は、上記ゲート線が延びる方向に沿って上記サブ画素毎に上下交互に設けられていることを特徴とする表示装置。
3. 請求項１又は２に記載された表示装置において、
   上記スイッチング素子は、上記各絵素ドット毎に設けられていると共に、上記各サブ画素内の上記絵素ドット同士の間に延びる上記ソース線に接続されていることを特徴とする表示装置。
4. 請求項１又は２に記載された表示装置において、
   上記サブ画素では、上記各画素電極同士が互いに接続され、
   上記スイッチング素子は、上記各サブ画素毎に設けられていると共に、上記各サブ画素内の上記絵素ドット同士の間に延びる上記ソース線に接続されていることを特徴とする表示装置。
5. 請求項１又は２に記載された表示装置において、
   上記サブ画素では、上記各画素電極が互いに接続され、
   上記スイッチング素子は、上記各サブ画素毎に設けられていると共に、上記各サブ画素の側部に沿って延びる上記ソース線に接続されていることを特徴とする表示装置。
6. 請求項１又は２に記載された表示装置において、
   行列状に配列される複数の仮想サブ画素に対応した映像信号データを出力するデータ出力部と、
   上記データ出力部から出力された上記映像信号データを、実際に上記サブ画素へ入力される画像データに変換する変換部とを備え、
   上記変換部は、上記サブ画素の中心位置が上記仮想サブ画素の中心位置に一致しない場合には、該サブ画素に対して上記ゲート線が延びる方向に隣接する２つの仮想サブ画素を選択し、該各仮想サブ画素の中心位置と上記サブ画素の中心位置との各距離に応じて上記映像信号データを比例配分することにより、上記映像信号データを上記画像データに変換するように構成されていることを特徴とする表示装置。
7. 請求項１に記載された表示装置において、
   上記複数のソース線は、互いに隣り合った２本毎に接続され、
   上記ゲート線が延びる方向に隣接する３つの上記サブ画素は、１つの画素を構成し、
   上記画素の上記ソース線が延びる方向の大きさは、該画素の上記ゲート線が延びる方向の大きさの１／２であることを特徴とする表示装置。

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