JP2006012967A - 半導体装置 - Google Patents

Abstract

【課題】 オン抵抗を低減でき、リーク電流も抑制できる半導体装置。
【解決手段】 半導体装置は、所定間隔を隔てて略平行に配置される複数のトレンチ１と、これらトレンチ１の内部に絶縁層２を介して形成される複数のソース３と、トレンチ１の上部に形成されるソース金属層４と、隣接するトレンチ１の間に形成されるｎ-半導体領域５と、トレンチ１の下部に形成されるｎ型ドリフト層６と、ｎ型ドリフト層６の下部に形成されるｎ+基板７と、ｎ+基板７の下面に形成されるドレイン金属層８とを備えている。トレンチ１内のソース３はｐ型ポリシリコンで形成されている。ソース３はソース金属層４と接触している。ｎ-半導体領域５とソース金属層４とはショットキー接合されている。
【選択図】 図１

Description

本発明は、トレンチを備えた半導体装置に関し、例えば縦型MOS（Metal Oxide Semiconductor）ゲート構造のMOSFETなどを対象とする。

電源システムの高速化および高効率化に伴って、DC-DCコンバータの同期整流に用いられるパワーMOSFETは、オン抵抗の低減と内蔵ダイオードの特性改善に対する要求が高まっている。

パワーMOSFETのオン抵抗を低減する技術として、トレンチゲート構造のMOSFETが提案されている。この種のMOSFETは、トレンチの幅やセルの幅を微細化することにより、素子内部でのチャネル密度を向上できる。特に低耐圧系のトレンチゲート構造のMOSFETは、上記チャネル抵抗の低減による素子のオン抵抗の低減効果が大きいため、DC-DCコンバータの同期整流用MOSFETとして広く用いられている。

特に、上記DC-DCコンバータの同期整流用MOSFETとして用いる際には、システムの高効率化のために素子のオン抵抗の低減とともに、逆回復時の電荷量の低減が強く求められている。このため、トレンチゲート構造のMOSFETの内部にショットキーダイオードを混載形成する技術が提案されている（特許文献１）。

しかしながら、トレンチゲート構造のMOSFETは、素子内部のエピタキシャル層が低比抵抗であるため、内蔵されたショットキーダイオードのリーク電流が大きいという問題がある。
米国特許公報6,351,018号公報

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、オン抵抗を低減できるとともに、低リーク電流のショットキーダイオードを具備する半導体装置を提供することにある。

本発明の一態様によれば、互いに所定間隔を隔てて略平行に延在され、それぞれポリシリコンが充填される複数のトレンチと、前記複数のトレンチのうち一部の隣接トレンチ間に形成され、トレンチの延在方向に沿って交互に形成されるｎ⁺半導体領域およびｐ⁺半導体領域と、前記複数のトレンチのうち他の一部の隣接トレンチ間に形成されるｎ^-半導体領域と、前記ｎ^-半導体領域の上面でショットキー接合される金属層と、を備える。

また、本発明の一態様によれば、互いに所定間隔を隔てて第１方向に延在され、ポリシリコンが充填される複数の第１トレンチと、隣接する前記第１トレンチの間に形成され、該第１トレンチの延在方向に沿って交互に形成されるｎ⁺半導体領域およびｐ⁺半導体領域と、互いに所定間隔を隔てて前記第１方向とは異なる第２方向に延在され、ポリシリコンが充填される複数の第２トレンチと、隣接する前記第２トレンチの間に配置されるｎ^-半導体領域と、前記ｎ^-半導体領域の上面でショットキー接合される金属層と、を備える。

本発明によれば、オン抵抗を低減できるとともに、リーク電流も抑制できる。

以下、図面を参照しながら、本発明の一実施形態について説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の特徴部分を抽出した断面図である。図１の半導体装置は、所定間隔を隔てて略平行に配置される複数のトレンチ１と、これらトレンチ１の内部に絶縁層２を介して形成される複数のソース３と、トレンチ１の上部に形成されるソース金属層４と、隣接するトレンチ１の間に形成されるｎ-半導体領域５と、トレンチ１の下部に形成されるｎ型ドリフト層６と、ｎ型ドリフト層６の下部に形成されるｎ⁺基板７と、ｎ⁺基板７の下面に形成されるドレイン金属層８とを備えている。

トレンチ１内の導電材料１０はｐ型ポリシリコンで形成されていることが望ましい。ソース３はソース金属層４と接触している。

ｎ^-半導体領域５とソース金属層４とはショットキー接合されており、図１の点線部分にショットキーダイオード９が形成される。

図２は図１の変形例であり、トレンチ１内のポリシリコンはソース金属層４と絶縁膜２により絶縁されているため、導電材料１０はソースでもゲートのいずれでもよい場合の例を示している。なお、導電材料１０は、素子領域のいずれかでソースあるいはゲートと接触されている。

導電材料１０の上方には、絶縁層２を介してソース金属層４が配置されている。図２の場合も、図示の点線部分にショットダイオード９が形成される。

図３は図２の構造を含む半導体装置の断面図である。図４は説明のために図３からソース金属層４を除去した状態における鳥瞰図を示している。これらの図に示すように、所定間隔を隔てて略平行に延在する複数のトレンチ１の一部は、MOSFET２０を形成するために用いられ、残りのトレンチ１はショットキーダイオード９を形成するために用いられる。

MOSFET２０の形成箇所には、ｎ型ドリフト層６の上部のｎ^-半導体領域にボロンのイオン注入により形成されるｐ型ウェル領域１２と、ｐ型ウェル領域１２の上部に形成されるｎ⁺半導体領域１４とが形成されている。トレンチ１の深さ方向に沿ってチャネルが形成され、このチャネルを通って、ドレインからソースに電流が流れる。

MOSFET２０の形成箇所におけるトレンチ延在方向には、図４に示すように、ｎ⁺半導体領域１４とｐ⁺半導体領域１５が交互に形成されている。これらの領域は、ソース金属層４とオーミック接触している。

一方、ショットキーダイオード９の形成箇所において、隣接するトレンチ１間には、ｎ^-半導体領域５が形成される。このｎ^-半導体領域５は、図４に示すように、トレンチ１の延在方向に対しても形成されている。

このような形態にすることで、ショットキーダイオード９における逆方向リーク電流を低減することができる。これは、MOSFET２０がオフ状態のときに、トレンチ１からｎ^-半導体領域５の方向に空乏層が広がるためであり、トレンチ１間をｎ型ドリフト層６よりも低濃度のｎ-型とすることで、MOSFET２０よりもショットキーダイオード部分の隣接トレンチ間距離を広く形成し、ショットキー面積を有効に得ることができる。

したがって、この空乏層により、ショットキーダイオード９のリーク電流を低減することができる。このため、ショットキーダイオードに隣接するトレンチ１内のポリシリコン１０をｐ型とすることで、ドレイン電圧印加時にさらに空乏化は促進し、トレンチ１間に電界が入りこまなくなり、リーク電流を低減することができる。このような事情から、ポリシリコン１０はｐ型とすることが望ましい。

半導体装置内に設けられるMOSFET２０の数とショットキーの数との割合は、特に制限はなく、用途によって適切な割合を設定すればよい。ただし、ショットキーダイオード９の形成箇所における隣接トレンチ１間の距離は、MOSFET２０の形成箇所における隣接トレンチ１間の距離よりも長めに設定するのが望ましい。

このように、第１の実施形態では、一部のトレンチ１間にはトレンチ１の延在する方向に対してn+半導体領域１４とp+半導体領域が交互に形成されたMOSFET２０部分が存在し、他の隣接トレンチ１間にはｎ^-半導体領域５上にソース電極４が形成されることにより、ショットキーダイオード９が形成される。MOSFET２０がオフ状態のときに、ショットキーダイオード９部分は隣接トレンチ１間からｎ^-半導体領域５に向かって空乏層が広がる構造であるため、ドレイン電圧印加時にもショットキーダイオード９の逆方向リーク電流を確実に抑制できる。導電材料１１と導電材料１０は同材料（例えばポリシリコン）、同導電型（ゲートと接続）であることがプロセス上簡便であり、本発明の効果を得ることが出来るが、導電材料１１についてはｎ型ポリシリコンでゲートと接続し、導電材料１０についてはｐ型でソースと接続されていることがさらには望ましい。

（第２の実施形態）
第２の実施形態は、MOSFET２０の形成される方向と異なる方向にショットキーダイオード９を形成するものである。

図５は本発明の第２の実施形態に係る半導体装置の断面構造を示す図、図６は説明のために図５からソース金属層４を除去した状態における鳥瞰図を示している。図５では図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図５では、説明のためにソース金属層４を一部除去しているが、実際にはソース金属層４で覆われている。

第２の実施形態による半導体装置は、略直交する２方向に形成されるトレンチ１を備えている。Ｘ方向に形成されるトレンチ１（第１トレンチ）はMOSFET２０の形成に用いられ、Ｙ方向に形成されるトレンチ１（第２トレンチ）はショットキーダイオード９の形成に用いられる。

MOSFET２０の形成箇所におけるトレンチ１（第１トレンチ）の内部には、ｎ型ポリシリコン層からなるゲートが形成され、隣接トレンチ１間には、ｐ型ウェル領域１２と、その上部のｎ⁺半導体領域１３と、ｎ⁺ソース１１とが形成されている。また、隣接トレンチ１間のトレンチ１の延在方向に対しては、図６に示すように、ｎ⁺半導体領域１４とｐ⁺半導体領域１５が交互に形成されている。

一方、ショットキーダイオード９の形成箇所におけるトレンチ１（第２トレンチ）の内部には、ｐ型ポリシリコン層からなるソース１０が形成されている。ｐ型ポリシリコン層は直接ソース金属層４と接触している。隣接トレンチ１間には、ｎ^-半導体領域５が形成されている。ｎ^-半導体領域５とソース金属層４との接合はショットキーコンタクトであり、この部分にショットキーダイオード９が形成されている。ｎ^-半導体領域５は、図６に示すように、トレンチ１（第２トレンチ）の延在方向にも伸びている。

ショットキーダイオード９の形成箇所の両側に位置するトレンチ間の距離は、MOSFET２０の形成箇所の両側に位置するトレンチ間の距離よりも長く設定されている。

この第２の実施形態においても、MOSFET２０のオフ時に、ショットキーダイオード９の形成箇所におけるトレンチ１からｎ-半導体領域５の方向に空乏層が伸び、これによりショットキーダイオード９のリーク電流を低減できる。また、第２の実施形態では、MOSFET２０とショットキーダイオード９とを互いに異なる方向に形成できる。

第２の実施形態についても、第１の実施形態同様にトレンチ１内の導電材料１０と導電材料１１とは共に同電位（ゲートと接続）としても本発明の効果が得られるが、少なくとも導電材料１１はｐ型でソースと接続することが望ましい。

本発明の第１の実施形態に係る半導体装置の特徴部分を抽出した断面図。 トレンチ１内にソースを形成する代わりにゲート１０を形成した例を示す断面図。 図２の構造を含む半導体装置の断面図。 説明のために図３からソース金属層４を除去した状態を示す図。 本発明の第２の実施形態に係る半導体装置の断面構造を示す図。 説明のために図５からソース金属層４を除去した状態を示す図。

符号の説明

１ トレンチ
２ 絶縁層
３ ソース
４ ソース金属層
５ ｎ-半導体領域
６ ｎ型ドリフト層
７ ｎ+基板
８ ドレイン金属層
９ ショットキーダイオード
１０，１１ 導電材料
１２ ｐ型ウェル領域
１４ ｎ+半導体領域
１５ ｐ+半導体領域
２０ MOSFET

Claims (5)

1. 互いに所定間隔を隔てて略平行に延在され、それぞれポリシリコンが充填される複数のトレンチと、
   前記複数のトレンチのうち一部の隣接トレンチ間に形成され、トレンチの延在方向に沿って交互に形成されるｎ⁺半導体領域およびｐ⁺半導体領域と、
   前記複数のトレンチのうち他の一部の隣接トレンチ間に形成されるｎ^-半導体領域と、
   前記ｎ^-半導体領域の上面でショットキー接合される金属層と、を備えることを特徴とする半導体装置。
2. 前記ｎ^-半導体領域を挟む両側のトレンチのうち少なくとも一方のトレンチ内のポリシリコンはｐ型であり、前記ｎ+半導体領域および前記ｐ⁺半導体領域を挟む両側のトレンチのうち少なくとも一方のトレンチ内のポリシリコンはｎ型であることを特徴とする請求項１に記載の半導体装置。
3. 互いに所定間隔を隔てて第１方向に延在され、ポリシリコンが充填される複数の第１トレンチと、
   隣接する前記第１トレンチの間に形成され、該第１トレンチの延在方向に沿って交互に形成されるｎ⁺半導体領域およびｐ⁺半導体領域と、
   互いに所定間隔を隔てて前記第１方向とは異なる第２方向に延在され、ポリシリコンが充填される複数の第２トレンチと、
   隣接する前記第２トレンチの間に配置されるｎ^-半導体領域と、
   前記ｎ^-半導体領域の上面でショットキー接合される金属層と、を備えることを特徴とする半導体装置。
4. 前記第２トレンチはゲートあるいはソースであることを特徴とする請求項３に記載の半導体装置。
5. 前記ｎ^-半導体領域を挟む両側のトレンチ間の距離は、前記ｎ⁺半導体領域および前記ｐ⁺半導体領域を挟む両側のトレンチ間の距離よりも長いことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。

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