JP2006080369A5 - - Google Patents

Claims (34)

1. 比誘電率が３．５未満の低誘電率膜を含む半導体装置であって、平面的に見て閉ループ形となる水分遮蔽壁であるシールリングを１本以上備え、
   前記シールリングのうち少なくとも１本は、チップコーナー近傍においてシールリング凸形部を含み、前記シールリング凸形部は前記閉ループ形の内側に凸形状となっている半導体装置。
2. 前記シールリング凸形部は、前記チップコーナーを挟む２つのチップ端面に対してほぼ等しい角度をなしかつ前記チップコーナーに対向するシールリング斜辺を有する、請求項１に記載の半導体装置。
3. 前記シールリング凸形部は、前記チップコーナーを挟む２つのチップ端面にそれぞれ平行な第１辺および第２辺を有する、請求項２に記載の半導体装置。
4. チップ中心から見て前記シールリング凸形部よりも外側に、クラックの進展を防止するための壁状構造物である犠牲パタンを備える、請求項１から３のいずれかに記載の半導体装置。
5. 前記犠牲パタンは、前記チップコーナーを挟む２つのチップ端面にほぼ等しい角度をなしかつ前記チップコーナーに対向する犠牲パタン斜辺を有する、請求項４に記載の半導体装置。
6. 前記犠牲パタンを複数含む犠牲パタン群を備える、請求項４に記載の半導体装置。
7. 前記犠牲パタン群に含まれる複数の犠牲パタンが、前記チップコーナーを挟む２つのチップ端面にほぼ等しい角度をなしかつ前記チップコーナーに対向する犠牲パタン斜辺をそれぞれ有する、請求項６に記載の半導体装置。
8. 前記複数の犠牲パタンのうち少なくとも一部については、チップ中心に近い前記犠牲パタンほど前記犠牲パタン斜辺が長くなるように配置されている、請求項７に記載の半導体装置。
9. 前記犠牲パタンは閉ループ状の犠牲パタンである、請求項４または５に記載の半導体装置。
10. 前記犠牲パタン群は閉ループ状の犠牲パタンを含む、請求項６または７に記載の半導体装置。
11. 前記犠牲パタン群は複数の閉ループ状の犠牲パタンを含み、前記複数の閉ループ状の犠牲パタンは同心状に配置されている、請求項６または７に記載の半導体装置。
12. 前記犠牲パタン群は、前記チップコーナーを挟む２つのチップ端面にほぼ等しい角度をなしかつ前記チップコーナーに対向する犠牲パタン斜辺を含む内部犠牲パタン群と、前記内部犠牲パタン群を外側から取り囲むように配置され、前記チップコーナーを挟む２つのチップ端面にそれぞれ平行な２辺を含み略Ｌ字形のＬ字形犠牲パタンとを含む、請求項６に記載の半導体装置。
13. 前記複数の犠牲パタンは、互いに接続されている連結層を含む、請求項６に記載の半導体装置。
14. 前記連結層は、平面的に見て網目状となっている、請求項１３に記載の半導体装置。
15. 前記犠牲パタンは、前記低誘電率膜のうち最下層にあるものを遮るように配置されている、請求項４から１４のいずれかに記載の半導体装置。
16. 前記低誘電率膜は複数含まれており、前記犠牲パタンは、前記複数の低誘電率膜をいずれも遮るように配置されている、請求項４から１４のいずれかに記載の半導体装置。
17. 前記犠牲パタンより外側から前記犠牲パタンおよび前記シールリングを取り囲むように、平面的に見て閉ループ形となる水分遮蔽壁である外部シールリングを備える、請求項４から１６のいずれかに記載の半導体装置。
18. 前記犠牲パタンは、平面的に見て前記シールリングとは分離して配置されている、請求項４から１７のいずれかに記載の半導体装置。
19. 半導体基板と、
    前記半導体基板上に形成された第一絶縁層と、
    前記第一絶縁層上に形成され、比誘電率が３．５以下の低誘電率膜を含む第二絶縁層と、
    前記第二絶縁層上に形成された第三絶縁層と、
    前記第一絶縁層、前記第二絶縁層及び前記第三絶縁層内に形成され、平面視において閉ループ形状になっているシールリングと、を有し、
    前記シールリングはチップのコーナー近傍にシールリング凸形部を有し、
    少なくとも前記第一絶縁層と前記第二絶縁層との間においては、前記シールリング凸形部は前記閉ループ形状の内側に凸形状となっており、
    前記低誘電率膜の比誘電率は前記第一絶縁層の比誘電率よりも小さいことを特徴とする半導体装置。
20. 前記シールリングは平面視において前記チップの外周に沿った四角形状であることを特徴とする請求項１９に記載の半導体装置。
21. 前記シールリング凸形部は、前記第一絶縁層と前記第二絶縁層との間に引き起こされるクラックの進展を妨げるように形成されることを特徴とする請求項１９に記載の半導体装置。
22. クラックの進展を妨げるように形成された壁形状の犠牲パターンを更に有し、前記犠牲パターンは前記チップの中央から見て、前記シールリング凸形部の外側に設けられることを特徴とする請求項１９に記載の半導体装置。
23. 前記シールリングは水分遮断壁であることを特徴とする請求項１９に記載の半導体装置。
24. 前記チップを覆うレジンを更に有することを特徴とする請求項１９に記載の半導体装置。
25. 半導体基板と、
    前記半導体基板上に形成された第一絶縁層と、
    前記第一絶縁層上に形成され、比誘電率が３．５以下の低誘電率膜を含む第二絶縁層と、
    前記第二絶縁層上に形成された第三絶縁層と、
    前記第一絶縁層、前記第二絶縁層及び前記第三絶縁層内に形成され、平面視において閉ループ形状になっているシールリングと、を有し、
    前記シールリングは、
    第一チップ端面に沿うように形成された第一辺と、
    前記第一辺の一端と一端が接続され、第二チップ端面とおおよそ平行に形成された第二辺と、
    前記第二辺の他端と一端が電気的に接続され、前記第一チップ端面とおおよそ平行に形成された第三辺と、
    前記第三辺の他端と一端が接続され、前記第二チップ端面に沿うように形成された第四辺を有し、
    前記第一辺、前記第二辺、前記第三辺及び前記第四辺は少なくとも前記第一絶縁層と前記第二絶縁層の間には存在し、
    前記低誘電率膜の比誘電率は前記第一絶縁層の比誘電率よりも小さく、
    前記第一チップ端面と前記第二チップ端面によりチップのコーナー部を形成していることを特徴とする半導体装置。
26. 前記シールリングは平面視において前記チップの外周に沿った四角形状であることを特徴とする請求項２５に記載の半導体装置。
27. 前記第二辺及び第三辺は、前記第一絶縁層と前記第二絶縁層との間に引き起こされるクラックの進展を妨げるように形成されることを特徴とする請求項２５に記載の半導体装置。
28. クラックの進展を妨げるように形成された壁形状の犠牲パターンを更に有し、前記犠牲パターンは前記チップの中央から見て、前記第二辺及び第三辺よりも遠い所に設けられることを特徴とする請求項２５に記載の半導体装置。
29. 前記シールリングは水分遮断壁であることを特徴とする請求項２５に記載の半導体装置。
30. 前記チップはレジンに覆われていることを特徴とする請求項２５に記載の半導体装置。
31. 前記シールリングは、前記第二辺の他端と一端が接続され、前記第三辺の一端と他端が接続された第五辺を更に有し、
    前記第五辺は前記第一チップ端面及び前記第二チップ端面に対してほぼ等しい角度を有することを特徴とする請求項２５に記載の半導体装置。
32. 前記第二辺、前記第三辺及び前記第五辺により、前記閉ループ形状の内側に凸形状となっているシールリング凸形部を構成していることを特徴とする請求項３１に記載の半導体装置。
33. チップと、
    低誘電率膜と、
    前記低誘電率膜内に形成され、平面視で閉ループ形状であり、水分遮断壁であるシールリングとを有し、
    前記シールリングは前記チップの表面の中央部を囲むように配置される、第一辺、第二辺、第三辺、第四辺、第五辺、第六辺、第七辺、第八辺、第九辺、第十辺、第十一辺、第十二辺、第十三辺、第十四辺、第十五辺および第十六辺を有し、
    前記第一辺は前記第九辺と平行であり、前記第二辺は前記第十辺と平行であり、前記第三辺は前記第十一辺と平行であり、前記第四辺は前記第十二辺と平行であり、前記第五辺は前記第十三辺と平行であり、前記第六辺は前記第十四辺と平行であり、前記第七辺は前記第十五辺と平行であり、前記第八辺は前記第十六辺と平行であることを特徴とする半導体装置。
34. 前記チップのコーナーに内側に凸形状となるような、第一シールリング凸形部、第二シールリング凸形部、第三シールリング凸形部及び第四シールリング凸形部を持ち、
    前記第二辺、前記第三辺及び前記第四辺により前記第一シールリング凸形部を形成し、
    前記第六辺、前記第七辺及び前記第八辺により前記第二シールリング凸形部を形成し、
    前記第十辺、前記第十一辺及び前記第十二辺により前記第三シールリング凸形部を形成し、
    前記第十四辺、前記第十五辺及び前記第十六辺により前記第四シールリング凸形部を形成することを特徴とする請求項３３に記載の半導体装置。