JP2006079041A - 駆動ユニット及びこれを有する表示装置 - Google Patents

Abstract

【課題】コンタクト電極を不要又は数を低減することにより誤動作を防止する。
【解決手段】ゲートドライバ１６０は、従属接続の複数のステージを含みかつ制御信号に応じて駆動信号を出力する回路部ＣＳと、配線部ＬＳとからなる。配線部は、開始信号配線ＳＬ１、第１及び第２クロック配線ＳＬ２、ＳＬ３、オフ電圧配線ＳＬ４、リセット配線ＳＬ５、第１及び第２クロック配線並びにオフ電圧（アース電圧）配線を複数のステージに接続させる複数の接続配線ＣＬ１〜ＣＬ３を含む。第１クロック配線、第１及び第２クロック配線を各ステージに接続する接続配線は、第２クロック配線と異なる層に配置される。第１クロック配線とその接続線とのコンタクト電極が不要となるので、該電極の腐食による駆動ユニットの誤動作を防止することができる。
【選択図】図１

Description

本発明は、駆動ユニット及びこれを有する表示装置に関し、さらに詳細には、誤動作を防止することができる駆動ユニット及びこれを有する表示装置に関する。

一般的に、表示装置は、複数のゲートラインと複数のデータラインとが具備された表示パネル、複数のゲートラインにゲート信号を出力するゲートドライバ及び複数のデータラインにデータ信号を出力するデータドライバを具備する。
ゲートドライバ及びデータドライバはチップ形態からなり表示パネルに実装される。しかし、最近では表示装置の全体的なサイズを減少させ生産性を増大させるためにゲートドライバを表示パネルに内蔵する構造が開発されている。
ゲートドライバは、複数のステージからなる一つのシフトレジスタ、外部から各種信号の入力を受ける複数の信号配線及び複数の信号配線をシフトレジスタに接続させる複数の接続配線を含む。複数の信号配線は複数の接続配線と互いに異なる層に配置されるので、複数の信号配線と複数の接続配線とはコンタクト電極を通じて接続される。

一方、表示パネルは、複数のゲートラインと複数のデータラインとが具備されたアレイ基板、アレイ基板と向い合うカラーフィルタ基板、アレイ基板とカラーフィルタ基板との間に介在された液晶層及びアレイ基板とカラーフィルタ基板とを結合させるシーラントを具備する。
ゲートドライバが表示パネルのアレイ基板に内蔵される構造で、ゲートドライバとカラーフィルタ基板に形成された共通電極との間で寄生キャパシタンスが発生する。このような寄生キャパシタンスはゲートドライバの誤動作を誘発する。
最近では、寄生キャパシタンスを減少させるための方案としてシーラントをゲート駆動部と共通電極との間に配置させる構造が提示されている。

しかし、シーラントは吸湿性を有するので、シーラントを通じて表示パネルの内部に湿気が流入される。流入された湿気は、ゲートドライバの最上部に具備されたコンタクト電極を腐食させる。特に、複数の信号配線のうち、アレイ基板の最外郭に具備された信号配線とそれに対応する接続配線とを接続させるコンタクト電極は、腐食に最も脆弱である。その結果、腐食によるゲート駆動部の誤動作が発生する。
従って、本発明の目的は誤動作を防止するための駆動ユニットを提供することにある。
また、本発明の他の目的は前記した駆動ユニットを有する表示装置を提供することにある。

本発明の一特徴による駆動ユニットは、回路部及び配線部を含む。前記回路部は従属的に接続された複数のステージを含み、複数の制御信号に応じて駆動信号を出力する。
前記配線部は、外部からそれぞれ前記複数の制御信号の入力を受ける第１及び第２信号配線、前記第１信号配線を前記複数のステージに接続させる第１接続配線、及び前記第２信号配線を前記複数のステージに接続させる第２接続配線を含む。前記第１信号配線、第１及び第２接続配線は前記第２信号配線と互いに異なる層に配置される。

本発明の他の特徴による表示装置は、ゲート信号及びデータ信号に応じて画像を表示する表示パネル、前記データ信号を発生して前記表示パネルに提供するデータドライバ、及び前記ゲート信号を発生して前記表示パネルに提供するゲートドライバを含む。
前記ゲートドライバは回路部及び配線部を含む。前記回路部は従属的に接続された複数のステージを含み、複数の制御信号に応じて駆動信号を出力する。
前記配線部は外部からそれぞれ前記複数の制御信号の入力を受ける第１及び第２信号配線と、前記第１信号配線を前記複数のステージに接続させる第１接続配線と、前記第２信号配線を前記複数のステージに接続させる第２接続配線とを含む。前記第１信号配線、第１及び第２接続配線は前記第２信号配線と互いに異なる層に具備される。

このような駆動ユニット及びこれを有する表示装置によると、回路部から一番遠く離れた第１信号配線は第１及び第２接続配線と同一の層に具備されて対応する第１接続配線と一体に形成される。従って、第１信号配線と第１接続配線とを接続させるコンタクト電極が不必要となり駆動ユニットの腐食による誤動作を防止することができる。

以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
図１は本発明の一実施形態によるゲートドライバを示すブロック図である。
図１に示すように、本発明の一実施形態によるゲートドライバ１６０は回路部ＣＳ及び前記回路部ＣＳに隣接して具備された配線部ＬＳを含む。
前記回路部ＣＳは、互いに従属的に接続された第１〜第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１からなり第１〜第ｎゲート信号ＯＵＴ１〜ＯＵＴｎを順次に出力する。ここで、ｎは偶数である。
前記第１〜第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１それぞれは、第１クロック端子ＣＫ１、第２クロック端子ＣＫ２、第１入力端子ＩＮ１、第２入力端子ＩＮ２、オフ電圧（通常はアース電位）端子Ｖ１、リセット端子ＲＥ、キャリー端子ＣＲ及び出力端子ＯＵＴを含む。

前記第１〜第ｎ＋１ステージのうち、奇数番目のステージＳＲＣ１、ＳＲＣ３、・・・、ＳＲＣｎ＋１の前記第１クロック端子ＣＫ１には第１クロックＣＫＶが提供され、偶数番目のステージＳＲＣ２、・・・、ＳＲＣｎの前記第１クロック端子ＣＫ１には前記第１クロックＣＫＶと異なる位相を有する第２クロックＣＫＶＢが提供される。一方、前記奇数番目のステージＳＲＣ１、ＳＲＣ３、・・・、ＳＲＣｎ＋１の前記第２クロック端子ＣＫ２には前記第２クロックＣＫＶＢが提供され、前記偶数番目のステージＳＲＣ２、・・・、ＳＲＣｎの前記第２クロック端子ＣＫ２には前記第１クロックＣＫＶが提供される。

前記第１〜第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１それぞれの第１入力端子ＩＮ１には開始信号ＳＴＶまたは前ステージからのゲート信号が入力される。前記一番目の駆動ステージＳＲＣ１の第１入力端子ＩＮ１には前記回路部ＣＳの動作が開始する前記開始信号ＳＴＶが提供される。
一方、前記第１〜第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１それぞれの第２入力端子ＩＮ１には次のステージからのキャリー信号が入力される。前記第ｎ＋１ステージＳＲＣｎ＋１は前記ｎ番目のステージＳＲＣｎの第２入力端子ＩＮ２にキャリー信号を提供するためにダミーに用意されたステージである。前記第ｎ＋１ステージのＳＲＣｎ＋１の第２入力端子ＩＮ２には次ステージからのキャリー信号の代りに前記開始信号ＳＴＶが提供される。

前記第１〜第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１のオフ電圧端子Ｖ１には前記オフ電圧（通常はアース電圧）Ｖｏｆｆが提供され、前記第１〜第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１のリセット端子ＲＥには前記ｎ＋１番目のステージＳＲＣｎ＋１から出力された第ｎ＋１ゲート信号が提供される。
前記奇数番目のステージＳＲＣ１、ＳＲＣ３、・・・、ＳＲＣｎ＋１のキャリー端子ＣＲ及び出力端子ＯＵＴには前記第１クロックＣＫＶと同期したゲートパルスが出力され、前記偶数番目のステージＳＲＣ２、・・・、ＳＲＣｎのキャリー端子ＣＲ及び出力端子ＯＵＴには前記第２クロックＣＫＶＢと同期したゲートパルスが出力される。前記第２〜第ｎ＋１ステージＳＲＣ２〜ＳＲＣｎ＋１のキャリー端子ＣＲから出力されたキャリー信号は、前ステージの第２入力端子ＩＮ２に提供される。また、前記第１〜第ｎステージＳＲＣ１〜ＳＲＣｎの出力端子ＯＵＴから出力された第１〜第ｎゲート信号ＯＵＴ１〜ＯＵＴｎは、次のステージの第１入力端子ＩＮ１に提供される。

一方、前記配線部ＬＳは、互いに平行に延長された開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３、オフ電圧配線ＳＬ４及びリセット配線ＳＬ５を含む。
前記開始信号配線ＳＬ１は、外部から提供された前記開始信号ＳＴＶを前記第１ステージＳＲＣ１の第１入力端子ＩＮ１及び前記第ｎ＋１ステージＳＲＣｎ＋１の第２入力端子ＩＮ２に提供する。
前記第１クロック配線ＳＬ２は外部から前記第１クロックＣＫＶの入力を受け、前記第２クロック配線ＳＬ３は外部から前記第２クロックＣＫＶＢの入力を受ける。また、前記オフ電圧配線ＳＬ４は外部から前記オフ電圧Ｖｏｆｆの入力を受け、前記リセット配線ＳＬ５は前記第ｎ＋１ステージＳＲＣｎ＋１から出力された第ｎ＋１ゲート信号を前記第１〜第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１のリセット端子ＲＥに提供する。

前記リセット配線ＳＬ５は前記回路部ＣＳに最も近接し、前記開始信号配線ＳＬ１は前記リセット配線ＳＬ５と第２クロック配線との間に配置される。前記第２クロック配線ＳＬ３は前記開始信号配線ＳＬ１と前記第１クロック配線との間に配置される。前記第１クロック配線ＳＬ２は前記第２クロック配線ＳＬ３とオフ電圧配線ＳＬ４との間に配置される。従って、前記オフ電圧配線ＳＬ４は、前記回路部ＣＳと一番遠く離され、前記配線部ＤＳの最外郭に配置される。

前記配線部ＬＳは第１、第２及び第３接続配線ＣＬ１、ＣＬ２、ＣＬ３をさらに含む。
前記第１接続配線ＣＬ１は、前記オフ電圧配線ＳＬ４を前記回路部ＣＳの第１〜第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１のオフ電圧端子Ｖ１に接続させる。前記第２接続配線ＣＬ２は、前記第１クロック配線ＳＬ２を前記回路部ＣＳの奇数番目のステージＳＲＣ１、ＳＲＣ３、・・・、ＳＲＣｎ＋１の第１クロック端子ＣＫ１及び偶数番目のステージＳＲＣ２、・・・、ＳＲＣｎの第２クロック端子ＣＫ２に接続させる。前記第３接続配線ＣＬ３は、前記第２クロック配線ＳＬ３を前記回路部ＣＳの偶数番目のステージＳＲＣ２、・・・、ＳＲＣｎの第１クロック端子ＣＫ１及び奇数番目のステージＳＲＣ１、ＳＲＣ３、・・・、ＳＲＣｎ＋１の第２クロック端子ＣＫ２に接続させる。

図２は図１に示されたＩ部分のレイアウト図であり、図３は図２のII‐II’線に沿って切断した断面図である。
図２に示すように、回路部ＣＳの第１〜第ｎステージＳＲＣ１〜ＳＲＣｎそれぞれは、出力端子ＯＵＴに直接接続され第１〜第ｎゲート信号ＯＵＴ１〜ＯＵＴｎの出力を制御する第１回路部ＣＳ１及び前記第１回路部ＣＳ１の駆動を制御する第２回路部ＣＳ２を含む。
一方、配線部ＬＳは、開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３、オフ電圧配線ＳＬ４及びリセット配線ＳＬ５を具備する。前記配線部ＬＳは、第１、第２及び第３接続配線ＣＬ１、ＣＬ２、ＣＬ３をさらに含む。図３に示されたように、前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３及びリセット配線ＳＬ５は、第１金属膜からなり基板１１０上に配置される。

前記基板１１０上に配置された前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３及びリセット配線ＳＬ５は、ゲート絶縁膜１２０によって全体的にカバーされる。
前記オフ電圧配線ＳＬ４、第１〜第３接続配線ＣＬ１〜ＣＬ３は、第２金属膜からなり前記ゲート絶縁膜１２０上に配置される。前記第１〜第３接続配線ＣＬ１〜ＣＬ３と前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３及びリセット配線ＳＬ５が互いに異なる層に配置されることにより、前記第１〜第３接続配線ＣＬ１〜ＣＬ３は、前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３及びリセット配線ＳＬ５と電気的に絶縁される。
一方、前記オフ電圧配線ＳＬ４は、前記第１接続配線ＣＬ１と共に前記ゲート絶縁膜１２０上に配置される。従って、前記オフ電圧配線ＳＬ４と前記第１接続配線ＣＬ１は同時にパターニングされて互いに一体に形成される。その結果、前記オフ電圧配線ＳＬ４と前記第１接続配線ＣＬ１とを電気的に接続させるためのコンタクト電極が不要となる。

前記ゲート絶縁膜１２０上に形成された前記オフ電圧配線ＳＬ４、第１〜第３接続配線ＣＬ１〜ＣＬ３は、保護膜１３０によって全体的にカバーされる。前記保護膜１３０は、無機絶縁膜１３１及び有機絶縁膜１３２を含む。
前記保護膜１３０及びゲート絶縁膜１２０には、前記第１クロック配線ＳＬ２と第２接続配線ＣＬ２とを露出させる第１及び第２コンタクトホールＣ１、Ｃ２が形成される。従って、前記第１コンタクト電極ＣＥ１は、第１及び第２コンタクトホールＣ１、Ｃ２によって露出された前記第１クロック配線ＳＬ２と第２接続配線ＣＬ２とを電気的に接続させる。また、前記保護膜１３０及びゲート絶縁膜１２０には、前記第２クロック配線ＳＬ３と第３接続配線ＣＬ３とを露出させる第３及び第４コンタクトホールＣ３、Ｃ４がさらに形成される。従って、前記第２コンタクト電極ＣＥ２は、第３及び第４コンタクトホールＣ３、Ｃ４によって露出された前記第２クロック配線ＳＬ３と第３接続配線ＣＬ３とを電気的に接続させる。例えば、前記第１及び第２コンタクト電極ＣＥ１、ＣＥ２はインジウム錫酸化物（以下：ＩＴＯ）またはインジウム亜鉛酸化物（以下、ＩＺＯ）を含む。

上述したように、前記第１クロック配線ＳＬ２と第２接続配線ＣＬ２とは互いに異なる層に配置されて、第１コンタクト電極ＣＥ１によって電気的に接続され、前記第２クロック配線ＳＬ３と第３接続配線ＣＬ３とは互いに異なる層に配置されて、第２コンタクト電極ＣＥ２によって電気的に接続される。
前記第１〜第３接続配線ＣＬ１〜ＣＬ３は、前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３及びリセット配線ＳＬ５と互いに異なる層に配置されるので、前記第１〜第３接続配線ＣＬ１〜ＣＬ３それぞれは、対応していない信号配線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ５と電気的に絶縁される。

ここで、前記オフ電圧配線ＳＬ４は、前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３及びリセット配線ＳＬ５より前記基板１１０の外側に配置され、前記第２及び第３接続配線ＣＬ２、ＣＬ３と重ならない。
従って、前記オフ電圧配線ＳＬ４は前記第１〜第３接続配線ＣＬ１〜ＣＬ３と同一の層に配置されることができる。その結果、前記オフ電圧配線ＳＬ４と前記第１接続配線ＣＬ１とを電気的に接続させるためのコンタクト電極が不必要となり、前記ゲートドライバ１６０内に形成されたコンタクト電極の個数が減少される。また、コンタクト電極によって増加される配線抵抗を減少させることができ、コンタクト電極によるゲートドライバ１６０の腐食を減少させることができる。

図４は、図１に示された第１ステージの回路図である。なお第１ステージＳＲＣ１は、第２〜第ｎ＋１ステージＳＲＣ２〜ＳＲＣｎ＋１と同一の構成を有するので、図４を参照して前記第１ステージＳＲＣ１の内部構成を説明することで、前記第２〜第ｎ＋１ステージＳＲＣ２〜ＳＲＣｎ＋１それぞれの内部構成についての説明の代りにする。
図４に示すように、第１ステージＳＲＣ１は出力端子ＯＵＴから出力される第１ゲート信号を、第１クロック（ＣＫＶ、図１に図示）にプルアップするプルアップ部１６１及び第２ステージ（ＳＲＣ２、図１に図示）からのキャリー信号に応じてプルアップされた前記第１ゲート信号をオフ電圧（アース電位）にプルダウンさせるプルダウン部１６２を含む。

前記プルアップ部１６１は、ゲート電極が第１ノードＮ１に接続され、ドレイン電極が第１クロック端子ＣＫ１に接続され、ソース電極が前記出力端子ＯＵＴに接続された第１トランジスタＮＴ１を含む。前記プルダウン部１６２は、ゲート電極が第２入力端子ＩＮ２に接続され、ドレイン電極が前記出力端子ＯＵＴに接続され、ソース電極にオフ電圧Ｖｏｆｆが提供される第２トランジスタＮＴ２を含む。
前記第１ステージＳＲＣ１は開始信号に応じて前記プルアップ部１６１をターンオンさせ、第２ステージＳＲＣ２からのキャリー信号に応じて前記プルアップ部１６１をターンオフさせるプルアップ駆動部をさらに含む。前記プルアップ駆動部は、バッファ部１６３、充電部１６４及び第１放電部１６５を含む。

前記バッファ部１６３は、ゲート及びドレイン電極が第１入力端子ＩＮ１に共通接続され、ソース電極が前記第１ノードＮ１に接続された第３トランジスタＮＴ３を含む。前記充電部１６４は、第１電極が前記第１ノードＮ１に接続され、第２電極が第２ノードＮ２に接続された第１キャパシタＣ１を含む。第１キャパシタＣ１は、第１トランジスタＮＴ１とともにブートストラップ回路を構成している。前記第１放電部１６５は、ゲート電極が前記第２入力端子ＩＮ２に接続され、ドレイン電極が前記第１ノードＮ１に接続され、ソース電極に前記オフ電圧Ｖｏｆｆが提供される第４トランジスタＮＴ４を含む。
前記開始信号に応じて前記第３トランジスタＮＴ３がターンオンされると、前記第１キャパシタＣ１が充電される。前記第１キャパシタＣ１に前記第１トランジスタＮＴ１のしきい電圧以上の電荷が充電されると、前記第１トランジスタＮＴ１がターンオンして前記第１クロックＣＫＶのハイ区間を前記出力端子ＯＵＴに出力する。その後、前記後段ステージからのキャリー信号に応じて前記第４トランジスタＮＴ４がターンオンされると、前記第１キャパシタＣ１に充電された電荷は前記オフ電圧（アース電圧）Ｖｏｆｆに放電される。

前記第１ステージＳＲＣ１は、前記第１ゲート信号を前記オフ電圧Ｖｏｆｆの状態でホールディングさせるホールディング部１６６、第２クロックＣＫＶＢに応じて前記第１ゲート信号を前記オフ電圧Ｖｏｆｆに放電させる第２放電部１６７、及び前記ホールディング部１６６の駆動を制御するスイッチング部１６８をさらに含む。
前記ホールディング部１６６は、ゲート電極が第３ノードＮ３に接続され、ドレイン電極が前記第２ノードＮ２に接続され、ソース電極に前記オフ電圧Ｖｏｆｆが提供される第５トランジスタＮＴ５を含む。前記第２放電部１６７は、ゲート電極が第２クロック端子ＣＫ２に接続され、ドレイン電極が前記第２ノードＮ２に接続され、ソース電極に前記オフ電圧Ｖｏｆｆが提供される第６トランジスタＮＴ６を含む。
前記スイッチング部１６８は、第７〜第１０トランジスタＮＴ７、ＮＴ８、ＮＴ９、ＮＴ１０、第２及び第３キャパシタＣ２、Ｃ３を含む。

前記第７トランジスタＮＴ７のゲート電極とドレイン電極は第１クロック端子ＣＫ１に共通に接続され、ソース電極は前記第３ノードＮ３に接続される。前記第８トランジスタＮＴ８のドレイン電極は前記第１クロック端子ＣＫ１に接続され、ゲート電極は前記第２キャパシタＣ２を通じて前記第１クロック端子ＣＫ１に接続され、ソース電極は前記第３ノードＮ３に接続される。前記第８トランジスタＮＴ８のゲート電極とソース電極との間には、前記第３キャパシタＣ３が接続される。
前記第９トランジスタＮＴ９のゲート電極は前記第２ノードＮ２に接続され、ドレイン電極は前記第７トランジスタＮＴ７のソース電極に接続され、ソース電極には前記オフ電圧Ｖｏｆｆが提供される。前記第１０トランジスタＮＴ１０のゲート電極は前記第２ノードに接続され、ドレイン電極は前記第３ノードＮ３に接続され、ソース電極には前記オフ電圧Ｖｏｆｆが提供される。

前記第１クロックＣＫＶによって前記第７及び第８トランジスタＮＴ７、ＮＴ８がターンオンされた状態で、前記出力端子ＯＵＴに第１トランジスタＮＴ１を介して前記第１クロックＣＫＶが出力されると、前記第２ノードＮ２の電位はハイ状態に上昇される。前記第２ノードＮ２の電位が上昇されることによって、前記第９及び第１０トランジスタＮＴ９及びＮＴ１０がターンオンされ、前記第７及び第８トランジスタＮＴ７、ＮＴ８のドレイン端子の電圧は前記第９及び第１０トランジスタＮＴ９、ＮＴ１０を通じて前記オフ電圧Ｖｏｆｆとなる。従って、前記第３ノードＮ３の電位はロー状態に維持されて、前記第５トランジスタＮＴ５はターンオフされる。

その後、前記第１ゲート信号が後段ステージからのキャリー信号によって前記オフ電圧Ｖｏｆｆに放電されると、前記第２ノードＮ２の電位はロー状態に漸次下落する。従って、前記第９及び第１０トランジスタＮＴ９、ＮＴ１０はターンオフ状態に転換され、前記第７及び第８トランジスタＮＴ７、ＮＴ８から出力された電圧によって前記第３ノードＮ３の電位は漸次的に上昇する。前記第３ノードＮ３の電位が上昇されることによって、前記第５トランジスタＮＴ５はターンオンされ、ターンオンされた前記第５トランジスタＮＴ５によって、前記第２ノードＮ２の電位は前記オフ電圧Ｖｏｆｆにさらに速くダウンされる。
このような状態で、前記第２クロック端子ＣＫ２に提供される前記第２クロックＣＫＶＢによって前記第６トランジスタＮＴ６がターンオンされると、前記第２ノードＮ２の電位は前記オフ電圧Ｖｏｆｆに確実に放電される。

一方、前記第１ステージＳＲＣ１はキャリー部１６９、リップル防止部１７０及びリセット部１７１をさらに含む。
前記キャリー部１６９は、ゲート電極が第１ノードＮ１に接続され、ドレイン電極が第１クロック端子ＣＫ１に接続され、ソース電極がキャリー端子ＣＲに接続された第１１トランジスタＮＴ１１を含む。前記第１１トランジスタＮＴ１１は、前記第１ノードＮ１の電位が上昇されることによってターンオンされて、前記ドレイン電極に入力された前記第１クロックＣＫＶをキャリー信号として前記キャリー端子ＣＲに出力する。

前記リップル防止部１７０は、第１２及び第１３トランジスタＮＴ１２、ＮＴ１３を含む。前記第１２トランジスタＮＴ１２のゲート電極は第１クロック端子ＣＫ１に接続され、ドレイン電極は前記第１３トランジスタＮＴ１３のソース電極に接続され、ソース電極は第２ノードＮ２に接続される。前記第１３トランジスタＮＴ１３のゲート電極は前記第２クロック端子ＣＫ２に接続され、ドレイン電極は前記第１入力端子ＩＮ１に接続され、ソース電極は前記第１１トランジスタＮＴ１１のドレイン電極に接続される。
前記リップル防止部１７０は、前記第１ゲート信号が前記オフ電圧Ｖｏｆｆに放電された後、前記第１及び第２クロックＣＫ１、ＣＫ２によってリップルされることを防止する。

前記リセット部１７１は、ゲート電極がリセット端子ＲＥに接続され、ドレイン電極が第１入力端子ＩＮ１に接続され、ソース電極に前記オフ電圧Ｖｏｆｆが提供される第１４トランジスタＮＴ１４を含む。前記リセット端子ＲＥに前記第ｎ＋１ゲート信号が提供されると、前記第１４トランジスタＮＴ１４がターンオンされて、前記第１入力端子ＩＮ１を通じて提供された信号を前記オフ電圧Ｖｏｆｆに放電させる。これにより、前記第１入力端子ＩＮ１を通じて提供された信号によって前記第３トランジスタＮＴ３がターンオンされることを防止することができる。

図５は本発明の他の実施形態による表示装置の平面図であり、図６は図５のIII‐III’線に沿って切断した断面図である。
図５及び図６に示すように、本発明の他の実施形態による表示装置４００は、第１及び第２駆動信号に応じて画像を表示する表示パネル３００、前記表示パネル３００に具備されて前記表示パネル３００に前記第１及び第２駆動信号をそれぞれ出力するデータドライバ１５０及びゲートドライバ１６０を含む。
前記表示パネル３００は、アレイ基板１００、前記アレイ基板１００と向い合うカラーフィルタ基板２００、前記アレイ基板１００と前記カラーフィルタ基板２００との間に介在された液晶層３３０及び前記アレイ基板１００と前記カラーフィルタ基板２００とを結合させるシーラント３５０を含む。

前記表示パネル３００は、前記画像を表示する表示領域ＤＡ、前記表示領域ＤＡを取り囲むシールライン領域ＳＡ、前記シールライン領域ＳＡの外側に配置された第１周辺領域ＰＡ１及び前記表示領域ＤＡと前記シールライン領域ＳＡの一部との間に配置された第２周辺領域ＰＡ２を含む。
前記表示領域ＤＡに対応して、前記アレイ基板１００の第１基板１１０には、第１〜第ｎゲートラインＧＬ１〜ＧＬｎ及び第１〜第ｍデータラインＤＬ１〜ＤＬｍが形成される。前記第１〜第ｎゲートラインＧＬ１〜ＧＬｎは、前記第１〜第ｍデータラインＤＬ１〜ＤＬｍと互いに絶縁されるように交差する。また、前記表示領域ＤＡに対応して、前記第１基板１１０には複数の薄膜トランジスタ及び複数の液晶キャパシタがさらに形成される。
例えば、前記複数の薄膜トランジスタのうち、第１薄膜トランジスタＴＲ１のゲート電極は前記第１ゲートラインＧＬ１と電気的に接続され、前記第１薄膜トランジスタＴＲ１のソース電極は前記第１データラインＤＬ１と電気的に接続され、前記第１薄膜トランジスタＴＲ１のドレイン電極は前記複数の液晶キャパシタのうち第１液晶キャパシタＣｌに接続される。

前記表示領域ＤＡに対応して、前記カラーフィルタ基板２００の第２基板２１０上には、レッド、グリーン及びブルー色画素Ｒ、Ｇ、Ｂを含むカラーフィルタ層２２０及び前記レッド、グリーン及びブルー色画素Ｒ、Ｇ、Ｂのうちの隣接する２つの色画素の間に形成された第１遮光層２３０が配置される。また、前記シールライン領域ＳＡに対応して、前記第２基板上には第２遮光層２４０が配置される。前記カラーフィルタ層２２０、第１及び第２遮光層２３０、２４０が配置された前記第２基板２１０の全面には共通電極２５０が形成される。
一方、前記第１周辺領域ＰＡ１において前記アレイ基板１００の第１基板１１０は、前記カラーフィルタ基板２００の第２基板２１０より長く延長され、前記第１周辺領域ＰＡ１に対応して前記第１基板１１０上にはチップ形態からなる前記データドライバ１５０が実装される。前記データドライバ１５０は、前記表示領域ＤＡに形成された前記第１〜第ｍデータラインＤＬ１〜ＤＬｍと電気的に接続される。前記データドライバ１５０から出力された前記第１駆動信号は第１〜第ｍデータ信号を含み、前記第１〜第ｍデータ信号は前記第１〜第ｍデータラインＤＬ１〜ＤＬｍに印加される。

一方、前記第２周辺領域ＰＡ２に隣接する前記シールライン領域ＳＡの一部分と前記第２周辺領域ＰＡ２には、前記ゲートドライバ１６０が前記複数の薄膜トランジスタと同一の工程を通じて同一時間に形成される。前記ゲートドライバ１６０は、前記表示領域ＤＡに形成された前記第１〜第ｎゲートラインＧＬ１〜ＧＬｎと電気的に接続される。前記ゲートドライバ１６０から出力された前記第２駆動信号は、第１〜第ｎゲート信号（ＯＵＴ１〜ＯＵＴｎ、図１に図示）を含み、前記第１〜第ｎゲート信号は、前記第１〜第ｎゲートラインＧＬ〜ＧＬｎに印加される。
前記表示領域ＤＡ及び前記第２周辺領域ＰＡ２に対応して、前記カラーフィルタ基板２００と前記アレイ基板１００との間には前記液晶層３３０が介在され、前記シールライン領域ＳＡには前記アレイ基板１００と前記カラーフィルタ基板２００とを結合させる前記シーラント３５０が形成される。

前記シーラント３５０は、前記シールライン領域ＳＡに形成された前記ゲートドライバ１６０の一部分をカバーする。従って、前記シーラント３５０は、導電性異物によって前記共通電極２５０と前記ゲートドライバ１６０とが電気的にショートされることを防止する。
また、前記液晶層３３０より誘電率が小さい前記シーラント３５０が前記共通電極２５０と前記ゲートドライバ１６０との間に介在されることで、前記共通電極２５０と前記ゲートドライバ１６０との間で生成される寄生キャパシタンスが減少される。これにより、前記ゲートドライバ１６０の誤動作を防止することができる。

図７は、図６に示されたアレイ基板で図２のII‐II’に該当する領域とゲートラインが形成された表示領域の一部分とを拡大して示す断面図である。
図７に示すように、開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３、リセット配線ＳＬ５及び第１ゲートラインＧＬ１は、第１金属膜からなる第１基板１１０上に配置される。例えば、前記第１金属膜はアルミニウムＡｌ系列の金属、銀Ａｇ系列の金属、銅Ｃｕ系列の金属、モリブデンＭｏ系列の金属、クロムＣｒ、タンタルＴａまたはチタンＴｉを含む単一膜構造を有する。
一方、前記第１金属膜は、下部膜と前記下部膜上に具備され前記下部膜と異なる物理的性質を有する上部膜からなる二重膜構造を有することができる。前記上部膜は信号遅延や電圧降下を減少させることができるように低い非抵抗の金属、例えば、アルミニウムＡｌ系列の金属、銀Ａｇ系列の金属、銅Ｃｕ系列の金属を含む。前記下部膜はＩＴＯ及びＩＺＯとの接触特性が優秀な物質、例えば、クロムＣｒ、モリブデンＭｏ、モリブデンＭｏ合金、タンタルＴａ、またはチタンＴｉを含む。

本発明の望ましい一実施形態として、二重膜構造を有する前記第１金属膜は、アルミニウムネオジムＡＩＮｄからなる上部膜とモリブデンタングステンＭｏＷからなる下部膜とを含むことができる。
前記第１基板１１０上に具備された前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３、リセット配線ＳＬ５及び第１ゲートラインＧＬ１は、ゲート絶縁膜１２０によって全体的にカバーされる。
前記オフ電圧配線ＳＬ４、第１〜第３接続配線ＣＬ１〜ＣＬ３及び第１データラインＤＬ１は第２金属膜からなり前記ゲート絶縁膜１２０上に配置される。ここで、前記第２金属膜はクロムＣｒからなる単一膜構造を有するか、順次に積層されたモリブデンタングステンＭｏＷ、アルミニウムネオジムＡｌＮｄ及びモリブデンタングステンＭｏＷでからなる三重膜構造を有することができる。

前記第１〜第３接続配線ＣＬ１〜ＣＬ３が、前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３及びリセット配線ＳＬ５と互いに異なる層に配置される。従って、前記第１〜第３接続配線ＣＬ１〜ＣＬ３が、前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３及びリセット配線ＳＬ５と電気的に絶縁される。
前記オフ電圧配線ＳＬ４は、前記第１接続配線ＣＬ１と共に前記ゲート絶縁膜１２０上に配置される。従って、前記オフ電圧配線ＳＬ４と前記第１接続配線ＣＬ１は同時にパターニングされて互いに一体に形成される。その結果、前記オフ電圧配線ＳＬ４と前記第１接続配線ＣＬ１とを電気的に接続させるためのコンタクト電極が不要となる。

その後、前記ゲート絶縁膜１２０上に形成された前記オフ電圧配線ＳＬ４、第１〜第３接続配線ＣＬ１〜ＣＬ３は、保護膜１３０によって全体的にカバーされる。前記保護膜１３０は、無機絶縁膜１３１及び有機絶縁膜１３２を含む。
互いに異なる層に配置された前記第１クロック配線ＳＬ２と第２接続配線ＣＬ２は、第１コンタクト電極ＣＥ１によって電気的に接続され、互いに異なる層に配置された第２クロック配線ＳＬ３と第３接続配線ＣＬ３は、第２コンタクト電極ＣＥ２に接続される。一方、前記オフ電圧配線ＳＬ４と第１接続配線ＣＬ１は、同一の層に配置されるので一体に形成される。
前記第１〜第３接続配線ＣＬ１〜ＣＬ３は、前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３及びリセット配線ＳＬ５と互いに異なる層に配置されるので、前記第１〜第３接続配線ＣＬ１〜ＣＬ３それぞれは対応していない信号配線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ５と電気的に絶縁される。

ここで、前記オフ電圧配線ＳＬ４は前記開始信号配線ＳＬ１、第１クロック配線ＳＬ２、第２クロック配線ＳＬ３及びリセット配線ＳＬ５より前記基板１１０の外側に配置されるので、前記第２及び第３接続配線ＣＬ２、ＣＬ３と重ならない。
従って、前記オフ電圧配線ＳＬ４は、前記第１〜第３接続配線ＣＬ１〜ＣＬ３と同一の層に配置されることができる。その結果、前記オフ電圧配線ＳＬ４と前記第１接続配線ＣＬ１とを電気的に接続させるためのコンタクト電極が不要となる。これにより、前記ゲートドライバ１６０内に形成されたコンタクト電極の個数が減少され、コンタクト電極によって増加される配線抵抗を減少させることができる。
また、シーラント（３５０、図６に図示）のミスアラインによって前記オフ電圧配線ＳＬ４が外部に露出されても、コンタクト電極による前記ゲートドライバ１６０の腐食率を減少させることができ、その結果、前記ゲートドライバ１６０の誤動作を防止することができる。

図８は、本発明のさらに他の実施形態によるアレイ基板の断面図である。
図８に示すように、本発明のさらに他の実施形態によるアレイ基板の第１基板１１０上には、第１金属膜からなるオフ電圧配線ＳＬ５、第１〜第３接続配線ＣＬ１〜ＣＬ３及び第１ゲートラインＧＬ１が配置される。
前記第１基板１１０上に配置された前記オフ電圧配線ＳＬ５、第１〜第３接続配線ＣＬ１〜ＣＬ３及び第１ゲートラインＧＬ１は、ゲート絶縁膜１２０によってカバーされる。前記ゲート絶縁膜１２０上には開始信号配線ＳＬ１、第１及び第２クロック配線ＳＬ２、ＳＬ３、リセット配線ＳＬ５及び第１データラインＤＬ１が配置される。
前記ゲート絶縁膜１２０上に配置された前記開始信号配線ＳＬ１、第１及び第２クロック配線ＳＬ２、ＳＬ３、リセット配線ＳＬ５及び第１データラインＤＬ１は、保護膜１３０によってカバーされる。

互いに異なる層に配置された前記第１クロック配線ＳＬ２と第２接続配線ＣＬ２とは、第１コンタクト電極ＣＥ１によって電気的に接続され、互いに異なる層に配置された第２クロック配線ＳＬ３と第３接続配線ＣＬ３とは、第２コンタクト電極ＣＥ２に接続される。一方、前記オフ電圧配線ＳＬ４と第１接続配線ＣＬ１は、同一の層に配置されるので一体に形成される。
従って、前記オフ電圧配線ＳＬ４と前記第１接続配線ＣＬ１とを電気的に接続させるためのコンタクト電極が不要となって、前記ゲートドライバ１６０内に形成されたコンタクト電極の個数が減少される。これにより、コンタクト電極によって増加される配線抵抗を減少させることができ、コンタクト電極によるゲートドライバ１６０の腐食を防止することができる。

図１〜図８では本発明の一実施形態としてオフ電圧配線ＳＬ４が第１〜第３接続配線ＣＬ１〜ＣＬ３と同一の層に配置される構造を提示した。
しかし、オフ電圧配線ＳＬ４以外に第１及び第２クロック配線ＳＬ２、ＳＬ３うちいずれか一つがアレイ基板の外郭に隣接して配置されると、前記第１または第２クロック配線ＳＬ２、ＳＬ３が１〜第３接続配線ＣＬ１〜ＣＬ３と同一の層に配置される。この場合、前記第１または第２クロック配線ＳＬ２、ＳＬ３は、前記第２または第３接続配線ＣＬ２、ＣＬ３とそれぞれ一体に形成される。従って、第１または第２コンタクト電極ＣＥ１、ＣＥ２を不要とすることができ、その結果、第１または第２コンタクト電極ＣＥ１、ＣＥ２による前記ゲートドライバ１６０の腐食を防止することができる。

以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の一実施形態によるゲートドライバを具体的に示すブロック図である。 図１に示されたI部分のレイアウトである。 図２のII‐II’線に沿って切断した断面図である。 図１に示された第１ステージの回路図である。 本発明の他の実施形態による表示装置の平面図である。 図５のIII‐III’線に沿って切断した断面図である。 図６に示されたアレイ基板で図２のII‐II’に該当する領域とゲートラインが形成された表示領域の一部分とを拡大して示す断面図である。 本発明のさらに他の実施形態によるアレイ基板の断面図である。

符号の説明

１００ アレイ基板
１１０ 基板
１２０ ゲート絶縁膜
１３０ 保護膜
１５０ データドライバ
１６０ ゲートドライバ
２００ カラーフィルタ基板
３００ 表示パネル
３３０ 液晶層
３５０ シーラント
４００ 表示装置

Claims (19)

1. 従属的に接続された複数のステージを含み、複数の制御信号に応じて駆動信号を出力する回路部と、
   外部から前記複数の制御信号の入力を受ける第１及び第２信号配線と、前記第１信号配線を前記複数のステージに接続させる第１接続配線と、前記第２信号配線を前記複数のステージに接続させる第２接続配線とを含み、前記第１信号配線、第１及び第２接続配線は前記第２信号配と互いに異なる層に配置される配線部と、
   を含むことを特徴とする駆動ユニット。
2. 前記第２信号配線は、前記第１信号配線と前記回路部との間に介在されることを特徴とする請求項１記載の駆動ユニット。
3. 前記第１信号配線は、前記第１接続配線と一体に形成されることを特徴とする請求項２記載の駆動ユニット。
4. 前記第２信号配線は、
   外部から前記回路部の動作を開始する開始信号の入力を受ける開始信号配線と、
   外部から第１クロックの入力を受ける第１クロック配線と、
   外部から前記第１クロックと異なる位相を有する第２クロックの入力を受ける第２クロック配線と、
   を含むことを特徴とする請求項１記載の駆動ユニット。
5. 前記第１信号配線は外部からオフ電圧の入力を受けるオフ電圧配線であり、
   前記開始信号配線、第１及び第２クロック配線は前記第１信号配線と前記回路部との間に介在される
   ことを特徴とする請求項４記載の駆動ユニット。
6. 前記複数のステージそれぞれは、
   開始信号または前ステージからの駆動信号の入力を受ける入力端子と、
   第１または第２クロックの入力を受ける第１クロック端子と、
   第２または第１クロックの入力を受ける第２クロック端子と、
   オフ電圧の入力を受けるオフ電圧端子と、
   次のステージからのキャリー信号の入力を受ける制御端子と、
   キャリー信号を出力するキャリー端子と、
   前記駆動信号を出力する出力端子と、
   を含むことを特徴とする請求項１記載の駆動ユニット。
7. 前記複数のステージそれぞれは、最後のステージからの駆動信号の入力を受けるリセット端子を含むことを特徴とする請求項６記載の駆動ユニット。
8. 前記第２信号配線は、前記最後のステージからの前記駆動信号を前記複数のステージに提供するリセット配線をさらに含むことを特徴とする請求項７記載の駆動ユニット。
9. ゲート信号及びデータ信号に応じて画像を表示する表示パネルと、
   前記データ信号を発生して前記表示パネルに提供するデータドライバと、
   前記ゲート信号を発生して前記表示パネルに提供するゲートドライバと、
   を含み、
   前記ゲートドライバは、
   従属的に接続された複数のステージを含み、複数の制御信号に応じて駆動信号を出力する回路部と、
   外部からそれぞれ前記複数の制御信号の入力を受ける第１及び第２信号配線と、前記第１信号配線を前記複数のステージに接続させる第１接続配線と、前記第２信号配線を前記複数のステージに接続させる第２接続配線とを含み、前記第１信号配線、第１及び第２接続配線は前記第２信号配線と互いに異なる層に配置される配線部と、
   を含むことを特徴とする表示装置。
10. 前記ゲートドライバは、前記表示パネルに形成されることを特徴とする請求項９記載の表示装置。
11. 前記表示パネルは、
    前記ゲート信号を出力する前記ゲートドライバと、前記ゲート信号の入力を受ける複数のゲートラインと、前記データ信号の入力を受ける複数のデータラインとが形成された第１表示基板と、
    前記第１表示基板と対向して結合する第２表示基板と、
    を含むことを特徴とする請求項９記載の表示装置。
12. 前記複数のゲートラインは第１層に配置され、前記複数のデータラインは前記第１層と異なる第２層に配置され前記複数のゲートラインと絶縁されるように交差することを特徴とする請求項１１記載の表示装置。
13. 前記第２信号配線は前記第１層に配置され、
    前記第１信号配線、第１及び第２接続配線は前記第２層に配置される
    ことを特徴とする請求項１２記載の表示装置。
14. 前記第１信号配線、前記第１及び第２接続配線は、モリブデンタングステン、アルミニウム及びモリブデンタングステンが順次に積層された三重膜構造を有することを特徴とする請求項１３記載の表示装置。
15. 前記第１信号配線と前記第１接続配線とは一体に形成されることを特徴とする請求項１３記載の表示装置。
16. 前記第１信号配線、第１及び第２接続配線は、前記第１層に配置され、
    前記第２信号配線は前記第２層に配置される
    ことを特徴とする請求項１２記載の表示装置。
17. 前記表示パネルは、
    前記第１表示基板と前記第２表示基板との間に形成された液晶層と、
    記第１表示基板と前記第２表示基板との間に介在されて前記第１表示基板と第２表示基板とを結合させ、前記第１表示基板に形成された前記ゲートドライバと部分的に重なる結合部材と、
    をさらに含むことを特徴とする請求項１１記載の表示装置。
18. 前記第２信号配線は、
    外部から前記回路部の動作を開始する開始信号の入力を受ける開始信号配線と、
    外部から第１クロックの入力を受ける第１クロック配線と、
    外部から前記第１クロックと異なる位相を有する第２クロックの入力を受ける第２クロック配線と、
    を含むことを特徴とする請求項９記載の表示装置。
19. 前記第１信号配線は外部からオフ電圧の入力を受けるオフ電圧配線であり、
    前記開始信号配線、第１及び第２クロック配線は前記第１信号配線と前記回路部との間に具備される
    ことを特徴とする請求項１８記載の表示装置。

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