JP2006074014A - Multilayer printed board, and method for controlling impedance of microstrip line - Google Patents
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Abstract
Description
本発明は、マイクロストリップラインを形成した多層プリント基板に関し、特に、マイクロストリップラインのパターン幅を広く確保しつつ、所望の特性インピーダンスを得ることができ、多層プリント基板の薄型化を図ることが可能な多層プリント基板に関する。 The present invention relates to a multilayer printed circuit board on which microstrip lines are formed. In particular, a desired characteristic impedance can be obtained while ensuring a wide pattern width of the microstrip line, and the multilayer printed circuit board can be thinned. The present invention relates to a multilayer printed circuit board.
現行の携帯電話機や無線ＬＡＮ（Local Area Network）システムには８００MHz帯や１．９（GHz）帯、２．４（GHz）帯などの周波数が利用されている。このような高周波回路や高速回路をプリント配線板上で設計する場合に信号の反射が問題となる。信号の反射が発生すると、波形が崩れ、信号の伝送がうまく行かなくなり、回路が正常に機能しなくなるほか、余分な放射ＥＭＩ（Electro Magnetic Interference）が発生する。伝送線路の特性インピーダンスと負荷のインピーダンスが等しい場合は反射が発生しないので、従来から、プリント配線板上にマイクロストリップラインを形成し、所望の特性インピーダンス（例えば、５０（Ω））を得るといったインピーダンス管理が行われている。 Current mobile phones and wireless LAN (Local Area Network) systems use frequencies such as 800 MHz band, 1.9 (GHz) band, and 2.4 (GHz) band. When such a high-frequency circuit or a high-speed circuit is designed on a printed wiring board, signal reflection becomes a problem. When signal reflection occurs, the waveform collapses, signal transmission fails, the circuit does not function properly, and extra radiation EMI (Electro Magnetic Interference) occurs. Since reflection does not occur when the transmission line characteristic impedance is equal to the load impedance, conventionally, a microstrip line is formed on a printed wiring board to obtain a desired characteristic impedance (for example, 50 (Ω)). Management is done.
例えば、図７は第１層にマイクロストリップラインを形成した従来の多層プリント基板を示す断面図である。同図において、１００はガラスエポキシ等の絶縁性樹脂（誘電体）からなる多層プリント基板であり、所定厚さの誘電体１０１，１０２，１０３を積層することにより、第１〜第４層を形成している。該多層プリント基板１００の第１層には、周波数２．５（GHz）で使用する特性インピーダンス５０（Ω）のマイクロストリップライン１１１が形成してある。また、第２層には接地導体である第１ＧＮＤパターン１１２、第３層には信号線パターン１１３、第４層には第２ＧＮＤパターン１１４がそれぞれ形成してある。 For example, FIG. 7 is a cross-sectional view showing a conventional multilayer printed board in which a microstrip line is formed in the first layer. In the figure, reference numeral 100 denotes a multilayer printed board made of an insulating resin (dielectric) such as glass epoxy, and the first to fourth layers are formed by laminating dielectrics 101, 102, and 103 having a predetermined thickness. is doing. A microstrip line 111 having a characteristic impedance of 50 (Ω) used at a frequency of 2.5 (GHz) is formed on the first layer of the multilayer printed circuit board 100. Further, a first GND pattern 112 that is a ground conductor is formed on the second layer, a signal line pattern 113 is formed on the third layer, and a second GND pattern 114 is formed on the fourth layer.
ここで、マイクロストリップライン１１１の特性インピーダンスＺ0（Ω）や後述する部品ランド１２１の特性インピーダンスＺｏ（Ω）は、下記式（１）より算出することができる。 Here, the characteristic impedance Z 0 (Ω) of the microstrip line 111 and the characteristic impedance Zo (Ω) of the component land 121 described later can be calculated from the following equation (1).
すなわち、マイクロストリップライン１１１の特性インピーダンスＺｏや部品ランド１２１の特性インピーダンスＺｏは、マイクロストリップライン１１１や部品ランド１２１の厚さｔと、マイクロストリップライン１１１や部品ランド１２１の下に設けられる誘電体の誘電率εｒと厚さｈとにより求めることができる。
マイクロストリップラインの特性インピーダンスＺ0（Ω）を決定する要因として、マイクロストリップラインのパターン幅ｗ（mm）、絶縁体の厚さｈ（mm）の影響が大きく、上述した従来の多層プリント基板１００では、マイクロストリップライン１１１のパターン幅ｗ（mm）を調整することにより所望の特性インピーダンスＺ0（Ω）を得ていた。 The factors that determine the characteristic impedance Z 0 (Ω) of the microstrip line are greatly affected by the pattern width w (mm) of the microstrip line and the thickness h (mm) of the insulator, and the conventional multilayer printed circuit board 100 described above. Then, the desired characteristic impedance Z 0 (Ω) is obtained by adjusting the pattern width w (mm) of the microstrip line 111.
しかし、多層プリント基板１００の薄型化を図った場合には、各誘電体１０１〜１０３の厚さｈ（mm）が必然的に小さくなり、これによって、マイクロストリップライン１１１のパターン幅ｗ（mm）も狭くなってしまう。このため、図８（ａ），（ｂ）に示すように、マイクロストリップライン１１１のパターン幅ｗ＝０．２１９４（mm）が、部品１２０のランド１２１の幅ｘ＝０．３（mm）よりも幅狭となり、両者の幅差によってインピーダンスの不整合や、信号の反射が生じてしまうという問題があった。また、このことが多層プリント基板１００の薄型化を制限するという問題もあった。 However, when the thickness of the multilayer printed board 100 is reduced, the thickness h (mm) of each of the dielectrics 101 to 103 is inevitably reduced, whereby the pattern width w (mm) of the microstrip line 111 is reduced. Will become narrower. Therefore, as shown in FIGS. 8A and 8B, the pattern width w = 0.2194 (mm) of the microstrip line 111 is greater than the width x = 0.3 (mm) of the land 121 of the component 120. However, there is a problem that impedance mismatch and signal reflection occur due to the width difference between the two. In addition, this has a problem of limiting the thinning of the multilayer printed circuit board 100.
なお、マイクロストリップラインのパターン幅ｗ（mm）を広く確保しつつ、所望の特性インピーダンスＺ0を得るために、誘電体の厚さｈ（mm）を厚くすることが考えられるが、この場合は、標準的な寸法の多層プリント基板を使用できなくなってコスト高を招来するとともに、多層プリント基板の薄型化の要請に反するという問題がある。 In order to obtain a desired characteristic impedance Z 0 while ensuring a wide pattern width w (mm) of the microstrip line, it is conceivable to increase the thickness h (mm) of the dielectric. However, there is a problem in that a multilayer printed board having a standard size cannot be used, resulting in high cost and contrary to the demand for thinning the multilayer printed board.
本発明は上記問題点に鑑みてなされたものであり、マイクロストリップラインのパターン幅を広く確保しつつ、所望の特性インピーダンスを得ることができ、部品ランドとの幅差をなくしてインピーダンスの不整合や信号の反射を防止することができる多層プリント基板、及びマイクロストリップラインのインピーダンス管理方法の提供を目的とする。 The present invention has been made in view of the above problems, and can obtain a desired characteristic impedance while ensuring a wide pattern width of a microstrip line, and eliminates a width difference from a component land, thereby matching impedance. Another object of the present invention is to provide a multilayer printed circuit board that can prevent signal reflection and a method for managing impedance of a microstrip line.
また、本発明は上記問題点に鑑みてなされたものであり、部品ランドにおけるインピーダンスを所望なインピーダンスとすることができる多層プリント基板及び部品ランドのインピーダンス管理方法の提供を目的とする。 Another object of the present invention is to provide a multilayer printed board and an impedance management method for a component land that can make the impedance in the component land a desired impedance.
上記目的を達成するために、本発明の多層プリント基板は、最上層にマイクロストリップラインを形成した多層プリント基板であって、前記マイクロストリップラインよりも下層に形成した１以上の導体パターンを、前記マイクロストリップラインと重複させないようにすることによって、該マイクロストリップラインを前記導体パターンよりもさらに下層のＧＮＤパターンと重複させるとともに、前記マイクロストリップラインのパターン幅を調整することによって、該マイクロストリップラインを所望のインピーダンスとした構成としてある。 In order to achieve the above object, the multilayer printed board of the present invention is a multilayer printed board having a microstrip line formed in the uppermost layer, wherein one or more conductor patterns formed in a lower layer than the microstrip line are By preventing the microstrip line from overlapping with the microstrip line, the microstrip line is overlapped with the GND pattern lower than the conductor pattern, and the microstrip line is adjusted by adjusting the pattern width of the microstrip line. The configuration has a desired impedance.
上記マイクロストリップラインとは、上述したように、上記式（１）によりインピーダンスを求めることが可能な伝送線路のことを示す。
このような構成によれば、少なくともマイクロストリップライン直下の導体パターン、必要に応じて該導体パターンよりも下層の他の導体パターンを、前記マイクロストリップラインと重複しないようにすることにより、多層プリント基板の基板厚を現実に大きくすることなく、上記式（１）における誘電体の厚さｈ（mm）の値を実質的に大きくすることができる。これによって、マイクロストリップラインのパターン幅ｗ（mm）を広く確保しつつ、所望の特性インピーダンスを得ることができ、多層プリント基板の薄型化を図ることが可能となる。
As described above, the microstrip line indicates a transmission line whose impedance can be obtained by the above equation (1).
According to such a configuration, a multilayer printed circuit board can be obtained by preventing at least the conductor pattern immediately below the microstrip line and, if necessary, other conductor patterns below the conductor pattern from overlapping the microstrip line. Without actually increasing the thickness of the substrate, the value of the dielectric thickness h (mm) in the equation (1) can be substantially increased. This makes it possible to obtain a desired characteristic impedance while ensuring a wide pattern width w (mm) of the microstrip line, and to reduce the thickness of the multilayer printed board.
好ましくは、前記マイクロストリップラインのパターン幅を、これと連続して形成した部品ランドの幅とほぼ同じにした構成とする。このような構成により、マイクロストリップラインのパターンと、部品ランドとの幅差によるインピーダンスの不整合や信号の反射を防止することができる。 Preferably, the microstrip line has a pattern width substantially the same as a width of a component land formed continuously therewith. With such a configuration, impedance mismatch and signal reflection due to a width difference between the microstrip line pattern and the component land can be prevented.
また、上記部品ランドは、上記マイクロストリップラインと同様に、誘電体を介して導体パターンと重複される構成であって、上記式（１）によりインピーダンスを求めることができる。 Further, the component land is configured to overlap with the conductor pattern via a dielectric like the microstrip line, and the impedance can be obtained by the above equation (1).
好ましくは、前記１以上の導体パターンを削除することにより、前記マイクロストリップラインと重複しないようにした構成とする。このような構成によれば、例えば、前記導体パターンがＧＮＤパターンである場合に、該導体パターンを該マイクロストリップラインと重複しないように削除することにより、上記式（１）における誘電体の厚さｈ（mm）の値を実質的に大きくすることができる。 Preferably, the one or more conductor patterns are deleted so as not to overlap with the microstrip line. According to such a configuration, for example, when the conductor pattern is a GND pattern, by removing the conductor pattern so as not to overlap the microstrip line, the thickness of the dielectric in the above formula (1) The value of h (mm) can be substantially increased.
好ましくは、前記１以上の導体パターンを、前記マイクロストリップラインと重複しない回路配置とした構成とする。このような構成によれば、例えば、前記導体パターンが信号線パターンの場合、該マイクロストリップラインと重複しない回路配置とすることにより、上記式（１）における誘電体の厚さｈ（mm）の値を実質的に大きくすることができる。 Preferably, the one or more conductor patterns have a circuit arrangement that does not overlap with the microstrip line. According to such a configuration, for example, when the conductor pattern is a signal line pattern, by setting the circuit arrangement so as not to overlap with the microstrip line, the dielectric thickness h (mm) in the above formula (1) is set. The value can be substantially increased.
一方、上記目的を達成するために、本発明のマイクロストリップラインのインピーダンス管理方法は、多層プリント基板の最上層に形成したマイクロストリップラインのインピーダンス管理方法であって、前記マイクロストリップラインよりも下層に形成した１以上の導体パターンを、前記マイクロストリップラインと重複させないようにすることによって、該マイクロストリップラインを前記導体パターンよりもさらに下層のＧＮＤパターンと重複させるとともに、前記マイクロストリップラインのパターン幅を調整することによって、該マイクロストリップラインを所望のインピーダンスとしている。 On the other hand, in order to achieve the above object, the impedance management method for a microstrip line of the present invention is an impedance management method for a microstrip line formed on the uppermost layer of a multilayer printed circuit board, and is disposed below the microstrip line. The one or more formed conductor patterns are not overlapped with the microstrip line, so that the microstrip line overlaps with a GND pattern lower than the conductor pattern, and the pattern width of the microstrip line is increased. By adjusting, the microstrip line has a desired impedance.
このような方法によれば、少なくともマイクロストリップライン直下の導体パターン、必要に応じて該導体パターンよりも下層の他の導体パターンを、前記マイクロストリップラインと重複しないようにすることにより、上記式（１）における誘電体の厚さｈ（mm）を大きくすることができる。これによって、マイクロストリップラインのパターン幅を広く確保しつつ、所望の特性インピーダンスを得ることができ、多層プリント基板の薄型化を図ることが可能となる。 According to such a method, at least the conductor pattern immediately below the microstrip line and, if necessary, other conductor patterns below the conductor pattern do not overlap with the microstrip line, the above formula ( The thickness h (mm) of the dielectric in 1) can be increased. This makes it possible to obtain a desired characteristic impedance while ensuring a wide pattern width of the microstrip line, and to reduce the thickness of the multilayer printed board.
また、本発明の多層プリント基板は、表層にマイクロストリップラインを形成した多層プリント基板であって、前記マイクロストリップラインよりも上層または下層に形成した１以上の導体パターンを、前記マイクロストリップラインと重複させないようにすることによって、前記マイクロストリップラインを前記導体パターンよりもさらに上層または下層の導体パターンと重複させるとともに、前記マイクロストリップラインのパターン幅を調整することによって、前記マイクロストリップラインのインピーダンスを所望のインピーダンスにしたことを特徴とする。 The multilayer printed board according to the present invention is a multilayer printed board having a microstrip line formed on a surface layer, and one or more conductor patterns formed above or below the microstrip line overlap with the microstrip line. By preventing the microstrip line from overlapping with the conductor pattern further above or below the conductor pattern, and adjusting the pattern width of the microstrip line, the impedance of the microstrip line can be set as desired. It is characterized by having an impedance of.
このような構成によれば、上述したように、多層プリント基板の基板厚を現実に大きくすることなく、上記式（１）における誘電体の厚さｈ（mm）の値を実質的に大きくすることができる。これによって、マイクロストリップラインのパターン幅ｗ（mm）を広く確保しつつ、所望のインピーダンスを得ることができ、多層プリント基板の薄型化を図ることが可能となる。 According to such a configuration, as described above, the value of the dielectric thickness h (mm) in the above formula (1) is substantially increased without actually increasing the thickness of the multilayer printed board. be able to. This makes it possible to obtain a desired impedance while ensuring a wide pattern width w (mm) of the microstrip line, and to reduce the thickness of the multilayer printed board.
また、本発明の多層プリント基板は、表層に部品ランドを形成した多層プリント基板であって、前記部品ランドよりも上層または下層に誘電体を介して形成した１以上の導体パターンを、前記部品ランドと重複させないようにすることによって、前記部品ランドを前記導体パターンよりもさらに上層または下層の導体パターンと前記誘電体を介して重複させるとともに、前記部品ランドのパターン幅を調整することによって、前記部品ランドのインピーダンスを所望なインピーダンスにしたことを特徴とする。 The multilayer printed circuit board of the present invention is a multilayer printed circuit board in which component lands are formed on a surface layer, and one or more conductor patterns formed on a layer above or below the component lands with a dielectric interposed therebetween. By making the part land overlap with the conductor pattern of the upper layer or lower layer of the conductor pattern via the dielectric, and adjusting the pattern width of the part land, The land has a desired impedance.
このような構成によれば、部品ランドにおける上記式（１）の誘電体の厚さｈ（mm）及びパターン幅ｗ（mm）を変えることができるので、部品ランドのインピーダンスを所望のインピーダンスとすることができる。 According to such a configuration, the thickness h (mm) and the pattern width w (mm) of the dielectric of the above formula (1) in the component land can be changed, so that the impedance of the component land is set to a desired impedance. be able to.
また、本発明の多層プリント基板は、表層にマイクロストリップライン及びそのマイクロストリップラインに接続される部品ランドを形成した多層プリント基板であって、前記マイクロストリップライン及び前記部品ランドよりも上層または下層に誘電体を介して形成した１以上の導体パターンを、前記マイクロストリップライン及び前記部品ランドと重複させないようにすることによって、前記マイクロストリップライン及び前記部品ランドを前記導体パターンよりもさらに上層または下層の導体パターンと前記誘電体を介して重複させるとともに、前記マイクロストリップライン及び前記部品ランドの各パターン幅を調整することによって、前記マイクロストリップライン及び前記部品ランドの各インピーダンスを所望のインピーダンスにしたことを特徴とする。 The multilayer printed circuit board of the present invention is a multilayer printed circuit board in which a microstrip line and a component land connected to the microstrip line are formed on a surface layer, and the multilayer printed circuit board is formed in a layer above or below the microstrip line and the component land. One or more conductor patterns formed via a dielectric are not overlapped with the microstrip lines and the component lands, so that the microstrip lines and the component lands are further above or below the conductor pattern. Each impedance of the microstrip line and the component land is set to a desired impedance by overlapping the conductor pattern with the dielectric and adjusting the pattern width of the microstrip line and the component land. Characterized in that it was.
このような構成によれば、多層プリント基板全体の厚さを大きくすることなく、マイクロストリップラインの下の誘電体の厚さと部品ランドの下の誘電体の厚さを同じにすることができるので、マイクロストリップラインのインピーダンスと部品ランドのインピーダンスとを整合させることができる。 According to such a configuration, the thickness of the dielectric under the microstrip line and the thickness of the dielectric under the component land can be made the same without increasing the thickness of the entire multilayer printed board. The impedance of the microstrip line and the impedance of the component land can be matched.
また、本発明の部品ランドのインピーダンスの管理方法は、多層プリント基板の表層に形成した部品ランドのインピーダンスの管理方法であって、前記部品ランドよりも上層または下層に誘電体を介して形成した１以上の導体パターンを、前記部品ランドと重複させないようにすることによって、前記部品ランドを前記導体パターンよりもさらに上層または下層の導体パターンと前記誘電体を介して重複させるとともに、前記部品ランドのパターン幅を調整することによって、前記部品ランドのインピーダンスを所望なインピーダンスにしたことを特徴とする。 The component land impedance management method according to the present invention is a component land impedance management method formed on the surface layer of a multilayer printed circuit board, and is formed in a layer above or below the component land via a dielectric. The above-mentioned conductor pattern is not overlapped with the component land, so that the component land is further overlapped with the conductor pattern of an upper layer or lower layer than the conductor pattern via the dielectric, and the pattern of the component land The impedance of the component land is set to a desired impedance by adjusting the width.
このような方法によれば、部品ランドにおける上記式（１）の誘電体の厚さｈ（mm）及びパターン幅ｗ（mm）を変えることができるので、部品ランドのインピーダンスを所望のインピーダンスとすることができる。 According to such a method, the thickness h (mm) and the pattern width w (mm) of the dielectric of the above formula (1) in the component land can be changed, so that the impedance of the component land is set to a desired impedance. be able to.
また、本発明の多層プリント基板は、表層に設けられる部品ランドと、前記部品ランドの隣の層に設けられる第１の導体パターンと、前記部品ランドが設けられていない方の前記第１の導体パターンの隣の層に設けられる第２の導体パターンと、前記部品ランド、前記第１の導体パターン、及び前記第２の導体パターンのそれぞれの間に設けられる誘電体とを備え、前記部品ランドと前記第１の導体パターンとが重複しないように前記第１の導体パターンの一部を削除し、前記部品ランドと前記第２の導体パターンとを前記誘電体を介して重複させることにより、前記部品ランドのインピーダンスを所望なインピーダンスにしたことを特徴とする。 The multilayer printed circuit board according to the present invention includes a component land provided on a surface layer, a first conductor pattern provided on a layer adjacent to the component land, and the first conductor on which the component land is not provided. A second conductor pattern provided in a layer adjacent to the pattern, and a dielectric provided between each of the component land, the first conductor pattern, and the second conductor pattern, and the component land A part of the first conductor pattern is deleted so that the first conductor pattern does not overlap, and the component land and the second conductor pattern are overlapped via the dielectric, thereby the component. The land has a desired impedance.
このような構成によれば、部品ランドにおける上記式（１）の誘電体の厚さｈ（mm）を変えることができるので、部品ランドのインピーダンスを所望なインピーダンスとすることができる。 According to such a configuration, since the thickness h (mm) of the dielectric of the above formula (1) in the component land can be changed, the impedance of the component land can be set to a desired impedance.
また、上記多層プリント基板は、前記部品ランドのパターン幅を調整することにより、前記部品ランドのインピーダンスを所望なインピーダンスにさせるようにしてもよい。
この構成は、第１の導体パターンの一部を削除するだけでは部品ランドのインピーダンスを所望なインピーダンスにすることができない場合に有効である。
The multilayer printed board may be configured such that the impedance of the component land is set to a desired impedance by adjusting the pattern width of the component land.
This configuration is effective when the impedance of the component land cannot be set to a desired impedance only by deleting a part of the first conductor pattern.
また、上記多層プリント基板は、前記表層に設けられ前記部品ランドに接続されるマイクロストリップラインと前記第１の導体パターンとを前記誘電体を介して重複させるようにしてもよい。 In the multilayer printed board, the microstrip line provided on the surface layer and connected to the component land may overlap the first conductor pattern via the dielectric.
また、上記多層プリント基板は、前記部品ランドに搭載される部品と前記第１の導体パターンとを重複させないように前記第１の導体パターンの一部を削除させるようにしてもよい。 In the multilayer printed board, a part of the first conductor pattern may be deleted so as not to overlap a component mounted on the component land and the first conductor pattern.
本発明の多層プリント基板、及びマイクロストリップラインのインピーダンス管理方法によれば、マイクロストリップラインのパターン幅を広く確保しつつ、所望の特性インピーダンスを得ることができ、多層プリント基板の薄型化を図ることが可能となる。 According to the multilayer printed circuit board and the microstrip line impedance management method of the present invention, a desired characteristic impedance can be obtained while ensuring a wide pattern width of the microstrip line, and the multilayer printed circuit board can be thinned. Is possible.
また、本発明によれば、部品ランドのインピーダンスを所望なインピーダンスとすることができる。 Further, according to the present invention, the impedance of the component land can be set to a desired impedance.
以下、本発明の一実施形態に係る多層プリント基板、及びマイクロストリップラインのインピーダンス管理方法について、図面を参照しつつ説明する。図１は本実施形態に係る多層プリント基板の断面図である。 Hereinafter, a multilayer printed circuit board and a microstrip line impedance management method according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view of a multilayer printed board according to this embodiment.
同図において、１は本実施形態に係る多層プリント基板であり、ガラスエポキシ等の絶縁性樹脂（誘電体）１Ａ，１Ｂ，１Ｃを所定厚さで積層することにより、第１〜第４層を形成している。該多層プリント基板１の第１層には、周波数２．５（GHz）で使用する特性インピーダンス５０（Ω）のマイクロストリップライン１１が形成してある。また、第２層には接地導体である第１ＧＮＤパターン（導体パターン）１２、第３層には信号線パターン（導体パターン）１３、第４層には第２ＧＮＤパターン（導体パターン）１４がそれぞれ形成してある。 In the figure, reference numeral 1 denotes a multilayer printed board according to the present embodiment. By laminating insulating resins (dielectrics) 1A, 1B, and 1C such as glass epoxy with a predetermined thickness, the first to fourth layers are formed. Forming. A microstrip line 11 having a characteristic impedance of 50 (Ω) used at a frequency of 2.5 (GHz) is formed on the first layer of the multilayer printed circuit board 1. Also, a first GND pattern (conductor pattern) 12 as a ground conductor is formed on the second layer, a signal line pattern (conductor pattern) 13 is formed on the third layer, and a second GND pattern (conductor pattern) 14 is formed on the fourth layer. It is.
本実施形態では、第１層のマイクロストリップライン１１よりも下層である、第２層の第１ＧＮＤパターン１２及び第３層の信号線パターン１３を、それぞれマイクロストリップライン１１と重複させないようにしてある。具体的には、第２層の第１ＧＮＤパターン１２におけるマイクロストリップライン１１との重複部分を削除（図中の符号１２ａ参照）した構成としてある。また、第３層の信号線パターン１３をマイクロストリップライン１１と重複しない回路配置とすることにより回避部分１３ａを形成した構成としてある。 In the present embodiment, the first GND pattern 12 of the second layer and the signal line pattern 13 of the third layer, which are lower than the first microstrip line 11, are not overlapped with the microstrip line 11, respectively. . Specifically, the first GND pattern 12 in the second layer has a configuration in which an overlapping portion with the microstrip line 11 is deleted (see reference numeral 12a in the figure). Further, the avoidance portion 13 a is formed by arranging the third-layer signal line pattern 13 so as not to overlap the microstrip line 11.
これにより、第１層のマイクロストリップライン１１と第４層の第２ＧＮＤパターン１４とが、誘電体１Ａ，１Ｂ，１Ｃのみを介して重複することとなり、これら誘電体１Ａ，１Ｂ，１Ｃの肉厚の合計が、上記式（１）における誘電体の厚さｈ（mm）の値となる。本実施形態では、上記式（１）における誘電体の厚さｈ（mm）が０．３２（mm）と大きくなり、この結果、マイクロストリップライン１１のパターン幅ｗ（mm）を０．７２４７（mm）と太くすることができる。 As a result, the microstrip line 11 of the first layer and the second GND pattern 14 of the fourth layer overlap through only the dielectrics 1A, 1B, and 1C, and the thickness of the dielectrics 1A, 1B, and 1C is increased. Is the value of the dielectric thickness h (mm) in the above equation (1). In this embodiment, the thickness h (mm) of the dielectric in the above formula (1) is as large as 0.32 (mm). As a result, the pattern width w (mm) of the microstrip line 11 is 0.7247 ( mm).
さらに、本実施形態では、第１ＧＮＤパターン１２の削除部分１２ａ、及び信号線パターン１３の回避部分１３ａの各幅ｗ’（mm）を、マイクロストリップライン１１の幅ｗ（mm）よりも若干広くすることにより、マイクロストリップライン１１の高周波が、第２層の第１ＧＮＤパターン１２及び第３層の信号線パターン１３に干渉することを防止している。 Further, in the present embodiment, the width w ′ (mm) of the deleted portion 12a of the first GND pattern 12 and the avoidance portion 13a of the signal line pattern 13 is made slightly wider than the width w (mm) of the microstrip line 11. Thus, the high frequency of the microstrip line 11 is prevented from interfering with the first GND pattern 12 of the second layer and the signal line pattern 13 of the third layer.
このような本実施形態の多層プリント基板、及びマイクロストリップラインのインピーダンス管理方法によれば、マイクロストリップライン１１直下の第１ＧＮＤパターン１２と、更にこれよりも下層の信号線パターン１３とを、該マイクロストリップライン１１と重複しないようにすることにより、多層プリント基板１の基板厚を現実に大きくすることなく、上記式（１）における誘電体の厚さｈ（mm）の値を実質的に大きくすることができる。 According to the multilayer printed circuit board and the microstrip line impedance management method of this embodiment, the first GND pattern 12 immediately below the microstrip line 11 and the signal line pattern 13 below the microstrip line 11 are By avoiding overlapping with the strip line 11, the value of the dielectric thickness h (mm) in the above equation (1) is substantially increased without actually increasing the thickness of the multilayer printed circuit board 1. be able to.
これによって、マイクロストリップライン１１のパターン幅ｗ（mm）を広く確保しつつ、所望の特性インピーダンスを得ることができ、該マイクロストリップライン１１のパターン幅ｗ（mm）を、これと連続して形成した部品ランドの幅とほぼ同じにすることが可能となり、マイクロストリップライン１１のパターンと、部品ランドとの幅差によるインピーダンスの不整合や信号の反射を防止することができる。 Thus, a desired characteristic impedance can be obtained while ensuring a wide pattern width w (mm) of the microstrip line 11, and the pattern width w (mm) of the microstrip line 11 is continuously formed. The width of the component land can be made substantially the same, and impedance mismatch and signal reflection due to a difference in width between the pattern of the microstrip line 11 and the component land can be prevented.
以下、本発明の多層プリント基板、及びマイクロストリップラインのインピーダンス管理方法について、図面を参照しつつ説明する。図２は本発明の一実施例に係る多層プリント基板の断面図である。図３（ａ），（ｂ），（ｃ）は上記実施例の多層プリント基板の各層を示す平面図である。図４は上記実施例の多層プリント基板におけるマイクロストリップラインのパターンと部品ランドとの幅を示す平面図である。 Hereinafter, the multilayer printed circuit board and the microstrip line impedance management method of the present invention will be described with reference to the drawings. FIG. 2 is a cross-sectional view of a multilayer printed circuit board according to an embodiment of the present invention. FIGS. 3A, 3B, and 3C are plan views showing respective layers of the multilayer printed board according to the above embodiment. FIG. 4 is a plan view showing the width of the microstrip line pattern and the component land in the multilayer printed board of the above embodiment.
本実施例では、図２に示すような３層の多層プリント基板において、マイクロストリップラインのインピーダンス管理を行った。具体的に、上記式（１）における特性インピーダンスＺ0を５０（Ω）とするために、εｒ＝３．４，ｔ＝０．０２（mm），ｈ＝０．１４０（mm）とした結果、マイクロストリップラインのパターン幅ｗ（mm）は０．３０３（mm）となった。 In this example, the impedance management of the microstrip line was performed in a three-layer multilayer printed board as shown in FIG. Specifically, in order to set the characteristic impedance Z 0 in the above formula (1) to 50 (Ω), the result of εr = 3.4, t = 0.02 (mm), h = 0.140 (mm) The pattern width w (mm) of the microstrip line was 0.303 (mm).
また、図２及び図３（ａ），（ｂ）に示すように、第２層のＧＮＤパターンの削除部分（図２中の点線部分、及び図３（ｂ）の白抜き部分を参照）の幅ｗ’（mm）は、マイクロストリップラインのパターン幅ｗ（mm）の３倍に設定した。さらに、図３（ｂ）に示すように、第２層の信号パターンはマイクロストリップラインと重複しないような回路配置とした。 Also, as shown in FIG. 2 and FIGS. 3A and 3B, the deleted portion of the GND pattern of the second layer (see the dotted line portion in FIG. 2 and the white portion in FIG. 3B). The width w ′ (mm) was set to 3 times the pattern width w (mm) of the microstrip line. Further, as shown in FIG. 3B, the circuit arrangement is such that the signal pattern of the second layer does not overlap with the microstrip line.
この結果、マイクロストリップラインの特性インピーダンスＺ0を５０（Ω）としつつ、図４に示すように、該マイクロストリップラインのパターン幅ｗ＝０．３０３（mm）を、部品ランドの幅ｘ＝０．３（mm）とほぼ同じ寸法にすることができた。 As a result, while setting the characteristic impedance Z 0 of the microstrip line to 50 (Ω), as shown in FIG. 4, the pattern width w = 0.303 (mm) of the microstrip line is set to the width x = 0 of the component land. It was possible to make the dimensions approximately the same as 3 mm.
また、上述したように、従来では、多層プリント基板１００を薄型化とするという条件と、部品ランド１２１のパターン幅ｘを部品１２０の幅よりも小さくすることができないという条件とにより、マイクロストリップライン１１１のパターン幅ｗが部品ランド１２１のパターン幅ｘよりも小さくなっていた。そのため、マイクロストリップライン１１１の特性インピーダンスＺｏと部品ランド１２１の特性インピーダンスＺｏの不整合やマイクロストリップライン１１１と部品ランド１２１との接合部での信号の反射が発生していた。 Further, as described above, conventionally, the microstrip line is based on the condition that the multilayer printed circuit board 100 is thinned and the pattern width x of the component land 121 cannot be made smaller than the width of the component 120. The pattern width w of 111 is smaller than the pattern width x of the component land 121. Therefore, mismatch between the characteristic impedance Zo of the microstrip line 111 and the characteristic impedance Zo of the component land 121 and signal reflection at the junction between the microstrip line 111 and the component land 121 occur.
そこで、上記実施形態では、第１ＧＮＤパターン１２及び信号線パターン１３のマイクロストリップライン１１と重複する部分を削除し、上記式（１）における誘電体の厚さｈ(mm)を大きくしている。これにより、多層プリント基板１全体の厚さを変えることなく、マイクロストリップライン１１のパターン幅ｗを大きくすることができるので、マイクロストリップライン１１のパターン幅ｗと部品ランドのパターン幅ｘとの差を小さくすることができ、パターン幅ｗとパターン幅ｘとが異なることにより発生する特定インピーダンスＺｏの不整合や信号の反射を防止することができる。また、上記実施形態では、図３（ａ）及び図３（ｂ）に示すように、第２層のＧＮＤパターンは、マイクロストリップラインと重複する部分だけでなく部品ランドと重複する部分も削除されている。そのため、マイクロストリップラインの下の誘電体の厚さと部品ランドの下の誘電体の厚さとを同じにすることができるので、上記式（１）により、マイクロストリップラインの特性インピーダンスＺｏと部品ランドのインピーダンスＺｏとを整合させることができる。 Therefore, in the above embodiment, the portions of the first GND pattern 12 and the signal line pattern 13 that overlap the microstrip line 11 are deleted, and the dielectric thickness h (mm) in the above equation (1) is increased. As a result, the pattern width w of the microstrip line 11 can be increased without changing the overall thickness of the multilayer printed circuit board 1, and therefore the difference between the pattern width w of the microstrip line 11 and the pattern width x of the component land. , And mismatching of the specific impedance Zo and signal reflection that occur when the pattern width w and the pattern width x are different can be prevented. In the above embodiment, as shown in FIGS. 3A and 3B, the GND pattern of the second layer is deleted not only in the portion overlapping with the microstrip line but also in the portion overlapping with the component land. ing. Therefore, since the thickness of the dielectric under the microstrip line and the thickness of the dielectric under the component land can be made the same, according to the above equation (1), the characteristic impedance Zo of the microstrip line and the component land The impedance Zo can be matched.
これにより、多層プリント基板を薄型化するという条件と、部品ランドのパターン幅を部品の幅よりも小さくすることができないという条件とを満たしつつ、特性インピーダンスの不整合や信号の反射を防止することができる。 This prevents mismatch in characteristic impedance and signal reflection while satisfying the condition that the multilayer printed circuit board is thinner and the condition that the pattern width of the component land cannot be made smaller than the width of the component. Can do.
次に、本発明の他の実施形態の多層プリント基板について説明する。
図５（ａ）は、本発明の他の実施形態の多層プリント基板におけるマイクロストリップライン及び部品ランドの下層に設けられる導体パターンを示す図である。また、図５（ｂ）は、図５（ａ）に示す多層プリント基板の部品ランドを通る断面図である。
Next, a multilayer printed board according to another embodiment of the present invention will be described.
FIG. 5A is a diagram showing a conductor pattern provided in a lower layer of a microstrip line and a component land in a multilayer printed board according to another embodiment of the present invention. FIG. 5B is a cross-sectional view through the component land of the multilayer printed board shown in FIG.
図５（ａ）に示す多層プリント基板５０は、最上層に設けられるマイクロストリップライン５１（上記式（１）により特性インピーダンスＺｏを算出することができ、数百ＭＨｚ〜数ＧＨｚ帯の周波数の信号を扱うときに使用される信号線）及びそのマイクロストリップライン５１と接続される部品ランド５２（マイクロストリップライン５１と同様に、誘電体を介して導体パターンと重複される構成であって、上記式（１）により特性インピーダンスＺｏを求めることができる）と、マイクロストリップライン５１及び部品ランド５２の下層に設けられるＧＮＤパターン５３（第１の導体パターン）と、ＧＮＤパターン５３の下層に設けられるＧＮＤパターン５４（第２の導体パターン）と、マイクロストリップライン５１及び部品ランド５２、ＧＮＤパターン５３、並びにＧＮＤパターン５４の間に設けられる誘電体５５（例えば、ガラスエポキシ等の絶縁性樹脂）とを備えて構成されている。なお、ＧＮＤパターン５３、５４は、全面がＧＮＤパターンとして形成されてもよいし、信号線パターンを含むＧＮＤパターンとして形成されてもよい。ＧＮＤパターン５３、５４に信号線パターンを含ませる場合は、その信号線パターンが削除部分５３ａを回避するようにＧＮＤパターン５３のマスクが設計されるものとする。また、多層プリント基板５０は、４層以上の導体パターンで構成されてもよい。 A multilayer printed board 50 shown in FIG. 5A has a microstrip line 51 provided in the uppermost layer (a characteristic impedance Zo can be calculated by the above equation (1), and a signal having a frequency in the range of several hundred MHz to several GHz. Signal line used when handling the signal and a component land 52 connected to the microstrip line 51 (similar to the microstrip line 51, the conductor pattern is overlapped via a dielectric, (1), the characteristic impedance Zo can be obtained), the GND pattern 53 (first conductor pattern) provided below the microstrip line 51 and the component land 52, and the GND pattern provided below the GND pattern 53. 54 (second conductor pattern), microstrip line 51 and component land 2, the GND pattern 53 and the dielectric 55 provided between the GND pattern 54 (e.g., a glass insulating resin such as epoxy) is constituted by a. Note that the GND patterns 53 and 54 may be formed entirely as GND patterns or as GND patterns including a signal line pattern. When a signal line pattern is included in the GND patterns 53 and 54, the mask of the GND pattern 53 is designed so that the signal line pattern avoids the deleted portion 53a. Further, the multilayer printed board 50 may be composed of four or more layers of conductor patterns.
図５（ａ）に示す多層プリント基板５０の特徴とする点は、部品ランド５２よりも下層に設けられるＧＮＤパターン５３を、部品ランド５２と重複させないようにすることにより、部品ランド５２をＧＮＤパターン５３よりもさらに下層のＧＮＤパターン５４と誘電体５５を介して重複させている点と、部品ランド５２のパターン幅ｘを調整している点である。具体的には、ＧＮＤパターン５３の部品ランド５２と重複する部分を削除していると共に、部品ランド５２のパターン幅ｘを、部品を搭載することが可能な範囲で調整している。 A feature of the multilayer printed circuit board 50 shown in FIG. 5A is that the GND pattern 53 provided below the component land 52 is not overlapped with the component land 52, so that the component land 52 is made to be a GND pattern. The point is that the GND pattern 54 and the dielectric 55 are further overlapped with each other through the dielectric 55 and the pattern width x of the component land 52 is adjusted. Specifically, the portion overlapping the component land 52 of the GND pattern 53 is deleted, and the pattern width x of the component land 52 is adjusted within a range in which components can be mounted.
このように、ＧＮＤパターン５３の部品ランド５２と重複する部分を削除することにより、部品ランド５２とＧＮＤパターン５４とを誘電体５５を介して重複させることができる。そのため、多層プリント基板５０全体の厚さを変えることなく、部品ランド５２とＧＮＤパターン５４との間の誘電体５５の厚さｈ２を大きくさせることができる。 In this way, by deleting a portion that overlaps the component land 52 of the GND pattern 53, the component land 52 and the GND pattern 54 can be overlapped via the dielectric 55. Therefore, the thickness h2 of the dielectric 55 between the component land 52 and the GND pattern 54 can be increased without changing the thickness of the entire multilayer printed board 50.
これにより、多層プリント基板５０を薄型化するという条件を満たしつつ、部品ランド５２の特性インピーダンスＺｏをマイクロストリップライン５１の特性インピーダンスＺｏに近づけることができる。 Thereby, the characteristic impedance Zo of the component land 52 can be brought close to the characteristic impedance Zo of the microstrip line 51 while satisfying the condition of thinning the multilayer printed board 50.
そして、ＧＮＤパターン５３の部品ランド５２と重複する部分を削除しても、マイクロストリップライン５１の特性インピーダンスＺｏと部品ランド５２の特性インピーダンスＺｏとを整合することができない場合には、部品ランド５２のパターン幅ｘを調整することにより、部品ランド５２のインピーダンスＺｏを所望なインピーダンスＺｏ（例えば、マイクロストリップライン５１の特性インピーダンスである５０Ω）にし、マイクロストリップライン５１の特性インピーダンスＺｏと部品ランド５２の特性インピーダンスＺｏとを整合させる。なお、ＧＮＤパターン５３の部品ランド５２と重複する部分を削除することにより部品ランド５２の特性インピーダンスＺｏが所望なインピーダンスとなるように多層プリント基板５０を構成することができれば、部品ランド５２のパターン幅ｘを調整する必要はない。 If the characteristic impedance Zo of the microstrip line 51 and the characteristic impedance Zo of the component land 52 cannot be matched even if the portion overlapping the component land 52 of the GND pattern 53 is deleted, By adjusting the pattern width x, the impedance Zo of the component land 52 is set to a desired impedance Zo (for example, the characteristic impedance Zo of the microstrip line 51), and the characteristic impedance Zo of the microstrip line 51 and the characteristic of the component land 52 are obtained. Match impedance Zo. If the multilayer printed circuit board 50 can be configured so that the characteristic impedance Zo of the component land 52 becomes a desired impedance by deleting a portion overlapping the component land 52 of the GND pattern 53, the pattern width of the component land 52 is determined. There is no need to adjust x.
すなわち、ＧＮＤパターン５３の部品ランド５２と重複する部分を削除したり、部品ランド５２のパターン幅ｘを調整したりすることにより、部品ランド５２における上記式（１）の誘電体の厚さｈ（mm）及びパターン幅ｗ（mm）を変えることができるので、部品ランド５２のインピーダンスを所望のインピーダンスとすることができる。これにより、マイクロストリップライン５１の特性インピーダンスＺｏと部品ランド５２の特性インピーダンスＺｏとを整合させることができる。 That is, by deleting a portion overlapping the component land 52 of the GND pattern 53 or adjusting the pattern width x of the component land 52, the thickness h ( mm) and the pattern width w (mm) can be changed, so that the impedance of the component land 52 can be set to a desired impedance. Thereby, the characteristic impedance Zo of the microstrip line 51 and the characteristic impedance Zo of the component land 52 can be matched.
このように、図５（ａ）に示す多層プリント基板５０では、多層プリント基板５０全体の厚さを変えることなく、マイクロストリップライン５１の特性インピーダンスＺｏと部品ランド５２の特性インピーダンスＺｏとを整合させることができる。 As described above, in the multilayer printed circuit board 50 shown in FIG. 5A, the characteristic impedance Zo of the microstrip line 51 and the characteristic impedance Zo of the component land 52 are matched without changing the thickness of the entire multilayer printed circuit board 50. be able to.
また、多層プリント基板５０は、ＧＮＤパターン５３のマイクロストリップライン５１と重複する部分を削除しない構成であるため、マイクロストリップライン５１のパターン幅ｗを大きくする必要がない。そのため、回路規模が増大することを防止することができる。 In addition, since the multilayer printed board 50 is configured not to delete a portion overlapping the microstrip line 51 of the GND pattern 53, it is not necessary to increase the pattern width w of the microstrip line 51. Therefore, an increase in circuit scale can be prevented.
また、図５（ａ）に示す多層プリント基板５０は、部品ランド５２やＧＮＤパターン５３を形成するためのマスクを変更するだけで部品ランド５２の特性インピーダンスＺｏを所望なインピーダンスとすることができ、マイクロストリップライン５１の特性インピーダンスＺｏと部品ランド５２の特性インピーダンスＺｏとを整合させることができるので、特性インピーダンスＺｏの整合にかかるコストの増大がない。 In addition, the multilayer printed board 50 shown in FIG. 5A can change the characteristic impedance Zo of the component land 52 to a desired impedance only by changing the mask for forming the component land 52 and the GND pattern 53. Since the characteristic impedance Zo of the microstrip line 51 and the characteristic impedance Zo of the component land 52 can be matched, there is no increase in cost for matching the characteristic impedance Zo.
さらに、図５（ａ）に示す多層プリント基板５０では、ＧＮＤパターン５３の削除部分５３ａの幅ｘ’（mm）を、部品ランド５２のパターン幅ｘよりも若干広くすることにより、部品ランド５２の高周波が、ＧＮＤパターン５３に干渉することを防止している。 Furthermore, in the multilayer printed circuit board 50 shown in FIG. 5A, the width x ′ (mm) of the deleted portion 53a of the GND pattern 53 is made slightly wider than the pattern width x of the component land 52, thereby The high frequency is prevented from interfering with the GND pattern 53.
また、図５（ｃ）は、本発明のさらに他の実施形態の多層プリント基板におけるマイクロストリップライン及び部品ランドの下層に設けられる導体パターンを示す図である。なお、図５（ａ）に示す構成と同じ構成には同じ符号を付している。また、図５（ｃ）に示す多層プリント基板の部品ランドを通る断面図は図５（ｂ）に示す断面図と同様とする。 FIG. 5C is a diagram showing a conductor pattern provided in the lower layer of the microstrip line and the component land in the multilayer printed board according to still another embodiment of the present invention. In addition, the same code | symbol is attached | subjected to the same structure as the structure shown to Fig.5 (a). The cross-sectional view through the component land of the multilayer printed board shown in FIG. 5C is the same as the cross-sectional view shown in FIG.
図５（ｃ）に示す多層プリント基板５６が図５（ａ）に示す多層プリント基板５０と異なる点は、ＧＮＤパターン５３の部品ランド５２と重複する部分が削除されているだけでなく、ＧＮＤパターン５３の部品ランド５２に搭載される部品（例えば、チップ抵抗やチップコンデンサなど）と重複する部分も削除されている点である。 The multi-layer printed circuit board 56 shown in FIG. 5C is different from the multi-layer printed circuit board 50 shown in FIG. 5A in that not only the portion overlapping the component land 52 of the GND pattern 53 is deleted, but also the GND pattern. The part which overlaps with the components (for example, a chip resistor, a chip capacitor, etc.) mounted in the component land 52 of 53 is also deleted.
このように構成しても、多層プリント基板５６全体の厚さを変えることなく、マイクロストリップライン５１の特性インピーダンスＺｏと部品ランド５２の特性インピーダンスＺｏとを整合させることができる。また、回路規模が増大することを防止することができる。 Even with this configuration, the characteristic impedance Zo of the microstrip line 51 and the characteristic impedance Zo of the component land 52 can be matched without changing the thickness of the entire multilayer printed board 56. Further, it is possible to prevent the circuit scale from increasing.
また、図６（ａ）及び図６（ｂ）は、図５（ａ）に示すマイクロストリップライン５１のパターン幅ｗと部品ランド５２のパターン幅ｘの一例を示す平面図である。
例えば、部品ランド５２の下の誘電体の厚さｈ２を０．１４０（mm）、誘電体５５の誘電率εｒを３．４、部品ランド５２の厚さｔ及びＧＮＤパターン５４の厚さｔを０．０２（mm）とし、図６（ａ）及び図６（ｂ）に示すように、マイクロストリップライン５１のパターン幅ｗを０．１２３(mm)、部品ランド５２のパターン幅ｘを０．３(mm)とすると、上記式（１）により、マイクロストリップライン５１の特性インピーダンスＺｏは５０（Ω）、部品ランド５２の特性インピーダンスＺｏは５０．３（Ω）となり、マイクロストリップライン５１と部品ランド５２とのそれぞれの特性インピーダンスＺｏをほぼ整合させることができる。
6A and 6B are plan views showing an example of the pattern width w of the microstrip line 51 and the pattern width x of the component land 52 shown in FIG. 5A.
For example, the thickness h2 of the dielectric under the component land 52 is 0.140 (mm), the dielectric constant εr of the dielectric 55 is 3.4, the thickness t of the component land 52, and the thickness t of the GND pattern 54. 0.02 (mm), and as shown in FIGS. 6A and 6B, the pattern width w of the microstrip line 51 is 0.123 (mm), and the pattern width x of the component land 52 is 0. If 3 (mm), the characteristic impedance Zo of the microstrip line 51 is 50 (Ω) and the characteristic impedance Zo of the component land 52 is 50.3 (Ω) according to the above equation (1). Each characteristic impedance Zo with the land 52 can be substantially matched.
なお、上記実施形態では、マイクロストリップライン及び部品ランドを多層プリント基板の最上層に設ける構成であるが、マイクロストリップライン及び部品ランドを多層プリント基板の最下層に設けるように構成してもよい。この場合、マイクロストリップラインや部品ランドよりも上層に導体パターンが１以上設けられることにより多層プリント基板が構成されるものとする。 In the above embodiment, the microstrip line and the component land are provided on the uppermost layer of the multilayer printed board. However, the microstrip line and the component land may be provided on the lowermost layer of the multilayer printed board. In this case, a multilayer printed circuit board is configured by providing one or more conductor patterns above the microstrip line or component land.
また、上記実施形態では、多層プリント基板を構成する全ての導体パターンのうち中層にある全ての導体パターン（例えば、図１に示す多層プリント基板１の第１ＧＮＤパターン１２及び信号線パターン１３、図２に示す多層プリント基板の第２層のＧＮＤパターン、または図５（ａ）に示す多層プリント基板５０のＧＮＤパターン５３）において、マイクロストリップラインや部品ランドと重複する部分を削除する構成であるが、多層プリント基板の中層の導体パターンのうち所定の導体パターン（例えば、図１に示す多層プリント基板１の第１ＧＮＤパターン１２）において、マイクロストリップラインや部品ランドと重複する部分を削除することにより上記式（１）における誘電体の厚さｈを調整するように構成してもよい。 Moreover, in the said embodiment, all the conductor patterns (for example, the 1st GND pattern 12 of the multilayer printed circuit board 1 shown in FIG. 1, the signal line pattern 13, FIG. 2) among all the conductive patterns which comprise a multilayer printed circuit board. In the GND pattern of the second layer of the multilayer printed circuit board shown in FIG. 5 or the GND pattern 53 of the multilayer printed circuit board 50 shown in FIG. 5A, the portion overlapping the microstrip line and the component land is deleted. In the predetermined conductor pattern (for example, the first GND pattern 12 of the multilayer printed circuit board 1 shown in FIG. 1) among the middle layer conductive patterns of the multilayer printed circuit board, the above-mentioned formula is deleted by deleting a portion overlapping the microstrip line or the component land. You may comprise so that the thickness h of the dielectric material in (1) may be adjusted.
１ 多層プリント基板
１Ａ，１Ｂ，１Ｃ 誘電体（絶縁性樹脂）
１１ マイクロストリップライン
１２ 第１ＧＮＤパターン（導体パターン）
１２ａ 削除部分
１３ 信号線パターン（導体パターン）
１３ａ 回避部分
１４ 第２ＧＮＤパターン（導体パターン）
５０ 多層プリント基板
５１ マイクロストリップライン
５２ 部品ランド
５３ ＧＮＤパターン（第１の導体パターン）
５４ ＧＮＤパターン（第２の導体パターン）
５５ 誘電体
５６ 多層プリント基板
1 Multilayer printed circuit board 1A, 1B, 1C Dielectric (insulating resin)
11 Microstrip line 12 1st GND pattern (conductor pattern)
12a Deleted part 13 Signal line pattern (conductor pattern)
13a avoidance part 14 2nd GND pattern (conductor pattern)
50 multilayer printed circuit board 51 microstrip line 52 component land 53 GND pattern (first conductor pattern)
54 GND pattern (second conductor pattern)
55 Dielectric 56 Multilayer Printed Circuit Board
Claims (13)
前記部品ランドの隣の層に設けられる第１の導体パターンと、
前記部品ランドが設けられていない方の前記第１の導体パターンの隣の層に設けられる第２の導体パターンと、
前記部品ランド、前記第１の導体パターン、及び前記第２の導体パターンのそれぞれの間に設けられる誘電体と、
を備え、
前記部品ランドと前記第１の導体パターンとが重複しないように前記第１の導体パターンの一部を削除し、前記部品ランドと前記第２の導体パターンとを前記誘電体を介して重複させることにより、前記部品ランドのインピーダンスを所望なインピーダンスにした、
ことを特徴とする多層プリント基板。 Component lands provided on the surface,
A first conductor pattern provided on a layer adjacent to the component land;
A second conductor pattern provided in a layer adjacent to the first conductor pattern on which the component land is not provided;
A dielectric provided between the component land, the first conductor pattern, and the second conductor pattern;
With
A part of the first conductor pattern is deleted so that the component land and the first conductor pattern do not overlap, and the component land and the second conductor pattern are overlapped via the dielectric. By making the impedance of the component land a desired impedance,
A multilayer printed circuit board characterized by that.
前記部品ランドのパターン幅を調整することにより、前記部品ランドのインピーダンスを所望なインピーダンスにした、
ことを特徴とする多層プリント基板。 The multilayer printed circuit board according to claim 10,
By adjusting the pattern width of the component land, the impedance of the component land is set to a desired impedance.
A multilayer printed circuit board characterized by that.
前記表層に設けられ前記部品ランドに接続されるマイクロストリップラインと前記第１の導体パターンとを前記誘電体を介して重複させる、
ことを特徴とする多層プリント基板。 The multilayer printed circuit board according to claim 10,
The microstrip line provided on the surface layer and connected to the component land and the first conductor pattern are overlapped via the dielectric,
A multilayer printed circuit board characterized by that.
前記部品ランドに搭載される部品と前記第１の導体パターンとを重複させないように前記第１の導体パターンの一部を削除させる、
ことを特徴とする多層プリント基板。
The multilayer printed circuit board according to claim 10,
A part of the first conductor pattern is deleted so as not to overlap the component mounted on the component land and the first conductor pattern;
A multilayer printed circuit board characterized by that.
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Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007036607A1 (en) * | 2005-09-27 | 2007-04-05 | Filtronic Comtek Oy | Transmission line structure |
| JP2007317881A (en) * | 2006-05-25 | 2007-12-06 | Nec Saitama Ltd | Multi-layer printed circuit board |
| JP2008294316A (en) * | 2007-05-28 | 2008-12-04 | Kyocera Corp | Electronics |
| JP2009152281A (en) * | 2007-12-19 | 2009-07-09 | Denso Corp | Through substrate |
| JP2009200715A (en) * | 2008-02-20 | 2009-09-03 | Fujitsu Ltd | Substrate, communication module, and communication apparatus |
| WO2009147956A1 (en) * | 2008-06-06 | 2009-12-10 | 国立大学法人東北大学 | Multilayer wiring board |
| JP2010010164A (en) * | 2008-06-24 | 2010-01-14 | Kyocera Corp | Capacitive substrate |
| EP2166824A1 (en) | 2008-09-19 | 2010-03-24 | Jtekt Corporation | Multilayer circuit board and motor driving circuit board |
| JP2010219501A (en) * | 2009-03-17 | 2010-09-30 | Hon Hai Precision Industry Co Ltd | Circuit board, and electronic apparatus having the same |
| KR101013833B1 (en) | 2007-07-09 | 2011-02-14 | 캐논 가부시끼가이샤 | Circuit connection structure and printed circuit board |
| US8331104B2 (en) | 2010-01-29 | 2012-12-11 | Kabushiki Kaisha Toshiba | Electronic device and circuit board |
| JP2013149791A (en) * | 2012-01-19 | 2013-08-01 | Mitsubishi Electric Corp | Printed circuit board and printed circuit board device |
| US8735732B2 (en) | 2011-05-27 | 2014-05-27 | Taiyo Yuden Co., Ltd. | Multilayer substrate |
| JP2014203951A (en) * | 2013-04-04 | 2014-10-27 | 大日本印刷株式会社 | Component mounting multilayer wiring board |
| JP2019192844A (en) * | 2018-04-27 | 2019-10-31 | 京セラ株式会社 | Printed-circuit board |
| JP2021082731A (en) * | 2019-11-20 | 2021-05-27 | 京セラ株式会社 | Wiring base, package for storing semiconductor element, and semiconductor device |
-
2005
- 2005-07-27 JP JP2005218099A patent/JP2006074014A/en not_active Withdrawn
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007036607A1 (en) * | 2005-09-27 | 2007-04-05 | Filtronic Comtek Oy | Transmission line structure |
| JP2007317881A (en) * | 2006-05-25 | 2007-12-06 | Nec Saitama Ltd | Multi-layer printed circuit board |
| JP2008294316A (en) * | 2007-05-28 | 2008-12-04 | Kyocera Corp | Electronics |
| KR101013833B1 (en) | 2007-07-09 | 2011-02-14 | 캐논 가부시끼가이샤 | Circuit connection structure and printed circuit board |
| JP2009152281A (en) * | 2007-12-19 | 2009-07-09 | Denso Corp | Through substrate |
| JP2009200715A (en) * | 2008-02-20 | 2009-09-03 | Fujitsu Ltd | Substrate, communication module, and communication apparatus |
| WO2009147956A1 (en) * | 2008-06-06 | 2009-12-10 | 国立大学法人東北大学 | Multilayer wiring board |
| CN102057483A (en) * | 2008-06-06 | 2011-05-11 | 国立大学法人东北大学 | Multilayer wiring board |
| EP2284882A4 (en) * | 2008-06-06 | 2012-06-27 | Univ Tohoku Nat Univ Corp | MULTILAYER WIRING BOARD |
| US8633395B2 (en) | 2008-06-06 | 2014-01-21 | National University Corporation Tohoku University | Multilayer wiring board |
| KR101573959B1 (en) * | 2008-06-06 | 2015-12-02 | 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 | Multilayer wiring board |
| JP5388071B2 (en) * | 2008-06-06 | 2014-01-15 | 国立大学法人東北大学 | Multilayer wiring board |
| JP2010010164A (en) * | 2008-06-24 | 2010-01-14 | Kyocera Corp | Capacitive substrate |
| EP2166824A1 (en) | 2008-09-19 | 2010-03-24 | Jtekt Corporation | Multilayer circuit board and motor driving circuit board |
| JP2010219501A (en) * | 2009-03-17 | 2010-09-30 | Hon Hai Precision Industry Co Ltd | Circuit board, and electronic apparatus having the same |
| US8331104B2 (en) | 2010-01-29 | 2012-12-11 | Kabushiki Kaisha Toshiba | Electronic device and circuit board |
| US8735732B2 (en) | 2011-05-27 | 2014-05-27 | Taiyo Yuden Co., Ltd. | Multilayer substrate |
| US9107305B2 (en) | 2011-05-27 | 2015-08-11 | Taiyo Yuden Co., Ltd. | Multilayer substrate |
| JP2013149791A (en) * | 2012-01-19 | 2013-08-01 | Mitsubishi Electric Corp | Printed circuit board and printed circuit board device |
| JP2014203951A (en) * | 2013-04-04 | 2014-10-27 | 大日本印刷株式会社 | Component mounting multilayer wiring board |
| JP2019192844A (en) * | 2018-04-27 | 2019-10-31 | 京セラ株式会社 | Printed-circuit board |
| JP7100487B2 (en) | 2018-04-27 | 2022-07-13 | 京セラ株式会社 | Printed wiring board |
| JP2021082731A (en) * | 2019-11-20 | 2021-05-27 | 京セラ株式会社 | Wiring base, package for storing semiconductor element, and semiconductor device |
| JP7254011B2 (en) | 2019-11-20 | 2023-04-07 | 京セラ株式会社 | Wiring substrate, package for storing semiconductor element, and semiconductor device |
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