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JP2006067190A - クロック生成回路 - Google Patents

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Abstract

【課題】
所望の分数逓倍、分周クロックを出力し、面積、電力の増大を抑止するクロック生成回路の提供。
【解決手段】
複数段の遅延回路１０Ａ１〜１０Ａ４を備え、入力される信号の遅延を測定する第１の遅延回路列と、第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延回路１０Ｂ１〜１０Ｂ４を備えた遅延再現用の第２の遅延回路列と、を備え、第１の遅延回路列で遅延が検出された位置の遅延回路から出力される信号に基づき、前記遅延が検出された位置に対応する、前記第２の遅延回路列の遅延回路において、遅延回路の出力端子が入力端子に帰還されて閉ループを構成しリング発振回路を構成し、リング発振回路の発振出力が、第２の遅延回路列の出力端子から取り出される。第１の遅延回路列の前段には、制御信号に基づき、入力信号に対する出力信号の位相が可変に制御する位相補間器２０１、２０２を備え、第１の遅延回路列は、位相補間器２０１、２０２の出力信号の位相差を測定する。
【選択図】
図１

Description

本発明は、クロック生成回路に関し、特に、消費電力の低減に好適なクロック生成回路に関する。
近時、半導体集積回路は、微細化の進展に伴い、高集積度化、大規模化、高速化の傾向が著しい。回路が大規模となるほど、回路素子を駆動するクロック信号のずれ（スキュー）が大きくなり、その修正のため、あるいは、半導体集積回路内の各機能ブロックにおいて、任意のタイミングのクロック信号の供給が要求されるようになってきている。
半導体集積回路における内部クロック信号を生成するクロック生成回路として、従来より、ＰＬＬ（Phase Locked Loop）、ＤＬＬ（Delay Locked Loop）等が用いられている。これらの帰還回路は、制御が複雑であり、ロックに時間を要し(収束時間が長い)、回路規模、消費電力が大きい。参考までに、周知の一般的なＰＬＬ回路の構成を図７に示しておく。入力クロック信号と、分周回路１０６の位相を比較する位相比較器１０１と、位相比較器１０１の出力に基づき容量を充電、放電し、比較結果に応じた電圧を出力するチャージポンプ１０２と、チャージポンプ１０２の出力を平滑化するループフィルタ１０３と、ループフィルタ１０３の出力を制御電圧として受け発振周波数を可変する電圧制御発振器（ＶＣＯ）１０４と、電圧制御発振器１０４の発振出力クロックを分周するプリスケーラ１０５と、プリスケーラ１０５の出力を分周する分周回路１０６を備えている（プリスケーラ１０５を含まない構成もある）。なお、例えば分数分周を実現する回路では、分周回路１０６は、プリスケーラ１０５の出力に基づき、カウント周期（カウント数）を可変とするパルススワローカウンタ等で構成される。電圧制御発振器１０４は、例えばインバータ（不図示）を奇数段環状に接続したリングオシレータで構成され、各インバータと電源間に制御電圧に基づきバイアス電圧が可変され出力電流を可変させるトランジスタ素子（不図示）を直列に挿入し、該制御電圧に基づき、リングオシレータを構成するインバータの駆動電流を可変し伝播遅延時間ｔｐｄを可変させる（ゲインを可変させる）ことで、発振周波数が可変制御される。
周期又は遅延測定用の第１の遅延回路列（Measure Line）と、測定された遅延を再現する第２の遅延回路列（Replay Line）を備えた同期式遅延回路（シンクロナスミラーディレイ（Synchronous Mirror Delay）；「ＳＭＤ」ともいう）としては、例えば特許文献１等が参照される。また、同期式遅延回路を用いたクロック逓倍回路としては、特許文献２、３等が参照される。
制御信号に基づき入力信号に対する出力信号の位相が可変制御されるインターポレータを用いたクロック逓倍回路としては、特許文献４、５等が参照される。特許文献４には、分周回路と、分周クロックを入力とする複数のインターポレータ（タイミング差分割器）と、インターポレータの出力を合成する回路を備えたクロック逓倍回路が開示されている。特許文献４等に記載された回路においては、インターポレータにより重み付けを行い、それらの論理をとることにより逓倍クロックを生成している。
図８は、遅延（クロック周期）測定用の第１の遅延回路列２０１（Measure Line）と、測定された遅延を再現する第２の遅延回路列２０２(Replay Line)と備えた同期式遅延回路と、組み合わせ回路２０３を用いたクロック逓倍回路の構成を模式的に示す図である。入力周期を第１の遅延回路列で測定し、遅延再現用の遅延回路２０２で、入力の１／N、２／N、…のタイミングを作り出し、組み合わせ回路２０３で所定の論理をとることで、所望の逓倍数を実現している。図９は、図８のタイミング動作を説明するための図である。図９において、ＩＮ１、ＩＮ２は、入力クロック信号を分周回路２０４で分周（図８に示す例では４分周）した信号と、これを、遅延回路２０５で例えば１クロック周期Ｔ遅らせせた信号である。遅延回路２０５は、入力クロック信号の立ち上がりで、分周回路２０４の分周クロック信号をサンプル出力するフリップフロップよりなる。図９に示す例では、図８の遅延回路２０５を構成するフリップフロップは、入力クロック信号の立ち上がりで、データ信号の反転信号を出力している。
特開平１１−１１２３０９号公報 特開平１０−３０３７１３号公報 特開平１０−３３５９９４号公報 特開平１１−４１４５号公報 特開２００２−１６３０３４号公報
ところで、上記したインターポレータを用いたクロック逓倍回路には、いくつかの問題がある。
第１の問題点は、入力クロック信号に対して出力が、非同期である、ということである。この問題が発生する原因は、インターポレータの動作時間が、不定なことに起因する。
第２の問題点は、インターポレータの精度いかんによって、出力クロック信号のデューティに誤差が生じる、ということである。
また、図８等に示した同期式遅延回路を用いたクロック逓倍回路は、インターポレータを用いたクロック逓倍回路ともに、以下のような共通の問題点がある。
逓倍数に比例して、回路規模が増加する、ということである。高逓倍になるにつれ、遅延回路、または、タイミング差回路（インターポレータ）の数が増えることに起因する。このため、高逓倍のクロック信号を生成することが実質的に不可能となっている。
したがって、本発明の目的は、高逓倍を実現し、消費電力、面積の増大の抑止または削減するクロック生成回路を提供することにある。
また本発明の他の目的は、簡単な構成により、分数の逓倍、分周を実現するクロック生成回路をを提供することにある。
本願で開示される発明は、上記目的を達成するため、概略以下の構成とされる。
本発明の１つのアスペクトに係るクロック生成回路は、複数段の遅延回路を備え、入力信号を入力し、入力された前記入力信号が所定の遅延時間進行した位置の遅延回路から信号を出力する、遅延測定用の第１の遅延回路列と、前記第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延回路を備えた遅延再現用の第２の遅延回路列と、を備え、前記第１の遅延回路列で前記遅延が検出された位置の遅延回路から出力される前記信号に基づき、前記第１の遅延回路列の前記遅延が検出された位置に対応する、前記第２の遅延回路列の遅延回路において、前記遅延回路の出力端子が前記遅延回路の入力端子に帰還されて閉ループの発振回路を構成し、前記第２の遅延回路列の出力端子より、前記発振回路からの発振出力信号が取り出される。
本発明において、前記遅延が検出された位置に対応する前記第２の遅延回路列の遅延回路以外の遅延回路は、後段の遅延回路に信号を伝達しない構成とされている。
本発明において、前記第１の遅延回路列の前段に、制御信号に基づき、入力信号に対する出力信号の位相が可変に制御する位相補間器を備え、前記遅延測定用の第１の遅延回路列に入力される信号の遅延が可変に設定される構成としてもよい。
本発明の他のアスペクトに係るクロック発生回路は、入力クロック信号を分周する分周回路と、前記分周クロック信号を入力信号として入力し、制御信号に基づき、入力信号に対する出力信号の位相を可変に補間して出力する第１の位相補間器と、前記分周クロック信号を入力し、前記入力クロック信号に基づきサンプル出力する保持回路と、前記保持回路から出力されるクロック信号を入力信号として入力し、制御信号に基づき、入力信号に対する出力信号の位相を可変に補間して出力する第２の位相補間器と、前記第１及び第２の位相補間器からの第１及び第２の出力信号を入力し、複数段の遅延ユニットが縦続形態に接続されている第１の遅延回路列と、前記第１の遅延回路に対し信号伝播方向が逆向きに配置され、複数段の遅延ユニットが縦続形態に接続されている第２の遅延回路列と、を備え、前記第１の遅延回路列の各遅延ユニットは、前記遅延ユニットが初段の場合、前記第１の位相補間器から前記第１の遅延回路列へ入力される第１の出力信号を受け、それ以外の場合、前段の遅延ユニットの出力を受ける遅延回路と、前記遅延回路の出力を前記第２の位相補間器の前記第２の出力信号に基づきサンプル出力する保持回路と、を備え、前記第２の遅延回路列のそれぞれの遅延ユニットは、一つの入力端子に、前記遅延ユニットが初段の場合には、前記第１の遅延回路列の出力、それ以外の場合、前段の遅延ユニットからの出力を受け、他の入力端子に、前記第１の遅延回路列の対応する遅延ユニットの保持回路からの出力を受け、前記一つの入力端子には、前記第２の遅延回路列の出力端子が接続される、論理回路と、前記論理回路の出力を入力とする遅延回路と、を備えている。
本発明においては、前記位相補間器の内分比と第１と第２の遅延回路列の遅延の比との組み合わせで、分数逓倍、分数分周倍を可変に生成される。
本発明によれば、本発明のクロック生成回路が発振器を構成し、前記発振器の出力を分周する分周回路と、前記分周回路の出力と入力信号の位相を比較する位相比較器と、前記第１の位相比較器の出力を入力とし平滑化するデジタルフィルタと、前記クロック生成回路の位相補間器が、前記フィルタの出力を、制御信号として受ける。
本発明に係るクロック生成回路によって発振器を構成し、前記発振器の出力を分周する分周回路と、前記分周回路の出力と入力信号の位相を比較する位相比較器と、前記第１の位相比較器の出力を受け、容量を充放電するチャージポンプと、前記チャージポンプの出力を平滑化するフィルタと、前記クロック生成回路の第２の遅延回路列が、前記フィルタの出力に基づき遅延が可変制御される構成としてもよい。
本発明によれば、同期式遅延回路の遅延再現用の遅延回路をリングオシレータとして用いており、高逓倍を実現し、消費電力、面積の増大の抑止または削減する。
さらに本発明によれば、位相補間器の補正量と、第１、第２の遅延回路列における遅延比の設定という簡単な構成により、分数の逓倍、分数分周を容易に実現することができる。
本発明を実施するための最良の形態について説明する。本発明に係るクロック生成回路は、複数段の遅延回路を備え、入力信号を入力し、入力された前記入力信号が所定の遅延時間進行した位置の遅延回路から信号を出力する、遅延測定用の第１の遅延回路列と、前記第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延回路を備えた遅延再現用の第２の遅延回路列と、を備え、前記第１の遅延回路列で前記遅延が検出された位置の遅延回路から出力される前記信号に基づき、前記第１の遅延回路列の前記遅延が検出された位置に対応する、前記第２の遅延回路列の遅延回路において、前記遅延回路の出力端子が前記遅延回路の入力端子に帰還されて閉ループの発振回路を構成し、前記第２の遅延回路列の出力端子より、前記発振回路からの発振出力信号が取り出される。本発明の実施の形態によれば、第１の遅延回路列の前段に位相補間器を備えた構成としてもよい。より詳しくは、入力クロック信号を分周する分周回路（３０）と、分周クロック信号を入力信号として入力し、制御信号に基づき、入力信号に対する出力信号の位相を可変に補間して出力する第１の位相補間器（２０１）と、分周クロック信号を入力し、前記入力クロック信号に基づきサンプル出力する保持回路（３１）と、保持回路（３１）から出力されるクロック信号を入力信号として入力し、制御信号に基づき、入力信号に対する出力信号の位相を可変に補間して出力する第２の位相補間器（２０２）と、第１及び第２の位相補間器（２０１、２０２）とからの第１及び第２の出力信号（ＩＰ１、ＩＰ２）を入力し、複数段の遅延ユニット（１０Ａ１〜１０Ａ４）が縦続形態に接続されている第１の遅延回路列と、前記第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延ユニット（１０Ｂ１〜１０Ｂ４）が縦続形態に接続されている第２の遅延回路列と、を備えている。
第１の遅延回路列の各遅延ユニット（１０Ａ１〜１０Ａ４）は、遅延ユニットが初段の場合（１０Ａ１）、第１の位相補間器（２０１）から第１の遅延回路列へ入力される第１の出力信号（ＩＰ１）を受け、それ以外の場合、前段の遅延ユニットの出力を受ける遅延回路（１１Ａ）と、遅延回路（１１Ａ）の出力を、第２の位相補間器（２０２）から出力される第２の出力信号（ＩＰ２）に基づきサンプル出力する保持回路（１２）と、を備えている。第１の遅延回路列は、第１の出力信号（ＩＰ１）と第２の出力信号（ＩＰ２）の位相差（遅延）を測定し、例えば、第１の出力信号（ＩＰ１）が、該遅延分、第１の遅延回路列を進行した時点に対応する位置の遅延ユニットの保持回路（１２）を境に、該位置より前段と後段の遅延ユニットの保持回路（１２）の出力の論理値が異なることになる。
第２の遅延回路列のそれぞれの遅延ユニットは、一つの入力端子に、前記遅延ユニットが初段の場合には、第１の遅延回路列の出力、それ以外の場合、前段の遅延ユニットからの出力を受け、他の入力端子に、前記第１の遅延回路列の対応する遅延ユニットの保持回路（１２）からの出力を受け、前記一つの入力端子には、前記第２の遅延回路列の出力端子が接続される、論理回路（１３）と、前記論理回路（１３）の出力を入力とする遅延回路（１１Ｂ）と、を備えている。
第２の遅延回路列の遅延ユニットの論理回路（１３）は、前記他の入力端子に入力される、前記第１の遅延回路列の対応する遅延ユニットの保持回路（１２）からの出力が、前記対応する遅延ユニットが、第１の出力信号（ＩＰ１）と第２の出力信号（ＩＰ２）の間の遅延に相当する位置にあることを示しているときに、活性化され、前記論理回路（１３）の前記他の入力端子に入力される信号が活性状態のとき、論理回路（１３）は、前記一つの入力端子に入力された信号を、前記遅延回路に伝達し、前記論理回路（１３）の前記他の入力端子に入力される信号が非活性状態のときは、前記論理回路は固定値を出力し、前記一つの入力端子に入力された信号を、遅延回路（１１Ｂ）に伝達しない構成とされる。第１の出力信号（ＩＰ１）と第２の出力信号（ＩＰ２）の位相差（遅延）と、第１、第２の遅延回路列の遅延回路（１１Ａ、１１Ｂ）の遅延時間の比の設定により、逓倍数、分周数を、任意の分数あるいは整数値に設定することができる。
本発明の実施例について説明する。図１は、本発明の一実施の形態の構成を示す図である。図１を参照すると、制御信号により入力信号に対する出力信号の位相が可変制御される位相補間器（インターポレータ）２０１、２０２と、遅延測定用の第１の遅延回路列（遅延回路１０Ａ１〜１０Ａ４）と、遅延再現用の第２の遅延回路列（遅延回路１０Ｂ１〜１０Ｂ４）を備えている。位相補間器（インターポレータ）２０１、２０２は、公知の任意の構成が用いられる。遅延再現用の第２の遅延回路列は、信号の進行方向が、測定用の第１の遅延回路列と逆向きとされる。
図１において、ＩＮ１、ＩＮ２は、図９のＩＮ１、ＩＮ２と同様、ＩＮ１は分周クロック信号、ＩＮ２は、分周クロック信号から、入力クロック信号ＣＬＫの１周期（Ｔ）分遅れたタイミングで遷移する信号である。図１に示す例では、入力クロック信号ＣＬＫを分周回路３０で分周した信号をＩＮ１とし、フリップフロップ（エッジトリガー型レジスタ）３１にてＩＮ１を入力クロック信号ＣＬＫの立ち上がりエッジでサンプルした信号（反転出力端子の出力）をＩＮ２としている。位相補間器２０１、２０２は、信号ＩＮ１、ＩＮ２の位相を調整した信号ＩＰ１、ＩＰ２を出力する。この実施例では、遅延測定用の第１の遅延回路列（遅延回路１０Ａ１〜１０Ａ４）は、実質的に信号ＩＰ１、ＩＰ２間の遅延差を測定する。
第２の遅延回路列の出力端子ＯＵＴは、第２の遅延回路列の各遅延回路１０Ｂ１〜１０Ｂ４の入力ゲート回路に帰還接続され、出力端子ＯＵＴは、それぞれの遅延回路の出力端子と接続される。測定用の第１の遅延回路列で１クロック周期が検出された位置の遅延回路から出力される信号に基づき、第１の遅延回路列の当該位置に対応する第２の遅延回路列の遅延回路のゲート回路がオンし、出力端子ＯＵＴが該遅延回路の入力に帰還接続され発振回路を構成し、前記第２の遅延回路列の他の遅延回路のゲート回路はオフし信号を伝達しない構成とされている。
図２は、図１に示した遅延回路の構成の一例を示す図である。図２を参照すると、遅延測定用の第１の遅延回路列を構成する遅延回路１０Ａ１〜１０Ａ４のそれぞれは、遅延回路（遅延素子）１１Ａと、遅延回路１１Ａの出力をデータ端子Ｄに受け、位相補間器２０２の出力信号ＩＰ２をクロック入力端子ＣＫに受け、出力信号ＩＰ２の立ち上がりエッジでデータ端子Ｄの信号をサンプル出力するフリップフロップ１２とを備えている。初段の遅延回路１０Ａ１の遅延回路１１Ａは、位相相補間器２０１から信号ＩＰ１を受けて遅延させた信号を出力し、２段以降の遅延回路１０Ａ２〜１０Ａ４の遅延回路１１は、前段の遅延回路の出力を入力する。
遅延再現用の第２の遅延回路列を構成する遅延回路１０Ｂ１〜１０Ｂ４のそれぞれは、ＮＡＮＤ回路１３と、ＮＡＮＤ回路１３の出力を受ける遅延回路（遅延素子）１１Ｂとを備えている。遅延回路１０Ｂ１〜１０Ｂ４のＮＡＮＤ回路１３は、遅延測定用の第１の遅延回路列（遅延回路１０Ａ１〜１０Ａ４）における、対応する段の遅延回路と次の段の遅延回路の２つのフリップフロップ１２の出力と、遅延再現用の第２の遅延回路列の前段の遅延回路の出力とを受ける。遅延再現用の第２の遅延回路列の出力端子ＯＵＴ（遅延回路１０Ｂ１の出力）は、遅延再現用の第２の遅延回路列（遅延回路１０Ｂ１〜１０Ｂ４）のＮＡＮＤ回路１３に帰還接続されている。
本実施例では、遅延回路１０Ｂ１のＮＡＮＤ回路１３の第１、第２、第３の入力端子は、遅延回路１０Ａ１のフリップフロップ１２の出力と、遅延回路１０Ａ２のフリップフロップ１２の出力（反転信号）と、遅延回路１０Ｂ２の遅延回路１１Ｂの出力と出力端子ＯＵＴとの接続点とに接続されている。遅延回路１０Ｂ２のＮＡＮＤ回路１３の第１、第２、第３の入力端子は、遅延回路１０Ａ２のフリップフロップ１２の出力と、遅延回路１０Ａ３のフリップフロップ１２の出力（反転信号）と、遅延回路１０Ｂ３の遅延回路１１Ｂの出力と出力端子ＯＵＴとの接続点とに接続されている。第２の遅延回路列の最終段の遅延回路１０Ｂ４のＮＡＮＤ回路１３の第１、第２、第３の入力端子は、第１の遅延回路列の最終段の遅延回路１０Ａ４のフリップフロップ１２の出力と、ロウレベル固定、出力端子ＯＵＴとに接続されている。
出力端子ＯＵＴ（遅延回路１０Ｂ１の遅延回路１１Ｂの出力）と、遅延回路１０Ｂ１〜１０Ｂ４の遅延回路１１Ｂの出力とがワイヤード（ｗｉｒｅｄ）接続されて、それぞれの遅延回路１０Ｂ１〜１０Ｂ４のＮＡＮＤ回路１３の入力端子に接続される。
遅延再現用の遅延回路列内の遅延回路がリングオシレータを構成し、所望の周波数で発振することができる。かかる構成により、測定周期の圧縮による、測定用遅延素子の縮小、消費電力の低減を可能としている。
例えば、第１の遅延回路列で測定された、信号ＩＰ１に対する信号ＩＰ２の遅延時間が、遅延測定用の第１の遅延回路列の２段の遅延回路の遅延分に相当する場合、遅延回路１０Ａ２のフリップフロップ１２が、信号ＩＰ２の立ち上がりでハイレベルを出力し、遅延回路１０Ａ３のフリップフロップ１２は、信号ＩＰ２の立ち上がりでロウレベルとされる（パルスが伝播していない）。
遅延再現用の第２の遅延回路列の遅延回路１０Ｂ２のＮＡＮＤ回路１３の第１、第２の入力端子がそれぞれハイレベル、ロウレベルとなり、ＮＡＮＤ回路１３は、遅延回路１１Ｂを伝播する信号を反転するインバータとして機能する。
一方、遅延再現用の第２の遅延回路列の遅延回路１０Ｂ１のＮＡＮＤ回路１３の第２の入力端子がハイレベルとなり、このＮＡＮＤ回路はハイレベル固定となり、信号をマスクする。
すなわち、遅延再現用の第２の遅延回路列の遅延回路のうち、遅延回路１０Ｂ２以外の遅延回路のＮＡＮＤ回路１３の出力は、ハイレベル固定（対応するフリップフロップ１２の出力がロウレベル）であり、信号は伝播しない。
遅延再現用の第２の遅延回路列において遅延回路のＮＡＮＤ回路１３がインバータとして機能する段は、遅延測定用の第１の遅延回路列（遅延回路１０Ｂ１〜１０Ｂ４）において入力信号ＩＰ１が１周期分伝播した段に対応する。
遅延測定用の第１の遅延回路列（遅延回路１０Ａ１〜１０Ａ４）において入力信号ＩＰ１がＩＰ２との位相差（遅延）分伝播した段と、次の段のフリップフロップ１２の出力は、ハイレベル（１）とロウレベル（０）の境目となり、遅延再現用の第１の遅延回路列において当該段よりも、前段のＮＡＮＤ回路の出力と後段のＮＡＮＤ回路の出力は、ハイレベル固定となる。
遅延回路１０Ｂ２のＮＡＮＤ回路１３は、第１、第２の入力端子がハイ、ロウレベルであり、第３の入力端子がハイレベルであるため、ロウレベルを出力し、遅延回路１０Ｂ２の遅延回路１１Ｂは、ロウレベルを出力する。遅延回路１１Ｂと、インバータとして機能するＮＡＮＤ回路１３のループが、遅延型の発振回路（リングオシレータ）を構成している。この発振周期は、遅延回路１１Ｂの遅延時間に依存する。リングオシレータの閉ループ（遅延回路１１ＢとＮＡＮＤ回路１３の閉ループ）の遅延時間をｔとすると、発振周期は２ｔで与えられる。
上記の通り、本発明によれば、図８等に示した複雑な組み合わせ回路は不必要とされ、入力クロックに同期したクロック信号を生成できる。さらに、入力信号の位相の補間値と、遅延回路１１Ａ、１１Ｂの遅延の比の組み合わせにより、任意の分数逓信数のクロックを作り出すことが出来る。
すなわち、従来のインターポレータ、ＳＭＤ（シンクロナスミラーディレイ）を用いたクロック逓倍回路では、逓倍用の組み合わせ回路(図８の２０３)が必要となる。これに対して、本発明によれば、第１、第２の遅延回路列よりなるＳＭＤ（シンクロナスミラーディレイ）において、リングオシレータを、直接に発振させる構成とされており、逓倍出力に、ＳＭＤの出力の組み合わせのシーケンス等が不要とされる。
また、本実施例によれば、逓倍数を大幅に拡大することができる。
そして、従来のインターポレータ、ＳＭＤを用いた逓倍回路では、高逓倍数に伴い面積が増大する。これに対して、本発明によれば、逓倍数を高くする場合にも、遅延素子段数を減らすことができる。また、面積も、同じ逓倍数である場合には、従来の構成よりも、削減することができる。
さらに、本発明によれば、遅延回路１１Ａと遅延回路１１Ｂの遅延時間の比の設定により、分数逓倍、あるいは、分周クロックを高速で提供することができる。第１の遅延回路列で、１クロック周期Ｔを測定するものとした場合、遅延回路１１Ｂの遅延時間を、遅延回路１１Ａの遅延時間のｍ倍（ｍ＞１）とすれば、分周回路が構成され、遅延回路１１Ａの遅延時間を、遅延回路１１Ｂの遅延時間のｎ倍（ｎ＞１）とすれば、逓倍回路が構成される。
ＳＭＤ（シンクロナスミラーディレイ）回路の遅延測定用の第１の遅延回路列と、遅延再現用の第２の遅延回路列回路の遅延回路（遅延単位素子）は、それぞれ、インバータで構成されている。
図１に示した逓倍回路の動作シーケンスは以下の通りである。入力クロック信号（周期Ｔ）に対して、位相補間器（インターポレータ）２０１、２０２において、所望の逓倍数をＮとすると、Ｔ／（２Ｎ）の遅延を作り出す。
ＳＭＤ（シンクロナスミラーディレイ）回路を構成する遅延測定用の第１の遅延回路列において、Ｔ／（２Ｎ）の遅延を測る。遅延測定用の第１の遅延回路列では、逓倍数ごとに、インバータが並んでおり（インバータ列）、遅延測定用の遅延回路１１Ａの信号を受けるフリップフロップ１２（図２参照）にて、第１の遅延回路列を進行する入力信号であるＩＰ１信号を、これよりもＴ／（２Ｎ）遅れのＩＰ２信号でラッチする仕組みとなっている。
第１の遅延回路列で測定した期間（遅延）を基に、第２の遅延回路列の復元遅延時間（Replay Line）長が決定される。第２の遅延回路列の遅延回路１１Ｂをどこまで（何段まで）使うかが決定される。
第２の遅延回路列において形成されたリングオシレータの出力を、復元遅延時間（Replay Line）にフィードバックする。
リングオシレータは、遅延回路１１ＢとＮＡＮＤ回路１３（インバータとして機能する）よりなる反転閉ループ（奇数段縦続形態に接続されたインバータ）からなり、閉ループの伝播遅延時間をｔとすると、２ｔで発振する。したがって、リングオシレータの発振周期は２ｔ＝Ｔ／Ｎとなり、入力クロック（周期＝Ｔ）に対して、Ｎ逓倍となる。
１．２５逓倍を得る場合、位相補間器（ＩＰ）２０１、２０２と、第１の遅延回路列、第２の遅延回路列よりなるＳＭＤ（シンクロナスミラーディレイ）にて、１／２．５となるような組み合わせとして、
ＩＰ＝１／５、ＳＭＤ＝２；
ＩＰ＝１／１０、ＳＭＤ＝４；
などとする。
すなわち、位相補間器（ＩＰ）で１／５逓倍（５分周）、ＳＭＤで２逓倍とすることで、分数分周１／２．５を実現することができる。
４．７逓倍の時は１／９．４となる組み合わせで
ＩＰ＝１０／４７、ＳＭＤ＝１／２
などと設定すればよい。
このように、第１の遅延回路列への入力信号の遅延を調整する位相補間器２０１、２０２の位相補間値と、第１、第２の遅延回路列よりなるＳＭＤ（シンクロナスミラーディレイ）における遅延値の戻り値（第２の遅延回路列の遅延回路の遅延値）の組み合わせにより、分数倍（周期）の発振が行える。
すなわち、本実施例によれば、入力されたクロックに対し所望の分数、整数倍のクロックに変換することができる。図７に示したパルススワーローカウンタを設ける等の複雑な制御を行う必要はない。
位相補間器（インターポレータ）２０１、２０２で、位相差が、入力クロック信号ＣＬＫのクロック周期ＴのＦ／Ｍ倍となる信号ＩＰ１、ＩＮＰ２を作成し、さらにそのクロックＩＰ１、ＩＰ２を、図１の回路構成により、Ｇ／Ｎ倍の位相差に圧縮することにより、第２の遅延回路列の遅延回路１１ＢとＮＡＮＤ回路１３で構成されるリングオシレータにおいて、入力クロック信号ＣＬＫの周波数のＦＧ／（２ＭＮ）倍の周波数で発振させることができる。ただし、Ｆ、Ｇ、Ｍ、Ｎは、任意の整数である。なお、位相補間器２０１、２０２におけるＦ／ＭのＭは、インターポレータの位相内分比の分解能（ステップ）であり、Ｆは整数であり、制御信号により設定される。Ｇ／Ｎは、例えば遅延回路１１Ａと遅延回路１１Ｂの遅延時間の比により決定される。
図３は、本発明の別の実施例の構成を示す図であり、入力クロックに対し上記の逓倍回路の動作で逓倍クロック（Fosc）を出力する構成を示す図である。図３において、ＳＭＤ（シンクロナスミラーディレイ）回路によるリングオシレータ（ＲＯＳＣ）２は、図１、図２を参照して説明した本発明の実施例のクロック生成回路である。図３の位相補間器１は、図１の位相補間器２０１、２０２に対応する。ＳＭＤ（シンクロナスミラーディレイ）回路によるリングオシレータ（ＲＯＳＣ）２は、図１の第１の遅延回路列（遅延回路１０Ａ１〜１０Ａ４）と第２の遅延回路列（遅延回路１０Ｂ１〜１０Ｂ４）よりなる。
分周回路３は、ＳＭＤ回路によるリングオシレータ（ＲＯＳＣ）２の出力を分周する。ここでの分周回路３は、ＳＭＤ（シンクロナスミラーディレイ）回路によるリングオシレータ（ＲＯＳＣ）２内部にインターポレータとＳＭＤでのＮ逓倍分の逆の周期Ｔでの発振回路を用いることも出来る。
図３に示した回路の動作シーケンスは以下の通りである。
ＳＭＤ回路によるリングオシレータ（ＲＯＳＣ）２にて、入力クロック信号に対して、前記実施例で説明した逓倍回路の動作にしたがって逓倍クロックFoscを出力する。
分周回路３にて位相比較用の入力周波数と同程度のクロックをFsigを生成する。
位相比較器４により入力クロック信号と分周回路３の出力Fsigを比較し、誤差量を発生させる。
ディジタルフィルタ５において誤差量を定量化し(積分し)、位相補間器１の位相補間量Ｆ／ＭのＦをプラスマイナス制御する。ただし、Ｍは位相補間器１の分解能であり、例えば１６あるいは２５６とされる。
以上のシーケンスを繰り返し、設定の誤差量以下となったときに、入力クロック信号と同期したＮ逓倍、あるいは分周のクロック信号が生成出力される。
５逓倍を作るときは、位相補間器１で、入力クロックの周期の２０／１００（１／５相当）とし、ＳＭＤ（シンクロナスミラーディレイ）で、さらに、１／２すると、シンクロナスミラーディレイ（ＳＭＤ）回路によるリングオシレータ（ＲＯＳＣ）２のリングオシレータは、周期
２０／１００×１／２×２×Ｔ＝Ｔ／５
で発振する。
出力クロックと別の位相比較用の信号Fsigは、Foscを5分周したクロックで、これを位相比較器４に戻す。位相比較器４で比較した誤差量をディジタルフィルタ５にて定量化し、位相補間器（インターポレータ）１の分子をプラスマイナスする。つまり位相補間器（インターポレータ）１で、１クロック周期Ｔの１９／１００、や２２／１００という具合に、位相補間量を制御する。
図４は、本発明の別の実施例の構成を示す図である。図６に示すように、チャージポンプ６、ループフィルタ７を用いてループフィルタ出力を、シンクロナスミラーディレイ（ＳＭＤ）回路によるリングオシレータ（ＲＯＳＣ）２内部の、クロックドゲートの入力に戻す構成としてもよい。図４の位相補間器１は、図１の位相補間器２０１、２０２に対応する。図４のＳＭＤ（シンクロナスミラーディレイ）回路によるリングオシレータ（ＲＯＳＣ）２は、図１の第１の遅延回路列（遅延回路１０Ａ１〜１０Ａ４）と第２の遅延回路列（遅延回路１０Ｂ１〜１０Ｂ４）よりなる。
位相誤差量をチャージポンプ６、ループフィルタ７により電圧に変換し、リングオシレータ回路２のゲインをコントロールすることで発振周波数を可変制御する。
図５は、図１において、入力クロックＣＬＫを分周回路３０で分周した信号ＩＮ１をフリップフロップ３１でラッチした信号ＩＮ２をそれぞれ入力とする位相補間器（インターポレータ）２０１、２０２において、ＩＰ２はＩＰ１に対して位相差Ｔ／２Ｎだけ遅れている。第２の遅延回路列のリングオシレータの発振周期はＴ／Ｎとなり、入力クロック（周期＝Ｔ）に対して、第２の遅延回路列の出力端子ＯＵＴからは、逓倍数Ｎのクロックが出力される。
図６は、位相補間器（インターポレータ）１を用いた場合のシンクロナスミラーディレイ（ＳＭＤ）回路によるリングオシレータ（ＲＯＳＣ）２のタイミング図である。図１において、位相補間器（インターポレータ）２０１、２０２において位相制御を、（Ｆ／Ｍ）Ｔとし、信号ＩＰ２はＩＰ１に対して位相差（Ｆ／Ｍ）Ｔ（ただし、Ｔは入力クロック信号ＣＬＫの周期）だけ遅れ、シンクロナスミラーディレイ（ＳＭＤ）で、Ｇ／Ｎ倍の位相差に圧縮し、リングオシレータをして、入力クロック信号の周期ＴのＦＧ／（２ＭＮ）倍の周期で発振させることができる。ただし、Ｆ、Ｇ、Ｍ、Ｎは、任意の整数である。なお、位相補間器２０１、２０２におけるＦ／ＭのＭは、インターポレータの位相内分比の分解能（ステップ）、Ｆは制御信号により設定される。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施例の構成を示す図である。 本発明の一実施例の詳細構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明の他の実施例の構成を示す図である。 本発明の一実施例の動作例を説明するためのタイミング図である。 本発明の一実施例の別の動作例を説明するためのタイミング図である。 ＰＬＬ回路の構成の一例を示す図である。 従来のＳＭＤを用いたクロック逓倍回路の構成を示す図である。 従来のＳＭＤを用いたクロック逓倍回路の動作を説明するための図である。
符号の説明
１ 位相補間器（インターポレータ）
２ ＳＭＤ回路によるリングオシレータ（ＲＯＳＣ）
３ 分周回路
４ 位相比較器
５ ディジタルフィルタ
６ チャージポンプ
７ ループフィルタ
１０Ａ１〜１０Ａ４、１０Ｂ１〜１０Ｂ４ 遅延回路
１１Ａ、１１Ｂ 遅延回路
１２ フリップフロップ
１３ ＮＡＮＤ回路
２０ 位相補間器（インターポレータ）
３０ 分周回路
３１ フリップフロップ
１０１ 位相比較器
１０２ チャージポンプ
１０３ ループフィルタ
１０４ 電圧制御発振器（ＶＣＯ）
１０５ プリスケーラ
１０６ 分周回路
２０１ 測定用の遅延回路列
２０２ 遅延再現用の遅延回路列
２０３ 組み合わせ回路
２０４ 分周回路
２０５ フリップフロップ（１周期遅延回路）

Claims (11)

  1. 複数段の遅延回路を備え、入力信号を入力し、前記入力信号が所定の遅延時間進行した位置の遅延回路から信号を出力する、遅延測定用の第１の遅延回路列と、
    前記第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延回路を備えた遅延再現用の第２の遅延回路列と、
    を備え、
    前記第１の遅延回路列で前記遅延が検出された位置の遅延回路から出力される前記信号に基づき、前記第１の遅延回路列の前記遅延が検出された位置に対応する、前記第２の遅延回路列の遅延回路において、前記遅延回路の出力端子が前記遅延回路の入力端子に帰還されて閉ループの発振回路を構成し、前記第２の遅延回路列の出力端子より、前記発振回路からの発振出力信号が取り出される、ことを特徴とするクロック生成回路。
  2. 前記遅延が検出された位置に対応する前記第２の遅延回路列の遅延回路以外の遅延回路は、後段の遅延回路に信号を伝達しない構成とされている、ことを特徴とする請求項１記載のクロック生成回路。
  3. 前記第１の遅延回路列の前段に、制御信号に基づき、入力信号に対する出力信号の位相が可変に制御する位相補間器を備え、前記第１の遅延回路列に入力される前記入力信号の遅延が可変に設定される、ことを特徴とする請求項１記載のクロック生成回路。
  4. 入力クロック信号を分周する分周回路と、
    前記分周クロック信号を入力信号として入力し、制御信号に基づき、前記入力信号に対する出力信号（「第１の出力信号」という）の位相を可変に補間して出力する第１の位相補間器と、
    前記分周クロック信号を入力し、前記入力クロック信号に基づきサンプル出力する保持回路と、
    前記保持回路から出力されるクロック信号を入力信号として入力し、制御信号に基づき、前記入力信号に対する出力信号（「第２の出力信号」という）の位相を可変に補間して出力する第２の位相補間器と、
    前記第１の位相補間器及び前記第２の位相補間器からそれぞれ出力される前記第１の出力信号及び前記第２の出力信号を入力し、複数段の遅延ユニットが縦続形態に接続されている第１の遅延回路列と、
    前記第１の遅延回路列に対し信号伝播方向が逆向きに配置され、複数段の遅延ユニットが縦続形態に接続されている第２の遅延回路列と、
    を備え、
    前記第１の遅延回路列の各遅延ユニットは、
    前記遅延ユニットが初段の場合、前記第１の位相補間器から前記第１の遅延回路列へ入力される前記第１の出力信号を受け、それ以外の場合、前段の遅延ユニットの出力を受ける遅延回路と、
    前記遅延回路の出力を、前記第２の位相補間器から出力される前記第２の出力信号に基づきサンプル出力する保持回路と、
    を備え、
    前記第２の遅延回路列のそれぞれの遅延ユニットは、
    一つの入力端子に、前記遅延ユニットが初段の場合には、前記第１の遅延回路列の出力、それ以外の場合、前段の遅延ユニットからの出力を受け、
    他の入力端子に、前記第１の遅延回路列の対応する遅延ユニットの保持回路からの出力を受け、前記一つの入力端子には、前記第２の遅延回路列の出力端子が接続される、論理回路と、
    前記論理回路の出力を入力とする遅延回路と、
    を備えている、ことを特徴とするクロック生成回路。
  5. 前記第２の遅延回路列の遅延ユニットの前記論理回路は、前記他の入力端子に入力される、前記第１の遅延回路列の対応する遅延ユニットの保持回路からの出力が、前記対応する遅延ユニットが、前記第１の出力信号と第２の出力信号の間の遅延に相当する位置にあることを示しているときに、活性化され、
    前記論理回路の前記他の入力端子に入力される信号が活性状態のとき、前記論理回路は、前記一つの入力端子に入力された信号を、前記遅延回路に伝達し、前記論理回路の前記他の入力端子に入力される信号が非活性状態のときは、前記論理回路は固定値を出力し、前記一つの入力端子に入力された信号を、前記遅延回路に伝達しない、ことを特徴とする請求項４記載のクロック生成回路。
  6. 前記論理回路は、活性状態のときは、前記一つの入力端子に入力された信号を反転する反転回路として機能し、前記遅延回路と前記論理回路とでリング発振器を構成する、ことを特徴とする請求項４記載のクロック生成回路。
  7. 前記論理回路は、第１の入力端子に、前記遅延ユニットが初段の場合には、前記第１の遅延回路列の出力、それ以外の場合、前段の遅延ユニットからの出力を受け、
    第２の入力端子に、前記第１の遅延回路列の対応する遅延ユニットの保持回路からの出力を受け、
    第３の入力端子に、前記第１の遅延回路列の対応する遅延ユニットの次の段の保持回路からの出力の反転信号を受ける３入力否定論理積（ＮＡＮＤ）回路よりなり、
    前記第１の入力端子には、前記第２の遅延回路列の出力端子が帰還接続される、ことを特徴とする請求項４記載のクロック生成回路。
  8. 前記位相補間器における位相の補間値と、前記第１及び第２の遅延回路列における遅延回路の遅延時間の比との組み合わせで、分数逓倍、分数分周倍を可変に生成する、ことを特徴とする請求項３記載のクロック生成回路。
  9. 請求項１記載のクロック生成回路で構成された発振器と、
    前記発振器の出力を分周する分周回路と、
    前記分周回路の出力と入力信号の位相を比較する位相比較器と、
    前記第１の位相比較器の出力を入力とし平滑化するデジタルフィルタと、
    前記フィルタの出力を、制御信号として受け制御信号に基づき、入力信号に対する出力信号の位相が可変に制御する位相補間器と、
    前記位相補間器の出力が第１の遅延回路列に入力される、ことを特徴とするクロック生成回路。
  10. 請求項３又は４記載のクロック生成回路で構成された発振器と、
    前記発振器の出力を分周する分周回路と、
    前記分周回路の出力と入力信号の位相を比較する位相比較器と、
    前記第１の位相比較器の出力を入力とし平滑化するデジタルフィルタと、
    前記クロック生成回路の位相補間器が、前記フィルタの出力を、制御信号として受ける、ことを特徴とするクロック生成回路。
  11. 請求項３又は４記載のクロック生成回路で構成された発振器と、
    前記発振器の出力を分周する分周回路と、
    前記分周回路の出力と入力信号の位相を比較する位相比較器と、
    前記第１の位相比較器の出力を受け、容量を充放電するチャージポンプと、
    前記チャージポンプの出力を平滑化するフィルタと、
    前記クロック生成回路の第２の遅延回路列が、前記フィルタの出力に基づき遅延が可変制御される、ことを特徴とするクロック生成回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721741B1 (ko) * 2004-08-26 2007-05-25 엔이씨 일렉트로닉스 가부시키가이샤 클록 생성 회로
US10305497B2 (en) 2017-09-11 2019-05-28 Toshiba Memory Corporation Semiconductor integrated circuit, DLL circuit, and duty cycle correction circuit
CN117176117A (zh) * 2023-08-11 2023-12-05 深圳高铂科技有限公司 一种脉冲延时方法及延时系统

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790992B1 (ko) * 2006-06-21 2008-01-03 삼성전자주식회사 지연 셀들을 이용하는 듀티 사이클 보정 회로 및 듀티사이클 보정 방법
KR100826975B1 (ko) * 2006-06-30 2008-05-02 주식회사 하이닉스반도체 클럭 생성 회로 및 클럭 생성 방법
KR100825800B1 (ko) * 2007-02-12 2008-04-29 삼성전자주식회사 딜레이 매트릭스를 구비하는 광대역 다중 위상 출력지연동기 루프 회로
CN101141129B (zh) * 2007-10-26 2010-12-22 威盛电子股份有限公司 电压控制振荡器电路
US8253454B2 (en) * 2007-12-21 2012-08-28 Realtek Semiconductor Corp. Phase lock loop with phase interpolation by reference clock and method for the same
US8031539B2 (en) * 2008-10-09 2011-10-04 Qimonda Ag Memory device and memory system comprising a memory device and a memory control device
CN102468843A (zh) * 2010-11-11 2012-05-23 安凯(广州)微电子技术有限公司 一种数字延迟线电路及延迟锁相环电路
CN103546743A (zh) * 2012-07-13 2014-01-29 鸿富锦精密工业（深圳）有限公司 视频信号异常的检测装置
US9276732B2 (en) * 2014-06-27 2016-03-01 Corning Optical Communications Wireless Ltd Frequency synchronizing a local oscillator in a remote unit in a distributed antenna system (DAS) used for frequency shifting communications signals based on a received digital pulse signal from a central unit
US9819356B2 (en) 2014-12-15 2017-11-14 Intel IP Corporation Injection locked ring oscillator based digital-to-time converter and method for providing a filtered interpolated phase signal
CN106067787B (zh) * 2016-07-18 2023-05-16 西安紫光国芯半导体有限公司 一种应用于电荷泵系统的时钟产生电路
US10075156B2 (en) * 2016-09-30 2018-09-11 Texas Instruments Incorporated Synchronous clock generation using an interpolator
US10949589B2 (en) * 2017-05-17 2021-03-16 Synopsys, Inc. Method for compression of emulation time line in presence of dynamic re-programming of clocks
CN112073059B (zh) * 2020-08-27 2023-11-21 灿芯半导体(上海)股份有限公司 一种dll电路
CN114253346B (zh) * 2021-12-09 2024-09-24 杭州长川科技股份有限公司 时序信号发生器及其校准系统和方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03162118A (ja) * 1989-11-08 1991-07-12 Internatl Business Mach Corp <Ibm> プログラム可能電圧制御リング発振器
JPH0410807A (ja) * 1990-04-27 1992-01-16 Hitachi Denshi Ltd クロック信号発生回路
JPH06194417A (ja) * 1992-11-27 1994-07-15 Nec Corp クロック信号発生回路
JPH0746120A (ja) * 1990-02-02 1995-02-14 Seagate Technol Internatl 同調リング発振器回路
JPH07249965A (ja) * 1994-03-09 1995-09-26 Oki Electric Ind Co Ltd クロック発振回路及びクロック発振回路に用いるゲート回路
JPH0846492A (ja) * 1994-07-28 1996-02-16 Nec Corp 位相同期回路
JPH08237091A (ja) * 1994-12-20 1996-09-13 Nec Corp 遅延回路装置
JPH11312959A (ja) * 1998-04-27 1999-11-09 Toshiba Corp 電圧制御発振回路
JPH11317080A (ja) * 1998-03-04 1999-11-16 Matsushita Electric Ind Co Ltd 半導体集積回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3173420B2 (ja) 1997-04-25 2001-06-04 日本電気株式会社 同期式遅延回路
JP3319340B2 (ja) * 1997-05-30 2002-08-26 日本電気株式会社 半導体回路装置
JP3346224B2 (ja) * 1997-06-13 2002-11-18 日本電気株式会社 クロック信号制御装置
JP3434682B2 (ja) 1997-10-03 2003-08-11 Ｎｅｃエレクトロニクス株式会社 同期遅延回路
JP3450293B2 (ja) 2000-11-29 2003-09-22 Ｎｅｃエレクトロニクス株式会社 クロック制御回路及びクロック制御方法
US6727740B2 (en) * 2002-08-29 2004-04-27 Micron Technology, Inc. Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals
US7084686B2 (en) * 2004-05-25 2006-08-01 Micron Technology, Inc. System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
JP2006067190A (ja) * 2004-08-26 2006-03-09 Nec Electronics Corp クロック生成回路

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03162118A (ja) * 1989-11-08 1991-07-12 Internatl Business Mach Corp <Ibm> プログラム可能電圧制御リング発振器
JPH0746120A (ja) * 1990-02-02 1995-02-14 Seagate Technol Internatl 同調リング発振器回路
JPH0410807A (ja) * 1990-04-27 1992-01-16 Hitachi Denshi Ltd クロック信号発生回路
JPH06194417A (ja) * 1992-11-27 1994-07-15 Nec Corp クロック信号発生回路
JPH07249965A (ja) * 1994-03-09 1995-09-26 Oki Electric Ind Co Ltd クロック発振回路及びクロック発振回路に用いるゲート回路
JPH0846492A (ja) * 1994-07-28 1996-02-16 Nec Corp 位相同期回路
JPH08237091A (ja) * 1994-12-20 1996-09-13 Nec Corp 遅延回路装置
JPH11317080A (ja) * 1998-03-04 1999-11-16 Matsushita Electric Ind Co Ltd 半導体集積回路
JPH11312959A (ja) * 1998-04-27 1999-11-09 Toshiba Corp 電圧制御発振回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721741B1 (ko) * 2004-08-26 2007-05-25 엔이씨 일렉트로닉스 가부시키가이샤 클록 생성 회로
US10305497B2 (en) 2017-09-11 2019-05-28 Toshiba Memory Corporation Semiconductor integrated circuit, DLL circuit, and duty cycle correction circuit
CN117176117A (zh) * 2023-08-11 2023-12-05 深圳高铂科技有限公司 一种脉冲延时方法及延时系统

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Publication number Publication date
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