[go: up one dir, main page]

JP2006060060A - 半導体素子を備えた表示装置及びその製造方法並びにその半導体素子を備えた表示装置を搭載した電子機器 - Google Patents

半導体素子を備えた表示装置及びその製造方法並びにその半導体素子を備えた表示装置を搭載した電子機器 Download PDF

Info

Publication number
JP2006060060A
JP2006060060A JP2004241119A JP2004241119A JP2006060060A JP 2006060060 A JP2006060060 A JP 2006060060A JP 2004241119 A JP2004241119 A JP 2004241119A JP 2004241119 A JP2004241119 A JP 2004241119A JP 2006060060 A JP2006060060 A JP 2006060060A
Authority
JP
Japan
Prior art keywords
source
drain electrodes
organic solvent
insulating film
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004241119A
Other languages
English (en)
Other versions
JP2006060060A5 (ja
JP4628040B2 (ja
Inventor
Shinji Maekawa
慎志 前川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2004241119A priority Critical patent/JP4628040B2/ja
Priority to US11/195,768 priority patent/US7759735B2/en
Priority to TW094126595A priority patent/TWI430450B/zh
Priority to KR1020050075157A priority patent/KR101191279B1/ko
Priority to CN2005100920813A priority patent/CN1755943B/zh
Publication of JP2006060060A publication Critical patent/JP2006060060A/ja
Publication of JP2006060060A5 publication Critical patent/JP2006060060A5/ja
Priority to US12/834,048 priority patent/US8003420B2/en
Application granted granted Critical
Publication of JP4628040B2 publication Critical patent/JP4628040B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H10D86/0229—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials characterised by control of the annealing or irradiation parameters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0241—Manufacture or treatment of multiple TFTs using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • H10K71/611—Forming conductive regions or layers, e.g. electrodes using printing deposition, e.g. ink jet printing
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】 直接描画プロセスを用いて、オン電流や動作速度の高い半導体素子を備えた表示装置を得ることを目的とする。
【解決手段】 ゲート電極を覆うように絶縁膜を形成し、絶縁膜表面の少なくともゲート電極又は配線の一部と重なる領域に有機溶剤を塗布し、絶縁膜表面に、有機溶剤が塗布され且つ残存する領域から有機溶剤が塗布されない領域にわたり、導電性の微粒子が有機溶媒に分散した流動体を液滴吐出法により吐出させた後、流動体を焼成して硬化させることによってソース及びドレイン電極を形成し、ソース及びドレイン電極間に挟まれた湾曲部において絶縁膜と接すると共にソース及びドレイン電極と接するように半導体膜を形成する。有機溶剤は、絶縁膜表面における流動体のぬれ性を高めるために塗布され、湾曲部を介して隣り合う、ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し他方は凸状に湾曲して形成される。
【選択図】 図２

Description

本明細書に開示する発明は、直接描画プロセスによる半導体素子を備えた表示装置の製造方法、及びその方法によって得られた表示装置、並びにその表示装置を搭載した電子機器に関するものである。本明細書において、半導体素子とは、薄膜トランジスタを含むものとする。
液晶表示装置、エレクトロルミネッセンス（ＥＬ）表示装置に使用される、非晶質シリコン薄膜トランジスタ及び多結晶シリコン薄膜トランジスタを製造するために、複数枚のフォトマスクが用いられ、フォトリソグラフィー工程が複数回繰り返される。
薄膜トランジスタを製造する現場では、フォトマスクの枚数を減らし、フォトリソグラフィー工程を削減することが強く求められている。そこで、フォトリソグラフィー工程の代替として、特許文献１及び特許文献２に記載されているように、インクジェット技術などを用いた液滴吐出によって、配線パターン及び膜パターンを形成する直接描画が検討されている。この直接描画による方法を用いることにより、フォトリソグラフィー工程を必要とせずにパターンを形成することができるので、フォトマスクの枚数を減らすことができる。
ところで、チャネル長（通常Ｌで示す）に対するチャネル幅（通常Ｗで示す）、即ちＷ／Ｌを大きくすることによって、薄膜トランジスタのオン電流を高く、動作速度を高くできることが知られている。つまり、チャネル幅Ｗを大きくする、又はチャネル長を小さくすることによって、薄膜トランジスタのオン電流を高くし、動作速度を高くすることができる。
フォトリソグラフィー工程により薄膜トランジスタを製造する場合、例えば、マスクパターンを変更したフォトマスクを使用することによって、チャネル長Ｌを小さくできると共にチャネル幅Ｗを大きくすることができる。しかし、液滴吐出による直接描画で薄膜トランジスタを製造する場合、複雑な工程なしにチャネル長を小さくする又はチャネル幅を大きくする方法は、未だ確立されているとはいえない。
米国特許第５１３２２４８号 特開２００３−８０６９４号公報
本明細書に開示する発明は、半導体素子を備えた表示装置の製造工程において、直接描画プロセスを用いてフォトリソグラフィー工程を削減し、且つオン電流や動作速度の高い半導体素子を得ることを目的とする。
電極又は配線を形成するために、金属の微粒子を含有し当該微粒子が凝集することなく所定の有機溶媒中に均一に分散した流動体（液体又はペースト）を、インクジェット技術などを用いて吐出させ、２つの直線を描画した。その際、２つの直線同士が互いに繋がらないように描画すると、その２つの直線を構成するそれぞれの流動体同士は、互いに弾くという現象がみられた。この現象は、本発明者が経験上見出したものである。
また、上記流動体のぬれ性を高くする溶剤を所定の領域に塗布し、その溶剤が塗布された領域から塗布されない領域にわたって上記流動体を吐出させたとき、その溶剤が塗布された領域では塗布されない領域よりも吐出した流動体が広がる現象がみられた。これは、上記溶剤が塗布された領域において、塗布されない領域よりも流動体のぬれ性が高くなったためである。
ぬれ性は、固体表面に対する流動体の接触角によって評価され、接触角が小さいほど流動体のぬれ性が高いことになる。本明細書において、ぬれ性が高いとは、固体表面に対する流動体の接触角が９０°より小さい場合をいう。即ち、上記溶剤が塗布された領域では、流動体の接触角は９０°より小さくなっている。また、本明細書に開示する発明では、上記溶剤が塗布された領域の方が、上記溶剤が塗布されない領域よりも、流動体の接触角が小さくなっていればよいものとする。
これらの現象を利用し、チャネル幅Ｗを大きくし、チャネル長Ｌを短くした、半導体素子の１つである薄膜トランジスタを作製することができる。
本明細書に開示する発明の１つは、
基板上に形成されたゲート電極又は配線と、
前記ゲート電極又は配線を覆うように形成された絶縁膜と、
前記絶縁膜上に形成されたソース及びドレイン電極と、
前記ソース及びドレイン電極間に挟まれた湾曲部において前記絶縁膜と接すると共に、該ソース及びドレイン電極と接するように形成された半導体膜とを有し、
前記湾曲部は前記絶縁膜を介して前記ゲート電極又は配線上にあり、
前記湾曲部を介して隣り合う、前記ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し他方は凸状に湾曲してなることを特徴とする半導体素子を備えた表示装置である。
本明細書に開示する他の発明は、
基板上に形成されたゲート電極又は配線と、
前記ゲート電極又は配線を覆うように形成された第１の層及び該第１の層と異なる材料でなる第２の層からなる絶縁膜と、
前記絶縁膜上に形成された島状の第１の半導体膜と、
前記第１の半導体膜上に形成されたｎ型不純物又はｐ型不純物を含む第２の半導体膜でなるソース及びドレイン領域と、
前記ソース及びドレイン電極上から前記第２の層上にわたって形成されたソース及びドレイン電極とを有し、
前記ソース及びドレイン電極間に挟まれ且つ前記ソース及びドレイン領域間に挟まれた湾曲部を有し、
前記湾曲部は前記絶縁膜及び前記第１の半導体膜を介して前記ゲート電極又は配線上にあり、
前記湾曲部を介して隣り合う、前記ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し他方は凸状に湾曲してなり、
前記湾曲部を介して隣り合う、前記ソース及びドレイン領域それぞれの端部は、前記ソース及びドレイン電極それぞれの端部と同じ形状であることを特徴とする半導体素子を備えた表示装置である。
本明細書に開示する他の発明は、
基板上にゲート電極又は配線を形成する工程と、
前記ゲート電極又は配線を覆うように絶縁膜を形成する工程と、
前記絶縁膜表面の少なくとも前記ゲート電極又は配線の一部と重なる領域に有機溶剤を塗布する工程と、
前記絶縁膜表面に、前記有機溶剤が塗布され且つ残存する領域から前記有機溶剤が塗布されない領域にわたり、粒径が１ｎｍ以上１００ｎｍ以下の導電性の微粒子が有機溶媒に分散した流動体を液滴吐出法により吐出させる工程と、
前記流動体を焼成して硬化させることによってソース及びドレイン電極を形成する工程と、
前記ソース及びドレイン電極間に挟まれた湾曲部において前記絶縁膜と接すると共に、該ソース及びドレイン電極と接するように半導体膜を形成する工程とを有し、
前記有機溶剤は、該有機溶剤が塗布されない領域よりも前記絶縁膜表面における前記流動体のぬれ性を高めるために塗布され、
前記湾曲部を介して隣り合う、前記ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し他方は凸状に湾曲して形成されることを特徴とする半導体素子を備えた表示装置の製造方法である。
本明細書に開示する他の発明は、
基板上にゲート電極又は配線を形成する工程と、
前記ゲート電極又は配線を覆うように第１の層及び該第１の層と異なる材料でなる第２の層からなる絶縁膜を形成する工程と、
前記第２の層上に第１の半導体膜を形成する工程と、
前記第１の半導体膜上にｎ型不純物又はｐ型不純物を含む第２の半導体膜を形成する工程と、
前記第１の半導体膜及び前記第２の半導体膜をパターニングして島状とする工程と、
前記島状の第２の半導体膜表面の少なくとも前記ゲート電極又は配線の一部と重なる領域に有機溶剤を塗布する工程と、
前記有機溶剤が塗布され且つ残存する領域から前記有機溶剤が塗布されない前記第２の層の表面にわたり、粒径が１ｎｍ以上１００ｎｍ以下の導電性の微粒子が有機溶媒に分散した流動体を液滴吐出法により吐出させる工程と、
前記流動体を焼成して硬化させることによってソース及びドレイン電極を形成する工程と、
前記ソース及びドレイン電極をマスクとして、前記第２の半導体膜をドライエッチングしてソース及びドレイン領域を形成する工程とを有し、
前記有機溶剤は、前記有機溶剤が塗布されない領域よりも前記第２の半導体膜表面における前記流動体のぬれ性を高めるために塗布され、
前記ソース及びドレイン電極を形成する工程と前記ソース及びドレイン領域を形成する工程によって、前記ソース及びドレイン電極間に挟まれ且つ前記ソース及びドレイン領域間に挟まれた湾曲部が形成され、
前記湾曲部を介して隣り合う、前記ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し他方は凸状に湾曲して形成され、
前記湾曲部を介して隣り合う、前記ソース及びドレイン領域それぞれの端部は、前記ソース及びドレイン電極それぞれの端部と同じ形状に形成されることを特徴とする半導体素子を備えた表示装置の製造方法である。
本明細書に開示する発明により、半導体素子のチャネル幅Ｗを長くし、チャネル長Ｌを短くすることを容易に実現することができる。本明細書に開示する発明により、オン電流、動作速度の高い半導体素子を、フォトリソグラフィー工程なしに又はフォトリソグラフィー工程を削減して製造することができる。
以下に記載する実施の形態１乃至４では、半導体素子である薄膜トランジスタの製造工程、及び製造された薄膜トランジスタついて説明する。
（実施の形態１）
図１（Ａ）に示すように、基板１０１上にゲート電極（配線）１０２を形成する。図１（Ａ）では、ゲート電極（配線）１０２の断面形状は凸状であるように示したが、凸状に限定されるわけではない。基板は、ガラス基板、石英基板、プラスチック基板のいずれでもよい。ゲート電極（配線）１０２の形成方法として、流動体の液滴を微細な孔から吐出させて所定の形状のパターンを形成する方法（以下、本明細書では液滴吐出法という）を用いた例を以下に示す。インクジェット技術を用いた方法は、液滴吐出法の代表例である。本明細書に記載する液滴吐出法は、インクジェット技術を用いた方法に必ずしも限定されない。
粒径が１ｎｍ以上１００ｎｍ以下の導電性の微粒子を含有し当該微粒子が溶媒中に分散した流動体（液体又はペースト）を、所定の形状になるように、基板上に例えばインクジェットヘッドから吐出させる。本実施の形態では、流動体を直線状に吐出させた。その後、吐出した流動体を焼成して硬化させることによって、ゲート電極が形成される。硬化後、形成されるゲート電極の上面が窪んで、その断面が凹状になることがあるが、特に問題はない。
流動体を完全に硬化するため、１５０℃以上の焼成温度が必要である。しかし、流動体中に含まれる導電性の微粒子が銀を主成分とする微粒子である場合、焼成温度が３００℃を越えると、緻密性が失われ、多孔で、表面が荒れた状態になる。そのため、３００℃を超えない温度でなければならない。焼成時間は１時間でよいが、流動体が完全に硬化するのであれば、必ずしも１時間に限定されない。
上記流動体は、導電性の微粒子が溶媒中に凝集することなく均一に分散していることが必要条件である。例えば、特開２００２−２９９８３３号公報又は特開２００２−３２４９６６号公報に記載されている導電性金属ペーストは、この条件を満たしている。流動体中に含まれる導電性の微粒子として、上述した銀を主成分とする微粒子が挙げられるが、焼成後に電極や配線として使用可能ならば、銀に限定されない。例えば、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれかを主成分とする微粒子でもよい。また、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物を主成分とする微粒子でもよい。
ゲート電極（配線）１０２を形成する他の方法として、公知のスパッタ法又は真空蒸着法を用いる方法でもよい。また、液滴吐出法の代わりに、スクリーン印刷法によってゲート電極（配線）１０２を形成してもよい。
次に、図１（Ｂ）に示すように、ゲート電極（配線）１０２上及び基板１０１上にゲート絶縁膜１０３を形成する。ゲート絶縁膜１０３として、例えば、ポリイミド膜を用いることができる。ポリイミド膜は、スピンコート法により形成することができ、スピンコート後に２００℃を超えない温度、具体的には１８０℃で１時間焼成を行うことによって形成される。スピンコート法の代わりに、液滴吐出法を用いて、ポリイミド膜を形成することもできる。ポリイミド膜の代わりに他の有機樹脂膜でもよく、酸化珪素、窒化珪素のような無機絶縁膜でもよい。
図１（Ｃ）に示すように、ゲート絶縁膜１０３の表面の領域１０４に有機溶剤を塗布する。領域１０４とは、少なくともゲート電極（配線）１０２の一部と重なる領域であり、ゲート絶縁膜１０３表面の少なくともゲート電極（配線）１０２上の領域である。図２（Ａ）に、ゲート電極（配線）１０２と領域１０４との関係を図示するために、上面図で示す。有機溶剤を塗布する方法として、前述の液滴吐出法を用いることができる。
塗布する有機溶剤は、室温で容易に揮発しないテトラデカン、デカノール、オクタノールのような沸点が１５０℃を超える高沸点溶剤がよい。ただし、有機溶剤を塗布した後に、後述するように流動体を焼成してソース及びドレイン電極を形成したとき、上記有機溶剤が極力残留しないようにしたい。そのため、塗布する有機溶剤は沸点が３００℃を超えないものが望ましい。一方、塗布後すぐに乾いてしまう、アセトン、エタノールのような、沸点が１００℃以下の低沸点溶剤は、本明細書に開示する発明には不適当である。
また、ソース及びドレイン電極を形成するために使用する流動体に含まれる有機溶媒と同じものを、領域１０４に塗布する有機溶剤として使用することによって、確実にその流動体のぬれ性を高くすることができる。
例えば、導電性の微粒子がテトラデカン中に分散した流動体を用いる場合はテトラデカンを領域１０４に塗布し、導電性の微粒子がデカノール中に分散した流動体を用いる場合はデカノールを領域１０４に塗布するということである。しかし、領域１０４に塗布する有機溶剤は、上記流動体のぬれ性を高めることができる高沸点溶剤であればよいので、必ずしも上記流動体に含まれる有機溶媒と同じものである必要はない。
上述のように有機溶剤を塗布したら、その有機溶剤が領域１０４に残存した状態で、再び液滴吐出法を用いて、粒径が１ｎｍ以上１００ｎｍ以下の導電性の微粒子を含有し当該微粒子が有機溶媒に分散した流動体（液体又はペースト）を吐出させ、所定の形状になるように描画する。その流動体としては、ゲート電極（配線）１０２の形成時に使用したものと同じものを使用すればよい。
描画後の状態を図２（Ｂ）に上面図で示す。図２（Ｂ）に２０１、２０２で示すのは、焼成することによって硬化し、ソース及びドレイン電極になる流動体である。流動体２０１、２０２はそれぞれ、有機溶剤が塗布され且つその有機溶剤が残存する領域１０４から塗布されない領域にわたるように吐出させた状態を示す。流動体２０１、２０２は、領域１０４では、有機溶剤が塗布されない領域よりもぬれ性が高いため、ゲート絶縁膜１０３の表面に沿う方向に広がる。
流動体２０１、２０２は、領域１０４において上記のように広がる。しかし、そのことによって流動体２０１、２０２同士が接近しても、両者は互いに弾くため繋がることはない。
その後、流動体２０１、２０２を、１５０℃以上の温度で所定の時間焼成して硬化させることによって、図１（Ｄ）に示すソース及びドレイン電極１０５、１０６が形成される。焼成後、領域１０４に塗布した有機溶剤は残留していないことが望ましい。
次に、図１（Ｅ）に示すように、半導体膜１０７を形成する。半導体膜１０７として、例えばベンゼン環が５つ直線的につながった形状をもつｐ型の有機半導体であるペンタセンを、メタルマスクを用いて蒸着する。図１（Ｅ）に示すように、半導体膜１０７は、ソース及びドレイン電極１０５、１０６の間にゲート絶縁膜１０３と接するように形成されると共に、ソース及びドレイン電極１０５、１０６とも接するように形成される。
蒸着の代わりに、液滴吐出法又はスクリーン印刷法を用いてペンタセンを形成してもよい。ペンタセンの代わりに、他の有機半導体を用いてもよい。ペンタセンのような有機半導体でなく、シリコン膜を公知のＣＶＤ法により形成し、半導体膜１０７としてもよい。この場合のシリコン膜の結晶性は、特に限定されない。
図２（Ｃ）は、ソース及びドレイン電極１０５、１０６の形状を示す上面図である。チャネル長Ｌとチャネル幅Ｗを図２（Ｃ）に矢印で示す。ゲート電極（配線）１０２上においてソース及びドレイン電極１０５、１０６の間に挟まれた湾曲部（湾曲した隙間）が存在する。チャネル長Ｌはその湾曲した隙間の幅（その幅が均一でない場合は、その幅の平均値）に相当し、チャネル幅Ｗはその湾曲した隙間の湾曲に沿った長さに相当する。
上記湾曲部（湾曲した隙間）を介して隣り合う、ソース及びドレイン電極１０５、１０６それぞれの端部２０３、２０４は、一方は凹状に湾曲し、他方は凸状に湾曲している。そして、一方の端部の凹状の湾曲に沿うように、他方の端部は凸状に湾曲している。
基板としてガラス基板を用い、銀を主成分とする微粒子を含有し当該微粒子がテトラデカン中に分散した流動体を使用して液滴吐出法により形成したソース及びドレイン電極並びにゲート電極を用い、ゲート絶縁膜として厚さが１２０ｎｍのポリイミド膜を用い、半導体膜として厚さが５０ｎｍのペンタセン膜を用いて形成した薄膜トランジスタの上面写真を、図３（Ａ）及び図３（Ｂ）に示す。これらの写真から、ゲート電極と、その上に形成されたソース電極、ドレイン電極の存在が判別できる。
図３（Ａ）は、本実施の形態にしたがって形成され、ソース電極及びドレイン電極を形成する前に、ポリイミド膜表面の少なくともゲート電極と重なる領域に、液滴吐出法を用いてテトラデカンを吐出させる工程を伴う場合である。図３（Ｂ）は比較例であり、ポリイミド膜表面にテトラデカンを吐出させる上記工程を省略して形成された点で図３（Ａ）と異なる。
図３（Ａ）に示す薄膜トランジスタはチャネル幅Ｗが３５０μｍでチャネル長Ｌが５０μｍ（Ｗ／Ｌ＝３５０／５０）であり、図３（Ｂ）に示す薄膜トランジスタはチャネル幅Ｗが１００μｍでチャネル長Ｌが３００μｍ（Ｗ／Ｌ＝１００／３００）である。図３（Ａ）に示す薄膜トランジスタの方が、明らかにチャネル長Ｌは短くチャネル幅Ｗは長くなっているため、図３（Ｂ）よりも薄膜トランジスタのオン電流、動作速度が高くなる。
図４に、図３（Ａ）に示す薄膜トランジスタと図３（Ｂ）に示す薄膜トランジスタの、ゲート電圧ＶGを横軸にドレイン電流ＩDを縦軸に表したＶG−ＩD特性を、ドレイン電圧ＶDが−３Ｖ及び−５Ｖそれぞれのときについて測定した結果を示す。半導体膜としてペンタセンを用いたｐチャネル型の薄膜トランジスタを測定したので、ドレイン電流ＩDは実際はマイナスの値となるため、図４では縦軸を−ＩDで表している。
ＶG≦−３Ｖの範囲に注目すると、−ＩDの値は、Ｗ／Ｌ＝３５０／５０の薄膜トランジスタの方がＷ／Ｌ＝１００／３００の薄膜トランジスタよりも大きい結果となった。この結果は、前者の薄膜トランジスタの方が後者よりもオン電流が高いことを示している。
本実施の形態に限らず本明細書に開示する発明は、非晶質半導体、微結晶半導体、有機半導体をチャネル形成領域に用いた、移動度の低い薄膜トランジスタを形成する場合に適している。これらの半導体材料を用いた薄膜トランジスタは、通常は移動度が５ｃｍ2／Ｖｓｅｃ以下と低いため、オン電流を高くするために、Ｗ／Ｌが大きくなるように設計しなければならないからである。本明細書に開示する発明は、上記半導体を用いた薄膜トランジスタのみならず、多結晶シリコンをチャネル形成領域に用いた薄膜トランジスタの場合にも、薄膜トランジスタのオン電流や動作速度を高くすることに寄与する。
また、本実施の形態に限らず本明細書に開示する発明は、液晶表示装置などの表示装置に適用する場合に適している。流動体のぬれ性を高める有機溶剤を、例えばゲート電極（配線）と重なる領域からはみ出さないようにゲート絶縁膜に塗布することによって、ゲート電極と重ならない領域では流動体が広がらない。そのため、その流動体を硬化させて形成されたソース及びドレイン電極は、有機溶剤が塗布されない、ゲート電極と重ならない領域で、幅広く太くなることはない。したがって、開口率を低下させずに、薄膜トランジスタのチャネル幅Ｗを大きくすることができる。ゲート電極が形成された領域では光は透過せず遮られるので、当該領域に重なる領域でのみソース及びドレイン電極が幅広くなっても、開口率に影響しないからである。
また、本実施の形態にしたがって、フォトリソグラフィー工程及びそれに伴って使用されるフォトマスクなしに、薄膜トランジスタを製造することができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なり、半導体膜としてペンタセンのような有機半導体を使用せず、シリコンなどの半導体膜を用いる。
図５（Ａ）に示すように、ガラス基板、石英基板、プラスチック基板いずれかの基板５０１上にゲート電極（配線）５０２を形成する。ゲート電極（配線）５０２の形成法は、実施の形態１に示したように、液滴吐出法を用いればよい。もちろんその他の方法で形成してもよい。
次に、ゲート絶縁膜の第１の層５０３として、シリコンと酸素との結合で骨格構造が構成された膜（以下、本明細書では耐熱性平坦化膜という）を形成する。耐熱性平坦化膜は、有機樹脂膜よりも耐熱性が高く、ゲート電極（配線）５０２と基板５０１を覆うようにスピンコート法などによりシロキサン系ポリマーを塗布し、焼成して得られる。スピンコート法の代わりに、液滴吐出法を用いて、シロキサン系ポリマーを塗布してもよい。第１の層５０３の膜厚は、例えば１００ｎｍとする。また、第１の層５０３として、ＣＶＤ法により窒化珪素膜、酸化珪素膜、又は酸化窒化珪素膜を形成してもよい。
さらに、ゲート絶縁膜の第２の層５０４として、第１の層５０３上に窒化珪素膜をＣＶＤ法により形成する。第２の層５０４の膜厚は、例えば２００ｎｍとする。また、第２の層５０４の形成法は、他の方法で形成してもよく、ＣＶＤ法に限定されない。また、第２の層５０４は窒化珪素膜に限定されず、例えば酸化珪素膜、酸化窒化珪素膜でもよい。ただし、第２の層は５０４は、第１の層５０３と異なる材料で形成する。なお、上記のように２層でなく、１層のみでゲート絶縁膜を形成してもよい。
図５（Ｂ）に示すように、第１の半導体膜５０５を形成する。ゲート絶縁膜の第２の層５０４上に、シラン（ＳｉＨ4）などの原料ガスを用いて、ＣＶＤ法により非晶質半導体膜を形成し、第１の半導体膜５０５とする。形成された非晶質半導体膜を結晶化することによって、結晶性半導体膜としてもよい。
非晶質半導体膜を結晶化する方法の具体例を示す。まず、非晶質半導体膜として非晶質シリコン膜をＣＶＤ法により形成する。その後、シリコン膜の結晶化を助長する金属元素、例えばニッケルを含む溶液を上記非晶質シリコン膜に塗布した後、炉でその非晶質シリコン膜を例えば５５０℃、４時間加熱して固相成長させる。
形成された結晶性シリコン膜には上記金属元素を含んでいるので、これを除去するためゲッタリングと呼ばれる処理を行う。すなわち、形成された結晶性シリコン膜表面の酸化膜を除去した後、リンを含む非晶質シリコン膜を少なくとも１層、例えば２層形成し、炉で再び加熱して上記金属元素を結晶性シリコン膜からリンを含む非晶質シリコン膜へ拡散させる。加熱条件は、例えば上記固相成長と同じでよい。こうして、金属元素の濃度を低減させた結晶性シリコン膜が得られる。
上記のような固相成長とゲッタリングを組み合わせた方法以外に、非晶質半導体膜にレーザービームを照射する方法、非晶質半導体膜に高速熱アニール（ＲＴＡと称する）を施す方法、これら３つの方法のいずれかを適宜組み合わせた方法によって、非晶質半導体膜を結晶化してもよい。
第１の半導体膜５０５として、いわゆる微結晶半導体膜でもよい。微結晶半導体膜とは、非晶質構造と結晶構造（単結晶、多結晶を含む）との中間的な構造を有し、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、０．５〜２０ｎｍの結晶領域を観測することができる。微結晶シリコン膜の場合、ラマンスペクトルは５２０ｃｍ-1よりも低波数側にシフトしている。Ｘ線回折ではシリコンの結晶格子に由来するとされる（１１１）（２２０）の回折ピークが観測される。微結晶半導体膜は、珪化物の気体、例えばＳｉＨ4、Ｓｉ2Ｈ6、Ｓｉ2Ｈ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、又はＳｉＦ4のグロー放電分解（プラズマＣＶＤ）により、３００℃以下の成膜温度で形成される。Ｆ2、ＧｅＦ4を上記珪化物の気体に混合させてもよい。
第１の半導体膜５０５上に、ｎ型不純物（リン又はヒ素）を含む第２の半導体膜５０６を形成する。第２の半導体膜５０６は、ｎ型不純物の代わりに又はｎ型不純物と共にｐ型不純物（ホウ素）を含むものでもよい。第２の半導体膜５０６の結晶性は、非晶質、微結晶、多結晶のいずれでもよい。また、前述のゲッタリング処理によって金属元素が拡散したリンを含むシリコン膜を、第２の半導体膜５０６として利用することができる。そのことによって、上記金属元素が拡散したリンを含むシリコン膜を除去する工程が必要なくなる。
第１の半導体膜５０５及び第２の半導体膜５０６をパターニングし、図５（Ｃ）に示すように島状の第１の半導体膜５０５ａと島状の第２の半導体膜５０６ａが得られる。公知のフォトリソクラフィー法によってパターニングしてもよいが、レーザー直接描画装置を用いてフォトマスクなしにパターニングすることもできる。
次に、島状にパターニングされた第２の半導体膜５０６表面の領域５０７に、有機溶剤としてテトラデカン、デカノール、オクタノールのような、沸点が１５０℃を超える高沸点溶剤を塗布する。有機溶剤が塗布される領域５０７は、少なくともゲート電極（配線）５０２の一部と重なる領域とする。領域５０７に塗布する有機溶剤は、後にソース及びドレイン電極を形成するために使用する流動体のぬれ性を高めることができるものでなければならない。
図５（Ｄ）に示すように、ソース及びドレイン電極５０８、５０９を、実施の形態１と同様に液滴吐出法を用いて形成する。吐出させる流動体は、実施の形態１に示したものを使用すればよい。例えば、粒径が１ｎｍ以上１００ｎｍ以下の銀を主成分とする微粒子を含有し当該微粒子がテトラデカン中に分散した流動体を、インクジェットヘッドなどから吐出させた後、所定の条件で焼成することによって硬化させると、銀を主成分とするソース及びドレイン電極５０８、５０９が形成される。
領域５０７に塗布された有機溶剤が残存した状態で、領域５０７から有機溶剤が塗布されないゲート絶縁膜の第２の層５０４の表面にわたって上記流動体を吐出させる。吐出した流動体は第２の半導体膜５０６の表面に沿って広がるので、実施の形態１と同様の形状のソース及びドレイン電極５０８、５０９が得られる。すなわち、ゲート電極（配線）５０２上においてソース及びドレイン電極５０８、５０９の間に挟まれた湾曲部（湾曲した隙間）が存在する。その湾曲した隙間を介して隣り合う、ソース及びドレイン電極５０８、５０９それぞれの端部は、一方は凹状に湾曲し、他方は凸状に湾曲している。そして、一方の端部の凹状の湾曲に沿うように、他方の端部は凸状に湾曲している。
図５（Ｅ）に示すように、ソース及びドレイン電極５０８、５０９をマスクとして、島状にパターニングされた第２の半導体膜５０６をエッチングし、ソース及びドレイン領域５１０、５１１を形成する。エッチングの際に、異方性エッチング可能なドライエッチング法を用いる。また、第２の半導体膜５０６と共に第１の半導体膜５０５表面の一部がエッチングされて、いわゆるチャネルエッチ型薄膜トランジスタとなってもよい。このような場合は、ゲート絶縁膜の第２の層５０４の表面が露呈しないような条件で、エッチングしなければならない。形成されたソース及びドレイン領域５１０、５１１は、ソース及びドレイン電極５０８、５０９と同様の湾曲を有する形状となる。
領域５０７に有機溶剤を塗布する工程を含む本実施の形態にしたがって得られた薄膜トランジスタは、実施の形態１と同様、チャネル長Ｌが小さく、チャネル幅Ｗが大きくなっている。
（実施の形態３）
本実施の形態では、実施の形態１に示した薄膜トランジスタをダブルゲート構造にした例を示す。
図６（Ａ）に示すように、ガラス基板、石英基板、プラスチック基板いずれかの基板６０１上に、ゲート電極（配線）６０２、６０３を例えば液滴吐出法を用いて形成する。
図６（Ｂ）に示すように、ゲート電極（配線）６０２、６０３上及び基板６０１上に、ゲート絶縁膜６０４としてポリイミド膜を例えばスピンコート法により形成する。実施の形態１と同様、ゲート絶縁膜６０４はポリイミド膜に限定されない。
図６（Ｃ）に示すように、ゲート絶縁膜６０４の表面の領域６０５、６０６に、例えば液滴吐出法を用いて有機溶剤を塗布する。領域６０５とは少なくともゲート電極（配線）６０２の一部と重なる領域であり、領域６０６とは少なくともゲート電極（配線）６０３の一部と重なる領域である。領域６０５、６０６に塗布する有機溶剤は、実施の形態１に示した高沸点溶剤である。
図６（Ｄ）に示すように、液滴吐出法により、ゲート絶縁膜６０４上にソース及びドレイン電極６０７、６０８、６０９を形成する。ソース及びドレイン電極６０７、６０８、６０９が形成される領域は、ゲート絶縁膜６０４上において、有機溶剤が塗布された領域６０５、６０６から有機溶剤が塗布されない領域にわたる。
図６（Ｅ）に示すように、ペンタセンなどの有機半導体を、蒸着、液滴吐出法又はスクリーン印刷法を用いて形成することによって、半導体膜６１０を形成する。半導体膜６１０は有機半導体に限定されず、シリコン膜をＣＶＤ法で形成してもよい。この場合のシリコン膜の結晶性は、特に限定されない。半導体膜６１０は、ソース及びドレイン電極６０７、６０８間と６０８、６０９間にゲート絶縁膜６０４と接するように形成されると共に、ソース及びドレイン電極６０７、６０８、６０９とも接するように形成される。
ゲート電極（配線）６０２上において、ソース及びドレイン電極６０７、６０８の間に挟まれた湾曲部（湾曲した隙間）が存在する。また、ゲート電極（配線）６０３上において、ソース及びドレイン電極６０８、６０９の間に挟まれた湾曲部（湾曲した隙間）が存在する。それらの湾曲した隙間を介して隣り合う、ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し、他方は凸状に湾曲している。そして、一方の端部の凹状の湾曲に沿うように、他方の端部は凸状に湾曲している。
本実施の形態に示すようにダブルゲート構造を採用することによって、実施の形態１に示すシングルゲート構造に比べて薄膜トランジスタのオフ電流を低減することができる。
（実施の形態４）
本実施の形態では、実施の形態２に示した薄膜トランジスタをダブルゲート構造にした例を示す。
図７（Ａ）に示すように、ガラス基板、石英基板、プラスチック基板いずれかの基板７０１上に、ゲート電極（配線）７０２、７０３を例えば液滴吐出法を用いて形成する。
次に、ゲート絶縁膜の第１の層７０４として、例えばシリコンと酸素との結合で骨格構造が構成された膜（耐熱性平坦化膜）を、スピンコート法などによりシロキサン系ポリマーを塗布し、焼成して形成する。さらに、ゲート絶縁膜の第２の層７０５として、例えば窒化珪素膜を形成する。実施の形態２と同様、他の絶縁膜を用いて、第１の層７０４及び第２の層７０５を形成してもよい。ただし、第２の層７０５は、第１の層７０４と異なる材料で形成する。上記のように２層でなく、１層のみでゲート絶縁膜を形成してもよい。
図７（Ｂ）に示すように、ゲート絶縁膜の第２の層７０５上に、第１の半導体膜７０６として例えば非晶質シリコン膜をＣＶＤ法により形成する。第１の半導体膜７０６の結晶性は、非晶質に限定されず、微結晶でも多結晶でもよい。第１の半導体膜７０６上に、第２の半導体膜７０７として例えばｎ型不純物を含む微結晶シリコン膜を形成する。第２の半導体膜７０７は、ｐ型不純物を含むものでもよい。また、第２の半導体膜７０７の結晶性は、微結晶に限定されず、非晶質、多結晶いずれでもよい。
第１の半導体膜７０６及び第２の半導体膜７０７をパターニングし、図７（Ｃ）に示すように島状の第１の半導体膜７０６ａ、７０６ｂと島状の第２の半導体膜７０７ａ、７０７ｂが得られる。レーザー直接描画装置を用いて、フォトマスクなしに、第１の半導体膜７０６及び第２の半導体膜７０７をパターニングすることができる。
次に、島状の第２の半導体膜７０７ａ、７０７ｂそれぞれの表面の領域７０８ａ、７０８ｂに、有機溶剤を塗布する。領域７０８ａは少なくともゲート電極（配線）７０２の一部と重なる領域とし、領域７０８ｂは少なくともゲート電極（配線）７０３の一部と重なる領域とする。領域７０８ａ、７０８ｂに塗布する有機溶剤は、後にソース及びドレイン電極を形成するために使用する流動体のぬれ性を高めることができ、且つ塗布後すぐに乾くことのない高沸点溶剤でなければならない。
図７（Ｄ）に示すように、ソース及びドレイン電極７０９、７１０、７１１をインクジェット技術を用いて形成する。吐出させる流動体は、例えば、粒径が１ｎｍ以上１００ｎｍ以下の銀を主成分とする微粒子を含有し当該微粒子がテトラデカン中に分散した流動体を用いることができる。ソース及びドレイン電極７０９、７１０、７１１は、領域７０８ａ、７０８ｂ上から有機溶剤が塗布されないゲート絶縁膜の第２の層７０５上にわたって形成される。
ゲート電極（配線）７０２上において、ソース及びドレイン電極７０９、７１０の間に挟まれた湾曲部（湾曲した隙間）が存在する。また、ゲート電極（配線）７０３上において、ソース及びドレイン電極７１０、７１１の間に挟まれた湾曲部（湾曲した隙間）が存在する。それらの湾曲した隙間を介して隣り合う、ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し、他方は凸状に湾曲している。そして、一方の端部の凹状の湾曲に沿うように、他方の端部は凸状に湾曲している。
図７（Ｅ）に示すように、ソース及びドレイン電極７０９、７１０、７１１をマスクとして、島状の第２の半導体膜７０７ａ、７０７ｂをエッチングし、ソース及びドレイン領域７１２、７１３、７１４、７１５を形成する。エッチングの際に、異方性エッチング可能なドライエッチング法を用いる。形成されたソース及びドレイン領域７１２、７１３、７１４、７１５は、ソース及びドレイン電極７０９、７１０、７１１と同様の湾曲を有する形状となる。
本実施の形態に示すようにダブルゲート構造を採用することによって、実施の形態２に示すシングルゲート構造に比べて薄膜トランジスタのオフ電流を低減することができる。
以上説明した実施の形態１乃至４では、ボトムゲート型の薄膜トランジスタを形成した。しかし、本明細書に開示する発明は、ボトムゲート型の薄膜トランジスタに限定されず、ゲート電極がチャネル形成領域上に設けられた、いわゆる正スタガ型の薄膜トランジスタにも適用できる。
本明細書に開示する発明によって形成された、半導体素子の１つである薄膜トランジスタは、各種表示装置に適用される。適用される表示装置として、例えば液晶表示装置、エレクトロルミネッセンス（ＥＬ）表示装置が挙げられるが、薄膜トランジスタを使用する表示装置であればこれらに限定されない。
エレクトロルミネッセンス（ＥＬ）表示装置の画素部の例を、図８（Ａ）及び（Ｂ）に回路図で示す。なお、エレクトロルミネッセンス（ＥＬ）表示装置の画素部は、これら２つの例に限定されるものではない。
図８（Ａ）に示すのは、１画素につき２つの薄膜トランジスタを有するタイプである。８０１、８０２はいずれも薄膜トランジスタを示し、発光素子８０３は薄膜トランジスタ８０２のソース電極又はドレイン電極に接続されている。８０４は容量素子を示す。薄膜トランジスタ８０１は例えばｎチャネル型、薄膜トランジスタ８０２は例えばｐチャネル型である。薄膜トランジスタ８０１において、ゲート電極は走査線に接続され、ソース電極又はドレイン電極は信号線に接続されている。
図８（Ｂ）に示すのは、１画素につき３つの薄膜トランジスタを有するタイプである。８０５、８０６、８０７はいずれも薄膜トランジスタを示し、発光素子８０８は薄膜トランジスタ８０７のソース電極又はドレイン電極に接続されている。８０９は容量素子を示す。薄膜トランジスタ８０５は例えばｎチャネル型、薄膜トランジスタ８０６は例えばｎチャネル型、薄膜トランジスタ８０７は例えばｐチャネル型である。薄膜トランジスタ８０５において、ゲート電極は走査線に接続され、ソース電極又はドレイン電極は信号線に接続されている。
本明細書に開示する発明を、図８（Ａ）及び図８（Ｂ）に示す画素部の薄膜トランジスタに適用することができる。
図９（Ａ）、図９（Ｂ）及び図９（Ｃ）は、エレクトロルミネッセンス（ＥＬ）表示装置の画素部の例を断面図で示したものであり、ガラス基板、石英基板、プラスチック基板いずれかの基板上に実施の形態２によって形成された薄膜トランジスタと、その薄膜トランジスタのソース電極又はドレイン電極と電気的に接続された発光素子を示す。
図９（Ａ）の９０１は基板、９０２は薄膜トランジスタ、９０３はソース電極又はドレイン電極、９０４は透光性を有する第１の電極、９０５は電界発光層、９０６は第２の電極、９０７は絶縁膜である。発光した光を基板９０１側（下側）に放射させる、いわゆるボトムエミッション型である。
図９（Ｂ）の９１１は基板、９１２は薄膜トランジスタ、９１３はソース電極又はドレイン電極、９１４は第１の電極、９１５は電界発光層、９１６は透光性を有する第２の電極、９１７及び９１８は絶縁膜である。発光した光を基板９１１側とは反対側（上側）に放射させる、いわゆるトップエミッション型である。
図９（Ｃ）の９２１は基板、９２２は薄膜トランジスタ、９２３はソース電極又はドレイン電極、９２４は透光性を有する第１の電極、９２５は電界発光層、９２６は透光性を有する第２の電極、９２７は絶縁膜である。発光した光を基板９２１側とは反対側（上側）及び基板９２１側（下側）に放射させるいわゆるデュアルエミッション型である。
透光性を有する第１の電極又は第２の電極として、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、酸化亜鉛と酸化インジウムを含むインジウム亜鉛酸化物（ＩＺＯ）を用いることができ、スパッタ法又は液滴吐出法により形成できる。
図９（Ａ）、図９（Ｂ）及び図９（Ｃ）に示す、絶縁膜９０７、９１８、９２７は、第１の電極の表面に達する開口が形成されている。その開口の断面は、電界発光層及び第２の電極の被覆性を高めるために、曲率半径が連続的に変化し丸みを帯びた形状であることが好ましい。絶縁膜９０７、９１８、９２７及び９１８として、酸化珪素、窒化珪素などの無機絶縁膜、ポリイミドなどの有機樹脂膜、シロキサン系ポリマーを塗布し焼成して得られる前述の耐熱性平坦化膜を使用することができる。
図９（Ａ）、図９（Ｂ）及び図９（Ｃ）において、第１の電極と第２の電極の一方は陽極、他方は陰極となる。電界発光層９０５、９１５、９２５は、第１の電極が陽極で第２の電極が陰極なら、正孔輸送層、有機発光層、電子輸送層の順に積層して形成され、第１の電極が陰極で第２の電極が陽極なら、電子輸送層、有機発光層、正孔輸送層の順に積層して形成される。陽極と正孔輸送層の間に正孔注入層、陰極と電子輸送層の間に電子注入層を設けてもよい。有機発光層は、液滴吐出法、印刷法、真空蒸着法のいずれかを用いて形成することができ、高分子系の発光材料、低分子系の発光材料のいずれも使用することができる。
本明細書に開示する発明は、エレクトロルミネッセンス（ＥＬ）表示装置の画素部に用いられる薄膜トランジスタに適用できるだけでなく、走査線駆動回路、信号線駆動回路を薄膜トランジスタで形成する場合にも適用できる。これらの駆動回路に使用される薄膜トランジスタは、高速動作が求められる。したがって、本明細書に開示する発明による、チャネル幅Ｗの大きい薄膜トランジスタは、オン電流が高く、動作速度が高いため、上記駆動回路に使用するのに適している。
図１０（Ａ）、図１０（Ｂ）及び図１０（Ｃ）は、本明細書に開示する発明が適用される液晶表示装置、エレクトロルミネッセンス（ＥＬ）表示装置などの表示装置の構成を示す上面図である。
図１０（Ａ）において、基板１０００上に、複数の画素１００２がマトリクス状に配列した画素部１００１、走査線側入力端子１００３、信号線側入力端子１００４が形成されている。画素１００２は、走査線側入力端子１００３から延在する走査線と、信号線側入力端子１００４から延在する信号線とが交差することで、マトリクス状に配列している。画素１００２それぞれは、スイッチング素子と画素電極を備えている。スイッチング素子の代表例が薄膜トランジスタである。図１０（Ａ）は、走査線及び信号線へ入力する信号を、走査線側入力端子１００３及び信号線側入力端子１００４を介して基板外部に接続される駆動回路により制御する表示装置の例であるが、基板上に駆動回路を形成するＣＯＧ方式でもよい。
図１０（Ｂ）は、画素部１０１１及び走査線駆動回路１０１２を基板１０１０上に形成した例である。１０１４は、図１０（Ａ）と同様の信号線側入力端子である。また図１０（Ｃ）は、画素部１０２１、走査線駆動回路１０２２及び信号線駆動回路１０２４を基板１０２０上に形成した例である。
図１０（Ｂ）に示す走査線駆動回路１０１２、図１０（Ｃ）に示す走査線駆動回路１０２２及び信号線駆動回路１０２４は、薄膜トランジスタにより形成され、画素部に設けられる薄膜トランジスタと同時に形成することができる。ただし、走査線駆動回路と信号線駆動回路は高速動作が求められるため、これらに使用する薄膜トランジスタには、非晶質半導体膜よりも移動度の高い、微結晶半導体膜又は多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを選択すべきである。
本明細書に開示する発明により作製した薄膜トランジスタは、図１０（Ａ）、図１０（Ｂ）及び図１０（Ｃ）に示す画素部に少なくとも適用することができ、図１０（Ｂ）に示す走査線駆動回路１０１２、図１０（Ｃ）に示す走査線駆動回路１０２２及び信号線駆動回路１０２４にも適用することができる。
エレクトロルミネッセンス（ＥＬ）表示装置に限らず、液晶表示装置の少なくとも画素部、更には駆動回路にも、本明細書に開示する発明により作製した薄膜トランジスタを適用できる。
本実施例では、本明細書に開示する発明が適用される液晶表示装置の一例を図１１に示す。液晶表示装置は、図１１に示す例に限定されない。
第１の基板１１０１と第２の基板１１０２との間に液晶層１１０４を有し、これらの基板同士はシール材１１００により接着されている。第１の基板１１０１には画素部１１０３が形成され、第２の基板には着色層１１０５が形成されている。着色層１１０５は、カラー表示を行う際に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が、各画素に対応して設けられている。第１の基板１１０１及び第２の基板１１０２の外側には、それぞれ偏光板１１０６、１１０７が設けられている。また、偏光板１１０７の表面には、保護膜１１１６が形成されており、外部からの衝撃を緩和している。
画素部１１０３には薄膜トランジスタが形成されており、本明細書に開示する発明による薄膜トランジスタを適用することができる。
第１の基板１１０１に設けられた接続端子１１０８には、ＦＰＣ１１０９を介して配線基板１１１０が接続されている。ＦＰＣ又は接続配線には駆動回路１１１１（ＩＣチップなど）が設けられ、配線基板１１１０には、コントロール回路や電源回路などの外部回路１１１２が設けられている。
冷陰極線管１１１３、反射板１１１４及び光学フィルム１１１５はバックライトユニットであり、これらが光源となる。第１の基板１１０１、第２の基板１１０２、上記光源、配線基板１１１０、及びＦＰＣ１１０９は、ベゼル１１１７で保持及び保護されている。
本実施例では、実施例１に記載した表示装置を搭載した電子機器を示す。表示装置を搭載した電子機器の例として、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話機などが挙げられる。しかし、本明細書に開示する発明が適用される表示装置は、これらの電子機器に搭載される場合に限定されない。
図１２に、テレビジョン装置の一例を示す。１２０１は筐体、１２０２は表示部、１２０３はスピーカー、１２０４は操作部、１２０５はビデオ入力端子を示す。本明細書に開示する発明が適用された表示装置は、表示部１２０２に用いられる。
図１３（Ａ）及び図１３（Ｂ）に、デジタルカメラの一例を示す。図１３（Ａ）はデジタルカメラを前面からみた図であり、１３０１はレリーズボタン、１３０２はメインスイッチ、１３０３はファインダー窓、１３０４はストロボ、１３０５はレンズ、１３０６は筐体を示す。図１２（Ｂ）は上記デジタルカメラを後方からみた図であり、１３０７はファインダー接眼窓、１３０８はモニター、１３０９及び１３１０は操作ボタンを示す。本明細書に開示する発明が適用された表示装置は、モニター１３０８に用いられる。
上記テレビジョン装置及びデジタルカメラに限らず、表示部やモニターを有する電子機器に、本明細書に開示する発明を適用できる。
実施の形態１による薄膜トランジスタの作製工程を示す断面図。 実施の形態１による薄膜トランジスタの作製工程を示す上面図。 実施の形態１及び比較例による薄膜トランジスタの上面写真。 実施の形態１及び比較例による薄膜トランジスタのＶG−ＩD特性を示す図。 実施の形態２による薄膜トランジスタの作製工程を示す断面図。 実施の形態３による薄膜トランジスタの作製工程を示す断面図。 実施の形態４による薄膜トランジスタの作製工程を示す断面図。 実施例１に示すＥＬ表示装置の画素部の回路図。 実施例１に示すＥＬ表示装置の画素部の断面図。 実施例１に示す表示装置の構成を示す上面図。 実施例１に示す液晶表示装置を示す図。 実施例２に示す電子機器を示す図。 実施例２に示す電子機器を示す図。
符号の説明
１０１ 基板
１０２ ゲート電極（配線）
１０３ ゲート絶縁膜
１０４ 領域
１０５、１０６ ソース及びドレイン電極
１０７ 半導体膜
２０１、２０２ 流動体
２０３、２０４ 端部
５０１ 基板
５０２ ゲート電極（配線）
５０３ 第１の層
５０４ 第２の層
５０５ 第１の半導体膜
５０６ 第２の半導体膜
５０７ 領域
５０８、５０９ ソース及びドレイン電極
５１０、５１１ ソース及びドレイン領域





Claims (9)

  1. 基板上に形成されたゲート電極又は配線と、
    前記ゲート電極又は配線を覆うように形成された絶縁膜と、
    前記絶縁膜上に形成されたソース及びドレイン電極と、
    前記ソース及びドレイン電極間に挟まれた湾曲部において前記絶縁膜と接すると共に、該ソース及びドレイン電極と接するように形成された半導体膜とを有し、
    前記湾曲部は前記絶縁膜を介して前記ゲート電極又は配線上にあり、
    前記湾曲部を介して隣り合う、前記ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し他方は凸状に湾曲してなることを特徴とする半導体素子を備えた表示装置。
  2. 基板上に形成されたゲート電極又は配線と、
    前記ゲート電極又は配線を覆うように形成された第１の層及び該第１の層と異なる材料でなる第２の層からなる絶縁膜と、
    前記絶縁膜上に形成された島状の第１の半導体膜と、
    前記第１の半導体膜上に形成されたｎ型不純物又はｐ型不純物を含む第２の半導体膜でなるソース及びドレイン領域と、
    前記ソース及びドレイン電極上から前記第２の層上にわたって形成されたソース及びドレイン電極とを有し、
    前記ソース及びドレイン電極間に挟まれ且つ前記ソース及びドレイン領域間に挟まれた湾曲部を有し、
    前記湾曲部は前記絶縁膜及び前記第１の半導体膜を介して前記ゲート電極又は配線上にあり、
    前記湾曲部を介して隣り合う、前記ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し他方は凸状に湾曲してなり、
    前記湾曲部を介して隣り合う、前記ソース及びドレイン領域それぞれの端部は、前記ソース及びドレイン電極それぞれの端部と同じ形状であることを特徴とする半導体素子を備えた表示装置。
  3. 請求項１において、前記半導体膜は有機半導体からなることを特徴とする半導体素子を備えた表示装置。
  4. 請求項１乃至請求項３のいずれか一に記載の半導体素子を備えた表示装置を搭載した電子機器。
  5. 請求項１乃至請求項３のいずれか一に記載の半導体素子を備えた表示装置を搭載したテレビジョン装置。
  6. 請求項１乃至請求項３のいずれか一に記載の半導体素子を備えた表示装置を搭載したデジタルカメラ。
  7. 基板上にゲート電極又は配線を形成する工程と、
    前記ゲート電極又は配線を覆うように絶縁膜を形成する工程と、
    前記絶縁膜表面の少なくとも前記ゲート電極又は配線の一部と重なる領域に有機溶剤を塗布する工程と、
    前記絶縁膜表面に、前記有機溶剤が塗布され且つ残存する領域から前記有機溶剤が塗布されない領域にわたり、粒径が１ｎｍ以上１００ｎｍ以下の導電性の微粒子が有機溶媒に分散した流動体を液滴吐出法により吐出させる工程と、
    前記流動体を焼成して硬化させることによってソース及びドレイン電極を形成する工程と、
    前記ソース及びドレイン電極間に挟まれた湾曲部において前記絶縁膜と接すると共に、該ソース及びドレイン電極と接するように半導体膜を形成する工程とを有し、
    前記有機溶剤は、該有機溶剤が塗布されない領域よりも前記絶縁膜表面における前記流動体のぬれ性を高めるために塗布され、
    前記湾曲部を介して隣り合う、前記ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し他方は凸状に湾曲して形成されることを特徴とする半導体素子を備えた表示装置の製造方法。
  8. 基板上にゲート電極又は配線を形成する工程と、
    前記ゲート電極又は配線を覆うように第１の層及び該第１の層と異なる材料でなる第２の層からなる絶縁膜を形成する工程と、
    前記第２の層上に第１の半導体膜を形成する工程と、
    前記第１の半導体膜上にｎ型不純物又はｐ型不純物を含む第２の半導体膜を形成する工程と、
    前記第１の半導体膜及び前記第２の半導体膜をパターニングして島状とする工程と、
    前記島状の第２の半導体膜表面の少なくとも前記ゲート電極又は配線の一部と重なる領域に有機溶剤を塗布する工程と、
    前記有機溶剤が塗布され且つ残存する領域から前記有機溶剤が塗布されない前記第２の層の表面にわたり、粒径が１ｎｍ以上１００ｎｍ以下の導電性の微粒子が有機溶媒に分散した流動体を液滴吐出法により吐出させる工程と、
    前記流動体を焼成して硬化させることによってソース及びドレイン電極を形成する工程と、
    前記ソース及びドレイン電極をマスクとして、前記第２の半導体膜をドライエッチングしてソース及びドレイン領域を形成する工程とを有し、
    前記有機溶剤は、前記有機溶剤が塗布されない領域よりも前記第２の半導体膜表面における前記流動体のぬれ性を高めるために塗布され、
    前記ソース及びドレイン電極を形成する工程と前記ソース及びドレイン領域を形成する工程によって、前記ソース及びドレイン電極間に挟まれ且つ前記ソース及びドレイン領域間に挟まれた湾曲部が形成され、
    前記湾曲部を介して隣り合う、前記ソース及びドレイン電極それぞれの端部は、一方は凹状に湾曲し他方は凸状に湾曲して形成され、
    前記湾曲部を介して隣り合う、前記ソース及びドレイン領域それぞれの端部は、前記ソース及びドレイン電極それぞれの端部と同じ形状に形成されることを特徴とする半導体素子を備えた表示装置の製造方法。
  9. 請求項７において、前記半導体膜は有機半導体を用いて形成されることを特徴とする半導体素子を備えた表示装置の製造方法。

JP2004241119A 2004-08-20 2004-08-20 半導体素子を備えた表示装置の製造方法 Expired - Fee Related JP4628040B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004241119A JP4628040B2 (ja) 2004-08-20 2004-08-20 半導体素子を備えた表示装置の製造方法
US11/195,768 US7759735B2 (en) 2004-08-20 2005-08-03 Display device provided with semiconductor element and manufacturing method thereof, and electronic device installed with display device provided with semiconductor element
TW094126595A TWI430450B (zh) 2004-08-20 2005-08-04 設有半導體元件的顯示裝置和其製造方法、及安裝有設有半導體元件的顯示裝置之電子裝置
KR1020050075157A KR101191279B1 (ko) 2004-08-20 2005-08-17 반도체소자를 구비한 표시장치와 그 제조 방법 및 그반도체소자를 구비한 표시장치를 탑재한 전자기기
CN2005100920813A CN1755943B (zh) 2004-08-20 2005-08-19 具有半导体元件的显示器件及其制造方法
US12/834,048 US8003420B2 (en) 2004-08-20 2010-07-12 Display device provided with semiconductor element and manufacturing method thereof, and electronic device installed with display device provided with semiconductor element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004241119A JP4628040B2 (ja) 2004-08-20 2004-08-20 半導体素子を備えた表示装置の製造方法

Publications (3)

Publication Number Publication Date
JP2006060060A true JP2006060060A (ja) 2006-03-02
JP2006060060A5 JP2006060060A5 (ja) 2007-09-06
JP4628040B2 JP4628040B2 (ja) 2011-02-09

Family

ID=35908810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004241119A Expired - Fee Related JP4628040B2 (ja) 2004-08-20 2004-08-20 半導体素子を備えた表示装置の製造方法

Country Status (5)

Country Link
US (2) US7759735B2 (ja)
JP (1) JP4628040B2 (ja)
KR (1) KR101191279B1 (ja)
CN (1) CN1755943B (ja)
TW (1) TWI430450B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277728A (ja) * 2006-09-29 2008-11-13 Dainippon Printing Co Ltd 有機半導体素子およびその製造方法、有機トランジスタアレイ、およびディスプレイ
JP2009119395A (ja) * 2007-11-16 2009-06-04 Dainippon Screen Mfg Co Ltd 塗布システムおよび塗布方法
KR20100081983A (ko) * 2007-10-01 2010-07-15 코비오 인코포레이티드 단면 가공된 박막 디바이스 및 구조
JP2020115557A (ja) * 2008-08-08 2020-07-30 株式会社半導体エネルギー研究所 トランジスタ

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020182237A1 (en) * 2001-03-22 2002-12-05 The Procter & Gamble Company Skin care compositions containing a sugar amine
US7977253B2 (en) * 2004-08-31 2011-07-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7622338B2 (en) 2004-08-31 2009-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7470604B2 (en) * 2004-10-08 2008-12-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7537976B2 (en) * 2005-05-20 2009-05-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor
US8138075B1 (en) 2006-02-06 2012-03-20 Eberlein Dietmar C Systems and methods for the manufacture of flat panel devices
WO2007142273A1 (ja) * 2006-06-08 2007-12-13 International Business Machines Corporation 高熱伝導で柔軟なシート
JP4565573B2 (ja) * 2006-09-07 2010-10-20 株式会社フューチャービジョン 液晶表示パネルの製造方法
KR101485926B1 (ko) * 2007-02-02 2015-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치
US20090090915A1 (en) 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
JP5651961B2 (ja) * 2010-02-03 2015-01-14 ソニー株式会社 薄膜トランジスタおよびその製造方法、ならびに電子機器
JP5771417B2 (ja) * 2010-03-26 2015-08-26 株式会社半導体エネルギー研究所 リチウム二次電池の電極の作製方法及びリチウムイオンキャパシタの電極の作製方法
US9437454B2 (en) 2010-06-29 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof
WO2012096208A1 (ja) * 2011-01-13 2012-07-19 シャープ株式会社 半導体装置
KR101835005B1 (ko) * 2011-04-08 2018-03-07 삼성전자주식회사 반도체소자 및 그 제조방법
KR101947166B1 (ko) * 2012-11-19 2019-02-13 삼성디스플레이 주식회사 기판 및 상기 기판을 포함하는 표시장치
US9425090B2 (en) * 2014-09-19 2016-08-23 Infineon Technologies Austria Ag Method of electrodepositing gold on a copper seed layer to form a gold metallization structure
CN104409509A (zh) * 2014-10-20 2015-03-11 深圳市华星光电技术有限公司 薄膜晶体管
TW202129783A (zh) * 2016-08-24 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62247569A (ja) * 1986-04-18 1987-10-28 Matsushita Electric Ind Co Ltd 半導体装置
WO2003016599A1 (en) * 2001-08-09 2003-02-27 Asahi Kasei Kabushiki Kaisha Organic semiconductor element
JP2005093633A (ja) * 2003-09-17 2005-04-07 Sony Corp 電界効果型トランジスタ

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132248A (en) * 1988-05-31 1992-07-21 The United States Of America As Represented By The United States Department Of Energy Direct write with microelectronic circuit fabrication
JPH0820643B2 (ja) 1989-08-29 1996-03-04 シャープ株式会社 アクティブマトリクス表示装置
JPH03159174A (ja) 1989-11-16 1991-07-09 Sanyo Electric Co Ltd 液晶表示装置
JPH06163584A (ja) 1992-11-18 1994-06-10 Nippon Sheet Glass Co Ltd 薄膜トランジスタの製造方法
JPH07333648A (ja) 1994-06-07 1995-12-22 Mitsubishi Electric Corp 液晶表示装置およびその製法
US5737041A (en) 1995-07-31 1998-04-07 Image Quest Technologies, Inc. TFT, method of making and matrix displays incorporating the TFT
US5814834A (en) * 1995-12-04 1998-09-29 Semiconductor Energy Laboratory Co. Thin film semiconductor device
KR100241287B1 (ko) * 1996-09-10 2000-02-01 구본준 액정표시소자 제조방법
JPH10170960A (ja) 1996-12-16 1998-06-26 Casio Comput Co Ltd パターン形成方法
JPH10209463A (ja) 1997-01-27 1998-08-07 Matsushita Electric Ind Co Ltd 表示装置の配線形成方法、表示装置の製造方法、および表示装置
KR100255592B1 (ko) * 1997-03-19 2000-05-01 구본준 액정 표시 장치 구조 및 그 제조 방법
JPH1056193A (ja) 1997-05-09 1998-02-24 Semiconductor Energy Lab Co Ltd 半導体装置
US6215541B1 (en) * 1997-11-20 2001-04-10 Samsung Electronics Co., Ltd. Liquid crystal displays and manufacturing methods thereof
JPH11251259A (ja) 1998-03-04 1999-09-17 Seiko Epson Corp 半導体層への不純物の導入方法、および薄膜トランジスタ並びに半導体装置の製造方法
JP4087949B2 (ja) 1998-05-20 2008-05-21 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
US6416583B1 (en) * 1998-06-19 2002-07-09 Tokyo Electron Limited Film forming apparatus and film forming method
EP0984492A3 (en) * 1998-08-31 2000-05-17 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising organic resin and process for producing semiconductor device
KR100439944B1 (ko) * 1998-12-10 2004-11-03 엘지.필립스 엘시디 주식회사 박막트랜지스터형광감지센서,센서박막트랜지스터와그제조방법
US6630274B1 (en) * 1998-12-21 2003-10-07 Seiko Epson Corporation Color filter and manufacturing method therefor
US6573964B1 (en) * 1998-12-25 2003-06-03 Fujitsu Display Technologies Corporation Multidomain vertically aligned liquid crystal display device
US6891236B1 (en) * 1999-01-14 2005-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6426595B1 (en) * 1999-02-08 2002-07-30 Sony Corporation Flat display apparatus
US6265243B1 (en) * 1999-03-29 2001-07-24 Lucent Technologies Inc. Process for fabricating organic circuits
TWI243432B (en) 1999-10-29 2005-11-11 Hitachi Ltd Semiconductor device, method of making the same and liquid crystal display device
TW473800B (en) * 1999-12-28 2002-01-21 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3918412B2 (ja) * 2000-08-10 2007-05-23 ソニー株式会社 薄膜半導体装置及び液晶表示装置とこれらの製造方法
CN1171188C (zh) 2000-10-27 2004-10-13 友达光电股份有限公司 薄膜晶体管平面显示器及其制作方法
US6952036B2 (en) * 2001-02-19 2005-10-04 International Business Machines Corporation Thin-film transistor structure, method for manufacturing the thin-film transistor structure, and display device using the thin-film transistor structure
JP3900248B2 (ja) 2001-03-30 2007-04-04 ハリマ化成株式会社 多層配線板およびその形成方法
JP3774638B2 (ja) 2001-04-24 2006-05-17 ハリマ化成株式会社 インクジェット印刷法を利用する回路パターンの形成方法
US6870180B2 (en) * 2001-06-08 2005-03-22 Lucent Technologies Inc. Organic polarizable gate transistor apparatus and method
JP2003080694A (ja) * 2001-06-26 2003-03-19 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体
JP2003133691A (ja) * 2001-10-22 2003-05-09 Seiko Epson Corp 膜パターンの形成方法、膜パターン形成装置、導電膜配線、電気光学装置、電子機器、並びに非接触型カード媒体
EP1306909A1 (en) * 2001-10-24 2003-05-02 Interuniversitair Micro-Elektronica Centrum Ambipolar organic transistors
US6911675B2 (en) * 2001-11-30 2005-06-28 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and manufacturing method thereof
JP2003317945A (ja) 2002-04-19 2003-11-07 Seiko Epson Corp デバイスの製造方法、デバイス、及び電子機器
JP2003318401A (ja) 2002-04-22 2003-11-07 Seiko Epson Corp デバイスの製造方法、デバイス、表示装置、および電子機器
JP3965562B2 (ja) * 2002-04-22 2007-08-29 セイコーエプソン株式会社 デバイスの製造方法、デバイス、電気光学装置及び電子機器
JP2003318193A (ja) 2002-04-22 2003-11-07 Seiko Epson Corp デバイス、その製造方法及び電子装置
KR100640210B1 (ko) * 2002-12-31 2006-10-31 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
KR100938885B1 (ko) 2003-06-30 2010-01-27 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
US8247965B2 (en) 2003-11-14 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Light emitting display device and method for manufacturing the same
US8742421B2 (en) 2003-12-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and television apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62247569A (ja) * 1986-04-18 1987-10-28 Matsushita Electric Ind Co Ltd 半導体装置
WO2003016599A1 (en) * 2001-08-09 2003-02-27 Asahi Kasei Kabushiki Kaisha Organic semiconductor element
JP2005093633A (ja) * 2003-09-17 2005-04-07 Sony Corp 電界効果型トランジスタ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277728A (ja) * 2006-09-29 2008-11-13 Dainippon Printing Co Ltd 有機半導体素子およびその製造方法、有機トランジスタアレイ、およびディスプレイ
KR20100081983A (ko) * 2007-10-01 2010-07-15 코비오 인코포레이티드 단면 가공된 박막 디바이스 및 구조
JP2010541255A (ja) * 2007-10-01 2010-12-24 コヴィオ インコーポレイテッド 輪郭設計された薄膜デバイス及び構造体
KR101694684B1 (ko) * 2007-10-01 2017-01-10 씬 필름 일렉트로닉스 에이에스에이 전기 활성 디바이스를 제조하는 방법
JP2009119395A (ja) * 2007-11-16 2009-06-04 Dainippon Screen Mfg Co Ltd 塗布システムおよび塗布方法
JP2020115557A (ja) * 2008-08-08 2020-07-30 株式会社半導体エネルギー研究所 トランジスタ
JP2022017282A (ja) * 2008-08-08 2022-01-25 株式会社半導体エネルギー研究所 表示装置

Also Published As

Publication number Publication date
KR20060050514A (ko) 2006-05-19
KR101191279B1 (ko) 2012-10-16
JP4628040B2 (ja) 2011-02-09
TW200618306A (en) 2006-06-01
US8003420B2 (en) 2011-08-23
US20060038174A1 (en) 2006-02-23
US20100279449A1 (en) 2010-11-04
CN1755943A (zh) 2006-04-05
CN1755943B (zh) 2010-05-12
US7759735B2 (en) 2010-07-20
TWI430450B (zh) 2014-03-11

Similar Documents

Publication Publication Date Title
US8003420B2 (en) Display device provided with semiconductor element and manufacturing method thereof, and electronic device installed with display device provided with semiconductor element
KR102180037B1 (ko) 가요성 표시 장치 및 그 제조 방법
KR101234003B1 (ko) 반도체 장치 제조 방법
JP5364779B2 (ja) 半導体装置の作製方法
US7417373B2 (en) Light emitting device, electronic device, and television device
US8322847B2 (en) Liquid droplet ejection system and control program of ejection condition of compositions
US9237657B2 (en) Wiring substrate, semiconductor device, and method for manufacturing thereof
WO2006030937A1 (en) Semiconductor device
US7385223B2 (en) Flat panel display with thin film transistor
CN1913146A (zh) 薄膜导体及其制造方法
KR100946809B1 (ko) 박막트랜지스터 및 그의 제조방법
KR101065600B1 (ko) 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 표시 장치의 제조 방법
JP4877871B2 (ja) 表示装置の作製方法、液晶テレビジョン、及びｅｌテレビジョン
CN1841779A (zh) 薄膜晶体管、薄膜晶体管阵列面板及其制造方法
US20090207108A1 (en) Display substrate and method of manufacturing the same
JP4713192B2 (ja) 薄膜トランジスタの作製方法
JP4712332B2 (ja) 薄膜トランジスタの作製方法
KR20110113042A (ko) 어레이 기판 및 이의 제조방법
JP2010147269A (ja) 薄膜半導体装置の製造方法
KR101343501B1 (ko) 폴리실리콘막 형성방법, 이를 이용한 박막 트랜지스터의형성방법 및 유기전계 발광소자 형성방법
JP2005136403A (ja) 薄膜トランジスタの作製方法
KR20050062156A (ko) 박막 트랜지스터 표시판의 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070720

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070720

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101005

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101008

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101102

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101109

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees