JP2006041330A

JP2006041330A - Semiconductor device manufacturing method and semiconductor device

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Publication number: JP2006041330A
Application number: JP2004221412A
Authority: JP
Inventors: Jun Takizawa; 順瀧澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-07-29
Filing date: 2004-07-29
Publication date: 2006-02-09

Abstract

【課題】素子分離膜が埋め込まれる溝の側壁に形成される熱酸化膜を厚くすることなく、半導体素子のハンプを抑制する。
【解決手段】基板１上にシリコン層３を形成し、その上に下地膜４及び窒化シリコン膜５を形成する。窒化シリコン膜５及び下地膜４に開口部５ａを形成し、開口部５ａ内に位置するシリコン層３の表面に第１の熱酸化膜６を形成する。第１の熱酸化膜６を、例えばウェットエッチングにより除去する。窒化シリコン膜５をマスクとしてシリコン層３をエッチングすることにより、開口部５ａ内に位置するシリコン層３に、溝を形成する。溝の表面に第２の熱酸化膜を形成し、その後、溝に、素子分離膜を埋め込む。
【選択図】図１Semiconductor device humps are suppressed without increasing the thickness of a thermal oxide film formed on a sidewall of a trench in which an element isolation film is embedded.
A silicon layer 3 is formed on a substrate 1, and a base film 4 and a silicon nitride film 5 are formed thereon. Openings 5a are formed in the silicon nitride film 5 and the base film 4, and a first thermal oxide film 6 is formed on the surface of the silicon layer 3 located in the openings 5a. The first thermal oxide film 6 is removed by wet etching, for example. By etching the silicon layer 3 using the silicon nitride film 5 as a mask, a groove is formed in the silicon layer 3 located in the opening 5a. A second thermal oxide film is formed on the surface of the groove, and then an element isolation film is embedded in the groove.
[Selection] Figure 1

Description

本発明は、ＳＴＩ構造を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、半導体素子のハンプを抑制することができる半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device having an STI structure and a semiconductor device. In particular, the present invention relates to a semiconductor device manufacturing method and a semiconductor device capable of suppressing humps in a semiconductor element.

図１１の各図は、従来の半導体装置の製造方法の一例を説明するための断面図である。ここで説明する半導体装置は、ＳＯＩ（Silicon On Insulator）基板に形成される。
まず、図１１（Ａ）に示すように、ＳＯＩ基板を準備する。このＳＯＩ基板は、支持基板であるシリコン基板１０１上に、酸化シリコンからなるＢＯＸ層１０２と、単結晶シリコンからなるＳＯＩ層１０３を積層した構造である。次いで、ＳＯＩ層１０３上に、下地膜となる酸化窒化シリコン膜１０４を形成し、さらに、その上に窒化シリコン膜１０５を形成する。 Each drawing in FIG. 11 is a cross-sectional view for explaining an example of a conventional method for manufacturing a semiconductor device. The semiconductor device described here is formed on an SOI (Silicon On Insulator) substrate.
First, as shown in FIG. 11A, an SOI substrate is prepared. This SOI substrate has a structure in which a BOX layer 102 made of silicon oxide and an SOI layer 103 made of single crystal silicon are stacked on a silicon substrate 101 which is a support substrate. Next, a silicon oxynitride film 104 serving as a base film is formed over the SOI layer 103, and a silicon nitride film 105 is further formed thereon.

次いで、窒化シリコン膜１０５及び酸化窒化シリコン膜１０４に開口パターン１０５ａを形成し、さらに、開口パターン１０５ａ内に位置するＳＯＩ層１０３をエッチングすることにより、溝１０３ｂを形成する。その後、ＳＯＩ層１０３を熱酸化（ラウンド酸化）することにより、溝１０３ｂの側壁に熱酸化膜１０３ｃを形成する。熱酸化膜１０３ｃの厚さは、例えば５０ｎｍである。これにより、ＳＯＩ層１０３のうち溝１０３ｂに隣接している上縁部１０３ａは丸くなる。また、熱酸化膜１０３ｃの下部１０３ｅは、ＳＯＩ層１０３とＢＯＸ層１０２の界面に沿って内側に入り込み、バーズビークを形成する。 Next, an opening pattern 105a is formed in the silicon nitride film 105 and the silicon oxynitride film 104, and the SOI layer 103 located in the opening pattern 105a is further etched to form a groove 103b. Thereafter, the SOI layer 103 is thermally oxidized (round oxidation), thereby forming a thermal oxide film 103c on the sidewall of the trench 103b. The thickness of the thermal oxide film 103c is, for example, 50 nm. As a result, the upper edge portion 103a of the SOI layer 103 adjacent to the groove 103b is rounded. Further, the lower portion 103e of the thermal oxide film 103c enters inside along the interface between the SOI layer 103 and the BOX layer 102 to form a bird's beak.

次いで、図１１（Ｂ）に示すように、溝１０３ｂに、酸化シリコンからなる素子分離膜１０７を埋め込み、その後、窒化シリコン膜１０５及び酸化窒化シリコン膜１０４を除去する。このようにして、素子領域は、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離膜１０７によって相互に分離される。 Next, as illustrated in FIG. 11B, the element isolation film 107 made of silicon oxide is embedded in the trench 103b, and then the silicon nitride film 105 and the silicon oxynitride film 104 are removed. In this way, the element regions are separated from each other by the element isolation film 107 having an STI (Shallow Trench Isolation) structure.

次いで、図１１（Ｃ）に示すように、素子領域に、ゲート酸化膜１１３、及びゲート酸化膜１１３上に位置するゲート電極１１４を形成する。次いで、ＳＯＩ層１０３に低濃度不純物領域１１６ａ，１１６ｂを形成し、その後、ゲート電極１１４の側壁にサイドウォール１１５を形成する。次いで、ＳＯＩ層１０３に、ソース及びドレインとなる不純物領域１１７ａ，１１７ｂを形成する。
このようにして、ＳＯＩ層１０３にはＭＯＳトランジスタが形成される。 Next, as shown in FIG. 11C, a gate oxide film 113 and a gate electrode 114 located on the gate oxide film 113 are formed in the element region. Next, low-concentration impurity regions 116 a and 116 b are formed in the SOI layer 103, and then a sidewall 115 is formed on the sidewall of the gate electrode 114. Next, impurity regions 117 a and 117 b to be a source and a drain are formed in the SOI layer 103.
In this way, a MOS transistor is formed in the SOI layer 103.

図１２は、トランジスタのゲート電圧（Ｖｇ）と、ソース−ドレイン間電流（Ｉｓ）の相関を示すグラフである。図１２の実線で示すように、ゲート電圧が規定値を超えると、ソース−ドレイン間電流はゲート電圧が上がるにつれて増大する（サブスレショールド領域）。そして、さらにゲート電圧が上がると略一定値になり、完全なＯＮ状態になる。 FIG. 12 is a graph showing the correlation between the gate voltage (Vg) of the transistor and the source-drain current (Is). As shown by the solid line in FIG. 12, when the gate voltage exceeds the specified value, the source-drain current increases as the gate voltage increases (subthreshold region). When the gate voltage further rises, it becomes a substantially constant value and becomes completely ON.

ここで、ＳＯＩ層１０３の上縁部１０３ａが尖ったままであると、ゲート電極がオーバーラップした場合に電界集中により寄生チャネルが生じ、図１２の点線で示すように、ゲート電圧がわずかに上がってもソース−ドレイン間電流が増大してしまう領域（ハンプ）ができる。ハンプが生じると、ＭＯＳトランジスタの閾値が設計値より低くなる。従って、上述したように、ＳＯＩ層１０３の上縁部１０３ａを丸くするのが好ましい（例えば特許文献１参照）。また、バンプを効果的に抑制するには、上縁部１０３ａの曲率半径が増すのがよい。
特開２００２−７６１０９号公報（図６及び図７） Here, if the upper edge 103a of the SOI layer 103 remains sharp, a parasitic channel is generated due to electric field concentration when the gate electrodes overlap, and the gate voltage slightly increases as shown by the dotted line in FIG. Also, a region (hump) in which the source-drain current increases is formed. When the hump occurs, the threshold value of the MOS transistor becomes lower than the design value. Therefore, as described above, it is preferable to round the upper edge portion 103a of the SOI layer 103 (see, for example, Patent Document 1). Moreover, in order to suppress a bump effectively, it is good to increase the curvature radius of the upper edge part 103a.
JP 2002-76109 A (FIGS. 6 and 7)

ＳＴＩ構造において、素子分離膜が埋め込まれる溝に接するシリコン膜の上端部を丸くするには、この溝の側壁を熱酸化すればよい。そして、上端部の曲率半径を大きくするには熱酸化量を増やすことが有効である。 In the STI structure, in order to round the upper end portion of the silicon film in contact with the trench in which the element isolation film is embedded, the side wall of the trench may be thermally oxidized. In order to increase the curvature radius of the upper end portion, it is effective to increase the thermal oxidation amount.

しかし、ＳＯＩ基板の溝の側壁に形成される熱酸化膜は、下端部が酸化窒化シリコン膜とシリコン膜の界面に沿って内側に入り込み、バーズビークを形成する。このバーズビークが大きくなると、トランジスタのソース、ドレイン及びチャネルに加わる応力が増大する。この場合、ソース、ドレインそれぞれにリークが生じ、チャネルにおけるキャリアの移動度が変化する。特にＮ型トランジスタの場合、キャリアの移動度が低下し、トランジスタの特性が劣化してしまう。 However, the thermal oxide film formed on the side wall of the trench of the SOI substrate has a lower end portion that enters the inside along the interface between the silicon oxynitride film and the silicon film to form a bird's beak. As this bird's beak becomes larger, the stress applied to the source, drain and channel of the transistor increases. In this case, leakage occurs in each of the source and the drain, and the carrier mobility in the channel changes. In particular, in the case of an N-type transistor, the carrier mobility is lowered and the characteristics of the transistor are deteriorated.

このため、ＳＯＩ基板において、溝の側壁に形成される熱酸化膜を厚くすることはできなかった。従って、溝に接するシリコン膜の上端部の曲率半径を大きくすることには限界があった。
また、半導体基板（例えばシリコン基板）においても、素子領域を有効に活用するためには、溝の側壁の熱酸化量を増やすことなく、半導体素子のハンプを抑制することが望まれる。 For this reason, in the SOI substrate, the thermal oxide film formed on the side wall of the groove cannot be thickened. Therefore, there is a limit to increasing the radius of curvature of the upper end portion of the silicon film in contact with the groove.
Also in a semiconductor substrate (for example, a silicon substrate), in order to effectively use the element region, it is desired to suppress the hump of the semiconductor element without increasing the amount of thermal oxidation of the sidewall of the groove.

本発明は上記のような事情を考慮してなされたものであり、その目的は、素子分離膜が埋め込まれる溝の側壁の熱酸化量を増やすことなく、半導体素子のハンプを抑制することができる半導体装置の製造方法及び半導体装置を提供することにある。 The present invention has been made in consideration of the above-described circumstances, and an object of the present invention is to suppress humping of a semiconductor element without increasing the amount of thermal oxidation of the side wall of the trench in which the element isolation film is embedded. A semiconductor device manufacturing method and a semiconductor device are provided.

上記課題を解決するため、本発明に係る半導体装置の製造方法は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記開口部内に位置する前記単結晶シリコン層の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記開口部内に位置する前記単結晶シリコン層に、溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の表面に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。 In order to solve the above problems, a method for manufacturing a semiconductor device according to the present invention includes:
Preparing an SOI substrate in which a support substrate, an insulating layer, and a single crystal silicon layer are stacked in this order;
Forming a base film on the single crystal silicon layer;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Forming a first thermal oxide film on a surface of the single crystal silicon layer located in the opening by thermally oxidizing the single crystal silicon layer using the silicon nitride film as a mask;
Removing the first thermal oxide film;
Etching the single crystal silicon layer using the silicon nitride film as a mask to form a groove in the single crystal silicon layer located in the opening;
Forming a second thermal oxide film on the surface of the groove by thermally oxidizing the single crystal silicon layer using the silicon nitride film as a mask;
And embedding an element isolation film in the groove.

本発明に係る他の半導体装置の製造方法は、
半導体基板上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記開口部内に位置する前記半導体基板の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記開口部内に位置する前記半導体基板に、溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a base film on a semiconductor substrate;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Forming a first thermal oxide film on the surface of the semiconductor substrate located in the opening by thermally oxidizing the semiconductor substrate using the silicon nitride film as a mask;
Removing the first thermal oxide film;
Forming a groove in the semiconductor substrate located in the opening by etching the semiconductor substrate using the silicon nitride film as a mask;
Forming a second thermal oxide film on the sidewall of the groove by thermally oxidizing the semiconductor substrate using the silicon nitride film as a mask;
And embedding an element isolation film in the groove.

これらの半導体装置の製造方法によれば、第１の熱酸化膜の端部は、形成時に、下地膜と単結晶シリコン層の界面、または下地膜と半導体基板の界面に沿って内側に伸びる。このため、第１の熱酸化膜を形成し、その後除去することにより、半導体基板の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、半導体基板の上端部の曲率半径を大きくすることができる。
このため、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。 According to these semiconductor device manufacturing methods, the end portion of the first thermal oxide film extends inward along the interface between the base film and the single crystal silicon layer or the interface between the base film and the semiconductor substrate when formed. For this reason, the upper end portion of the semiconductor substrate is rounded by forming the first thermal oxide film and then removing it. Therefore, the curvature radius of the upper end portion of the semiconductor substrate can be increased without increasing the amount of thermal oxidation when forming the second thermal oxide film.
For this reason, it is possible to suppress humping of a semiconductor element (for example, a transistor) formed between the element isolation films without increasing the amount of thermal oxidation when forming the second thermal oxide film.

本発明に係る他の半導体装置の製造方法は、
シリコン層上に、開口部を有するマスクを形成する工程と、
前記シリコン層の上面が前記マスクに覆われた状態で、該シリコン層を熱酸化することにより、前記開口部内に位置する前記シリコン層の表面に、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記マスクを用いて前記シリコン層をエッチングすることにより、前記開口部内に位置する前記シリコン層に、溝を形成する工程と、
前記シリコン層の上面が前記マスクに覆われた状態で、該シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a mask having an opening on the silicon layer;
Forming a first thermal oxide film on the surface of the silicon layer located in the opening by thermally oxidizing the silicon layer with the upper surface of the silicon layer covered by the mask;
Removing the first thermal oxide film;
Forming a groove in the silicon layer located in the opening by etching the silicon layer using the mask;
Forming a second thermal oxide film on the sidewall of the trench by thermally oxidizing the silicon layer with the upper surface of the silicon layer covered by the mask;
And embedding an element isolation film in the groove.

この半導体装置の製造方法によれば、第１の熱酸化膜の端部は、形成時に、マスクとシリコン層（例えばシリコン基板又は単結晶シリコン層）の界面に沿って内側に伸びる。このため、第１の熱酸化膜を形成し、その後除去することにより、半導体基板の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、半導体基板の上端部の曲率半径を大きくすることができる。
これにより、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。 According to this method for manufacturing a semiconductor device, the end portion of the first thermal oxide film extends inward along the interface between the mask and the silicon layer (for example, a silicon substrate or a single crystal silicon layer) at the time of formation. For this reason, the upper end portion of the semiconductor substrate is rounded by forming the first thermal oxide film and then removing it. Therefore, the curvature radius of the upper end portion of the semiconductor substrate can be increased without increasing the amount of thermal oxidation when forming the second thermal oxide film.
Thereby, humping of the semiconductor element (for example, transistor) formed between the element isolation films can be suppressed without increasing the thermal oxidation amount when forming the second thermal oxide film.

第１の熱酸化膜を除去する工程は、ウェットエッチングにより熱酸化膜を除去する工程であってもよいし、等方性のドライエッチングにより熱酸化膜を除去する工程であってもよい。溝を形成する工程は、異方性のエッチングを用いて該溝を形成する工程であってもよい。
第２の熱酸化膜を形成する工程において、該第２の熱酸化膜の厚さを５ｎｍ以上２０ｎｍ以下にするのが好ましい。 The step of removing the first thermal oxide film may be a step of removing the thermal oxide film by wet etching, or a step of removing the thermal oxide film by isotropic dry etching. The step of forming the groove may be a step of forming the groove using anisotropic etching.
In the step of forming the second thermal oxide film, the thickness of the second thermal oxide film is preferably 5 nm or more and 20 nm or less.

本発明に係る他の半導体装置の製造方法は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記開口部内に位置する前記単結晶シリコン層に溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記溝を深くする工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Preparing an SOI substrate in which a support substrate, an insulating layer, and a single crystal silicon layer are stacked in this order;
Forming a base film on the single crystal silicon layer;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Forming a groove in the single crystal silicon layer located in the opening;
Forming a first thermal oxide film on a side wall of the groove by thermally oxidizing the single crystal silicon layer using the silicon nitride film as a mask;
Removing the first thermal oxide film;
Deepening the groove by etching the single crystal silicon layer using the silicon nitride film as a mask;
Forming a second thermal oxide film on the sidewall of the groove by thermally oxidizing the single crystal silicon layer using the silicon nitride film as a mask;
And embedding an element isolation film in the groove.

本発明に係る他の半導体装置の製造方法は、
半導体基板上に下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記開口部内に位置する前記半導体基板に溝を形成する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記溝を深くする工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a base film on a semiconductor substrate;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Forming a groove in the semiconductor substrate located in the opening;
Forming a first thermal oxide film on a sidewall of the trench by thermally oxidizing the semiconductor substrate using the silicon nitride film as a mask;
Removing the first thermal oxide film;
Deepening the groove by etching the semiconductor substrate using the silicon nitride film as a mask;
Forming a second thermal oxide film on the sidewall of the groove by thermally oxidizing the semiconductor substrate using the silicon nitride film as a mask;
And embedding an element isolation film in the groove.

これらの半導体装置の製造方法によれば、第１の熱酸化膜の上端部は、形成時に、下地膜と単結晶シリコン層の海面、又は下地膜と半導体基板の界面に沿って内側に伸びる。このため、第１の熱酸化膜を形成し、その後除去することにより、半導体基板の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、半導体基板の上端部の曲率半径を大きくすることができる。
これにより、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。 According to these semiconductor device manufacturing methods, the upper end portion of the first thermal oxide film extends inward along the sea surface of the base film and the single crystal silicon layer or the interface between the base film and the semiconductor substrate when formed. For this reason, the upper end portion of the semiconductor substrate is rounded by forming the first thermal oxide film and then removing it. Therefore, the curvature radius of the upper end portion of the semiconductor substrate can be increased without increasing the amount of thermal oxidation when forming the second thermal oxide film.
Thereby, humping of the semiconductor element (for example, transistor) formed between the element isolation films can be suppressed without increasing the thermal oxidation amount when forming the second thermal oxide film.

本発明に係る他の半導体装置の製造方法は、
シリコン層上に、開口部を有するマスクを形成する工程と、
前記開口部内に位置する前記シリコン層に溝を形成する工程と、
上面が前記マスクに覆われた状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
上面が前記マスクに覆われた状態で前記シリコン層をエッチングすることにより、前記溝を深くする工程と、
上面が前記マスクに覆われた状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a mask having an opening on the silicon layer;
Forming a groove in the silicon layer located in the opening;
Forming a first thermal oxide film on the sidewall of the groove by thermally oxidizing the silicon layer with an upper surface covered by the mask;
Removing the first thermal oxide film;
Deepening the groove by etching the silicon layer with an upper surface covered by the mask;
Forming a second thermal acid film on the sidewall of the groove by thermally oxidizing the silicon layer with an upper surface covered by the mask;
And embedding an element isolation film in the groove.

本発明に係る他の半導体装置の製造方法は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板を準備する工程と、
前記単結晶シリコン層上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記下地膜をエッチングすることにより、前記開口部に露出している前記下地膜を後退させる工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記開口部内に位置する前記単結晶シリコン層の表面、及び前記下地膜が後退したことにより露出した前記単結晶シリコン層の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記単結晶シリコン層をエッチングすることにより、前記開口部内に位置する前記単結晶シリコン層に、溝を形成する工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記単結晶シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Preparing an SOI substrate in which a support substrate, an insulating layer, and a single crystal silicon layer are stacked in this order;
Forming a base film on the single crystal silicon layer;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Etching the base film using the silicon nitride film as a mask to retract the base film exposed in the opening;
By thermally oxidizing the single crystal silicon layer using the silicon nitride film and the base film as a mask, the surface of the single crystal silicon layer located in the opening and the single crystal exposed by the recess of the base film are exposed. Forming a first thermal oxide film on each surface of the crystalline silicon layer;
Removing the first thermal oxide film;
Etching the single crystal silicon layer using the silicon nitride film as a mask to form a groove in the single crystal silicon layer located in the opening;
Forming a second thermal oxide film on the side wall of the trench by thermally oxidizing the single crystal silicon layer using the silicon nitride film and the base film as a mask;
And embedding an element isolation film in the groove.

この半導体装置の製造方法によれば、第１の熱酸化膜の端部は、形成時に、下地膜とシリコン層の界面に沿って内側に伸びる。特に、下地膜を後退させているため、第１の熱酸化膜の端部は内側に伸びやすい。このため、第１の熱酸化膜を形成し、その後除去することにより、シリコン層の上端部は丸くなる。従って、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、シリコン層の上端部の曲率半径を大きくすることができる。
このため、第２の熱酸化膜を形成するときの熱酸化量を増やさなくても、素子分離膜の相互間に形成される半導体素子（例えばトランジスタ）のハンプを抑制することができる。 According to this method for manufacturing a semiconductor device, the end portion of the first thermal oxide film extends inward along the interface between the base film and the silicon layer when formed. In particular, since the base film is retracted, the end portion of the first thermal oxide film tends to extend inward. For this reason, the upper end portion of the silicon layer is rounded by forming the first thermal oxide film and then removing it. Therefore, the curvature radius of the upper end portion of the silicon layer can be increased without increasing the amount of thermal oxidation when forming the second thermal oxide film.
For this reason, it is possible to suppress humping of a semiconductor element (for example, a transistor) formed between the element isolation films without increasing the amount of thermal oxidation when forming the second thermal oxide film.

本発明に係る他の半導体装置の製造方法は、
半導体基板上に、下地膜を形成する工程と、
前記下地膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜及び前記下地膜に開口部を形成する工程と、
前記窒化シリコン膜をマスクとして前記下地膜をエッチングすることにより、前記開口部に露出している前記下地膜を後退させる工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記半導体基板を熱酸化することにより、前記開口部内に位置する前記半導体基板の表面、及び前記下地膜が後退したことにより露出した前記半導体基板の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記窒化シリコン膜をマスクとして前記半導体基板をエッチングすることにより、前記開口部内に位置する前記半導体基板に、溝を形成する工程と、
前記窒化シリコン膜及び前記下地膜をマスクとして前記半導体基板を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a base film on a semiconductor substrate;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Etching the base film using the silicon nitride film as a mask to retract the base film exposed in the opening;
By thermally oxidizing the semiconductor substrate using the silicon nitride film and the base film as a mask, the surface of the semiconductor substrate located in the opening and the surface of the semiconductor substrate exposed by retreating the base film, respectively And a step of forming a first thermal oxide film,
Removing the first thermal oxide film;
Forming a groove in the semiconductor substrate located in the opening by etching the semiconductor substrate using the silicon nitride film as a mask;
Forming a second thermal oxide film on a sidewall of the trench by thermally oxidizing the semiconductor substrate using the silicon nitride film and the base film as a mask;
And embedding an element isolation film in the groove.

本発明に係る他の半導体装置の製造方法は、
シリコン層上に、下地膜を有するマスク膜を形成する工程と、
前記マスク膜及び前記下地膜に開口部を形成する工程と、
前記マスク膜に覆われている状態で前記下地膜をエッチングすることにより、前記開口部に面している前記下地膜を後退させる工程と、
前記マスク膜及び前記下地膜に覆われている状態で前記シリコン層を熱酸化することにより、前記開口部内に位置する前記シリコン層の表面、及び前記下地膜が後退したことにより露出した前記シリコン層の表面それぞれに、第１の熱酸化膜を形成する工程と、
前記第１の熱酸化膜を除去する工程と、
前記マスク膜をマスクとして前記シリコン層をエッチングすることにより、前記開口部内に位置する前記シリコン層に、溝を形成する工程と、
前記マスク膜及び前記下地膜に覆われている状態で前記シリコン層を熱酸化することにより、前記溝の側壁に第２の熱酸化膜を形成する工程と、
前記溝に、素子分離膜を埋め込む工程と
を具備する。 Another method of manufacturing a semiconductor device according to the present invention is as follows.
Forming a mask film having a base film on the silicon layer;
Forming an opening in the mask film and the base film;
Etching the base film while being covered with the mask film, thereby retreating the base film facing the opening;
The surface of the silicon layer located in the opening and the silicon layer exposed by retreating the base layer by thermally oxidizing the silicon layer while being covered with the mask film and the base film Forming a first thermal oxide film on each of the surfaces;
Removing the first thermal oxide film;
Forming a groove in the silicon layer located in the opening by etching the silicon layer using the mask film as a mask;
Forming a second thermal oxide film on the side wall of the groove by thermally oxidizing the silicon layer while being covered with the mask film and the base film;
And embedding an element isolation film in the groove.

溝に素子分離膜を埋め込む工程の後に、素子分離膜の相互間に、Ｎ型ＭＯＳトランジスタを形成する工程を更に具備してもよい。 A step of forming an N-type MOS transistor between the device isolation films may be further provided after the step of embedding the device isolation film in the trench.

本発明に係る半導体装置は、
支持基板、絶縁層及び単結晶シリコン層がこの順に積層されたＳＯＩ基板と、
前記単結晶シリコン層に形成された溝と、
前記溝の側壁に形成された熱酸化膜と、
前記溝に埋め込まれた素子分離膜と
を具備し、
前記溝は、前記単結晶シリコン層の表面に形成されたＬＯＣＯＳ酸化膜を除去した後、該ＬＯＣＯＳ酸化膜の周縁部以外が位置していた部分の下方をエッチングすることにより形成されている。 A semiconductor device according to the present invention includes:
An SOI substrate in which a support substrate, an insulating layer, and a single crystal silicon layer are stacked in this order;
A groove formed in the single crystal silicon layer;
A thermal oxide film formed on a sidewall of the groove;
An element isolation film embedded in the groove,
The groove is formed by removing the LOCOS oxide film formed on the surface of the single crystal silicon layer and then etching the portion below the LOCOS oxide film except for the peripheral portion.

本発明に係る他の半導体装置は、
半導体基板と、
前記半導体基板に形成された溝と、
前記溝の表面に形成された熱酸化膜と、
前記溝に埋め込まれた素子分離膜と
を具備し、
前記溝は、前記半導体基板の表面に形成されたＬＯＣＯＳ酸化膜を除去した後、該ＬＯＣＯＳ酸化膜の周縁部以外が位置していた部分の下方をエッチングすることにより形成されている。 Other semiconductor devices according to the present invention are:
A semiconductor substrate;
A groove formed in the semiconductor substrate;
A thermal oxide film formed on the surface of the groove;
An element isolation film embedded in the groove,
The groove is formed by removing the LOCOS oxide film formed on the surface of the semiconductor substrate and then etching the portion below the LOCOS oxide film except for the peripheral portion.

BEST MODE FOR CARRYING OUT THE INVENTION

以下、図面を参照して本発明の実施形態について説明する。図１、図２及び図３の各図は、本発明の第１の実施形態に係る半導体装置の製造方法である。本実施形態で製造される半導体装置は、ＳＯＩ（Silicon On Insulator）基板に形成され、ＳＴＩ（Shallow Trench Isolation）構造により素子間が分離される。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1, 2, and 3 are each a method for manufacturing a semiconductor device according to the first embodiment of the present invention. The semiconductor device manufactured in this embodiment is formed on an SOI (Silicon On Insulator) substrate, and elements are separated by an STI (Shallow Trench Isolation) structure.

まず、図１（Ａ）に示すように、ＳＯＩ基板を準備する。ＳＯＩ基板は、支持基板であるシリコン基板１上に、酸化シリコンからなるＢＯＸ層２と、単結晶シリコン層であるＳＯＩ層３をこの順に積層した構造である。ＢＯＸ層２の厚さは例えば４００ｎｍであり、ＳＯＩ層３の厚さは例えば１５０ｎｍである。次いで、ＳＯＩ層３上に、下地膜となる酸化窒化シリコン（ＳｉＯＮ）膜４を形成し、さらにその上に、窒化シリコン（ＳｉＮ_４）膜５を形成する。酸化窒化シリコン膜４の厚さは例えば１０ｎｍであり、窒化シリコン膜５の厚さは例えば１５０ｎｍである。 First, as shown in FIG. 1A, an SOI substrate is prepared. The SOI substrate has a structure in which a BOX layer 2 made of silicon oxide and an SOI layer 3 which is a single crystal silicon layer are laminated in this order on a silicon substrate 1 which is a support substrate. The thickness of the BOX layer 2 is, for example, 400 nm, and the thickness of the SOI layer 3 is, for example, 150 nm. Next, a silicon oxynitride (SiON) film 4 serving as a base film is formed on the SOI layer 3, and a silicon nitride (SiN ₄ ) film 5 is further formed thereon. The thickness of the silicon oxynitride film 4 is, for example, 10 nm, and the thickness of the silicon nitride film 5 is, for example, 150 nm.

次いで、図１（Ｂ）に示すように、窒化シリコン膜５上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、窒化シリコン膜５上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとして窒化シリコン膜５及び酸化窒化シリコン膜４をエッチングする。これにより、窒化シリコン膜５及び酸化窒化シリコン膜４には、素子分離膜を埋め込むべき領域上に位置する開口パターン５ａが形成される。 Next, as shown in FIG. 1B, a photoresist film is applied on the silicon nitride film 5, and this photoresist film is exposed and developed. As a result, a resist pattern 50 is formed on the silicon nitride film 5. Next, the silicon nitride film 5 and the silicon oxynitride film 4 are etched using the resist pattern 50 as a mask. As a result, an opening pattern 5a is formed in the silicon nitride film 5 and the silicon oxynitride film 4 over the region where the element isolation film is to be embedded.

その後、図１（Ｃ）に示すように、レジストパターン５０を除去する。次いで、ＳＯＩ層３を熱酸化する。これにより、開口パターン５ａ内に位置するＳＯＩ層３の表面には、ＬＯＣＯＳ法による第１の熱酸化膜６（ＬＯＣＯＳ酸化膜）が形成される。第１の熱酸化膜６は、周端部６ａがＳＯＩ層３と酸化窒化シリコン膜４の界面にそって内側に入り込み、バーズビークを形成している。 Thereafter, as shown in FIG. 1C, the resist pattern 50 is removed. Next, the SOI layer 3 is thermally oxidized. As a result, a first thermal oxide film 6 (LOCOS oxide film) is formed on the surface of the SOI layer 3 located in the opening pattern 5a by the LOCOS method. In the first thermal oxide film 6, the peripheral edge 6 a enters the inside along the interface between the SOI layer 3 and the silicon oxynitride film 4 to form a bird's beak.

次いで、図１（Ｄ）に示すように、第１の熱酸化膜６を、周端部６ａも含めてウェットエッチング又は等方性のドライエッチングにより除去する。なお、ここでのウェットエッチングには、例えばフッ酸が用いられ、また、等方性のドライエッチングには、例えばＣ_４Ｆ_８、ＣＯ、Ｏ_２及びＮ_２の混合ガスが用いられる。
第１の熱酸化膜６が除去されることにより、ＳＯＩ層３のうち、開口パターン５ａ端部の下に位置する上縁部３ａは、丸くなる。 Next, as shown in FIG. 1D, the first thermal oxide film 6 including the peripheral end portion 6a is removed by wet etching or isotropic dry etching. Here, for example, hydrofluoric acid is used for the wet etching, and for example, a mixed gas of C ₄ F ₈ , CO, O _2, and N ₂ is used for the isotropic dry etching.
By removing the first thermal oxide film 6, the upper edge portion 3a of the SOI layer 3 located below the end of the opening pattern 5a is rounded.

次いで、図２（Ａ）に示すように、窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとしてＳＯＩ層３をエッチングする。ここでは異方性のドライエッチングが用いられる。これにより、ＳＯＩ層３には、素子分離膜を埋め込むための溝３ｂが形成される。上記したように、溝３ｂの側壁の上縁部３ａは丸くなっている。なお、溝３ｂはＳＯＩ層３を貫通しており、その底面には、ＢＯＸ層２が露出している。 Next, as shown in FIG. 2A, the SOI layer 3 is etched using the silicon nitride film 5 and the silicon oxynitride film 4 as a mask. Here, anisotropic dry etching is used. As a result, a trench 3 b for embedding the element isolation film is formed in the SOI layer 3. As described above, the upper edge 3a of the side wall of the groove 3b is rounded. The groove 3b penetrates the SOI layer 3, and the BOX layer 2 is exposed on the bottom surface.

次いで、図２（Ｂ）に示すように、ＳＯＩ層３を熱酸化する。これにより、溝３ｂの側壁には第２の熱酸化膜３ｃが形成される。第２の熱酸化膜３ｃが形成されることにより、ＳＯＩ層３のうち酸化されていない部分の上縁部３ｄの曲率半径は、上縁部３ａの曲率半径と比べて大きくなる。なお、第２の熱酸化膜３ｃの厚さは、例えば５ｎｍ以上２０ｎｍ以下であり、従来と比べて薄い。しかし、第２の熱酸化膜３ｃを形成する前に、溝３ｂの上縁部３ａは丸くなっているため、第２の熱酸化膜３ｃが薄くても、ＳＯＩ層３の上縁部３ｄは十分に曲率半径が大きくなる。また、第２の熱酸化膜３ｃが薄いため、第２の熱酸化膜３ｃの下端部３ｅが、ＢＯＸ層２とＳＯＩ層３の界面に沿って内側に入り込むことを抑制できる。 Next, as shown in FIG. 2B, the SOI layer 3 is thermally oxidized. As a result, a second thermal oxide film 3c is formed on the sidewall of the groove 3b. By forming the second thermal oxide film 3c, the curvature radius of the upper edge portion 3d of the unoxidized portion of the SOI layer 3 becomes larger than the curvature radius of the upper edge portion 3a. The thickness of the second thermal oxide film 3c is, for example, not less than 5 nm and not more than 20 nm, and is thinner than the conventional one. However, before the second thermal oxide film 3c is formed, the upper edge 3a of the groove 3b is rounded. Therefore, even if the second thermal oxide film 3c is thin, the upper edge 3d of the SOI layer 3 is The radius of curvature is sufficiently large. Further, since the second thermal oxide film 3c is thin, it is possible to prevent the lower end portion 3e of the second thermal oxide film 3c from entering the inside along the interface between the BOX layer 2 and the SOI layer 3.

次いで、図２（Ｃ）に示すように、溝３ｂの中及び窒化シリコン膜５上を含む全面上に、酸化シリコン膜を、高密度プラズマＣＶＤ法により形成する。
次いで、図３（Ａ）に示すように、窒化シリコン膜５上に位置する酸化シリコン膜をＣＭＰ法により研磨除去し、さらに、窒化シリコン膜５をＣＭＰ法により研磨除去する。このとき、窒化シリコン膜５を少し（例えば厚さ７５ｎｍほど）残す。次いで、残留している窒化シリコン膜５及び酸化窒化シリコン膜４を、ウェットエッチングにより除去する。このようにして、溝３ｂには酸化シリコンからなる素子分離膜７が埋め込まれる。なお、素子分離膜７は、表面がＳＯＩ層３の表面より凸になっている。 Next, as shown in FIG. 2C, a silicon oxide film is formed on the entire surface including the inside of the trench 3b and the silicon nitride film 5 by a high-density plasma CVD method.
Next, as shown in FIG. 3A, the silicon oxide film located on the silicon nitride film 5 is polished and removed by the CMP method, and the silicon nitride film 5 is further polished and removed by the CMP method. At this time, the silicon nitride film 5 is left a little (for example, about 75 nm thick). Next, the remaining silicon nitride film 5 and silicon oxynitride film 4 are removed by wet etching. In this manner, the element isolation film 7 made of silicon oxide is embedded in the groove 3b. Note that the surface of the element isolation film 7 is more convex than the surface of the SOI layer 3.

次いで、図３（Ｂ）に示すように、ＳＯＩ層３を熱酸化する。これにより、素子分離膜７の相互間にはゲート酸化膜１３が形成される。次いで、ゲート酸化膜１３上を含む全面上にポリシリコン膜を形成する。次いで、ポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これにより、ポリシリコン膜はパターニングされ、ゲート電極１４が形成される。その後、レジストパターンを除去する。 Next, as shown in FIG. 3B, the SOI layer 3 is thermally oxidized. Thereby, a gate oxide film 13 is formed between the element isolation films 7. Next, a polysilicon film is formed on the entire surface including the gate oxide film 13. Next, a photoresist film (not shown) is applied on the polysilicon film, and this photoresist film is exposed and developed. Thereby, a resist pattern is formed on the polysilicon film. Next, the polysilicon film is etched using this resist pattern as a mask. Thereby, the polysilicon film is patterned and the gate electrode 14 is formed. Thereafter, the resist pattern is removed.

次いで、ゲート電極１４及び素子分離膜７をマスクとして、ＳＯＩ層３にＮ型不純物イオンを注入する。これにより、ＳＯＩ層３には低濃度不純物領域１６ａ，１６ｂが形成される。次いで、ゲート電極１４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極１４の側壁にはサイドウォール１５が形成される。次いで、ゲート電極１４、サイドウォール１５及び素子分離膜７をマスクとして、ＳＯＩ層３にＮ型不純物イオンを注入する。これにより、ＳＯＩ層３には、ソース及びドレインとなる不純物領域１７ａ，１７ｂが形成される。
このようにして、ＳＯＩ基板にはＮ型ＭＯＳトランジスタが形成される。 Next, N-type impurity ions are implanted into the SOI layer 3 using the gate electrode 14 and the element isolation film 7 as a mask. Thereby, low concentration impurity regions 16 a and 16 b are formed in the SOI layer 3. Next, a silicon oxide film is formed on the entire surface including on the gate electrode 14, and this silicon oxide film is etched back. Thereby, a sidewall 15 is formed on the sidewall of the gate electrode 14. Next, N-type impurity ions are implanted into the SOI layer 3 using the gate electrode 14, the sidewall 15, and the element isolation film 7 as a mask. As a result, impurity regions 17 a and 17 b to be a source and a drain are formed in the SOI layer 3.
In this way, an N-type MOS transistor is formed on the SOI substrate.

以上、本実施形態によれば、溝３ｂを形成する前に、ＳＯＩ層３のうち溝３ｂを形成すべき部分の表面に、ＬＯＣＯＳ法による第１の熱酸化膜６を形成し、その後、第１の熱酸化膜６を除去しているため、溝３ｂの側壁の上縁部３ａは丸くなっている。このため、第２の熱酸化膜３ｃが薄くても、ＳＯＩ層３の上縁部３ｄは十分に曲率半径が大きくなる。従って、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の相関において、ハンプはできにくくなる。 As described above, according to the present embodiment, the first thermal oxide film 6 is formed by the LOCOS method on the surface of the portion of the SOI layer 3 where the groove 3b is to be formed before the groove 3b is formed. Since one thermal oxide film 6 is removed, the upper edge 3a of the side wall of the groove 3b is rounded. For this reason, even if the second thermal oxide film 3c is thin, the upper edge 3d of the SOI layer 3 has a sufficiently large radius of curvature. Therefore, it is difficult to hump in the correlation between the gate voltage and the source-drain current of the N-type MOS transistor.

また、第２の熱酸化膜３ｃが従来と比べて薄いため、第２の熱酸化膜３ｃの下端部３ｅが、ＢＯＸ層２とＳＯＩ層３の界面に沿って内側に入り込むことを抑制できる。従って、平面配置において第２の熱酸化膜３ｃが占有する面積を小さくすることができるため、素子領域を有効利用し、半導体装置の微細化を進めることができる。また、ソース及びドレインとなる不純物領域１７ａ，１７ｂに加わる応力を抑制することができるため、Ｎ型ＭＯＳトランジスタのキャリアの移動度が低下することを抑制できる。 Further, since the second thermal oxide film 3c is thinner than the conventional one, it is possible to prevent the lower end portion 3e of the second thermal oxide film 3c from entering the inside along the interface between the BOX layer 2 and the SOI layer 3. Therefore, since the area occupied by the second thermal oxide film 3c in the planar arrangement can be reduced, the element region can be used effectively and the semiconductor device can be miniaturized. Further, since the stress applied to the impurity regions 17a and 17b serving as the source and drain can be suppressed, it is possible to suppress the decrease in carrier mobility of the N-type MOS transistor.

図４の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、ＳＯＩ基板ではなくシリコン基板にＮ型ＭＯＳトランジスタが形成される点が、第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。 Each drawing in FIG. 4 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment. This embodiment is different from the first embodiment in that an N-type MOS transistor is formed on a silicon substrate instead of an SOI substrate. Hereinafter, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

まず、図４（Ａ）に示すように、シリコン基板１上に酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に形成し、さらに、窒化シリコン膜５及び酸化窒化シリコン膜４に、開口パターン５ａを形成する。次いで、開口パターン５ａの下に位置するシリコン基板１の表面に、第１の熱酸化膜６を形成する。これらの形成方法は第１の実施形態と同一である。 First, as shown in FIG. 4A, a silicon oxynitride film 4 and a silicon nitride film 5 are formed in this order on a silicon substrate 1, and an opening pattern 5a is formed in the silicon nitride film 5 and the silicon oxynitride film 4. Form. Next, a first thermal oxide film 6 is formed on the surface of the silicon substrate 1 located under the opening pattern 5a. These forming methods are the same as those in the first embodiment.

次いで、図４（Ｂ）に示すように、第１の熱酸化膜６を除去する。第１の熱酸化膜６の除去方法は第１の実施形態と同一である。これにより、シリコン基板１のうち、開口パターン５ａ端部の下に位置する上縁部１ａは、丸くなる。
次いで、窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとしてシリコン基板１をエッチングする。ここでは異方性のドライエッチングが用いられる。これにより、シリコン基板１には、素子分離膜を埋め込むための溝１ｂが形成される。上記したように、溝１ｂの側壁の上縁部１ａは丸くなっている。 Next, as shown in FIG. 4B, the first thermal oxide film 6 is removed. The method for removing the first thermal oxide film 6 is the same as that in the first embodiment. Thereby, the upper edge part 1a located under the opening pattern 5a edge part of the silicon substrate 1 becomes round.
Next, the silicon substrate 1 is etched using the silicon nitride film 5 and the silicon oxynitride film 4 as a mask. Here, anisotropic dry etching is used. As a result, a groove 1 b for embedding the element isolation film is formed in the silicon substrate 1. As described above, the upper edge 1a of the side wall of the groove 1b is rounded.

次いで、図４（Ｃ）に示すように、シリコン基板１を熱酸化することにより、溝１ｂの側壁に第２の熱酸化膜１ｃを形成する。このとき、シリコン基板１のうち酸化されていない部分の上縁部１ｄは、曲率半径が大きくなる。なお、このとき溝１ｂの底面も熱酸化される。
次いで、溝１ｂに素子分離膜７を埋め込む。素子分離膜７を埋め込む方法は、第１の実施形態において溝３ｂに素子分離膜７を埋め込む方法と同一である。なお、素子分離膜７を埋め込んだ後に、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。 Next, as shown in FIG. 4C, the silicon substrate 1 is thermally oxidized to form a second thermal oxide film 1c on the side wall of the groove 1b. At this time, the curvature radius of the upper edge portion 1d of the non-oxidized portion of the silicon substrate 1 is increased. At this time, the bottom surface of the groove 1b is also thermally oxidized.
Next, the element isolation film 7 is embedded in the trench 1b. The method of embedding the element isolation film 7 is the same as the method of embedding the element isolation film 7 in the groove 3b in the first embodiment. Note that the silicon nitride film 5 and the silicon oxynitride film 4 are removed after the element isolation film 7 is buried.

次いで、図４（Ｄ）に示すように、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、ならびにソース及びドレインとなる不純物領域１７ａ，１７ｂを形成する。これらの形成方法は第1の実施形態と同一である。このようにして、シリコン基板１にはＮ型ＭＯＳトランジスタが形成される。 Next, as shown in FIG. 4D, a gate oxide film 13, a gate electrode 14, sidewalls 15, low-concentration impurity regions 16a and 16b, and impurity regions 17a and 17b serving as a source and a drain are formed. These forming methods are the same as those in the first embodiment. In this way, an N-type MOS transistor is formed on the silicon substrate 1.

この第２の実施形態においても、第１の実施形態と同様の作用により、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の相関において、ハンプができにくくなる。 Also in the second embodiment, it is difficult to perform a hump in the correlation between the gate voltage of the N-type MOS transistor and the source-drain current due to the same operation as in the first embodiment.

図５及び図６の各図は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、溝３ｂを形成する工程が第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。 Each of FIGS. 5 and 6 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the third embodiment. This embodiment is different from the first embodiment in the step of forming the groove 3b. Hereinafter, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

まず、図５（Ａ）に示すように、ＳＯＩ基板を準備し、ＳＯＩ基板のＳＯＩ層３上に、酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に積層する。次いで、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。これらの形成方法は第１の実施形態と同一である。
次いで、窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとして、ＳＯＩ層３をエッチングする。これにより、ＳＯＩ層３には溝３ｂが浅く形成される。 First, as shown in FIG. 5A, an SOI substrate is prepared, and a silicon oxynitride film 4 and a silicon nitride film 5 are stacked in this order on the SOI layer 3 of the SOI substrate. Next, an opening pattern 5 a is formed in the silicon nitride film 5 and the silicon oxynitride film 4. These forming methods are the same as those in the first embodiment.
Next, the SOI layer 3 is etched using the silicon nitride film 5 and the silicon oxynitride film 4 as a mask. As a result, the trench 3 b is formed shallow in the SOI layer 3.

次いで、図５（Ｂ）に示すように、ＳＯＩ層３を熱酸化する。これにより、溝３ｂの側壁及び底面には第１の熱酸化膜８が形成される。第１の熱酸化膜８の上縁部８ａは、ＳＯＩ層３と酸化窒化シリコン膜４の界面に沿って内側に伸びており、バーズビークを形成している。 Next, as shown in FIG. 5B, the SOI layer 3 is thermally oxidized. Thereby, the first thermal oxide film 8 is formed on the side wall and the bottom surface of the groove 3b. The upper edge portion 8a of the first thermal oxide film 8 extends inward along the interface between the SOI layer 3 and the silicon oxynitride film 4 and forms a bird's beak.

次いで、図５（Ｃ）に示すように、第１の熱酸化膜８を、上縁部８ａを含めて除去する。第１の熱酸化膜８の除去方法は、第１の実施形態における第１の熱酸化膜６を除去する方法と同一である。これにより、溝３ｂの側壁の上縁部３ａは丸くなるが、その曲率半径は、予め溝３ｂを浅く形成しているため、第１の実施形態より大きくなる。 Next, as shown in FIG. 5C, the first thermal oxide film 8 is removed including the upper edge portion 8a. The method for removing the first thermal oxide film 8 is the same as the method for removing the first thermal oxide film 6 in the first embodiment. As a result, the upper edge 3a of the side wall of the groove 3b is rounded, but the radius of curvature is larger than that of the first embodiment because the groove 3b is previously shallowly formed.

次いで、図６（Ａ）に示すように、再び窒化シリコン膜５及び酸化窒化シリコン膜４をマスクとして、ＳＯＩ層３をエッチングする。これにより、溝３ｂは深くなり、ＳＯＩ層３を貫通する。 Next, as shown in FIG. 6A, the SOI layer 3 is etched again using the silicon nitride film 5 and the silicon oxynitride film 4 as a mask. As a result, the groove 3 b becomes deep and penetrates the SOI layer 3.

次いで、図６（Ｂ）に示すように、溝３ｂの側壁に第２の熱酸化膜３ｃを形成し、さらに溝３ｂに素子分離膜７を埋め込む。第２の熱酸化膜３ｃの形成方法、及び素子分離膜７の埋め込み方法は第１の実施形態と同一である。なお、第２の熱酸化膜３ｃを形成することにより、ＳＯＩ層３の上縁部３ｄの曲率半径は、熱酸化前の上縁部３ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込んだ後に、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。 Next, as shown in FIG. 6B, a second thermal oxide film 3c is formed on the side wall of the groove 3b, and an element isolation film 7 is embedded in the groove 3b. The method for forming the second thermal oxide film 3c and the method for embedding the element isolation film 7 are the same as those in the first embodiment. By forming the second thermal oxide film 3c, the curvature radius of the upper edge portion 3d of the SOI layer 3 becomes larger than the curvature radius of the upper edge portion 3a before the thermal oxidation. Further, after the element isolation film 7 is buried, the silicon nitride film 5 and the silicon oxynitride film 4 are removed.

次いで、図６（Ｃ）に示すように、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第１の実施形態と同一である。 Next, as shown in FIG. 6C, the gate oxide film 13, the gate electrode 14, the sidewall 15, the low-concentration impurity regions 16a and 16b, and the impurity region 17a are disposed in the regions located between the element isolation films 7. , 17b are formed. These forming methods are the same as those in the first embodiment.

この第３の実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、第２の熱酸化膜３ｃを形成する前のＳＯＩ層３の上縁部３ａは、第１の実施形態より曲率半径が大きいため、第２の熱酸化膜３ｃを形成した後の上縁部３ｄも、第１の実施形態より曲率半径が大きく大きくなる。従って、第１の実施形態より第２の熱酸化膜３ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプは生じにくい。 According to the third embodiment, the same effect as that of the first embodiment can be obtained. Further, the upper edge 3a of the SOI layer 3 before forming the second thermal oxide film 3c has a larger radius of curvature than that of the first embodiment, so that the upper edge after the second thermal oxide film 3c is formed. The curvature radius of the portion 3d is also larger than that of the first embodiment. Therefore, even if the second thermal oxide film 3c is made thinner than in the first embodiment, a hump is unlikely to occur in the relationship between the gate voltage and the source-drain current of the N-type MOS transistor.

図７の各図は、第４の実施形態に係る半導体装置の製造方法である。本実施形態は、ＳＯＩ基板ではなくシリコン基板１上にＮ型ＭＯＳトランジスタを形成する点を除けば、第３の実施形態と同一である。以下、第３の実施形態と同一の構成については同一の符号を付し、説明を省略する。 Each drawing of FIG. 7 shows a method for manufacturing a semiconductor device according to the fourth embodiment. This embodiment is the same as the third embodiment except that an N-type MOS transistor is formed on the silicon substrate 1 instead of the SOI substrate. Hereinafter, the same components as those of the third embodiment are denoted by the same reference numerals, and description thereof is omitted.

まず、図７（Ａ）に示すように、シリコン基板１上に酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に形成し、さらに、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。これらの形成方法は、第３の実施形態と同一である。次いで、開口パターン５ａの下に位置するシリコン基板１に溝１ｂを浅く形成し、さらに、シリコン基板１を熱酸化することにより、溝１ｂの表面に、第１の熱酸化膜８を形成する。溝１ｂの形成方法は、第３の実施形態において溝３ｂを浅く形成する方法と同一である。 First, as shown in FIG. 7A, a silicon oxynitride film 4 and a silicon nitride film 5 are formed in this order on a silicon substrate 1, and an opening pattern 5a is formed in the silicon nitride film 5 and the silicon oxynitride film 4. Form. These forming methods are the same as those in the third embodiment. Next, the groove 1b is formed shallowly in the silicon substrate 1 located under the opening pattern 5a, and the silicon substrate 1 is thermally oxidized to form the first thermal oxide film 8 on the surface of the groove 1b. The method for forming the groove 1b is the same as the method for forming the groove 3b shallow in the third embodiment.

次いで、図７（Ｂ）に示すように、第１の熱酸化膜８を除去する。第１の熱酸化膜８の除去方法は第３の実施形態と同一である。これにより、シリコン基板１のうち、開口パターン５ａ端部の下に位置する上縁部１ａは、丸くなる。
次いで、溝１ｂを深くする。この方法も第３の実施形態と同一である。 Next, as shown in FIG. 7B, the first thermal oxide film 8 is removed. The method for removing the first thermal oxide film 8 is the same as that in the third embodiment. Thereby, the upper edge part 1a located under the opening pattern 5a edge part of the silicon substrate 1 becomes round.
Next, the groove 1b is deepened. This method is also the same as that of the third embodiment.

次いで、図７（Ｃ）に示すように、シリコン基板１を再び熱酸化することにより、溝１ｂの側壁に第２の熱酸化膜１ｃを形成し、さらに溝１ｂに素子分離膜７を埋め込む。素子分離膜７の埋め込み方法は、第３の実施形態と同一である。なお、第２の熱酸化膜１ｃを形成することにより、シリコン基板１の上縁部１ｄの曲率半径は、上縁部１ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込むときに、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。 Next, as shown in FIG. 7C, the silicon substrate 1 is thermally oxidized again to form a second thermal oxide film 1c on the side wall of the groove 1b, and the element isolation film 7 is embedded in the groove 1b. The embedding method of the element isolation film 7 is the same as that of the third embodiment. By forming the second thermal oxide film 1c, the curvature radius of the upper edge portion 1d of the silicon substrate 1 becomes larger than the curvature radius of the upper edge portion 1a. Further, when the element isolation film 7 is embedded, the silicon nitride film 5 and the silicon oxynitride film 4 are removed.

次いで、図７（Ｄ）に示すように、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第３の実施形態と同一である。 Next, as shown in FIG. 7D, the gate oxide film 13, the gate electrode 14, the sidewall 15, the low-concentration impurity regions 16a and 16b, and the impurity region 17a are formed in the regions located between the element isolation films 7. , 17b are formed. These forming methods are the same as those in the third embodiment.

この第４の実施形態によっても、第３の実施形態と同様の作用により、第２の実施形態より第２の熱酸化膜１ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプができにくくなる。 According to the fourth embodiment, the gate voltage and the source-drain of the N-type MOS transistor can be obtained by the same operation as the third embodiment even if the second thermal oxide film 1c is made thinner than the second embodiment. In the relationship between the currents, it becomes difficult to hump.

図８及び図９の各図は、第５の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、溝３ｂを形成する工程が第１の実施形態と異なる。以下、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。 8 and 9 are cross-sectional views for explaining the method for manufacturing a semiconductor device according to the fifth embodiment. This embodiment is different from the first embodiment in the step of forming the groove 3b. Hereinafter, the same components as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

まず、図８（Ａ）に示すように、ＳＯＩ基板を準備する。次いで、ＳＯＩ基板のＳＯＩ層３上に、酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に積層する。次いで、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。これらの形成方法は第１の実施形態と同一である。 First, as shown in FIG. 8A, an SOI substrate is prepared. Next, a silicon oxynitride film 4 and a silicon nitride film 5 are stacked in this order on the SOI layer 3 of the SOI substrate. Next, an opening pattern 5 a is formed in the silicon nitride film 5 and the silicon oxynitride film 4. These forming methods are the same as those in the first embodiment.

次いで、図８（Ｂ）に示すように、ウェットエッチングにより、酸化窒化シリコン膜４を開口パターン５ａから後退させる。これにより、ＳＯＩ層３上には、開口パターン５ａに繋がる凹部４ａが形成される。ここでのウェットエッチングには、ＨＦ含有液が用いられる。 Next, as shown in FIG. 8B, the silicon oxynitride film 4 is retreated from the opening pattern 5a by wet etching. As a result, a recess 4a connected to the opening pattern 5a is formed on the SOI layer 3. An HF-containing liquid is used for the wet etching here.

次いで、図８（Ｃ）に示すように、ＳＯＩ層３を熱酸化する。これにより、シリコン基板１のうち開口パターン５ａ及び凹部４ａ内で露出している部分の表面には、第１の熱酸化膜９が形成される。第１の熱酸化膜９の周端部９ａは、ＳＯＩ層３と酸化窒化シリコン膜４の界面に沿って内側に伸びており、バーズビークを形成している。 Next, as shown in FIG. 8C, the SOI layer 3 is thermally oxidized. As a result, the first thermal oxide film 9 is formed on the surface of the silicon substrate 1 exposed in the opening pattern 5a and the recess 4a. The peripheral end portion 9a of the first thermal oxide film 9 extends inward along the interface between the SOI layer 3 and the silicon oxynitride film 4 and forms a bird's beak.

次いで、図９（Ａ）に示すように、第１の熱酸化膜９を除去する。第１の熱酸化膜９の除去方法は、第１の実施形態における第１の熱酸化膜６を除去する方法と同一である。これにより、ＳＯＩ層３の上縁部３ａは丸くなるが、予め凹部４ａを形成しているため、その曲率半径は第１の実施形態より大きくなる。 Next, as shown in FIG. 9A, the first thermal oxide film 9 is removed. The method for removing the first thermal oxide film 9 is the same as the method for removing the first thermal oxide film 6 in the first embodiment. Thereby, although the upper edge part 3a of the SOI layer 3 becomes round, since the recessed part 4a is previously formed, the curvature radius becomes larger than 1st Embodiment.

次いで、図９（Ｂ）に示すように、溝３ｂの側壁に第２の熱酸化膜３ｃを形成し、さらに溝３ｂに素子分離膜７を埋め込む。第２の熱酸化膜３ｃの形成方法、及び素子分離膜７の埋め込み方法は第１の実施形態と同一である。なお、第２の熱酸化膜３ｃを形成することにより、ＳＯＩ層３の上縁部３ｄの曲率半径は、熱酸化前の上縁部３ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込んだ後、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。 Next, as shown in FIG. 9B, a second thermal oxide film 3c is formed on the sidewall of the groove 3b, and an element isolation film 7 is embedded in the groove 3b. The method for forming the second thermal oxide film 3c and the method for embedding the element isolation film 7 are the same as those in the first embodiment. By forming the second thermal oxide film 3c, the curvature radius of the upper edge portion 3d of the SOI layer 3 becomes larger than the curvature radius of the upper edge portion 3a before the thermal oxidation. Further, after embedding the element isolation film 7, the silicon nitride film 5 and the silicon oxynitride film 4 are removed.

次いで、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第１の実施形態と同一である。 Next, an N-type MOS transistor having a gate oxide film 13, a gate electrode 14, sidewalls 15, low-concentration impurity regions 16a and 16b, and impurity regions 17a and 17b is formed in a region located between the element isolation films 7. To do. These forming methods are the same as those in the first embodiment.

この第５の実施形態によっても、第１の実施形態と同一の効果を得ることができる。また、第２の熱酸化膜３ｃを形成する前の上縁部３ａの曲率半径は第１の実施形態より大きいため、第２の熱酸化膜３ｃを形成した後の上縁部３ｄの曲率半径も第１の実施形態より大きくなる。従って、第１の実施形態より第２の熱酸化膜３ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプができにくくなる。 According to the fifth embodiment, the same effect as that of the first embodiment can be obtained. Further, since the curvature radius of the upper edge portion 3a before forming the second thermal oxide film 3c is larger than that of the first embodiment, the curvature radius of the upper edge portion 3d after forming the second thermal oxide film 3c. Is larger than that of the first embodiment. Therefore, even if the second thermal oxide film 3c is made thinner than in the first embodiment, it is difficult to perform the hump in the relationship between the gate voltage and the source-drain current of the N-type MOS transistor.

図１０の各図は、第６の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、ＳＯＩ基板ではなくシリコン基板１上にＮ型ＭＯＳトランジスタを形成する点を除けば、第５の実施形態と同一である。以下、第５の実施形態と同一の構成については同一の符号を付し、説明を省略する。 Each drawing in FIG. 10 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the sixth embodiment. This embodiment is the same as the fifth embodiment except that an N-type MOS transistor is formed on the silicon substrate 1 instead of the SOI substrate. Hereinafter, the same components as those of the fifth embodiment are denoted by the same reference numerals, and description thereof is omitted.

まず、図１０（Ａ）に示すように、シリコン基板１上に酸化窒化シリコン膜４及び窒化シリコン膜５をこの順に形成し、さらに、窒化シリコン膜５及び酸化窒化シリコン膜４に開口パターン５ａを形成する。次いで、酸化窒化シリコン膜４を開口パターン５ａから後退させ、凹部４ａを形成する。次いで、シリコン基板１の表面のうち、開口パターン５ａ及び凹部４ａ内で露出している部分に、第１の熱酸化膜９を形成する。これらの形成方法は第５の実施形態と同一である。 First, as shown in FIG. 10A, a silicon oxynitride film 4 and a silicon nitride film 5 are formed in this order on a silicon substrate 1, and an opening pattern 5a is formed in the silicon nitride film 5 and the silicon oxynitride film 4. Form. Next, the silicon oxynitride film 4 is retracted from the opening pattern 5a to form a recess 4a. Next, a first thermal oxide film 9 is formed on a portion of the surface of the silicon substrate 1 that is exposed in the opening pattern 5a and the recess 4a. These forming methods are the same as those in the fifth embodiment.

次いで、図１０（Ｂ）に示すように、第１の熱酸化膜９を除去し、さらに、シリコン基板１に溝１ｂを形成する。第１の熱酸化膜９の除去方法は、第５の実施形態と同一である。また、溝１ｂの形成方法は、第２の実施形態と同一である。これにより、シリコン基板１の上縁部１ａは丸くなる Next, as shown in FIG. 10B, the first thermal oxide film 9 is removed, and a groove 1 b is formed in the silicon substrate 1. The method for removing the first thermal oxide film 9 is the same as in the fifth embodiment. The method for forming the groove 1b is the same as in the second embodiment. Thereby, the upper edge 1a of the silicon substrate 1 is rounded.

次いで、図１０（Ｃ）に示すように、シリコン基板１を熱酸化することにより、溝１ｂの側壁に第２の熱酸化膜１ｃを形成し、さらに溝１ｂに素子分離膜７を埋め込む。素子分離膜７の埋め込み方法は、第５の実施形態と同一である。なお、第２の熱酸化膜１ｃを形成することにより、シリコン基板１の上縁部１ｄの曲率半径は、熱酸化前の上縁部１ａの曲率半径と比べて大きくなる。また、素子分離膜７を埋め込むときに、窒化シリコン膜５及び酸化窒化シリコン膜４は除去される。 Next, as shown in FIG. 10C, the silicon substrate 1 is thermally oxidized to form a second thermal oxide film 1c on the side wall of the groove 1b, and an element isolation film 7 is embedded in the groove 1b. The embedding method of the element isolation film 7 is the same as that of the fifth embodiment. By forming the second thermal oxide film 1c, the radius of curvature of the upper edge portion 1d of the silicon substrate 1 becomes larger than the radius of curvature of the upper edge portion 1a before thermal oxidation. Further, when the element isolation film 7 is embedded, the silicon nitride film 5 and the silicon oxynitride film 4 are removed.

次いで、素子分離膜７の相互間に位置する領域に、ゲート酸化膜１３、ゲート電極１４、サイドウォール１５、低濃度不純物領域１６ａ，１６ｂ、及び不純物領域１７ａ，１７ｂを有するＮ型ＭＯＳトランジスタを形成する。これらの形成方法は第５の実施形態と同一である。 Next, an N-type MOS transistor having a gate oxide film 13, a gate electrode 14, sidewalls 15, low-concentration impurity regions 16a and 16b, and impurity regions 17a and 17b is formed in a region located between the element isolation films 7. To do. These forming methods are the same as those in the fifth embodiment.

この第６の実施形態によっても、第５の実施形態と同様の作用により、第２の実施形態より第２の熱酸化膜１ｃを薄くしても、Ｎ型ＭＯＳトランジスタのゲート電圧とソース−ドレイン間電流の関係において、ハンプができにくくなる。 According to the sixth embodiment, the gate voltage and the source-drain of the N-type MOS transistor can be obtained by the same operation as the fifth embodiment even if the second thermal oxide film 1c is made thinner than the second embodiment. In the relationship between the currents, it becomes difficult to hump.

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記した各実施形態において、ＳＯＩ層３又はシリコン基板１に注入する不純物イオンをＰ型不純物イオンに変更することにより、Ｎ型ＭＯＳトランジスタの代わりにＰ型ＭＯＳトランジスタを形成してもよい。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention. For example, in each of the above-described embodiments, a P-type MOS transistor may be formed instead of an N-type MOS transistor by changing impurity ions implanted into the SOI layer 3 or the silicon substrate 1 to P-type impurity ions.

（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 1st Embodiment, (B) is sectional drawing for demonstrating the next process of (A), (C) is (B). Sectional drawing for demonstrating the next process of (C), (D) is sectional drawing for demonstrating the next process of (C). （Ａ）は図１（Ｄ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。(A) is a cross-sectional view for explaining the next step of FIG. 1 (D), (B) is a cross-sectional view for explaining the next step of (A), and (C) is the next step of (B). Sectional drawing for demonstrating a process. （Ａ）は図２（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the next process of FIG.2 (C), (B) is sectional drawing for demonstrating the next process of (A). （Ａ）は第２の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 2nd Embodiment, (B) is sectional drawing for demonstrating the next process of (A), (C) is (B). Sectional drawing for demonstrating the next process of (C), (D) is sectional drawing for demonstrating the next process of (C). （Ａ）は第３の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 3rd Embodiment, (B) is sectional drawing for demonstrating the next process of (A), (C) is (B). Sectional drawing for demonstrating the next process of. （Ａ）は図５（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。(A) is a cross-sectional view for explaining the next step of FIG. 5 (C), (B) is a cross-sectional view for explaining the next step of (A), and (C) is the next step of (B). Sectional drawing for demonstrating a process. （Ａ）は第４の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図、（Ｄ）は（Ｃ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 4th Embodiment, (B) is sectional drawing for demonstrating the next process of (A), (C) is (B). Sectional drawing for demonstrating the next process of (C), (D) is sectional drawing for demonstrating the next process of (C). （Ａ）は第５の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 5th Embodiment, (B) is sectional drawing for demonstrating the next process of (A), (C) is (B). Sectional drawing for demonstrating the next process of. （Ａ）は図８（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the next process of FIG.8 (C), (B) is sectional drawing for demonstrating the next process of (A). （Ａ）は第６の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating the manufacturing method of the semiconductor device which concerns on 6th Embodiment, (B) is sectional drawing for demonstrating the next process of (A), (C) is (B). Sectional drawing for demonstrating the next process of. （Ａ）は従来の半導体装置の製造方法の一例を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。(A) is sectional drawing for demonstrating an example of the manufacturing method of the conventional semiconductor device, (B) is sectional drawing for demonstrating the next process of (A), (C) is the next of (B). Sectional drawing for demonstrating a process. トランジスタのゲート電圧（Ｖｇ）と、ソース−ドレイン間電流（Ｉｓ）の相関を示すグラフ。The graph which shows the correlation of the gate voltage (Vg) of a transistor, and source-drain electric current (Is).

Explanation of symbols

１，１０１…シリコン基板、１ａ，１ｄ，３ａ，３ｄ，８ａ，１０３ａ…上縁部、１ｂ，３ｂ，１０３ｂ…溝、１ｃ，３ｃ…第２の熱酸化膜、２，１０２…ＢＯＸ層、３，１０３…ＳＯＩ層、３ｅ…下端部、４，１０４…酸化窒化シリコン膜、４ａ…凹部、５，１０５…窒化シリコン膜、５ａ，１０５ａ…開口パターン、６，８，９…第１の熱酸化膜、６ａ，９ａ…周端部、７，１０７…素子分離膜、１３，１１３…ゲート酸化膜、１４，１１４…ゲート電極、１５，１１５…サイドウォール、１６ａ，１６ｂ，１１６ａ，１１６ｂ…低濃度不純物領域、１７ａ，１７ｂ，１１７ａ，１１７ｂ…不純物領域、５０…レジストパターン、１０３ｃ…熱酸化膜、１０３ｅ…下部 DESCRIPTION OF SYMBOLS 1,101 ... Silicon substrate, 1a, 1d, 3a, 3d, 8a, 103a ... Upper edge part, 1b, 3b, 103b ... Groove, 1c, 3c ... Second thermal oxide film, 2,102 ... BOX layer, 3 , 103 ... SOI layer, 3e ... lower end, 4, 104 ... silicon oxynitride film, 4a ... recess, 5, 105 ... silicon nitride film, 5a, 105a ... opening pattern, 6, 8, 9 ... first thermal oxidation Film, 6a, 9a ... peripheral edge, 7, 107 ... element isolation film, 13, 113 ... gate oxide film, 14, 114 ... gate electrode, 15, 115 ... sidewall, 16a, 16b, 116a, 116b ... low concentration Impurity region, 17a, 17b, 117a, 117b ... impurity region, 50 ... resist pattern, 103c ... thermal oxide film, 103e ... bottom

Claims

Preparing an SOI substrate in which a support substrate, an insulating layer, and a single crystal silicon layer are stacked in this order;
Forming a base film on the single crystal silicon layer;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Forming a first thermal oxide film on a surface of the single crystal silicon layer located in the opening by thermally oxidizing the single crystal silicon layer using the silicon nitride film as a mask;
Removing the first thermal oxide film;
Etching the single crystal silicon layer using the silicon nitride film as a mask to form a groove in the single crystal silicon layer located in the opening;
Forming a second thermal oxide film on the surface of the groove by thermally oxidizing the single crystal silicon layer using the silicon nitride film as a mask;
And a step of embedding an element isolation film in the trench.

Forming a base film on a semiconductor substrate;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Forming a first thermal oxide film on the surface of the semiconductor substrate located in the opening by thermally oxidizing the semiconductor substrate using the silicon nitride film as a mask;
Removing the first thermal oxide film;
Forming a groove in the semiconductor substrate located in the opening by etching the semiconductor substrate using the silicon nitride film as a mask;
Forming a second thermal oxide film on the sidewall of the groove by thermally oxidizing the semiconductor substrate using the silicon nitride film as a mask;
And a step of embedding an element isolation film in the trench.

Forming a mask having an opening on the silicon layer;
Forming a first thermal oxide film on the surface of the silicon layer located in the opening by thermally oxidizing the silicon layer with the upper surface of the silicon layer covered by the mask;
Removing the first thermal oxide film;
Forming a groove in the silicon layer located in the opening by etching the silicon layer using the mask;
Forming a second thermal oxide film on the sidewall of the trench by thermally oxidizing the silicon layer with the upper surface of the silicon layer covered by the mask;
And a step of embedding an element isolation film in the trench.

The method of manufacturing a semiconductor device according to claim 1, wherein the step of removing the first thermal oxide film is a step of removing the first thermal oxide film by wet etching.

The process for removing the first thermal oxide film is a process for removing the first thermal oxide film by isotropic dry etching. Method.

The method for manufacturing a semiconductor device according to claim 1, wherein the step of forming the groove is a step of forming the groove using anisotropic etching.

The method for manufacturing a semiconductor device according to claim 1, wherein in the step of forming the second thermal oxide film, the thickness of the second thermal oxide film is set to 5 nm or more and 20 nm or less.

Preparing an SOI substrate in which a support substrate, an insulating layer, and a single crystal silicon layer are stacked in this order;
Forming a base film on the single crystal silicon layer;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Forming a groove in the single crystal silicon layer located in the opening;
Forming a first thermal oxide film on a side wall of the groove by thermally oxidizing the single crystal silicon layer using the silicon nitride film as a mask;
Removing the first thermal oxide film;
Deepening the groove by etching the single crystal silicon layer using the silicon nitride film as a mask;
Forming a second thermal oxide film on the sidewall of the groove by thermally oxidizing the single crystal silicon layer using the silicon nitride film as a mask;
And a step of embedding an element isolation film in the trench.

Forming a base film on a semiconductor substrate;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Forming a groove in the semiconductor substrate located in the opening;
Forming a first thermal oxide film on a sidewall of the trench by thermally oxidizing the semiconductor substrate using the silicon nitride film as a mask;
Removing the first thermal oxide film;
Deepening the groove by etching the semiconductor substrate using the silicon nitride film as a mask;
Forming a second thermal oxide film on the sidewall of the groove by thermally oxidizing the semiconductor substrate using the silicon nitride film as a mask;
And a step of embedding an element isolation film in the trench.

Forming a mask having an opening on the silicon layer;
Forming a groove in the silicon layer located in the opening;
Forming a first thermal oxide film on the sidewall of the groove by thermally oxidizing the silicon layer with an upper surface covered by the mask;
Removing the first thermal oxide film;
Deepening the groove by etching the silicon layer with an upper surface covered by the mask;
Forming a second thermal acid film on the sidewall of the groove by thermally oxidizing the silicon layer with an upper surface covered by the mask;
And a step of embedding an element isolation film in the trench.

Preparing an SOI substrate in which a support substrate, an insulating layer, and a single crystal silicon layer are stacked in this order;
Forming a base film on the single crystal silicon layer;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Etching the base film using the silicon nitride film as a mask to retract the base film exposed in the opening;
By thermally oxidizing the single crystal silicon layer using the silicon nitride film and the base film as a mask, the surface of the single crystal silicon layer located in the opening and the single crystal exposed by the recess of the base film are exposed. Forming a first thermal oxide film on each surface of the crystalline silicon layer;
Removing the first thermal oxide film;
Etching the single crystal silicon layer using the silicon nitride film as a mask to form a groove in the single crystal silicon layer located in the opening;
Forming a second thermal oxide film on the side wall of the trench by thermally oxidizing the single crystal silicon layer using the silicon nitride film and the base film as a mask;
And a step of embedding an element isolation film in the trench.

Forming a base film on a semiconductor substrate;
Forming a silicon nitride film on the base film;
Forming an opening in the silicon nitride film and the base film;
Etching the base film using the silicon nitride film as a mask to retract the base film exposed in the opening;
By thermally oxidizing the semiconductor substrate using the silicon nitride film and the base film as a mask, the surface of the semiconductor substrate located in the opening and the surface of the semiconductor substrate exposed by retreating the base film, respectively And a step of forming a first thermal oxide film,
Removing the first thermal oxide film;
Forming a groove in the semiconductor substrate located in the opening by etching the semiconductor substrate using the silicon nitride film as a mask;
Forming a second thermal oxide film on a sidewall of the trench by thermally oxidizing the semiconductor substrate using the silicon nitride film and the base film as a mask;
And a step of embedding an element isolation film in the trench.

Forming a mask film having a base film on the silicon layer;
Forming an opening in the mask film and the base film;
Etching the base film while being covered with the mask film, thereby retreating the base film facing the opening;
The surface of the silicon layer located in the opening and the silicon layer exposed by retreating the base layer by thermally oxidizing the silicon layer while being covered with the mask film and the base film Forming a first thermal oxide film on each of the surfaces;
Removing the first thermal oxide film;
Forming a groove in the silicon layer located in the opening by etching the silicon layer using the mask film as a mask;
Forming a second thermal oxide film on the side wall of the groove by thermally oxidizing the silicon layer while being covered with the mask film and the base film;
And a step of embedding an element isolation film in the trench.

After the step of embedding the element isolation film in the groove,
12. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming an N-type MOS transistor between the element isolation films.

An SOI substrate in which a support substrate, an insulating layer, and a single crystal silicon layer are stacked in this order;
A groove formed in the single crystal silicon layer;
A thermal oxide film formed on a sidewall of the groove;
An element isolation film embedded in the groove,
The trench is formed by removing the LOCOS oxide film formed on the surface of the single crystal silicon layer and then etching the portion below the LOCOS oxide film except for the peripheral portion. .

A semiconductor substrate;
A groove formed in the semiconductor substrate;
A thermal oxide film formed on the surface of the groove;
An element isolation film embedded in the groove,
The groove is formed by removing a LOCOS oxide film formed on the surface of the semiconductor substrate and then etching a portion below the LOCOS oxide film except for the peripheral portion.