JP2005530460A - 過渡信号をデジタル化するシステム - Google Patents

Abstract

信号持続期間が、連続するアナログ信号間の間隔と比較すると短い事象から導出される少なくとも１つのアナログ信号を取り込み、デジタル化する装置は、２つ以上のメモリを有し、それぞれは、上記事象から導出される２つ以上のアナログ信号の１つから、アナログサンプルのシーケンスを記憶することが可能である。アナログサンプルのシーケンスの上記２つ以上のメモリにおける上記サンプリングおよび記憶が、約０．５ギガヘルツ以上のサンプリングレートで起こるようにトリガーするトリガーと、上記メモリ内の上記アナログサンプルの読み出しを選択的に開始するための、上記メモリと通信する回路部品とがある。アナログ−デジタル変換器は、メモリのそれぞれから読み出されるそれぞれのアナログサンプルを受け取り、上記アナログサンプルから対応するデジタル化されたサンプル値を生成する。デジタル信号プロセッサは、上記アナログ−デジタル変換器のパラメータを制御し、上記受け取りおよび変換ならびにデジタル化されたサンプル値の出力が連続するアナログ信号間の間隔の中で完了するように、上記デジタル化されたサンプル値を出力する。

Description

本発明は、信号サンプリングシステムに関し、より詳細には、高周波数のサンプリングレートが必要とされるが、信号サンプルをもたらす事象が、サンプリング周波数より大幅に低い周波数で起こる、過渡信号を取り込み、デジタル化するための信号処理方法およびアーキテクチャに関する。

（優先権）
本出願は、２００２年６月２０日に出願された米国仮特許出願第６０／３９０，７８９号の優先権を主張する。

（発明の背景）
種々の分野において、所定期間にわたって波形に生ずる、強度、位相または他の特徴の時間変動を確定するために、高いレートで信号をサンプリングすることが役立つ。このサンプリングの一例は、精密な蛍光強度データが、種々の検出タスクの一部として採取される場合がある蛍光計の使用である。特に、光の短パルスによる照明の結果として、１つまたは複数の蛍光体によって生ずる蛍光の時間減衰レートを記録することが望ましい。別の例は、システムに印加された過渡（ｔｒａｎｓｉｅｎｔ）入力信号と、対応する過渡出力信号の間の変化が関心事である、伝播現象を観測することにある。さらなる例は、信号が発せられるレーダ、および、反射から得られる信号を取り込むことが関心事である同様なシステムである。サンプリングされた信号がデジタル化される場合、デジタル化によって、得られるデータの解析が、大幅に容易になる。

サンプリングされるアナログデータのデジタル化を連続して行うシステムが存在する。サンプリングレートが高くなければならない場合、大量のアナログメモリ要件を回避するために、サンプリングおよびアナログ−デジタル（Ａ−Ｄ）変換に必要とされる部品の全てが同じ高いレートで動作しなければならないため、システムは、非常に費用がかかる。ある状況では、高いサンプリングレートは、過渡事象に対応する短いサンプリング窓の中だけで起こる必要がある。これは、高いレートでサンプリングし、より低いレートでデジタル化を行う機会を提供する。これは、メモリを制限し、より遅い機能のために、より安価な部品を用いることを可能にする場合がある。こうしたシステムは、ファーストイン−スローアウト（ＦＩＳＯ）システム（たとえば、米国特許第４，８３３，４４５号および第６，０９１，０１９号）として知られる。

ほとんどのＦＩＳＯシステムについて、難問が残っている。事象からデータをサンプリングすることが、ギガヘルツに近い（または、それより高い）レートで起こる時、大量のサンプルが記憶され、処理されなければならない。サンプルを処理する間隔は、次の事象の発生およびその対応するサンプリング活動によって制限されることが多い。そのため、サンプリングレート、サンプリング窓の持続期間、Ａ−Ｄ変換の速度、サンプリング窓の発生頻度、収集することができるデータ量、および、下流の処理に伝えることができるデジタル化されたデータ量の間および中でのトレードオフが存在する。サンプリング窓の持続期間が短い場合、観測される事象に対する窓は、狭い。そのため、高いサンプリングレートが必要とされる時、サンプリング窓を短縮することによって、下流のデータ処理を制限するのに役立つ可能性があるが、同様に、最適でない観測が行われることにつながる。速度の向上または収集されるデータ量の増大を達成する設計はほとんどいつも、費用の増加または電力の要求を伴い、その設計についての用途を制限する。

高いサンプリングレートを用いて、長く続く波形を取り込むことは、一般的でない。そうしようとする者は、比較的高価な部品を使用する。蛍光の状況において、最も高価な要素は、光源（通常、レーザ）およびデジタイザ、通常、デジタルストレージオシロスコープである。比較的高い費用は、こうした機器の使用を制限してきた。

高いレートのサンプリング、および、取り込まれたサンプルから導出されるデジタルデータの効率的な送出を行うことができる、データ信号のアナログサンプルを取り込むシステムおよび方法を開発することが、望ましいであろう。他の望ましい特徴は、高い精度および従来デバイスと比べての低い費用である。

一実施形態において、本発明は、信号持続期間が、連続するアナログ信号間の間隔と比較すると短い事象から導出される少なくとも１つのアナログ信号を取り込み、デジタル化する装置であって、
上記事象から導出される２つ以上のアナログ信号の１つからアナログサンプルのシーケンスを記憶することがそれぞれ可能である２つ以上のメモリと、
アナログサンプルのシーケンスの上記２つ以上のメモリにおける上記サンプリングおよび記憶が、約０．５ギガヘルツ以上のサンプリングレートで起こるようにトリガーするトリガーと、
上記メモリ内の上記アナログサンプルの読み出しを選択的に開始するための、上記メモリと通信する手段と、
メモリのそれぞれから読み出されるそれぞれのアナログサンプルを受け取り、上記アナログサンプルから対応するデジタル化されたサンプル値を並列に生成するアナログ−デジタル変換器と、
上記アナログ−デジタル変換器のパラメータを動作可能に制御し、上記デジタル化されたサンプル値を受け取るデジタル信号プロセッサと、
上記デジタル信号プロセッサの制御下にあり、上記受け取りおよび変換ならびにデジタル化されたサンプル値の出力が連続するアナログ信号間の間隔の中で完了するように上記デジタル化されたサンプル値を出力する出力段と、
を備える装置である。

本発明の別の実施形態は、先の装置によって行われる方法である。
複数の実施形態が開示されるが、本発明のさらに別の実施形態は、当業者には以下の詳細な説明から明らかになるであろう。明らかになるように、本発明は、種々の明らかな態様における変更が可能であり、変更の全ては、本発明の精神および範囲から逸脱しない。したがって、図面および詳細な説明は、制限的でなく、実際に例示的であると見なされるべきである。

（背景および概観）
図１で最もよくわかるように、サンプル２１０から蛍光減衰曲線を取り込む従来技術のシステム２００は、蛍光が誘導されるはずであるサンプル２１０に向けられるレーザ光の短パルス２１４を生成するレーザ２１２を備える。スプリッタ２３０によって、光２１４の第１の部分２１６が、フォトダイオード２４０に分岐される。フォトダイオード２４０によって生成された信号は、ライン２４２上をデジタイザ２８０に伝達され、デジタイザ２８０は、その信号を用いて、サンプリング動作を開始することができる。光２１４の第２の部分２１８は、スプリッタを通過し、目標サンプル２１０に達し、そこで、光の第２の部分は、知られている方法で蛍光事象を生ずる。アイリス絞り２２０を用いて、レーザ２１２からの光を制御することができる。蛍光事象からの光は、アナログ出力センサ２５０の方向に放出され、アナログ出力センサ２５０は、一定の波長すなわち偏光を選択するフィルタ２５２の助けを借りて、その波長すなわち偏光に対してのみ反応してもよい。センサ２５０（通常、光検出器）によって生成されたアナログ信号は、ライン２５２上をデジタイザ２８０に伝達される。デジタイザ２８０は、１つまたは複数のサンプルをアナログの形態で記憶し、次に、Ａ−Ｄ変換器を用いて対応するデジタル値を生成する。

デジタル値は次に、さらに処理するために、通信チャネル２８２によってコンピュータ２６０に渡される。たとえば、種々の形態のデータ比較またはデータマイニングが、望まれてもよい。約１０９サンプル／秒などの高いレートでサンプリングし、センサ２５０によって生成された波形の相当の部分を取り込む従来技術のシステムにおいて、デジタイザは通常、デジタルストレージオシロスコープであり、デジタル化された値は、別個のコンピュータに生データで渡される。それは、デジタイザは、アナログからデジタル値への変換を行うが、変換されたサンプル値の処理はそれほど行わないからである。

デジタイザの設計は、トレードオフにおいて必要とされる部品のうちの任意の部品で始まる可能性がある。デジタル信号プロセッサ（ＤＳＰ）は、Ａ−Ｄ変換の結果であるデジタル化されたデータの高速な処理を行うだけでなく、デジタル化されたデータの出力に導く１つまたは複数の機能またはパラメータに対する知的制御を提供するのに役立つ可能性がある。特に、ＤＳＰは、ＣＭＯＳまたはｂｉ−ＣＭＯＳ技術で製造されることができ、高いサンプリングレートでアナログサンプルを取り込むのに用いられてきた種類のコンデンサアレイもまた、ＣＭＯＳまたはｂｉ−ＣＭＯＳで実現されることができる。そのため、ＣＭＯＳまたはｂｉ−ＣＭＯＳ（または、共通基板上で不可欠な部品の実現を可能にする他の任意のチップ製造法）を用いると、ＤＳＰおよびアナログサンプル記憶部が密接に連携することができるチップを設計することが可能になる。

本明細書で用いられるように、ＤＳＰは、さらに以下で説明される時間枠内で、Ａ−Ｄ変換から生成される大量のデータを操作するのに十分な速度を有する従来のデジタル信号プロセッサの設計のうちの任意の設計を意味する。ＤＳＰは通常、データおよび命令に対して別個のメモリを有することによって、通常ある程度達成される数値およびベクトル処理の最適化を特徴とする。本発明における採用に適する市販のＤＳＰの設計の例は、Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ ＩｎｃｏｒｐｏｒａｔｅｄからのＴＭＳ３２０ファミリである。具体的には、ＴＭＳ３２０ＬＦ２８１２などの設計が採用され、Ａ−Ｄ変換回路部品をＤＳＰと一体化することの一部として、外部バスをなくすようになされるであろう。大量の処理パワーが必要される以下の実施形態では、ただ１つのＤＳＰが述べられるが、２個以上が用いられてもよい。

図２は、従来技術のデジタイザ２８０（図１）、および、おそらくコンピュータ２６０のいくつかの機能を置き換える、本発明による一体化したデジタイザ−ＤＳＰシステム１００の一実施形態のアーキテクチャを示す。図２でわかるように、システムは、ＤＳＰによって実行される制御ソフトウェアおよび他のソフトウェア用の、別個のデータメモリ６２および命令メモリ６４を有するＤＳＰ６０を有する。ＤＳＰ６０およびシステム１００からの出力は、データリンク６６によって下流のシステム２００に渡される。データリンク６６は、出力ポートに対するピン数を少なく保つのに役立つシリアルポートであるか、または、ある用途では、従来の種類のパラレルポートであってよい。

Ａ−Ｄ変換器（ＡＤＣ）４０は、ＡＤＣ４０によるアナログ入力の変換から得られるデジタルデータを、バス４５でＤＳＰに供給する。ＡＤＣ４０は、内部バス４３ａによって信号を、サンプリングおよび記憶ユニット４４に供給するタイミングユニット４２を有し、サンプリングおよび記憶ユニット４４は、次に、内部バス４３ｂによって、出力としてのサンプルを変換ユニット４６に供給する。サンプリングおよび記憶ユニット４４は、一実施形態において、デジタル化されるようになる異なるアナログレベルを有するサンプルを表す電荷を、個々のセルに蓄積する能力を有するスイッチコンデンサアレイである。変換ユニット４６は、内部バス４３ｃを用いて、その時デジタル化されたデータを読み出しユニット４８に渡す。ＤＳＰは、読み出しユニット４８、変換ユニット４６、サンプリングおよび記憶ユニット４４、およびタイミングユニット４２に、ＤＳＰをそれぞれ接続させる通信経路７２、７４、７６、および７８を有する。そのため、ＤＳＰは、ＡＤＣ４０の動作の種々のパラメータを動作可能に制御する手段を有する。

同様に、デジタイザシステム１００の一部は、１つまたは複数のトリガー源、たとえば、７０ａおよび７０ｂからの外部トリガーを受け取り、ライン７１によってタイミングユニット４２にトリガー信号を供給するトリガーユニット７０：センサ１０からサンプリングされるべきアナログ入力信号を受け取り、種々の方法でこれらの信号を選択し、調節し、得られる信号を通信経路７３でサンプリングおよび記憶ユニット４４に渡す入力信号ユニット７２：および、試験信号を通信経路７５を介して入力信号ユニット７２に供給する試験信号ユニット７４：である。ＤＳＰは、トリガーユニット７１、入力信号ユニット７２、および試験信号ユニット７４（これらは共に、トリガー／入力モジュール８０を形成する）にＤＳＰをそれぞれ接続させる通信経路６１、６３、および６５を有する。（別の実施形態において、トリガー／入力モジュール８０は、ユニット７１および７２のみを含む。）ＤＳＰ６０の種々の部品に対する通信および制御の関係をここで述べる。

（トリガーユニット７０）
トリガーユニット７０は、Ａ−Ｄ変換に先行するサンプリングを開始するのに用いられる。（チップ１００上に集積化されているものとして示すが、トリガーユニット７０の全てまたは一部が、オフチップで実施されることも可能である。）このサンプリングのタイミングは、用途にとって重要である可能性がある。トリガーユニット７０は、ＤＳＰ制御に利用可能な種々のトリガー機構およびパラメータを有する。ＤＳＰ６０は、トリガー動作をイネーブルまたはディセーブルし、トリガー源を選択し（たとえば、７０ａまたは７０ｂを選択する）、トリガー利得を設定し、トリガーされた状態を消去し、トリガーしきい値レベルを設定し、トリガーをアサートすることができる。ＤＳＰはまた、外部トリガーの到来とタイミングユニットのトリガー動作の間の時間遅延を設定することができる。小さな遅延の変更を用いて、繰り返し性のある入力信号の等価時間サンプリング（ＥＴＳ）を実施することができる。大きな遅延の変更を用いて、複数の区画として長く続く過渡現象取り込むか、または、関心領域にサンプリング窓を移動させることができる。トリガーユニット７０は、（少なくとも高いレートで連続してクロック制御されるユニットと比べて）多くの電力を浪費することなく「準備完了（ｒｅａｄｙ）」状態に保持され、トリガー信号が到来すると、（低電力状態にあるであろう）システム１００の残りを「ウェークアップ」させることができる。

トリガー遅延を較正するために、試験信号が、トリガー信号に応答して生成されるように、ＤＳＰ６０は、トリガーおよび試験信号ユニット７０、７４を構成する。ＤＳＰ６０は、ＡＤＣから読み出した波形における試験信号の場所を調べることによって、ＤＳＰ６０がトリガー遅延に対して行った変更の効果を観測することができる。役に立つ設定が、後で使用するためにＤＳＰによって、セーブされる。

（入力信号ユニット７２）
入力信号ユニット７２は、サンプリングされるはずのアナログ信号をそこで受け取る１つまたは複数のチャネルを有してもよい。（チップ１００上に集積化されているものとして示すが、入力信号ユニット７２の全てまたは一部が、オフチップで実施されることも可能である。）入力信号ユニット７２はまた、入ってくるアナログ信号を、オフセット、増幅度、または減衰度でレベルを調整することによって、調節することができる。ＤＳＰ６０は、入力源を選択し、入力信号レベルのオフセットを設定し、利得を設定することができる。

オフセットを較正するために、ＤＳＰ６０は、入力信号ユニットを設定してゼロ信号を供給し、ＡＤＣ４０を用いて結果を測定する。ＤＳＰは、入力信号ユニットに、オフセットを変えるか、または、結果をセーブするようにさせ、デジタル補正を後で行うことができる。

利得を較正するために、ＤＳＰ６０は、入力信号ユニットを制御して、既知のレベルを有するＤＣ信号を供給する。ＤＳＰはまた、試験信号ユニットに、既知の振幅を有する信号を生成するようにさせることができる。ＤＳＰは、ＡＤＣ出力を用いて、利得に対してＤＳＰが行った変更を観測する。役に立つ利得の設定は、後で使用するためにＤＳＰによって、セーブされることができる。

２つ以上のチャネル（遅延は異なるが）に対して、同じ信号が利用可能である場合、このＤＳＰ制御は、インターリーブされたサンプルを得る方法を提供する。２つ以上のチャネル（遅延は異なるが）に対して、同じ信号が利用可能である場合、ＤＳＰは、以下でさらに説明するように、ダイナミックレンジを拡張する方法を提供する。

ＤＳＰ６０は、入力信号ユニット７２を監視することによって、入力範囲外状態を検出することができてもよい。この事象によって、状態フラグがセットされる場合、ＤＳＰ６０は、このフラグを読み取り、消去することができる。

（試験信号ユニット７４）
試験信号は、トリガー遅延およびサンプリングレートを測定するのに用いられる。トリガー遅延を測定するのに用いられる信号は、トリガーユニット７０からの信号によって開始される。ＤＳＰ６０は、試験信号のタイミングおよび形状を調整することができる。ＤＳＰ６０は、これらの使用をイネーブルおよびディセーブルする。試験信号ユニット７４はまた、通信リンク６７を介してトリガーユニット７０に接続される。（チップ１００上に集積化されているものとして示すが、試験信号ユニット７４の全てまたは一部が、オフチップで実施されることも可能である。）
（タイミングユニット４２）
タイミングユニット４２は、ＡＤＣ４０に対するサンプリングストローブを生成する。サンプリングストローブが生成されるレートは、調整可能であり、また、サンプリングストローブがその間に生成される時間間隔（サンプリング窓）に影響を与える。ＤＳＰ６０は、ストローブが生成されるレートと、記憶セルが、その間に入力信号を追従する（ｔｒａｃｋ）時間長とを設定することができる。ＤＳＰ６０は、サンプリングが行われる時を指示する信号をタイミングユニット４２から受け取る。

より具体的には、サンプリングコンデンサが入力信号に追従する時間量は、ＤＳＰ６０によってなどで選択可能である可能性がある。たとえば、サンプリングコンデンサは、Ｎ個のサンプリング期間中、追従するであろう。ここで、Ｎは、例えば１、２、４、８、または１６などの事前選択された数である。サンプリング期間の数のこの選択は、サンプリングレートおよびサンプリング窓の幅とは無関係である。

ＤＳＰ６０は、試験信号ユニット７４に、既知の期間だけ離れた特徴を有する信号を生成させることによって、サンプリングレートを較正することができる。こうした信号の例は、クロック信号であろう。この信号は、ＡＤＣによってデジタル化され、ＤＳＰは、ＡＤＣ出力を用いて、現在のサンプリングレートを確定する。ＤＳＰは次に、それに応じてサンプリングレートを増減させる。代替法として、遅延ロックループを用いて、サンプリングレートが制御されるであろう。ＤＳＰ６０は、クロックからのクロックパルスの数を選択し、これを用いて、サンプリング窓の幅、それによって、サンプリングレートを確定するであろう。

（サンプリングおよび記憶ユニット４４）
サンプリングゲートは、実質的に記憶ユニットに一体化される。その理由は、２つの機能、すなわち、サンプリングおよび記憶が１ユニットとして考えられるからである。ＤＳＰ６０は、記憶セルに対して基準電圧レベルを設定することができる。記憶セルは、複数のチャネルを有する、コンデンサマトリクスとして構成される。それぞれのチャネル内の複数のセルは、複数のセルが、変換ユニット４６に並列に設けられることによって、並列に変換される。ＤＳＰ６０は、変換ユニット４６に設けられるべきチャネルを選択する。記憶セルとＡ／Ｄ変換器の間にバッファバンク（図示せず）が存在する。これらのバッファは、一実施形態では、サンプリングおよび記憶ユニット４４の一部と考えられる。ＤＳＰ６０は、これらのバッファに対して基準電圧レベルを設定することができる。ＤＳＰ６０は、コンデンサセルが、初期化されるはずである電圧を設定するか、または、コンデンサを初期化しないようにプログラムされることができる。後者の例において、コンデンサは、以前のサンプリング動作（サンプリング動作間の間隔の間で任意の電荷の漏れを受ける）からの値に「初期化」される。

（変換ユニット４６）
変換ユニットは、セル内に存在するアナログレベルの確定を行うために、ランプ波基準電圧または調整可能ＤＣしきい値を用いる。ＤＳＰ６０は、比較器基準電圧レベルを設定し、ランプ波をリセットし、ランプ波を開始し、ランプ波速度を制御し、レベルをカウントするカウンタを開始し、カウンタを進行させ、カウンタがカウントするであろう範囲を設定し、カウンタをリセットすることができる。比較器が全て、作動したことを指示する信号、および／または、少なくとも１つの比較器が作動したことを指示する別個の信号を、変換ユニット４６が送り、ＤＳＰ６０が受け取ることができる。ＤＳＰ６０はランプ波と調整可能ＤＣしきい値の間で選択することができる。ＤＳＰ６０は、読み出しユニット４８のラッチが、現在のカウンタ出力をロードされるようにすることができる。

ＤＳＰは、入力信号ユニットが、種々のＤＣレベルをＡＤＣに供給するようにさせることによって、ランプ波速度を測定し、設定する（それによって、較正する）ことができる。種々のレベルに対するＡＤＣの出力間の差は、ランプ波速度の測度である。ＤＳＰは、それに応じてランプ波速度を増減することができる。ＤＳＰはまた、ランプ波の開始とカウンタの開始との間の時間間隔の持続期間を制御してもよい。

（読み出しユニット４８）
読み出しユニット４８は、ＤＳＰ６０用に用意が整った状態で、直列か、無作為のいずれかのアドレス可能な形態で、デジタル化されたデータを保持する。ＤＳＰ６０は、このユニットからデータをシフト出力する、すなわち、選択し、データが、ＤＳＰデータバス６６上に駆動されることを可能にする。デジタル化された値を供給したセルに既知のパターンの不均一性が存在する場合、ＤＳＰ６０は、セルごとの変動を処理する補正を適用するために、補正テーブル、式、または、他の補正基準および計算を用いることができる。セルごとの結果の変動は、サンプリングセル（スイッチおよびコンデンサ）、記憶ユニット出力バッファ、および、Ａ／Ｄ変換器の比較器を構成する回路要素の差によって、生ずる。ＤＳＰは、入力がＤＣレベルである時にＡＤＣの出力を用いることによって、これらの変動を測定することができる。ＤＳＰは、その接続部を介して入力信号ユニットのＤＣレベルを設定することができる。入力信号の種々の特性に対する依存性（たとえば、レベルおよび変化レート）は、所望の特性を有する信号を生成することによって測定されることができ、信号は、試験信号ユニットとの連携を必要とする場合がある。これらの測定結果が、ＤＳＰによって用いられて、取得された波形に対して補正が適用される。

（出力ポート６６）
ＤＳＰ６０は、出力ポート６６を用いて、ＰＣなどの外部デバイスと通信する（データ交換する）ことができる。得られるサンプル数およびＤＳＰ６０によって行われることができる任意の前処理に応じて、デジタイザチップ１００から送出されるサンプルレコードのサイズは、変わる可能性がある。デジタイザは、不要なデータを除去するか、そうでなければ、サンプルレコードのサイズを最適化する前処理用の命令を用いてプログラムされる限り、全体のデジタルサンプリング解決策のより有効な部分となる。

（電力レベル）
多くの用途において、熱に関して考慮する問題、利用可能な電力に対する制限などによって、電力消費は、重要な変動要素である。システム１００内で回路をアイドリングし、回路の使用頻度を低減し、または、低電力動作モードを用いることによって、電力の使用を低減するために、ＤＳＰ６０は、ＡＤＣ４０内の、または、ＤＳＰ６０自体の中の通信リンクを含む、ＤＳＰがそれによって通信する、システム１００の種々の要素に対して通信リンクを用いることができる。電力保存機能は、その機能が、デジタイザがトリガー事象に応答できることを防止するか否かに応じて、２つのタイプがある可能性があり、後者は、より大きな保存を可能にするが、デジタイザを非動作モードに置く。

ここで図３を考えると、ＡＤＣ４０のさらなる詳細およびＡＤＣ４０のＤＳＰ６０とのリンクが述べられる。ＡＤＣ４０の部分の構造は、Ｂ． Ｇｒｅｉｍａｎ等著「Ｄｉｇｉｔａｌ Ｏｐｔｉｃａｌ Ｍｏｄｕｌｅ ＆Ｓｙｓｔｅｍ Ｄｅｓｉｇｎ ｆｏｒ Ｋｍ−Ｓｃａｌｅ Ｎｅｕｔｒｉｎｏ Ｄｅｔｅｃｔｏｒ ｉｎ Ｉｃｅ」Ｌａｗｒｅｎｃｅ Ｂｅｒｋｅｌｅｙ Ｎａｔｉｏｎａｌ Ｌａｂｏｒａｔｏｒｙ，Ｊｕｎｅ ２０，１９９８に記載されるアナログ過渡波形デジタイザに基づく。

（タイミング発生器２４２）
タイミング発生器２４２によって受け取られる（トリガーユニット７０からの（図２を参照されたい））トリガー信号は、遅延段およびインタリーブロジックを伝播する、タイミング発生器２４２からのタイミング信号を開始させ、サンプルセルアレイ２４４の個々のサンプルセルのサンプリング動作を制御するのに必要とされるストローブ信号を生成する。（図３は、タイミング発生器からサンプルセルアレイ内の「欄」への１つのストローブ経路を略図で示す。）サンプリング速度は、伝播速度によって確定され、伝播速度は、次に、入力電流バイアスによって制御される。このサンプリング速度は、ＤＳＰ６０のクロック速度によって支配されず、それよりずっと速い可能性があることに留意することが有益である。一実施形態において、サンプリング速度は、約０．５〜２０ギガヘルツ、好ましくは、約１〜１０ギガヘルツである。

タイミング発生器の一実施形態の別の特徴は、図３に示す構成に現れ、その特徴は、サンプリング用のタイミングは、一連の遅延段から作られる「タップ付き遅延線」から生ずることである。サンプリングは、トリガー７１がタイミング発生器に到来すると始まる。トリガーが、サンプリングされるべき過渡現象から（または、過渡現象を引き起こすどんなものであっても、そこから）導出される場合、トリガーは、過渡現象と同期し、また、トリガー動作が、サンプリングを開始させるため、サンプリングもまた、過渡現象と同期する。その結果、過渡現象が繰り返し性を有し、システムが波形を複数回取得する場合、異なる波形のサンプルが全て、（所定時間内に）「揃う」であろう。または、所望であれば、システムは、小さな遅延を挿入し、波形を互いに対して「シフト」させ、それによって、複数のシフトされた波形を合成することによって、より詳細な複合波形を構築することができる。ほとんどの他のサンプルは、クロックを用いて、サンプリングの時を確定する。サンプリングは、トリガー事象後の第１クロック事象で始まる。これらの２つの事象の間の差は、無作為であり、それぞれの波形の（所定時間における）位置に「ジッタ」を導入する。このことが、波形を合成するのをより難しくさせる。示される実施形態において、こうした合成は、容易に行われる。

（サンプルセルアレイ２４４）
（入力信号ユニット７２からの（図２を参照されたい））入力信号のアナログサンプルは、サンプルセルアレイ２４４内のサンプルセルに保持される。サンプルセルのそれぞれの行は、チャネルである。一実施形態において、行内のサンプルセルの数は、約５０〜２０００、好ましくは、約１２８または１０２４である。示される実施形態において、サンプリング位相中、４つの信号のアナログサンプルが、同時に取得され、４つのチャネルのセル内に保持される。（示される一実施形態において、４つのチャネルが存在するが、それより多いか、または、それより少ない（たった１つのチャネルを含む）チャネルも考えられる。）アナログサンプルは、変換位相中、１回に１つの全チャネルをＡ／Ｄ変換器２４６に渡される。１つの変換器は、サンプルセルアレイのそれぞれの「列」に対応する。多くの列が意味することは、多くの列が、非常に並列的な構造であり、チップ上に集積化するのに適するということである。代替法として、それぞれのチャネルは、ただ１つの関連するＡ／Ｄ変換器を有し、Ａ／Ｄ変換器は、要求される繰り返し間隔内で、アナログサンプル全ての直列変換を行うことができるように十分な速度で動作する。

（Ａ／Ｄ変換器２４６）
単一チャネルのサンプルは全て、単一傾斜Ａ／Ｄ変換器（２５１で示されるＡ／Ｄ変換器）のアレイによって、アナログからデジタルの形態で並列に変換される。Ａ／Ｄ変換器は、アナログランプ波発生器２４７とグレイカウンタ２４９からの出力を共有する。外部信号は、ランプ波速度を設定し、ランプ波を開始しリセットし、カウンタをリセットし進行させる。比較器が、関連するサンプルセルの電圧レベルを通過するランプ波出力を検出する時、シフトレジスタ段２５３の個々の出力ラッチに、カウンタ出力がラッチされる。

（読み出しシフトレジスタ２４８）
読み出し位相中に、出力ラッチは、一実施形態では、シフトレジスタとして構成される。ラッチされた値は、読み出しシフトレジスタの出力に現れる。

（ＤＳＰによる制御）
ＡＤＣ４０およびトリガー／入力モジュール８０の動作は、多くのパラメータに基づいて可変である。ＤＳＰ６０は、示される実施形態のためのアプリケーションの開発中に役立つことがわかる種々のサンプリングおよび変換法に対して、ＡＤＣの動作を迅速に適応させるのに必要とされる柔軟性を与える。ＤＳＰ６０はまた、トリガー／入力モジュール８０の部品の動作を柔軟に制御することができる。いずれにしても、制御は、ＡＤＣ４０およびトリガー／入力モジュール内で検知される状態からの信号または状態に基づいてもよい。ＤＳＰ６０は、以下の項目のうちの任意の項目を行うことができる：
−トリガー動作のイネーブル操作およびディセーブル操作、トリガー源の選択、前記トリガーしきい値レベルの設定、トリガー遅延の設定、および、トリガー信号の生成
−入力源の選択およびオフセットおよび利得を設定することによる入力信号の調節
−試験信号のタイミングおよび形状の調整、ならびに、試験信号のイネーブル操作およびディセーブル操作
−サンプリングおよびランプ波速度の設定、ならびに、ＡＤＣのバイアス電流および基準電圧を設定することによる性能の最適化
−ＡＤＣ制御信号が、サンプリング、変換、および読み出し位相をステップごとに進むようにするためのＡＤＣ制御信号の順序付け
−ＡＤＣから得られるデジタルデータの変換および補正。

（ＡＤＣの動作）
図２の実施形態に示すＡＤＣ４０は、４つのチャネルおよび３つの動作位相、すなわち、サンプリング、変換、および読み出しを有する。ＡＤＣ位相およびチャネルのシーケンスは、ＤＳＰ６０によって制御される。プロセスは、サンプリング位相で始まる。サンプリングは、ＡＤＣが「トリガー」信号を受け取る時に始まる。４つの全ての入力チャネルは、同時にサンプリングされる。ＤＳＰ６０は、変換位相を始める前に、「トリガー完了」信号を見るまで待つ。

ＤＳＰ６０は、変換されるべきチャネルを選択し、アナログランプ波を開始させ、クロック信号をグレイカウンタに送ることによって、変換プロセスを開始させる。ランプ波速度およびカウンタクロック周波数は、ステップサイズを確定する。一実施形態において、ステップは、８〜１２ビットの分解能、好ましくは、１０〜１２ビットの分解能、最も好ましくは、１０ビットを可能にするサイズである。ランプ波手法は、それぞれの分解能のレベルに対して１つの比較器の使用を回避する（「フラッシュＡ−Ｄ変換器」についても同様である）。

変換後、ＤＳＰ６０は、シフトレジスタを形成するように出力ラッチを構成し、デジタル値を読み出す。他のチャネルを変換し、読み出すために、ＤＳＰは、順番にそれぞれのチャネルを選択し、選択されたチャネルに対する変換および読み出し位相を通してＡＤＣを行う。

ＤＳＰがチャネルを選択できることは、ダイナミックレンジを調整する機構を提供する。ＡＤＣ４０が見る場合に、入力信号の振幅が、ＡＤＣの入力レンジと「一致」する時に利益がある。この一致を達成するために、入力信号の振幅を調整することが、入力信号ユニット７２の目的である。しかし、入力信号の振幅が前もってわからない時（特に、入力信号が１度限りの信号である場合）、この調整を行う機会がない場合がある。この問題に対する解決策は、利得が異なる増幅器が存在する経路を介して、複数の入力チャネルへ信号をルーティングすることである。入力信号ユニット７２は、この機能を達成し、入力信号の複数の複製を生成する。それぞれの複製は、他の複製と異なる振幅を有する。たとえば、複製は、比率が２倍異なってもよい。ＡＤＣ４０は、複製を全て同時にサンプリングし、それぞれの複製用のアナログサンプルを別個の記憶セルのアレイに記憶する。ここで、最大効率のために、その振幅が、ＡＤＣの入力レンジに最もよく一致する複製のみを変換し、読み出すことが有利である。

したがって、必要とされるのは、ＤＳＰ６０が、複製を全て変換し読み出すことなく、それによって最良の複製を特定することができる迅速な手段である。１つの可能性は、入力信号ユニットを調べて、（増幅後の）どの信号が、入力レンジを超えたかを知り、超えなかった最も大きな信号を採取することである。入力信号ユニット７２は、この試験を行い、ＤＳＰが検知するために、フラグをセットするであろう。この情報が、入力信号ユニット７２から利用できない場合、代替法は、最も小さい信号を最初に変換し、測定された振幅に基づいて、（最も小さい信号よりよい場合）残りの複製の中から最もよく合うものを選択することである。

変換ユニット４６が、比較器のうちの少なくとも１つが作動したというＤＳＰ読み取り可能な指示子を提供する場合、別の方式が可能である。この場合、ＤＳＰ６０は、それを基準にしてサンプルが比較されるはずであるしきい値を選択し、次に、このしきい値を基準にして、１つのチャネルのサンプル全てを並列に試験することができる。比較器のうちの少なくとも１つが作動する場合、複製が大き過ぎる。ＤＳＰは、この機能（ｃａｐａｂｉｌｉｔｙ）を用いて、大き過ぎない最も大きな複製を迅速に見つけ出し、その複製を変換および読み出しプロセスに通過させることができる。

（データ変換および補正）
ＡＤＣからのデータは、グレイコード形式である。ＤＳＰがこのデータについて算術演算を行う前に、データは、２値コード形式に変換されなければならない。この変換は、読み出し中にハードウェアによって行われる可能性がある。ＤＳＰは、ゼロ入力信号がデジタル化される時に見られるサンプルごとの一定の変動を補正することができる。ペデスタルと呼ばれる、これらの変動の測定値は、ＤＳＰに記憶され、グレイ−２値変換後、データから減算されることができる。それぞれのチャネルは、それ自身の測定されたペデスタルを有する。

図６は、光学的に検出された事象からＰＣに対して、デジタル化されたデータを供給するための、デジタイザ６００のさらなる実施形態を示し、この実施形態がここで述べられる。実施形態の機能は、ハードウェア、ソフトウェア、または、両者の組み合わせで実現される。ソフトウェアコンポーネントは、デジタル信号プロセッサ（ＤＳＰ）６１０のプログラム記憶部に存在する。ハードウェア部品は、図６のブロック図に描かれる。ＡＤＣ６４０およびＤＳＰ６１０は、先に述べたものと同様である。図６の他のハードウェア部品は、以下で述べられる。

トリガー、バイアス電流、および基準電圧のＤＳＰ制御（ＧＬＵＥ Ａ ６５０）：精密でかつ繰り返し性のある制御のために、デジタル−アナログ変換器（ＤＡＣ）は、ＴＲＩＧ ６２０、ＢＩＡＳ ６２２、およびＲＥＦ Ｓ６２４部品に埋め込まれる。これらのＤＡＣは、トリガー基準電圧、サンプリング速度、およびランプ波速度バイアス電流、複数の基準電圧（ＰＤ ６３０、ＰＭＴ１ ６３２、およびＰＭＴ２ ６３４信号オフセットを含む）、およびＴＥＳＴ６８０信号オフセットを制御する。ＤＡＣは、ＤＳＰによってプログラムされる。変更は、コマンドをＤＳＰに送ることによってＰＣ ６４２によって行われてもよい。

信号源（ＴＥＳＴ ６８０、ＰＤ ６３０、ＰＭＴ１ ６３２、ＰＭＴ２ ６３４）：ＡＤＣは、４つの入力チャネル（Ｓ０〜Ｓ３）６４４を有する。この例において、１つのチャネル、ＴＥＳＴチャネルは、ＤＳＰ生成パターンに用いられる。別のチャネル、ＰＤチャネルは、ＰＩＮフォトダイオードからの信号を受容する（ａｃｃｅｐｔ）。トランスインピーダンス増幅器（ＴＩＡ）（図示せず）は、フォトダイオードとＡＤＣの間に挿入されて、バイアス電圧を一定に保ち、一定の利得を与え、ＡＤＣ入力を駆動してもよい。他の２つのチャネル、ＰＭＴ１とＰＭＴ２は、５０オーム同軸ケーブルによって伝導される信号を受容する。これらのチャネルのうちの１つの一般的な使用法は、光電子増倍管（ＰＭＴ）に接続することである。

トリガー（ＴＲＩＧ ６２０）：逆バイアスされたＰＩＮフォトダイオードを用いて、レーザ光が検出される。比較器は、フォトダイオードの出力が基準レベルを超えると、トリガー信号を生成する。トリガー信号は、ＡＤＣがサンプリングしている間、アクティブのままでなければならないため、信号をラッチする手段が必要とされる。ＤＳＰは、デジタイザが、次のトリガーを受け取る準備ができると、ラッチを消去する。

バイアス電流および基準電圧（ＢＩＡＳ ６２２およびＲＥＦＳ ６２４）：ＡＤＣおよびアナログ入力回路部品の適切な動作のために、一定の範囲内に設定されなければならない、複数のバイアス電流および基準電圧が、存在する。これらの一部は、可変であり、他のものは、一定の公称値に設定される場合がある。２つの役立つ可変設定は、サンプリング速度およびランプ波速度を制御する電流バイアスである。これらは、波形がサンプリングされ、デジタル化される時間および振幅分解能を確定する。

入力信号調節（ＳＩＧＳ ６９０）：入力信号は、ＡＣ結合またはＤＣ結合であってよく、ＤＣオフセットが付加されてもよい。この後、ＴＥＳＴ、ＰＭＴ１、およびＰＭＴ２チャネルは、一定または可変利得を有する増幅器を有する。オフセットおよび利得は、ＤＳＰによって調整される。入力保護回路部品もまた存在してよい。範囲外入力は、ＤＳＰに報告されるであろう。

ＤＳＰ−ＡＤＣインタフェース（ＧＬＵＥ Ｂ ６６０）：ＡＤＣの制御およびステータスピンは、ＤＳＰの個々のプログラム可能なデジタルＩ／Ｏピンに接続されてもよい。ＤＳＰのデータバスも、利用される。読み出し位相中、ＡＤＣからのデジタル化されたデータは、バス上に駆動され、ＤＳＰ内のＲＡＭにロードされる。グルーロジックは、この読み取り操作を行うために、３状態ドライバおよび制御ロジックを含む。

（サンプリングおよびデジタル化のタイミング）
図４を参照すると、レーザ蛍光の例を用いて、サンプリングおよびデジタル化のサイクルのタイミングを説明することができる。サンプルは、１つまたは複数のレーザパルスによって、誘導され蛍光を発する。第１パルスは、図４のラインａで示され、第２（次に続く）パルスは、ラインｆで示される。パルス間の間隔は、繰り返し周波数間隔と呼ばれてもよい。本設計は、１０ｋＨｚを超えるが、サンプリングレートを大幅に下回ったままである（１０分の１から１００分の１）事象レートを考える。複数のパルスを用いるいくつかの理由がある場合がある。ある場合には、生物学的プロセスなどのプロセスが起こり、そのプロセスの変化を観測することが望ましい。他の場合には、個々の光子または少数の光子を観測するような、誘導される光が不足した状態が存在し、観測されるべきものを表す波形の点を蓄積するために観測を繰り返すことが必要である。さらに他の場合には、デジタイザは、複数のサンプルを検査するある型の機器の部品として用いられてもよく、複数のサンプルのそれぞれは、１つまたは複数のレーザパルスを受ける。処理量の増加を望もうとすると、レーザパルスは、次のサンプルまでの遅延を最小にする時間間隔を空けることを必要とする。

それぞれのレーザパルスは、持続期間の比較的短い時間間隔（ナノ秒以下の、一実施形態では、約０．４〜数ナノ秒範囲の）を有し、それぞれの対応する蛍光波形は、多少長いが、同様に数ナノ秒範囲であろう。蛍光放出の良好な波形を得るために、１〜４ギガヘルツレートでアナログサンプルを取得するのが望ましい。そのため、一実施形態では、１つのサンプルについてのサンプルレート間隔は、約１／１０９秒である。全サンプリング窓の持続期間は、約１０〜１００ナノ秒である。対照的に、事象繰り返し間隔の持続期間は、約１０〜１００マイクロ秒である。そのため、サンプリングが、事象繰り返し間隔の始まりで起こるため、この後半の期間のほとんど全てが、最初の１０〜１００ナノ秒で収集されるアナログサンプルを処理するのに利用可能である。図４は、デジタル化されたサンプルおよび任意の処理されたサンプルが、レーザパルス間の全間隔の後半で現れることを示す。（サンプリング窓および事象繰り返し間隔の長さは、図４では一定縮尺で示されていないことに留意されたい。事象繰り返し間隔は、非常に短縮され、処理されたサンプルＡおよびＢは通常、時間的に千鳥状になるであろう。）
図４において、ラインａ上で示すレーザパルスに続いて観測される２つの蛍光信号が、存在する。２つの観測の２つの波形は、図４のラインｂおよびｃ上に現れる。それぞれのアナログサンプル値は、曲線の下の垂直ラインで示される。（１つまたは複数のこうした波形が存在する可能性があり、波形は、たとえば、異なる周波数における観測であるか、または、互いに対して偏光差を有する場合がある。図３に示すデジタイザは、サンプリング窓中に取り込まれる最大４つの波形を処理するように構成される。）波形のそれぞれが、デジタル化されると、デジタルサンプル値が、レジスタバンクなどのデジタルメモリに記憶されることができる。こうした値のシーケンスは、図４のラインｄおよびｅにおいて、「デジタルサンプル」と表示される２値数の列として図で示される。

ＤＳＰ６０は、生のデジタルサンプル値に対して追加のレベルの処理を行うための制御ソフトウェアを有してもよい。好ましくは、処理は、出力されるべきデータレコードのサイズを減らすが、波形加算などの生のサンプルデータから導出される付加的な測度を追加してもよい。このことによって、図４のラインｄおよびｅの「処理されたサンプル」と表示される２値数の短い列として示す、データまたは処理されたレコードの別のセットが得られるであろう。ＤＳＰ処理は、レコードサイズを減らし、ＤＳＰからの出力タイミング問題を回避してもよい。ＤＳＰによって計算されるデータのあるものは、チップ上の、ならびに、チップおよび、マイクロウェルプレートリーダまたはデジタイザがそれによって異なるサンプルに対応する信号を得る他の手段などの外部システムを含む、制御ループの一部として用いられる、「良好サンプル完了」などの制御データである可能性がある。制御ループを用いて、サンプルを移動させ、レーザ−センサ組み立て品が移動させられるか、または、可動ミラーを用いて、両者の間の光学経路が変更されるであろう。

（ＤＳＰ機能）
チップ上にＤＳＰを設置することは、部品間通信を早めるという一般的な利点をもたらすが、ＤＳＰが実行する機能がチップ上で得ることができる時に生ずる他の利点が、存在する。特別な利益は、電力消費が減ることである。これは、デジタイザが信号の発生地点で必要とされる用途で特に役立つ可能性がある。本設計は、伝送ネットワークまたは回路の特定の場所などの信号の発生地点で、たとえ、その地点が、ほとんど電力を利用できないか、または、熱的な必要条件が制限されている時でも、デジタイザ／ＤＳＰを埋め込むことを可能にする。この埋め込み式デジタイザ／ＤＳＰはまた、大型の機器を導入することなく、リアルタイムのデジタル化されたデータを生成することを可能にする。１つのチップ上に一体化されたＡＤＣおよびＤＳＰのさらなる利点は、（特に、並列化が用いられるところでは）多くのラインを有する内部経路が存在するが、外部信号に対するピンまたは接触点が少ないことである。後者はまた、チップサイズ全体を縮小するのに役立つ。

（用途）
高いレートで波形をサンプリングし、非常に正確なデジタルデータを送出する本デバイスの能力は、留意されるように、蛍光減衰曲線を取り込むための蛍光計で用いられることができる。しかし、デバイスの能力は、多くの他の用途に利益を提供する。デバイスの能力は、低価格かまたは低電力の短パルスから微細な特徴を抽出したいと思ういずれの人にも利益を与える場合がある。デバイスの能力はまた、ミリ秒時間枠で起こる変化（サンプル波形の微細な特徴に見られる）を監視する必要がある人に特に利益を与える場合がある。

図５は、先に述べたデジタイザ／ＤＳＰ実施形態を用いて、デジタル化されたデータを生成することができる一般化した環境を示す。図５に見られるように、光または電気信号などの事象３１４は、試験下のサンプル、媒体、またはシステム３１０に適用される。トリガーセンサ３３０は、事象を検知し、Ａ−Ｄ変換器３４０と一体になったデジタイザ／ＤＳＰ３００にトリガーを与える。応答アウト３１２が、生成され、適当なサンプリングセンサ３５０によって検知される。サンプルは、ＤＳＰの制御下でデジタイザ／ＤＳＰ３００において処理されて、デジタルデータアウト３６６、すなわち、サンプリングされた応答アウトのレコードが生成される。

こうしたデジタイザ／ＤＳＰを用いることができる環境は、たとえば：
生物学的および化学的薬品の検出；
生化学速度論；
広帯域通信チャネルおよび適応アンテナアレイの較正；
表面音響波または高分解能超音波を用いる非破壊評価；
高度測量、ライダー、光学断層撮影法、および質量分析法；
振動測定法；ならびに、
光学的または電気的時間領域反射測定法；
を含む。

先の実施形態で述べた、Ａ−Ｄ変換器および他の部品と連携して、サンプリングおよびデジタル化プロセスを制御するＤＳＰ部品の柔軟性は、所望のサンプルを収集し、所望のサンプリングされたデータをデジタル形態で含むデジタル化されたレコードを送出するシステムを費用効果的に開発することを容易にする。

本発明は、好ましい実施形態を参照して述べられたが、当業者は、本発明の精神および範囲から逸脱せずに、形態および詳細に変更を行ってもよいことを認識するであろう。

蛍光減衰波形データが取り込まれ、デジタル化される従来技術のシステムのブロック略図である。 一実施形態による、アナログメモリおよびＤＳＰを有するデジタイザのアーキテクチャのブロック図である。 一実施形態によるシステムにおけるサンプル信号取り込みおよびデータの流れの略図である。 ２つの蛍光減衰波形の場合の、サンプル取り込みおよびその後の信号処理についての相対的な時間スケールを示すタイミング図である。 サンプリングされる信号が、蛍光からではなく、試験下の別の媒体またはシステムから導出され、システムを通過する入力信号が、出力信号に変換されるようにする信号サンプリング環境の略図である。 別の実施形態のブロック略図である。

Claims (32)

1. 信号持続期間が、連続する事象間の間隔と比較すると短い事象から導出される少なくとも１つのアナログ信号を取り込み、デジタル化する装置であって、
   前記事象から導出される２つ以上のアナログ信号の１つからアナログサンプルのシーケンスを記憶することがそれぞれ可能である２つ以上のメモリと、
   アナログサンプルのシーケンスの前記２つ以上のメモリにおける前記サンプリングおよび記憶が、約０．５ギガヘルツ以上のサンプリングレートで起こるようにトリガーするトリガーと、
   前記メモリ内の前記アナログサンプルの読み出しを選択的に開始するための、前記メモリと通信する手段と、
   メモリのそれぞれから読み出されるそれぞれのアナログサンプルを受け取り、前記アナログサンプルから、対応するデジタル化されたサンプル値を生成するアナログ−デジタル変換器と、
   前記アナログ−デジタル変換器のパラメータを動作可能に制御し、前記デジタル化されたサンプル値を受け取るデジタル信号プロセッサと、
   前記デジタル信号プロセッサの制御下にある出力段であって、前記受け取りおよび変換ならびにデジタル化されたサンプル値の出力が連続する事象間の間隔の中で完了するように、前記デジタル化されたサンプル値を出力する出力段と、
   を備える装置。
2. 請求項１に記載の装置であって、前記メモリ、デジタル信号プロセッサ、および、アナログ−デジタル変換器は全て、１つのチップ上に集積化される、装置。
3. 請求項２に記載の装置であって、前記チップは、ＣＭＯＳチップまたはｂｉ−ＣＭＯＳチップである、装置。
4. 請求項１に記載の装置であって、
   どのメモリを読み出すか、また、どの順番かを選択するための、前記デジタル信号プロセッサ用の制御ソフトウェアを、
   さらに含む装置。
5. 請求項１に記載の装置であって、
   前記デジタル化されたサンプル出力値を、装置から出力される前に前処理するための、前記デジタル信号プロセッサ用の制御ソフトウェアを、
   さらに含む装置。
6. 請求項１に記載の装置であって、前記デジタル信号プロセッサは、前記トリガー／入力モジュールの１つまたは複数の動作パラメータを動作可能に制御する、装置。
7. 請求項１に記載の装置であって、前記デジタル信号プロセッサは、前記トリガーの以下の動作パラメータ、すなわち、
   トリガー動作のイネーブル操作／ディセーブル操作、トリガー源の選択、トリガー利得の設定、トリガーされた状態の消去、前記トリガーしきい値レベルの設定、および、前記トリガーアクションのアサート
   の１つまたは複数を動作可能に制御する、装置。
8. 請求項１に記載の装置であって、
   入力信号ユニットを、
   さらに備え、
   前記デジタル信号プロセッサは、前記入力信号ユニットの以下の動作パラメータ、すなわち、
   オフセットを用いた入力レベルの調整、利得または減衰を用いた入力レベルの調整、前記入力源の選択、オフセットレベルの設定、利得または減衰レベルの設定
   の１つまたは複数を動作可能に制御する、装置。
9. 請求項１に記載の装置であって、
   入力信号ユニットを、
   さらに備え、
   前記デジタル信号プロセッサは、前記入力信号ユニットに対して利得レベルを較正する、装置。
10. 請求項１に記載の装置であって、
    入力信号ユニットを、
    さらに備え、
    前記デジタル信号プロセッサは、既知のレベルを有する入力を前記入力信号ユニットに対して生成する試験信号ユニットを用いることによって、前記入力信号ユニットに対して利得レベルを較正する、装置。
11. 請求項１に記載の装置であって、
    入力信号ユニットを、
    さらに備え、
    前記入力信号ユニットは、入力信号における範囲外状態を検知し、読み出しおよび消去のために、前記デジタル信号プロセッサにとってアクセス可能なフラグをセットする、装置。
12. 請求項１に記載の装置であって、
    サンプリングタイミングユニットを、
    さらに備え、
    デジタル信号プロセッサは、前記サンプリングタイミングユニットの１つまたは複数の動作パラメータを動作可能に制御する、装置。
13. 請求項１に記載の装置であって、
    サンプリングタイミングユニットを、
    さらに備え、
    デジタル信号プロセッサは、前記サンプリングタイミングユニットの以下の動作パラメータ、すなわち、
    サンプルストローブの生成レート、および、１つまたは複数のアナログサンプルに対する前記サンプリング期間の継続期間
    の１つまたは複数を動作可能に制御する、装置。
14. 請求項１に記載の装置であって、
    サンプリングタイミングユニットを、
    さらに備え、
    デジタル信号プロセッサは、前記サンプリングタイミングユニットの１つまたは複数の動作パラメータを動作可能に制御し、前記サンプリングレートを較正する、装置。
15. 請求項１に記載の装置であって、前記２つ以上のメモリはそれぞれ、１つまたは複数のチャネルを画定するコンデンサマトリクスを備え、前記ＤＳＰは、前記アナログ−デジタル変換器によって処理するために、１つまたは複数のチャネルの選択を動作可能に制御する、装置。
16. 請求項１に記載の装置であって、
    変換ユニットを、
    さらに備え、
    前記デジタル信号プロセッサは、前記変換ユニットの１つまたは複数の動作パラメータを動作可能に制御する、装置。
17. 請求項１に記載の装置であって、
    比較器とランプ波にすることができる電圧基準とを有する変換ユニットを、
    さらに備え、
    デジタル信号プロセッサは、前記変換ユニットの以下の動作パラメータ、すなわち、
    前記比較器電圧レベルの設定、前記ランプ波のリセット、前記ランプ波の開始、前記ランプ波速度の制御、ランプ波レベル用のカウンタの開始、ランプ波レベル用のカウンタのカウント進行、カウンタがカウントするであろう範囲の設定
    の１つまたは複数を動作可能に制御する、装置。
18. 請求項１に記載の装置であって、
    前記出力段の読み出しユニットを、
    さらに備え、
    デジタル信号プロセッサは、前記読み出しユニットの１つまたは複数の動作パラメータを動作可能に制御する、装置。
19. 請求項１に記載の装置であって、
    前記１つまたは複数のメモリのサンプリングセルにおけるセルごとの結果の変動を確定するための、前記デジタル信号プロセッサ内の手段を、
    さらに備え、
    前記デジタル信号プロセッサは、前記デジタル化されたサンプル値を出力する前に、前記デジタル化されたサンプル値に対して前記セルごとの結果の変動用の補正を適用する、装置。
20. 請求項１に記載の装置であって、
    前記メモリ、前記トリガー／入力モジュール、読み出しを選択的に開始させるための、前記メモリと通信する前記手段、前記アナログ−デジタル変換器、および前記デジタル信号プロセッサのうちの１つまたは複数は、低電力モードを有し、
    前記デジタル信号プロセッサは、前記低電力モードの開始および除去を動作可能に制御する、装置。
21. 請求項１に記載の装置であって、
    サンプリングのタイミング調整を行うタイミング発生器を、
    さらに備え、
    前記タイミング発生器は、タップ付き遅延線で形成される、装置。
22. 請求項１に記載の装置であって、メモリのそれぞれから読み出されたそれぞれのアナログサンプルを受け取る前記アナログ−デジタル変換器は、メモリ内の前記アナログサンプルに並列に作用して、対応するデジタル化されたサンプル値を生成する複数の変換器で構成される、装置。
23. 請求項１に記載の装置であって、
    前記アナログ−デジタル変換器は、ランプ波基準値を有する変換ユニットを有し、
    前記デジタル信号プロセッサは、前記変換器用のランプ波速度を較正する、装置。
24. 信号持続期間が、連続する事象間の間隔と比較すると短い事象から導出されるアナログ信号を取り込み、デジタル化する方法であって、
    前記事象から導出される２つ以上のアナログ信号のうちの１つのアナログサンプルを、２つ以上のメモリのそれぞれに約０．５ギガヘルツ以上で記憶するステップと、
    メモリ内の前記アナログサンプルの読み出しを選択的に開始するステップと、
    前記メモリの少なくとも１つから読み出されるそれぞれのアナログサンプルを、アナログ−デジタル変換器において受け取り、前記少なくとも１つのメモリ内の前記アナログサンプルに対して、対応するデジタル化されたサンプル値を生成するステップと、
    前記アナログ−デジタル変換器と通信するデジタル信号プロセッサの使用によって、前記アナログ−デジタル変換器のパラメータを制御するステップと、
    前記受け取りおよび変換ならびにデジタル化されたサンプル値の出力が連続する事象間の間隔の中で完了するように、前記デジタル信号プロセッサの制御下で前記デジタル化されたサンプル値を出力するステップと、
    を含む方法。
25. 請求項２４に記載の方法であって、前記デジタル化されたサンプル値を出力する前記ステップは、前記デジタル信号プロセッサのポートから前記デジタル化されたサンプル値を出力するステップを含む、方法。
26. 請求項２４に記載の方法であって、
    前記メモリの２つ以上にあるアナログサンプルを試験するステップと、
    前記試験に基づいて、前記アナログ−デジタル変換器がどのメモリを読み出すか、また、どの順番かを前記デジタル信号プロセッサが選択するステップと、
    をさらに含む方法。
27. 請求項２４に記載の方法であって、
    入力信号範囲を規定するステップと、
    前記１つまたは複数のメモリのそれぞれにある前記アナログサンプルを前記入力範囲と比較するステップと、
    をさらに含み、
    前記デジタル信号プロセッサは、前記アナログ−デジタル変換器を制御して、前記アナログサンプルが、前記入力信号範囲に最もよく一致する、前記メモリ内の前記アナログサンプルのみを変換するようにする、方法。
28. 請求項２４に記載の方法であって、
    前記デジタル化されたサンプル値が、前記デジタル信号プロセッサの制御下で出力される前に、前記デジタル化されたサンプル値を前記デジタル信号プロセッサが前処理するステップを
    さらに含む方法。
29. 請求項２４に記載の方法であって、
    前記デジタル化されたサンプル値から導出される制御情報を生成するように、前記デジタル化されたサンプル値を前処理するステップと、
    前記デジタル化されたサンプル値と共に前記制御情報を出力するステップと、
    をさらに含む方法。
30. 事象を表す波形から導出されるアナログサンプルを取り込み、デジタル化する装置であって、前記波形は、波形間の間隔と比較すると短い持続期間を有する、サンプリング用の関心部分を有しており、
    約０．５ギガヘルツ以上のレートでサンプリングされる、前記波形からのアナログサンプルを記憶することがそれぞれ可能である２つ以上のメモリであって、前記アナログサンプルは、かなりの部分の減衰曲線が特徴を表す（ｃｈａｒａｃｔｅｒｉｚｅ）、２つ以上のメモリと、
    デジタル信号プロセッサと、
    前記メモリと通信し、メモリ内の前記アナログサンプルの読み出しを選択的に開始するための、前記デジタル信号プロセッサと連結する制御手段と、
    前記メモリのそれぞれから読み出されたアナログサンプルを受け取り、それぞれのメモリに対して、対応するデジタル化されたサンプル値を生成するためのアナログ−デジタル変換器と、
    前記デジタル信号プロセッサの制御下にある出力段であって、前記受け取りおよび変換ならびにデジタル化されたサンプル値の出力が連続する信号間の間隔の中で完了するように、前記デジタル化されたサンプル値を出力する出力段と、
    を備える装置。
31. 請求項３０に記載の装置であって、メモリのそれぞれから読み出されたそれぞれのアナログサンプルを受け取る前記アナログ−デジタル変換器は、メモリ内の前記アナログサンプルに並列に作用して、対応するデジタル化されたサンプル値を生成する複数の変換器で構成される、装置。
32. サンプリング用の信号持続期間が、連続するアナログ信号間の間隔と比較すると短い事象から導出される少なくとも１つのアナログ信号を取り込み、デジタル化する装置であって、
    前記事象から導出される前記少なくとも１つのアナログ信号のアナログサンプルのシーケンスを記憶することが可能な少なくとも１つのメモリと、
    アナログサンプルのシーケンスの前記少なくとも１つのメモリにおける前記サンプリングおよび記憶が、約０．５ギガヘルツ以上のサンプリングレートで起こるようにトリガーするトリガーと、
    前記少なくとも１つのメモリ内の前記アナログサンプルの読み出しを選択的に開始するための、前記少なくとも１つのメモリと通信するデジタル信号プロセッサと、
    前記少なくとも１つのメモリから読み出されるアナログサンプルを受け取り、前記アナログサンプルから対応するデジタル化されたサンプル値を生成するアナログ−デジタル変換器と、
    前記デジタル化されたサンプル値を受け取り、デジタル化されたサンプルレコードを生成するように、前処理を行うための、前記デジタル信号プロセッサ内の手段と、
    前記デジタル信号プロセッサの制御下にある出力段であって、前記受け取りおよび変換ならびにデジタル化されたサンプルレコードの出力が連続するアナログ信号間の間隔の中で完了するように、前記デジタル化されたサンプルレコードを出力する出力段と、
    を備える装置。
    
    

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