JP2005311688A - スイッチマトリックス - Google Patents

Abstract

【課題】直流レベルが０Ｖ以外のべースバンド信号を通過させることができ、正電源動作が可能なスイッチマトリックスを提供すること。
【解決手段】単極双投スイッチ９１_１、９１_２、９２_１、９２_２の各々は、そのドレインまたはソースの一方が共通端子（図示せず）に接続され他方が２個のスイッチ端子（図示せず）に接続された２個の電界効果トランジスタ３１_１と３１_２、３２_１と３２_２、３３_１と３３_２、３４_１と３４_２を構成要素とし、入力端子１１、１２は単極双投スイッチ９１_１、９１_２の共通端子に接続され、出力端子２１、２２は単極双投スイッチ９２_１、９２_２の共通端子に接続され、伝送線路５１〜５４が、単極双投スイッチ９１_１、９１_２から単極双投スイッチ９２_１、９２_２へ信号を伝送し、単極双投スイッチ９１_１、９１_２の各々における２個のスイッチ端子間が、それぞれ、抵抗４５、４６で接続されているスイッチマトリックスを構成する。
【選択図】 図１

Description

本発明は、スイッチマトリックスに関し、特に、入力信号を任意の出力に切り替えて出力する多入力多出力のスイッチマトリックスに関する。

電界効果トランジスタ（以下、ＦＥＴと記す）を用いた単極双投スイッチ（以下、ＳＰＤＴスイッチと記す）、あるいは一般に、単極ｎ投スイッチ（Ｓｉｎｇ１ｅ−Ｐｏ１ｅ ｎ−Ｔｈｒｏｗ Ｓｗｉｔｃｈ、以下、ＳＰｎＴスイッチと記す、ここに、ｎは２以上の整数とする）は、広帯域、低消費電力および高速切替速度という特徴から、無線通信用携帯端末の送受切替スイッチや、入力信号を任意の出力に切り替えて出力する多入力多出力のスイッチマトリックスなどに広く利用されている。

図１４は、下記特許文献１に記された従来のスイツチマトリツクスの回路構成を示す図である。図において、１で始まる符号は入力端子、２で始まる符号は出力端子、３で始まる符号はＦＥＴ、４で始まる符号は抵抗、５で始まる符号は伝送線路、６で始まる符号は制御端子、９で始まる符号はＳＰＤＴスイッチをそれぞれ表す。

この従来例は、入出力端子数ともに２の場合の２×２スイッチマトリックスであり、入出力端子１１、１２、２１、２２にそれぞれＳＰＤＴスイッチ９１_１、９１_２、９２_１、９２_２を備え、これらのＳＰＤＴスイッチ間を４本のインタコネクション用伝送線路５１〜５４で接続することによりスイッチマトリックスとして動作する。また、各ＳＰＤＴスイッチは、シリーズ・シャントＦＥＴ構成となっており、例えばＳＰＤＴスイッチ９１_１の場合には、シリーズＦＥＴ３１_１とシャントＦＥＴ３１_１ＳおよびシリーズＦＥＴ３１_２とシャントＦＥＴ３１_２Ｓとで構成されている。

このスイッチマトリックスの動作は以下の通りである。

入力端子１１から入力される信号は、ＳＰＤＴスイッチ９１_１に入力され、ＳＰＤＴスイッチ９２_１への接続経路である伝送線路５１か、またはＳＰＤＴスイッチ９２_２への接続経路である伝送線路５２に出力される。

同様に、入力端子１２から入力される信号は、ＳＰＤＴスイッチ９１_２に入力され、ＳＰＤＴスイッチ９２_１への接続経路である伝送線路５３か、またはＳＰＤＴスイッチ９２_２への接続経路である伝送線路５４に出力される。

ＳＰＤＴスイッチ９２_１においては、伝送線路５１または伝送線路５３からのどちらか一方の信号を出力端子２１に出力するように制御され、ＳＰＤＴスイッチ９２_２においては、伝送線路５２または伝送線路５４からのどちらか一方の信号を出力端子２２に出力するように制御される。

ここで、ＳＰＤＴスイッチ９１_１および９２_１のゲートバイアスは、ＳＰＤＴスイッチ９１_１のシリーズＦＥＴ３１_１、シャントＦＥＴ３１_２ＳとＳＰＤＴスイッチ９１_２のシリーズＦＥＴ３２_１、シャントＦＥＴ３２_２Ｓが制御端子６１から、ＳＰＤＴスイッチ９１_１のシリーズＦＥＴ３１_２、シャントＦＥＴ３１_１ＳとＳＰＤＴスイッチ９１_２のシリーズＦＥＴ３２_２、シャントＦＥＴ３２_１Ｓが制御端子６２からそれぞれ共通に印加できるようになっている。なお、出力端子２１、２２に接続されたＳＰＤＴスイッチ９２_１、９２_２も同様に２個の制御端子６１、６２からゲートバイアスを印加できる構成となっている。

シリーズ・シャントＦＥＴ構成のスイッチは、通過時にはシリーズＦＥＴをＯＮ、シャントＦＥＴをＯＦＦに制御し、遮断時にはシリーズＦＥＴをＯＦＦ、シャントＦＥＴをＯＮに制御する。従って、図１４に示した従来例では、制御端子６１および６２に相補的な電圧を印加することにより、信号の通過状態を、入力端子１１に入力された信号を出力端子２１から出力し、入力端子１２に入力された信号を出力端子２２から出力するという通過状態と、入力端子１１に入力された信号を出力端子２２から出力し、入力端子１２に入力された信号を出力端子２１から出力するという通過状態との２通りに切り替えることができる構成となっている。

特開平６−２３２６０４号公報

この従来構成のスイッチマトリックスには以下の問題点がある。

まず第１に、シャントＦＥＴ３１_１Ｓ、３１_２Ｓ、３２_１Ｓ、３２_２Ｓにより信号通過経路がグランドに接続されているため、直流レベルが０Ｖ以外のべースバンド信号を通過させることができないという問題点である。

第２に、ＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴでスイッチを構成した場合、正電源動作が困難であるという問題点である。

スイッチの特性で重要なのは、ＯＮ経路の挿入損失とＯＦＦ経路のアイソレーションである。このうち挿入損失は、主に使用するＦＥＴのＯＮ抵抗（Ｒｏｎ）に依存し、アイソレーションは主にＦＥＴのＯＦＦ容量（Ｃｏｆｆ）に依存する。このため、高周波スイッチ用デバイスとしては、ＯＮ抵抗とＯＦＦ容量を低減できるＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴが多用されている。

しかしながら、一般的にＭＥＳＦＥＴやＨＥＭＴはディプレッション（ノーマリーオン）型ＦＥＴであるため、しきい値電圧（Ｖｔｈ）が負電圧となる。従って、従来例のようにシャントＦＥＴによりドレインおよびソースの電位が自動的に０Ｖになる場合には、ゲートバイアスが０Ｖの時、ＦＥＴはｏｎ状態にあり、ＦＥＴをｏｆｆ状態にするには、Ｖｔｈより低い負電圧が必要とされ、制御回路に負電圧発生回路が必要になる。特に携帯端末においては、この負電圧発生回路が実装上大きな領域を占めるため、ＦＥＴスイッチの正電源動作が強く望まれている。

これらの問題点は、図１５の（ａ）に示したように、シャントＦＥＴを除き、シリーズＦＥＴ３１_１〜３４_２のみでＳＰＤＴスイッチ９１_１、９１_２、９２_１、９２_２を構成することにより解決されることが期待される。しかしながら、図１５に示した従来例では、例えば、信号が入力端子１１から出力端子２２へ、入力端子１２から出力端子２１へとそれぞれ通過するという通過状態（図１５の（ｂ）に等価回路を示す）である場合、ＯＮ経路のＦＥＴのドレイン端子には、低抵抗のＲｏｎ経由でソースと同電位の電圧が印加されるものの、ＯＦＦ経路のＦＥＴのドレイン端子はＤＣ電位が定まらないため、アイソレーション特性が劣化するという問題点がある。さらに、直流成分を有する信号を通過させる場合、ＦＥＴのＯＮ抵抗値（Ｒｏｎ）に起因する直流レベルの変動を補償できないという問題点も生じる。このうち前者の問題点は、例えば、全ての伝送線路５１〜５４を、伝送線路の特性インピーダンスと比較して非常に大きな抵抗値を有する抵抗を介してグランドに接続すれば解決できるが、結果として信号通過経路がグランドに接続されることになり、直流レベルが０Ｖ以外のべースバンド信号を通過させることができないという問題点と正電源動作が困難であるという問題点が、図１４に示した従来例と同様に未解決のままになってしまう。

本発明の目的は、上記従来のスイッチマトリックス技術における問題点、すなわち、直流レベルが０Ｖ以外のべースバンド信号を通過させることができないという問題点と正電源動作が困難であるという問題点とを解決し、直流レベルが０Ｖ以外のべースバンド信号を通過させることができ、正電源動作が可能なスイッチマトリックスを提供することにある。

本発明においては、上記目的を達成するために、請求項１に記載のように、
２個の入力端子と、２個の入力側単極双投スイッチと、４本の伝送線路と、２個の出力端子と、２個の出力側単極双投スイッチとを備え、前記入力側単極双投スイッチおよび前記出力側単極双投スイッチの各々は２個の電界効果トランジスタを構成要素とし、該２個の電界効果トランジスタのドレインまたはソースの一方が１個の共通端子に接続され他方が２個のスイッチ端子に１対１に接続され、前記２個の入力端子は前記２個の入力側単極双投スイッチにおける共通端子に１対１に接続され、前記２個の出力端子は前記２個の出力側単極双投スイッチにおける共通端子に１対１に接続され、前記入力側単極双投スイッチの各々から前記出力側単極双投スイッチの各々への信号伝送が可能となるように、前記入力側単極双投スイッチのスイッチ端子と前記出力側単極双投スイッチのスイッチ端子との間が前記４本の伝送線路で１対１に接続されているスイッチマトリックスにおいて、前記入力側単極双投スイッチの各々における２個のスイッチ端子間が抵抗で接続されるか、あるいは、前記出力側単極双投スイッチの各々における２個のスイッチ端子間が抵抗で接続されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項２に記載のように、
請求項１に記載のスイッチマトリックスにおいて、前記抵抗が前記電界効果トランジスタ間または前記伝送線路間に屈曲して配置されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項３に記載のように、
請求項１または２に記載のスイッチマトリックスにおいて、前記２個の入力側単極双投スイッチにおける共通端子がインダクタを介して制御端子に接続されるか、あるいは、前記出力側単極双投スイッチにおける共通端子がインダクタを介して制御端子に接続されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項４に記載のように、
請求項１または２に記載のスイッチマトリックスにおいて、前記２個の入力側単極双投スイッチにおける共通端子が抵抗を介して制御端子に接続されるか、あるいは、前記出力側単極双投スイッチにおける共通端子が抵抗を介して制御端子に接続されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項５に記載のように、
請求項３または４に記載のスイッチマトリックスにおいて、前記２個の入力端子がキャパシタを介して前記２個の入力側単極双投スイッチにおける共通端子に１対１に接続されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項６に記載のように、
請求項５に記載のスイッチマトリックスにおいて、前記２個の出力端子がキャパシタを介して前記２個の出力側単極双投スイッチにおける共通端子に１対１に接続されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項７に記載のように、
ｎを２以上の整数とするとき、ｎ個の入力端子と、ｎ個の入力側単極ｎ投スイッチと、ｎ^２本の伝送線路と、ｎ個の出力端子と、ｎ個の出力側単極ｎ投スイッチとを備え、前記入力側単極ｎ投スイッチおよび前記出力側単極ｎ投スイッチの各々はｎ個の電界効果トランジスタを構成要素とし、該ｎ個の電界効果トランジスタのドレインまたはソースの一方が１個の共通端子に接続され他方がｎ個のスイッチ端子に１対１に接続され、前記ｎ個の入力端子は前記ｎ個の入力側単極ｎ投スイッチにおける共通端子に１対１に接続され、前記ｎ個の出力端子は前記ｎ個の出力側単極ｎ投スイッチにおける共通端子に１対１に接続され、前記入力側単極ｎ投スイッチの各々から前記出力側単極ｎ投スイッチの各々への信号伝送が可能となるように、前記入力側単極ｎ投スイッチのスイッチ端子と前記出力側単極ｎ投スイッチのスイッチ端子との間が前記ｎ^２本の伝送線路で１対１に接続されているスイッチマトリックスにおいて、前記入力側単極ｎ投スイッチの各々におけるｎ個のスイッチ端子が、一端が１個の共通導体に接続しているｎ個の抵抗のｎ個の他端に１対１に接続されるか、あるいは、前記出力側単極ｎ投スイッチの各々におけるｎ個のスイッチ端子が、一端が１個の共通導体に接続しているｎ個の抵抗のｎ個の他端に１対１に接続されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項８に記載のように、
請求項７に記載のスイッチマトリックスにおいて、前記共通導体に一端を接続している抵抗が前記伝送線路間に、該伝送線路に平行に配置されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項９に記載のように、
請求項７または８に記載のスイッチマトリックスにおいて、少なくとも１つの制御端子が前記共通導体に接続されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項１０に記載のように、
請求項７、８または９に記載のスイッチマトリックスにおいて、前記ｎ個の入力側単極ｎ投スイッチにおける共通端子がインダクタを介して制御端子に接続されるか、あるいは、前記出力側単極ｎ投スイッチにおける共通端子がインダクタを介して制御端子に接続されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項１１に記載のように、
請求項７、８または９に記載のスイッチマトリックスにおいて、前記ｎ個の入力側単極ｎ投スイッチにおける共通端子が抵抗を介して制御端子に接続されるか、あるいは、前記出力側単極ｎ投スイッチにおける共通端子が抵抗を介して制御端子に接続されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項１２に記載のように、
請求項９、１０または１１に記載のスイッチマトリックスにおいて、前記ｎ個の入力端子がキャパシタを介して前記ｎ個の入力側単極ｎ投スイッチにおける共通端子に１対１に接続されることを特徴とするスイッチマトリックスを構成する。

また、本発明においては、請求項１３に記載のように、
請求項１２に記載のスイッチマトリックスにおいて、前記ｎ個の出力端子がキャパシタを介して前記ｎ個の出力側単極ｎ投スイッチにおける共通端子に１対１に接続されることを特徴とするスイッチマトリックスを構成する。

本発明に係わるスイッチマトリックスにおいては、シリーズＦＥＴを用いたＳＰｎＴスイッチを入出力に配し、それらを互いにインタコネクション用伝送線路で接続した構成において、インタコネクション用伝送線路側に接続されたＦＥＴの端子を互いに抵抗で接続しているため、制御電圧極性および信号直流ロジックレベル無依存なスイッチの高アイソレーション化や直流レベル変動の補償を図ることができる。したがって、直流レベルが０Ｖ以外のべースバンド信号を通過させることができ、かつ正電源動作が可能となるので、従来の構成のスイッチマトリックスに付随する問題が解決できる。すなわち、本発明の実施によって、直流レベルが０Ｖ以外のべースバンド信号を通過させることができ、正電源動作が可能なスイッチマトリックスを提供することが可能となる。

以下に、本発明の実施の形態を例示し、それによって本発明を実施するための最良の形態を説明する。

［第１の実施の形態］
図１の（ａ）は、本発明の第１の実施の形態に係わるスイッチマトリックスの構成を示す図である。図において、１で始まる符号は入力端子、２で始まる符号は出力端子、３で始まる符号は電界効果トランジスタ（以下、ＦＥＴと記す）、４で始まる符号は抵抗、５で始まる符号は伝送線路、６で始まる符号は制御端子、９で始まる符号は単極双投スイッチ（以下、ＳＰＤＴスイッチと記す）をそれぞれ表す。

本スイッチマトリックスは、２個の入力端子１１、１２と、２個の入力側ＳＰＤＴスイッチ９１_１、９１_２と、４本の伝送線路５１〜５４と、２個の出力端子２１、２２と、２個の出力側ＳＰＤＴスイッチ９２_１、９２_２とを備えるスイッチマトリックスであり、
入力側ＳＰＤＴスイッチ９１_１、９１_２および出力側ＳＰＤＴスイッチ９２_１、９２_２の各々は、そのドレインまたはソースの一方が共通端子（図示せず）に接続され他方がそれぞれ２個のスイッチ端子（図示せず）に接続された２個のＦＥＴ３１_１と３１_２、３２_１と３２_２、３３_１と３３_２、３４_１と３４_２を構成要素とし、
入力端子１１、１２は、入力側ＳＰＤＴスイッチ９１_１、９１_２における共通端子にそれぞれ１対１に接続され、
出力端子２１、２２は、出力側ＳＰＤＴスイッチ９２_１、９２_２における共通端子にそれぞれ１対１に接続され、
入力側ＳＰＤＴスイッチ９１_１、９１_２の各々から出力側ＳＰＤＴスイッチ９２_１、９２_２の各々への信号伝送が可能となるように、入力側ＳＰＤＴスイッチのスイッチ端子と前記出力側ＳＰＤＴスイッチのスイッチ端子との間が４本の伝送線路５１〜５４で１対１に接続されているスイッチマトリックスであって、
本スイッチマトリックスの特徴は、入力側ＳＰＤＴスイッチ９１_１、９１_２の各々における２個のスイッチ端子間が、それぞれ、抵抗４５、４６で接続されることである。

すなわち、本スイッチマトリックスは、ＳＰＤＴスイッチ９１_１および９１_２のシリーズＦＥＴ間に抵抗４５および４６を配置している点が従来例（図１５の（ａ）に示したもの）と異なっており、これが本スイッチマトリックスの特徴である。

このスイッチマトリックスの動作を従来例との相違を中心に説明する。

本実施の形態と図１５の（ａ）に示した従来例との相違は、伝送線路５１〜５４の特性インピーダンスと比較して非常に大きな抵抗値を有する抵抗４５および４６を配置していることである。

これにより、例えば、信号が入力端子１１から出力端子２２へ、入力端子１２から出力端子２１へとそれぞれ通過するという通過状態である場合（図１の（ｂ）に等価回路を示す）、ＯＦＦ経路のＦＥＴのドレイン端子にも抵抗４５および４６経由でソースとほぼ同電位の電圧が印加されるため、ＦＥＴを正常にピンチオフさせることができ、アイソレーション特性の劣化を防ぐことができる。また、信号通過経路がグランドに接続されていないため、任意の直流レベルを有するべースバンド信号を通過させることができる。

図２は、図１中のＳＰＤＴスイッチ９１_１付近のパタンレイアウトの実施の形態を示したものであり、（ａ）が伝送線路５１、５２にマイクロストリップ線路を使用したものを例示し、（ｂ）が伝送線路５１、５２にコプレーナ線路を使用したものを例示している。

抵抗４５および４６が存在することにより、ＯＦＦ経路のＦＥＴの電位を定めることができる一方、これらの抵抗を介して、信号も漏洩する。この漏洩は、挿入損失の増加やアイソレーションの劣化を招くため、抵抗４５および４６の抵抗値は、できるだけ大きな値とすることが望ましい。

一般的に、半導体基板に形成する抵抗の抵抗値は、長さと幅の比で一意的に決まる。例えばシート抵抗値が１００Ωの場合、長さと幅の比を１０とすれば１ｋΩの抵抗が、１００とすれば１０ｋΩの抵抗が形成できる。従って、細長い形状の抵抗を使用すればする程、大きな抵抗値を実現できることになる。

従って、図２の（ａ）に示したように、伝送線路５１、５２であるマイクロストリップ線路間に屈曲して抵抗を形成することにより、小さなスペースでも抵抗４５の抵抗値を大幅に増大させることが可能になる。また、図２の（ｂ）に示したように、ＦＥＴ３１_１、３１_２間に抵抗４５を屈曲させて配置する構成としてもよく、これにより、伝送線路５１、５２である、グランド導体を含むコプレーナ線路と抵抗との交差を完全に避けることができる。従って、回路サイズを増大させることなく、抵抗４５の抵抗値を増大させることが可能になると同時に、交差に起因するアイソレーションの劣化を招くこともないので、スイッチマトリックスの小型化／経済化／高性能化を達成できる。

図５は、試作した本実施の形態の２×２スイッチマトリックスと従来例の２×２スイッチマトリックスのアイソレーション特性を比較した図である。抵抗４５および４６を適用することにより、アイソレーション特性が２ｄＢ程度改善できたことが実証されている。

なお、図１に例示した実施の形態に限定されることなく、ＳＰＤＴスイッチ９２_１、９２_２側に抵抗４５および４６を同じ接続形式で配置した構成でも構わないし、入出力の両ＳＰＤＴスイッチ側に同様の抵抗を同じ接続形式で配置した構成でも構わない。

［第２の実施の形態］
図３は、本発明の第２の実施の形態に係わるスイッチマトリックスを示す図である。

本実施の形態は、図１に例示した第１の実施の形態と比較して、抵抗４５、４６をそれぞれ抵抗４５_１、４５_２および４６_１、４６_２に２分割し、かつ、制御端子６３とそれらの抵抗の分割点を接続した点が異なっている。なお、抵抗４５_１、４５_２、４６_１、４６_２の抵抗値は、伝送線路５１〜５４の特性インピーダンスと比較して非常に大きな値であり、好ましくは同一の抵抗値に設定される。

本実施の形態を第１の実施の形態との相違を中心に説明する。

本実施の形態のスイッチマトリックスでは、制御端子６３から伝送線路５１〜５４に接続されたＦＥＴのソースまたはドレインに、入出力端子側のドレインまたはソースとは独立してバイアスを印加できることに最も主要な特徴がある。これにより、直流成分を含む信号を通過させる場合に、ＦＥＴのＯＮ抵抗値（Ｒｏｎ）に起因する直流レベルの変動を抑制することが可能になる。これは、ＦＥＴを通過する際に生じる電圧降下を、制御端子６３からのバイアスにより補償することが可能になるためである。

図４は、図３中のＳＰＤＴスイッチ９１_１付近のパタンレイアウトの実施の形態を示したものであり、（ａ）、（ｂ）ともに伝送線路５１、５２にコプレーナ線路を使用したものを例示している。

図４の（ａ）、（ｂ）ともに、抵抗４５_１、４５_２をコプレーナ線路の中心導体とグランド導体のほぼ中間に、かつ、長手方向が平行になるように配置している。このように配置することにより、中心導体やグランド導体と交差することなく抵抗４５_１、４５_２の抵抗値を増大させることができるため、スイッチマトリックスの小型化／経済化／高性能化を達成できる。

なお、図３に例示した実施の形態に限定されることなく、ＳＰＤＴスイッチ９２_１、９２_２側に抵抗４５_１、４５_２、４６_１、４６_２および制御端子６３を同じ接続形式で配置した構成でも構わないし、入出力の両ＳＰＤＴスイッチ側に同様の抵抗および制御端子を同じ接続形式で配置した構成でも構わない。

［第３の実施の形態］
図６、図７は、本発明の第３の実施の形態に係わるスイッチマトリックスを示す図であり、第１の実施の形態の変型例である。図中、７で始まる符号はキャパシタを示し、８で始まる符号はインダクタを示す。本実施の形態のスイッチマトリックスを第１の実施の形態との相違点を中心に説明する。

本実施の形態は、キャパシタ７１_１、７１_２、７２_１、７２_２により入出力端子とＳＰＤＴスイッチを直流的に分離し、インダクタ８１_１、８１_２または抵抗４７_１、４７_２、４７_３、４７_４を介してＦＥＴのソースまたはドレインのバイアスを印加できることを最も主要な特徴とする。ここで、インダクタ８１_１、８１_２のインピーダンスおよび抵抗４７_１、４７_２、４７_３、４７_４の抵抗値は、同一の値でかつ伝送線路５１〜５４の特性インピーダンスと比較して十分大きな値に設定される。また、好ましくは、図６中の制御端子６４_１、６４_２および図７中の制御端子６４_１、６４_２、６４_３、６４_４は、スイッチマトリックスが形成された基板上や、実装されたパッケージの内外において、それぞれ対応するインダクタあるいは抵抗に接続される。これらの制御端子中に同一のものがあってもよい。また、キャパシタ７１_１、７１_２、７２_１、７２_２の容量値は、所望の周波数におけるインピーダンスが十分小さな値となるように設定される。

したがって、制御端子６４_１〜６４_４に電圧を印加することにより、しきい値電圧（Ｖｔｈ）が負電圧であるディプレッション（ノーマリーオン）型ＦＥＴを用いた場合においても、ＦＥＴのソース／ドレインの電位を持ち上げることができ、正電源動作が可能になる。これにより、低ＯＮ抵抗かつ低ＯＦＦ容量の特長を有するＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴを、正電源動作のスイッチマトリックスに適用することが可能になり、装置の小型化／高性能化を達成できる。

また、キャパシタ７１_１、７１_２、７２_１、７２_２を外付けにすることにより、大容量のキャパシタを容易に適用することができる。これにより、直流に近い成分を有する信号も劣化なく通過させることが可能になる。

なお、図６に例示した実施の形態に限定されることなく、インダクタ８１_１、８１_２および制御端子６４_１、６４_２を出力端子側のみに同じ接続形式で配置した形態や、入出力の両端子側に、同様のインダクタおよび制御端子を同じ接続形式で配置した形態でも構わない。また、図７に例示した実施の形態に限定されることなく、抵抗４７_１、４７_２、４７_３、４７_４および制御端子６４_１〜６４_４のうちの、入力端子側または出力端子側のどちらか一方の抵抗および制御端子を除いた形態でも構わない。

さらに、キャパシタ７２_１、７２_２を除いた形態でも構わない。この場合、ベースバンド信号を任意の直流レベルにレベルシフトして出力することが可能になる。制御端子６４_１〜６４_２あるいは制御端子６４_１〜６４_４にプラスの電圧を印加すればプラスのＤＣオフセット電圧を有する信号を出力することができ、マイナスの電圧を印加すればマイナスのＤＣオフセット電圧を有する信号を出力することができることになる。従って、入力されたベースバンド信号を、後段に接続される装置のインターフェースに合わせてＤＣオフセット電圧が＋０．５Ｖや−０．５Ｖ等にレベルシフトして出力することが可能になる。

［第４の実施の形態］
図８、図９は、本発明の第４の実施の形態に係わるスイッチマトリックスを示す図であり、第２の実施の形態の変型例である。本実施の形態のスイッチマトリックスを第２の実施の形態との相違点を中心に説明する。

図８に示した実施の形態においては、キャパシタ７１_１、７１_２、７２_１、７２_２により入出力端子とＳＰＤＴスイッチを直流的に分離したことを最も主要な特徴とする。ここで、キャパシタ７１_１、７１_２、７２_１、７２_２の容量値は、所望の周波数におけるインピーダンスが十分小さな値となるように設定される。

したがって、制御端子６３に電圧を印加することにより、しきい値電圧（Ｖｔｈ）が負電圧であるディプレッション（ノーマリーオン）型ＦＥＴを用いた場合においても、ＦＥＴのソース／ドレインの電位を持ち上げることができ、正電源動作が可能になる。これにより、低ＯＮ抵抗かつ低ＯＦＦ容量の特長を有するＧａＡｓ等の化合物半導体を用いたＭＥＳＦＥＴやＨＥＭＴを、正電源動作のスイッチマトリックスに適用することが可能になり、装置の小型化／高性能化を達成できる。

また、キャパシタ７１_１、７１_２、７２_１、７２_２を外付けにすることにより、大容量のキャパシタを容易に適用することができる。これにより、直流に近い成分を有する信号も劣化なく通過させることが可能になる。

図９に示した実施の形態においては、キャパシタ７１_１、７１_２により入力端子とＳＰＤＴスイッチを直流的に分離したことを最も主要な特徴とする。ここで、キャパシタ７１_１、７１_２の容量値は、所望の周波数におけるインピーダンスが十分小さな値となるように設定される。

このような構成にすることにより、べースバンド信号を任意の直流レベルにレベルシフトして出力することが可能になる。制御端子６３にプラスの電圧を印加すればプラスのＤＣオフセット電圧を有する信号を出力することができ、マイナスの電圧を印加すればマイナスのＤＣオフセット電圧を有する信号を出力することができることになる。従って、入力されたべースバンド信号を、後段に接続される装置のインターフェースに合わせてＤＣオフセット電圧が＋０．５Ｖや−０．５Ｖ等にレベルシフトして出力することが可能になる。

なお、図８、図９に例示した実施の形態に限定されることなく、ＳＰＤＴスイッチ９２_１、９２_２側に抵抗４５_１、４５_２、４６_１、４６_２および制御端子６３を同じ接続形式で配置した構成でも構わないし、入出力の両ＳＰＤＴスイッチ側に同様の抵抗および制御端子を同じ接続形式で配置した構成でも構わない。

［第５の実施の形態］
図１０、図１１は、本発明の第５の実施の形態に係わるスイッチマトリックスを示す図である。図中、１０で始まる符号は単極４投スイッチ（以下、ＳＰ４Ｔスイッチと記す）を表す。本スイッチマトリックスは、入出力端子数ともに４の場合の４×４スイッチマトリックスであり、入出力端子１１〜１４、２１〜２４にそれぞれＳＰ４Ｔスイッチ１０１_１〜１０１_４および１０２_１〜１０２_４を備え、これらのＳＰ４Ｔスイッチ間を１６本のインタコネクション用伝送線路５１_１〜５４_４で接続することによりスイッチマトリックスとして動作する。また、各ＳＰ４Ｔスイッチは、シリーズＦＥＴ３１_１〜３８_４のみで構成されており、ＳＰ４Ｔスイッチ１０１_１〜１０１_４のシリーズＦＥＴ間を互いに抵抗４１１_１〜４１４_４で接続していることを最も主要な特徴とする。なお、抵抗４１１_１〜４１４_４の抵抗値は、伝送線路５１_１〜５４_４の特性インピーダンスと比較して非常に大きな値であり、好ましくは同一の抵抗値に設定される。なお、ゲートバイアス用制御線および制御端子は図示していない。

このスイッチマトリックスの動作を第１および第２の実施の形態との相違を中心に説明する。

図１０、図１１に示した実施の形態では、入力端子側のＳＰ４Ｔスイッチ１０１_１〜１０１_４中のＦＥＴの伝送線路側の端子を互いに抵抗４１１_１〜４１１_４、４１２_１〜４１２_４、４１３_１〜４１３_４、４１４_１〜４１４_４で接続している。ここで、スイッチマトリックス中のＳＰ４Ｔスイッチの制御は、１つのＦＥＴのみＯＮで他の３つのＦＥＴはＯＦＦであるように制御される。したがって、本実施の形態においては、ＯＦＦ経路のＦＥＴの伝送線路側の端子にも抵抗４１１_１〜４１１_４経由で入力端子とほぼ同一の電圧が印加されることになる。したがって、全てのＯＦＦ経路のＦＥＴを正常にピンチオフさせることができ、アイソレーション特性の劣化を防ぐことができる。また、信号通過経路がグランドに接続されていないため、任意の直流レベルを有するべースバンド信号を通過させることができる。

図１１に例示した実施の形態では、さらに制御端子６３を設け、制御端子６３と抵抗４１１_１〜４１１_４、４１２_１〜４１２_４、４１３_１〜４１３_４、４１４_１〜４１４_４の一端を接続することにより、伝送線路に接続された側のＦＥＴのソースまたはドレインに、入出力端子側のドレインまたはソースとは独立してバイアスを印加できることに最も主要な特徴がある。これにより、直流成分を含む信号を通過させる場合に、ＦＥＴのＯＮ抵抗値（Ｒｏｎ）に起因する直流レベルの変動を抑制することが可能になる。これは、ＦＥＴを通過する際に生じる電圧降下を、制御端子６３からのバイアスにより補償することが可能になるためである。

図１２は、図１０、１１中のＳＰ４Ｔスイッチ１０１_１付近のパタンレイアウトの実施の形態を示したものである。

本実施の形態では、抵抗４１１_１〜４１１_４を伝送線路５１_１〜５１_４であるコプレーナ線路の中心導体とグランド導体のほぼ中間に、かつ、長手方向が平行になるように配置している。このように配置することにより、中心導体やグランド導体と交差することなく抵抗４１１_１〜４１１_４の抵抗値を増大させることができるため、スイッチマトリックスの小型化／経済化／高性能化を達成できる。

図１３は、試作した本実施の形態の４×４スイッチマトリックスと従来例の４×４スイッチマトリックスのアイソレーション特性を比較した図である。抵抗４１１_１〜４１４_４を適用することにより、アイソレーション特性が大幅に改善できたことが実証されている。

なお、図１０、１１に例示した実施の形態に限定されることなく、ＳＰ４Ｔスイッチ１０２_１〜１０２_４側に抵抗４１１_１〜４１１_４、４１２_１〜４１２_４、４１３_１〜４１３_４、４１４_１〜４１４_４（図１１の場合にはこれらに加えて制御端子６３）を同じ接続形式で配置した構成でも構わないし、入出力の両ＳＰ４Ｔスイッチ側に同様の抵抗（図１１の場合にはこれに加えて制御端子）を同じ接続形式で配置した構成でも構わない。また、図１２に例示した実施の形態に限定されることなく、コプレーナ線路に代わりマイクロストリップ線路を使用しても構わない。

［その他の実施の形態］
本実施の形態に例示した２×２および４×４スイッチマトリックスに限定されることなく３×３や８×８等任意の規模のスイッチマトリックスであっても構わない。また、図６〜図９に例示したキャパシタを入出力端子に接続する形態は、２×２スイッチマトリックスに限定されることなく、４×４やその他の規模のスイッチマトリックスであっても構わない。

例えば、第２の実施の形態において制御端子６３を除いた構成は以下のように一般化される。

すなわち、ｎを２以上の整数とし、ｎ個の入力端子と、ｎ個の入力側単極ｎ投スイッチ（以下、ＳＰｎＴスイッチと記す）と、ｎ^２本の伝送線路と、ｎ個の出力端子と、ｎ個の出力側ＳＰｎＴスイッチとを備えるスイッチマトリックスを構成し、
前記入力側ＳＰｎＴスイッチおよび前記出力側ＳＰｎＴスイッチの各々はｎ個のＦＥＴを構成要素とし、該ｎ個のＦＥＴのドレインまたはソースの一方が１個の共通端子に接続され他方がｎ個のスイッチ端子に１対１に接続され、前記ｎ個の入力端子は前記ｎ個の入力側ＳＰｎＴスイッチにおける共通端子に１対１に接続され、前記ｎ個の出力端子は前記ｎ個の出力側ＳＰｎＴスイッチにおける共通端子に１対１に接続され、前記入力側ＳＰｎＴスイッチの各々から前記出力側ＳＰｎＴスイッチの各々への信号伝送が可能となるように、前記入力側ＳＰｎＴスイッチのスイッチ端子と前記出力側ＳＰｎＴスイッチのスイッチ端子との間が前記ｎ^２本の伝送線路で１対１に接続されている構成とし、かつ、
本発明の特徴として、前記入力側ＳＰｎＴスイッチの各々におけるｎ個のスイッチ端子が、一端が１個の共通導体に接続しているｎ個の抵抗のｎ個の他端に１対１に接続されるか、あるいは、前記出力側ＳＰｎＴスイッチの各々におけるｎ個のスイッチ端子が、一端が１個の共通導体に接続しているｎ個の抵抗のｎ個の他端に１対１に接続される構成とすればよい。

この場合に、ｎ個の入力側ＳＰｎＴスイッチの各々からｎ個の出力側ＳＰｎＴスイッチの各々への信号伝送が可能となるようにするには、ｎ^２本の伝送線路を使って、各入力側ＳＰｎＴスイッチのｎ個のスイッチ端子から相異なる出力側ＳＰｎＴスイッチへ信号を伝送すればよい。

なお、この場合にも、第５の実施の形態と同様に、前記共通導体に一端を接続している抵抗の各々が前記伝送線路間に、該伝送線路に平行に配置される構成としてもよく、第２の実施の形態と同様に、少なくとも１つの制御端子が前記共通導体に接続される構成としてもよく、第４の実施の形態と同様に、前記ｎ個の入力端子がキャパシタを介して前記ｎ個の入力側ＳＰｎＴスイッチにおける共通端子に１対１に接続され入力端子とＳＰｎＴスイッチを直流的に分離するか、あるいは前記ｎ個の出力端子もキャパシタを介して前記ｎ個の出力側ＳＰｎＴスイッチにおける共通端子に１対１に接続され入出力端子とＳＰｎＴスイッチを直流的に分離する構成としてもよい。

以上詳述したように、本発明に係わるスイッチマトリックスは、シリーズＦＥＴを用いたＳＰｎＴスイッチを入出力に配し、それらを互いにインタコネクション用伝送線路で接続した構成において、インタコネクション用伝送線路側に接続されたＦＥＴの端子を互いに抵抗で接続することを最も主要な特徴とする。

このため、制御電圧極性および信号直流ロジックレベル無依存なスイッチの高アイソレーション化や直流レベル変動の補償を図ることができるため、イーサネット（登録商標）用スイッチやルータ等の小型高性能化に資するところが大である。また、正電源動作も可能になるため、無線通信端末の小型高性能化にも寄与することができる。

本発明の第１の実施の形態に係わるスイッチマトリックスの回路構成と等価回路を示す図である。 図１中のＳＰＤＴスイッチ９１_１付近のパタンレイアウトの実施の形態を示す図である。 本発明の第２の実施の形態に係わるスイッチマトリックスの回路構成を示す図である。 図３中のＳＰＤＴスイッチ９１_１付近のパタンレイアウトの実施の形態を示図である。 第１の実施の形態の２×２スイッチマトリックスと従来例の２×２スイッチマトリックスのアイソレーション特性を比較した図である。 本発明の第３の実施の形態に係わるスイッチマトリックスの回路構成を示す図である。 本発明の第３の実施の形態に係わるスイッチマトリックスの回路構成を示す図である。 本発明の第４の実施の形態に係わるスイッチマトリックスの回路構成を示す図である。 本発明の第４の実施の形態に係わるスイッチマトリックスの回路構成を示す図である。 本発明の第５の実施の形態に係わるスイッチマトリックスの回路構成を示す図である。 本発明の第５の実施の形態に係わるスイッチマトリックスの回路構成を示す図である。 図１０、１１中のＳＰ４Ｔスイッチ１０１_１付近のパタンレイアウトの実施の形態を示す図である。 第５の実施の形態の４×４スイッチマトリックスと従来例の４×４スイッチマトリックスのアイソレーション特性を比較した図である。 従来のスイツチマトリツクスの回路構成を示す図である。 従来のスイツチマトリツクスの回路構成と等価回路を示す図である。

符号の説明

１で始まる符号（１０で始まる符号を除く）は入力端子を表し、
２で始まる符号は出力端子を表し、
３で始まる符号は電界効果トランジスタ（ＦＥＴ）を表し、
４で始まる符号は抵抗を表し、
５で始まる符号は伝送線路を表し、
６で始まる符号は制御端子を表し、
７で始まる符号はキャパシタを表し、
８で始まる符号はインダクタを表し、
９で始まる符号は単極双投スイッチ（ＳＰＤＴスイッチ）を表し、
１０で始まる符号は単極４投スイッチ（ＳＤ４Ｔスイッチ）を表す。

Claims (13)

1. ２個の入力端子と、２個の入力側単極双投スイッチと、４本の伝送線路と、２個の出力端子と、２個の出力側単極双投スイッチとを備え、
   前記入力側単極双投スイッチおよび前記出力側単極双投スイッチの各々は２個の電界効果トランジスタを構成要素とし、該２個の電界効果トランジスタのドレインまたはソースの一方が１個の共通端子に接続され他方が２個のスイッチ端子に１対１に接続され、
   前記２個の入力端子は前記２個の入力側単極双投スイッチにおける共通端子に１対１に接続され、
   前記２個の出力端子は前記２個の出力側単極双投スイッチにおける共通端子に１対１に接続され、
   前記入力側単極双投スイッチの各々から前記出力側単極双投スイッチの各々への信号伝送が可能となるように、前記入力側単極双投スイッチのスイッチ端子と前記出力側単極双投スイッチのスイッチ端子との間が前記４本の伝送線路で１対１に接続されているスイッチマトリックスにおいて、
   前記入力側単極双投スイッチの各々における２個のスイッチ端子間が抵抗で接続されるか、あるいは、前記出力側単極双投スイッチの各々における２個のスイッチ端子間が抵抗で接続されることを特徴とするスイッチマトリックス。
2. 請求項１に記載のスイッチマトリックスにおいて、
   前記抵抗が前記電界効果トランジスタ間または前記伝送線路間に屈曲して配置されることを特徴とするスイッチマトリックス。
3. 請求項１または２に記載のスイッチマトリックスにおいて、
   前記２個の入力側単極双投スイッチにおける共通端子がインダクタを介して制御端子に接続されるか、あるいは、前記出力側単極双投スイッチにおける共通端子がインダクタを介して制御端子に接続されることを特徴とするスイッチマトリックス。
4. 請求項１または２に記載のスイッチマトリックスにおいて、
   前記２個の入力側単極双投スイッチにおける共通端子が抵抗を介して制御端子に接続されるか、あるいは、前記出力側単極双投スイッチにおける共通端子が抵抗を介して制御端子に接続されることを特徴とするスイッチマトリックス。
5. 請求項３または４に記載のスイッチマトリックスにおいて、
   前記２個の入力端子がキャパシタを介して前記２個の入力側単極双投スイッチにおける共通端子に１対１に接続されることを特徴とするスイッチマトリックス。
6. 請求項５に記載のスイッチマトリックスにおいて、
   前記２個の出力端子がキャパシタを介して前記２個の出力側単極双投スイッチにおける共通端子に１対１に接続されることを特徴とするスイッチマトリックス。
7. ｎを２以上の整数とするとき、ｎ個の入力端子と、ｎ個の入力側単極ｎ投スイッチと、ｎ^２本の伝送線路と、ｎ個の出力端子と、ｎ個の出力側単極ｎ投スイッチとを備え、
   前記入力側単極ｎ投スイッチおよび前記出力側単極ｎ投スイッチの各々はｎ個の電界効果トランジスタを構成要素とし、該ｎ個の電界効果トランジスタのドレインまたはソースの一方が１個の共通端子に接続され他方がｎ個のスイッチ端子に１対１に接続され、
   前記ｎ個の入力端子は前記ｎ個の入力側単極ｎ投スイッチにおける共通端子に１対１に接続され、
   前記ｎ個の出力端子は前記ｎ個の出力側単極ｎ投スイッチにおける共通端子に１対１に接続され、
   前記入力側単極ｎ投スイッチの各々から前記出力側単極ｎ投スイッチの各々への信号伝送が可能となるように、前記入力側単極ｎ投スイッチのスイッチ端子と前記出力側単極ｎ投スイッチのスイッチ端子との間が前記ｎ^２本の伝送線路で１対１に接続されているスイッチマトリックスにおいて、
   前記入力側単極ｎ投スイッチの各々におけるｎ個のスイッチ端子が、一端が１個の共通導体に接続しているｎ個の抵抗のｎ個の他端に１対１に接続されるか、あるいは、前記出力側単極ｎ投スイッチの各々におけるｎ個のスイッチ端子が、一端が１個の共通導体に接続しているｎ個の抵抗のｎ個の他端に１対１に接続されることを特徴とするスイッチマトリックス。
8. 請求項７に記載のスイッチマトリックスにおいて、
   前記共通導体に一端を接続している抵抗が前記伝送線路間に、該伝送線路に平行に配置されることを特徴とするスイッチマトリックス。
9. 請求項７または８に記載のスイッチマトリックスにおいて、
   少なくとも１つの制御端子が前記共通導体に接続されることを特徴とするスイッチマトリックス。
10. 請求項７、８または９に記載のスイッチマトリックスにおいて、
    前記ｎ個の入力側単極ｎ投スイッチにおける共通端子がインダクタを介して制御端子に接続されるか、あるいは、前記出力側単極ｎ投スイッチにおける共通端子がインダクタを介して制御端子に接続されることを特徴とするスイッチマトリックス。
11. 請求項７、８または９に記載のスイッチマトリックスにおいて、
    前記ｎ個の入力側単極ｎ投スイッチにおける共通端子が抵抗を介して制御端子に接続されるか、あるいは、前記出力側単極ｎ投スイッチにおける共通端子が抵抗を介して制御端子に接続されることを特徴とするスイッチマトリックス。
12. 請求項９、１０または１１に記載のスイッチマトリックスにおいて、
    前記ｎ個の入力端子がキャパシタを介して前記ｎ個の入力側単極ｎ投スイッチにおける共通端子に１対１に接続されることを特徴とするスイッチマトリックス。
13. 請求項１２に記載のスイッチマトリックスにおいて、
    前記ｎ個の出力端子がキャパシタを介して前記ｎ個の出力側単極ｎ投スイッチにおける共通端子に１対１に接続されることを特徴とするスイッチマトリックス。

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