JP2005354864A

JP2005354864A - Semiconductor device

Info

Publication number: JP2005354864A
Application number: JP2004175607A
Authority: JP
Inventors: Yutaka Tajima; 豊田島
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2004-06-14
Filing date: 2004-06-14
Publication date: 2005-12-22
Anticipated expiration: 2024-06-14
Also published as: JP4479365B2

Abstract

【課題】バスバ電極の寄生インダクタンスを低減することができる半導体装置の提供。
【解決手段】半導体装置は、電源の高電位側に接続されるバスバ電極５と、電源の低電位側に接続されるバスバ電極４と、出力バスバ電極２６とを有している。バスバ電極４，５を絶縁部材２２を介してそれぞれ積層し、バスバ電極４の上に絶縁部材２１を介して冷却器３を載置する。冷却器３の冷却面上には半導体素子２ａ，２ｂが実装された基板１が固定されている。すなわち、冷却器３は、バスバ電極４，５と基板１とに教示されるような配置となっている。バスバ４，５は絶縁部材２２を介して積層され、冷却器３の裏面側全体に拡がるように大きくされているため、バスバ電極３，４の寄生インダクタンスを大きく低減することができる。
【選択図】図２

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of reducing parasitic inductance of a bus bar electrode.
A semiconductor device includes a bus bar electrode connected to a high potential side of a power source, a bus bar electrode connected to a low potential side of the power source, and an output bus bar electrode. The bus bar electrodes 4 and 5 are laminated via the insulating member 22, and the cooler 3 is placed on the bus bar electrode 4 via the insulating member 21. On the cooling surface of the cooler 3, the substrate 1 on which the semiconductor elements 2a and 2b are mounted is fixed. That is, the cooler 3 is arranged as taught by the bus bar electrodes 4 and 5 and the substrate 1. Since the bus bars 4 and 5 are laminated via the insulating member 22 and are enlarged so as to spread over the entire back side of the cooler 3, the parasitic inductance of the bus bar electrodes 3 and 4 can be greatly reduced.
[Selection] Figure 2

Description

本発明は、電力変換装置等に用いられる半導体装置に関する。 The present invention relates to a semiconductor device used for a power conversion device or the like.

従来、ＭＯＳＦＥＴ、ＩＧＢＴ、サイリスターなどの半導体素子を用いて直流電力を交流電力に変換するインバーターや、交流電力を直流電力に変換するコンバーターなどの半導体装置が知られている（例えば、特許文献１）。これらの半導体装置では、半導体素子の発熱が比較的大きいため、半導体素子をヒートシンク等の冷却器に取り付けて冷却するようにしている。 Conventionally, semiconductor devices such as an inverter that converts DC power into AC power using semiconductor elements such as MOSFET, IGBT, thyristor, and a converter that converts AC power into DC power are known (for example, Patent Document 1). . In these semiconductor devices, the semiconductor element generates a relatively large amount of heat, so that the semiconductor element is attached to a cooler such as a heat sink for cooling.

特許文献１に記載の半導体装置は３相インバータを構成するものであり、冷却面上に半導体素子が配設された冷却器をベース基板上に複数配置し、それらの上方に回路基板を配置するようにしている。半導体素子の各端子には入力・出力用のバスバ電極が接続され、出力用バスバ電極を介してモータに交流電力が供給される。 The semiconductor device described in Patent Document 1 constitutes a three-phase inverter. A plurality of coolers each having a semiconductor element arranged on a cooling surface are arranged on a base substrate, and a circuit board is arranged above them. Like that. Each terminal of the semiconductor element is connected to an input / output bus bar electrode, and AC power is supplied to the motor via the output bus bar electrode.

特開平１０−２２９６８０号公報JP-A-10-229680

上述した従来の半導体素子では、回路基板と冷却器に配設された半導体素子との間に強電用電極が配置され、その強電用電極を避けるように半導体素子と回路基板との配線が配されている。そのため、ノイズの影響を受けやすく、回路動作への悪影響が出たり半導体装置を小型化し難いという問題があった。また、強電電極を大きく引き回して配置しているため、寄生インダクタンスの増大や、半導体素子への電流バランスの悪化などが問題となる。 In the conventional semiconductor element described above, a high-power electrode is arranged between the circuit board and the semiconductor element arranged in the cooler, and wiring between the semiconductor element and the circuit board is arranged so as to avoid the high-power electrode. ing. Therefore, there is a problem that it is easily affected by noise, adversely affects circuit operation, and it is difficult to miniaturize the semiconductor device. In addition, since the high voltage electrode is arranged so as to be largely routed, there is a problem in that the parasitic inductance is increased or the current balance to the semiconductor element is deteriorated.

本発明は、半導体素子が実装された基板が載置される冷却器と、半導体素子と接続される板状のバスバ電極を複数備える半導体装置に適用される。そして、複数のバスバ電極を絶縁部材を介してそれぞれ積層し、積層されたバスバ電極上に基板が載置された冷却器を載置したことを特徴とする。 The present invention is applied to a semiconductor device including a cooler on which a substrate on which a semiconductor element is mounted is placed, and a plurality of plate-like bus bar electrodes connected to the semiconductor element. Then, a plurality of bus bar electrodes are respectively stacked through insulating members, and a cooler having a substrate mounted thereon is mounted on the stacked bus bar electrodes.

本発明によれば、複数のバスバ電極を絶縁部材を介してそれぞれ積層し、その積層されたバスバ電極上に冷却器を載置するようにしたので、半導体装置の大型化を避けつつバスバ電極の面積を大きくすることができ、バスバ電極の寄生インダクタンスを低減することができるとともにサージ電圧の大幅な減少を図ることができる。 According to the present invention, a plurality of bus bar electrodes are stacked via insulating members, and a cooler is placed on the stacked bus bar electrodes. The area can be increased, the parasitic inductance of the bus bar electrode can be reduced, and the surge voltage can be greatly reduced.

以下、図を参照して本発明を実施するための最良の形態について説明する。図１は本発明による半導体装置の一実施の形態を示す図である。図１は、電気自動車用モータを駆動するための３相インバータの一部を示す平面図である。１は半導体素子２ａ，２ｂが実装された基板であり、図示上下方向に並んだ一列の基板１が各相に含まれる基板１を構成している。すなわち、左側の一列はＵ相を構成し、中央の一列はＶ相を構成し、右側の一列はＷ相を構成している。Ｕ相，Ｖ相およびＷ相の各相を構成する各基板１は、各相毎に設けられた冷却器３の冷却面上にそれぞれ載置されている。各冷却器３は第２のバスバ電極４上に設けられている。 Hereinafter, the best mode for carrying out the present invention will be described with reference to the drawings. FIG. 1 is a diagram showing an embodiment of a semiconductor device according to the present invention. FIG. 1 is a plan view showing a part of a three-phase inverter for driving an electric vehicle motor. Reference numeral 1 denotes a substrate on which the semiconductor elements 2a and 2b are mounted. The substrate 1 includes a single row of substrates 1 arranged in the vertical direction in the figure. That is, the left row constitutes the U phase, the central row constitutes the V phase, and the right row constitutes the W phase. Each board | substrate 1 which comprises each phase of U phase, V phase, and W phase is each mounted on the cooling surface of the cooler 3 provided for each phase. Each cooler 3 is provided on the second bus bar electrode 4.

図２は、Ｕ相を構成する複数の基板１の内の一つを示したものである。また、図３の（ａ）は図１のＡ１−Ａ１断面図、（ｂ）はＢ１−Ｂ１断面図、（ｃ）はＣ１−Ｃ１断面図である。各基板１の構成は全て同一構成となっており、図３に示したような基板１よりも下側の構造についても同一構造となっている。よって、以下では、図２に示した基板１に関して詳細構造を説明する。 FIG. 2 shows one of the plurality of substrates 1 constituting the U phase. 3A is a cross-sectional view along A1-A1 in FIG. 1, FIG. 3B is a cross-sectional view along B1-B1, and FIG. 3C is a cross-sectional view along C1-C1. Each substrate 1 has the same structure, and the structure below the substrate 1 as shown in FIG. 3 has the same structure. Therefore, in the following, a detailed structure will be described with respect to the substrate 1 shown in FIG.

インバータ等の電力変換装置では、スイッチング素子としてＩＧＢＴやＭＯＳＦＥＴのようなパワー半導体素子が用いられる。例えば、半導体素子２ａ，２ｂにＭＯＳＦＥＴを用いた場合には、半導体素子２ａ，２ｂの裏面側はドレイン端子になっており、表面側にはソース端子および制御用のゲート端子が形成されている。基板１上には３つの配線パターン１０，１１，１２が形成されており、半導体素子２ａは配線パターン１０上に実装され、半導体素子２ｂは配線パターン１１上に実装されている。すなわち、配線パターン１０は半導体素子２ａのドレイン端子と導通しており、配線パターン１１は半導体素子２ｂのドレイン端子と導通している。 In power converters such as inverters, power semiconductor elements such as IGBTs and MOSFETs are used as switching elements. For example, when MOSFETs are used for the semiconductor elements 2a and 2b, the back surfaces of the semiconductor elements 2a and 2b are drain terminals, and a source terminal and a control gate terminal are formed on the front surface side. Three wiring patterns 10, 11, 12 are formed on the substrate 1, the semiconductor element 2 a is mounted on the wiring pattern 10, and the semiconductor element 2 b is mounted on the wiring pattern 11. That is, the wiring pattern 10 is electrically connected to the drain terminal of the semiconductor element 2a, and the wiring pattern 11 is electrically connected to the drain terminal of the semiconductor element 2b.

また、半導体素子２ａのソース端子はボンディングワイヤ１３により配線パターン１１に接続され、ゲート端子はボンディングワイヤ１４によりゲート用電極１５ａに接続されている。一方、半導体素子２ｂのソース端子はボンディングワイヤ１６により配線パターン１２に、ゲート端子はボンディングワイヤ１７によりゲート用電極１５ｂに接続されている。 Further, the source terminal of the semiconductor element 2 a is connected to the wiring pattern 11 by the bonding wire 13, and the gate terminal is connected to the gate electrode 15 a by the bonding wire 14. On the other hand, the source terminal of the semiconductor element 2 b is connected to the wiring pattern 12 by the bonding wire 16, and the gate terminal is connected to the gate electrode 15 b by the bonding wire 17.

図３（ａ）に示すように、基板１は放熱シート２０を介して冷却器３の上に設けられている。冷却器３は水冷タイプのものであり、内部には冷却水路が形成されている。図１に示したように冷却器３はＵ、Ｖ，Ｗの各相毎に設けられており、各冷却器３は図３（ａ）の断面図に示すように絶縁部材２１を介してバスバ電極４の上に載置されている。さらに、バスバ電極４の下面側には、絶縁部材２２を介して第２のバスバ電極５が設けられている。 As shown in FIG. 3A, the substrate 1 is provided on the cooler 3 via a heat dissipation sheet 20. The cooler 3 is of a water cooling type, and a cooling water channel is formed inside. As shown in FIG. 1, the cooler 3 is provided for each phase of U, V, and W, and each cooler 3 is connected to the bus bar via an insulating member 21 as shown in the sectional view of FIG. It is placed on the electrode 4. Furthermore, a second bus bar electrode 5 is provided on the lower surface side of the bus bar electrode 4 via an insulating member 22.

すなわち、冷却器３，バスバ電極４およびバスバ電極５は上下に積層されるように設けられ、半導体装置の設置面積と同程度の広い面積を有している。バスバ電極４はＤＣ電源の低電位側に接続され、バスバ電極５はＤＣ電源の高電位側に接続される。なお、ゲート電圧制御用回路が設けられる回路基板２３は、基板１の上方に隙間をあけて設けられている。 That is, the cooler 3, the bus bar electrode 4 and the bus bar electrode 5 are provided so as to be stacked one above the other, and have a wide area as large as the installation area of the semiconductor device. The bus bar electrode 4 is connected to the low potential side of the DC power source, and the bus bar electrode 5 is connected to the high potential side of the DC power source. The circuit board 23 provided with the gate voltage control circuit is provided above the substrate 1 with a gap.

バスバ電極４の冷却器３が載置されている近傍には、基板１の配線パターン１０に対応するように開口４ａがそれぞれ形成されている（図１参照）。この開口４ａの部分には絶縁部材２１は設けられておらず、図３（ａ）に示すように開口４ａを貫通するように垂直電極２５がバスバ電極５の上面に立設されている。垂直電極２５には基板１方向に延在する腕部２５ａが設けられており、この腕部２５ａは基板１の配線パターン１０に接続されている。すなわち、半導体素子２ａのドレイン端子は、冷却器３の側方に設けられた垂直電極２５を介してバスバ電極５に電気的に接続されている。 In the vicinity of the bus bar electrode 4 where the cooler 3 is placed, openings 4a are respectively formed so as to correspond to the wiring patterns 10 of the substrate 1 (see FIG. 1). The insulating member 21 is not provided in the opening 4a, and a vertical electrode 25 is erected on the upper surface of the bus bar electrode 5 so as to penetrate the opening 4a as shown in FIG. The vertical electrode 25 is provided with an arm portion 25 a extending in the direction of the substrate 1, and the arm portion 25 a is connected to the wiring pattern 10 of the substrate 1. That is, the drain terminal of the semiconductor element 2 a is electrically connected to the bus bar electrode 5 through the vertical electrode 25 provided on the side of the cooler 3.

同様に、バスバ電極４上には、基板１の配線パターン１２に対応する位置に垂直電極２４が立設されている（図３（ｃ）参照）。垂直電極２４にも基板１方向に延在する腕部２４ａが設けられており、腕部２４ａは基板１の配線パターン１２に接続されている。すなわち、半導体素子２ｂのソース端子は、冷却器３の側方に設けられた垂直電極２４を介してバスバ４に電気的に接続されている。さらに、冷却器３の反対側の側方には出力バスバ電極２６が設けられており、出力バスバ電極２６に設けられた複数の腕部２６ａは、基板１の配線パターン１１に接続されている。垂直電極２４，２５とバスバ電極４，５との接続、垂直電極２４，２５および出力バスバ電極２６と配線パターン１０，１１，１２との接続には、半田付け、抵抗溶接法、超音波溶接法などが用いられる。 Similarly, a vertical electrode 24 is erected on the bus bar electrode 4 at a position corresponding to the wiring pattern 12 of the substrate 1 (see FIG. 3C). The vertical electrode 24 is also provided with an arm portion 24 a extending in the direction of the substrate 1, and the arm portion 24 a is connected to the wiring pattern 12 of the substrate 1. That is, the source terminal of the semiconductor element 2 b is electrically connected to the bus bar 4 through the vertical electrode 24 provided on the side of the cooler 3. Further, an output bus bar electrode 26 is provided on the opposite side of the cooler 3, and a plurality of arm portions 26 a provided on the output bus bar electrode 26 are connected to the wiring pattern 11 of the substrate 1. For the connection between the vertical electrodes 24 and 25 and the bus bar electrodes 4 and 5, and the connection between the vertical electrodes 24 and 25 and the output bus bar electrode 26 with the wiring patterns 10, 11 and 12, soldering, resistance welding, and ultrasonic welding are used. Etc. are used.

なお、上述した実施の形態では、バスバ電極４とバスバ電極５とが同一形状であるため、バスバ電極４に開口４ａを形成して、垂直電極２５を開口４ａを貫通するように設けたが、図８のような構成としても良い。図８に示す例では垂直電極２５が設けられる部分のバスバ電極５の左右寸法をバスバ電極４よりも若干大きくし、バスバ電極４との間にギャップを設けて垂直電極２５を立設するようにした。 In the above-described embodiment, since the bus bar electrode 4 and the bus bar electrode 5 have the same shape, the opening 4a is formed in the bus bar electrode 4 and the vertical electrode 25 is provided so as to penetrate the opening 4a. It is good also as a structure like FIG. In the example shown in FIG. 8, the left and right dimensions of the bus bar electrode 5 where the vertical electrode 25 is provided are slightly larger than the bus bar electrode 4, and the vertical electrode 25 is erected with a gap between the bus bar electrode 4. did.

上述した第１の実施の形態における半導体装置は、以下のような作用効果を奏することができる。
（１）基板１が載置される冷却器３とバスバ電極４，５とを積層構造とすることにより、バスバ電極４，５の面積を半導体装置の設置面積と同程度まで大きくすることができる。そして、バスバ電極４，５が大きな面積を有することに加えてそれらが積層されているため、バスバ電極４，５の寄生インダクタンスの低減を図ることができる。また、バスバ電極４，５を流れる電流の電流密度の低減を図ることができ、サージ電圧が大幅に減少する。 The semiconductor device according to the first embodiment described above can provide the following operational effects.
(1) By making the cooler 3 on which the substrate 1 is placed and the bus bar electrodes 4 and 5 have a laminated structure, the area of the bus bar electrodes 4 and 5 can be increased to the same extent as the installation area of the semiconductor device. . Since the bus bar electrodes 4 and 5 have a large area and are stacked, the parasitic inductance of the bus bar electrodes 4 and 5 can be reduced. Further, the current density of the current flowing through the bus bar electrodes 4 and 5 can be reduced, and the surge voltage is greatly reduced.

（２）バスバ電極４，５を冷却器３の下側に積層したことにより、バスバ電極４，５の面積を大きくしても半導体装置自体が大型化することがない。また、バスバ電極４，５や垂直電極２４，２４および出力バスバ電極２６が半導体素子２ａ，２ｂの上方を覆うように配置されないため、半導体素子２ａ，２ｂと回路基板２３との間隔を小さくすることができるとともに、これらの間の配線構造が簡単となり配線作業も容易となる。さらに、半導体素子２ａ，２ｂと回路基板２３との配線が短縮化されるため、ノイズの影響を受け難くなるという利点を有している。 (2) Since the bus bar electrodes 4 and 5 are stacked on the lower side of the cooler 3, the semiconductor device itself does not increase in size even if the area of the bus bar electrodes 4 and 5 is increased. In addition, since the bus bar electrodes 4 and 5 and the vertical electrodes 24 and 24 and the output bus bar electrode 26 are not arranged so as to cover the semiconductor elements 2a and 2b, the interval between the semiconductor elements 2a and 2b and the circuit board 23 is reduced. In addition, the wiring structure between them can be simplified and wiring work can be facilitated. Furthermore, since the wiring between the semiconductor elements 2a and 2b and the circuit board 23 is shortened, there is an advantage that it is less susceptible to noise.

（３）冷却器３側方のバス電極４，５上に垂直電極２４，２５を立設させ、それぞれ配線パターン１０，１２と接続するようにしたので、バス電極４，５と配線パターン１０，１２との接続をほぼ等しい長さでかつ最短距離で接続することができる。そのため、バスバ電極４，５および垂直電極２４，２５の部分の低インダクタンス化が図れるとともに、各半導体素子２ａ，２ｂの電流バランスを均一にすることができる。その結果、図１に示すように複数の半導体素子２ａ，２ｂを用いた場合であっても、電気的な悪影響が生じることなく半導体装置の容量を大きくすることが容易に可能となる。 (3) Since the vertical electrodes 24 and 25 are erected on the bus electrodes 4 and 5 on the side of the cooler 3 and connected to the wiring patterns 10 and 12, respectively, the bus electrodes 4 and 5 and the wiring patterns 10 and 12 are connected. 12 can be connected to each other with almost the same length and the shortest distance. Therefore, the inductance of the bus bar electrodes 4 and 5 and the vertical electrodes 24 and 25 can be reduced, and the current balance of the semiconductor elements 2a and 2b can be made uniform. As a result, even when a plurality of semiconductor elements 2a and 2b are used as shown in FIG. 1, it is possible to easily increase the capacity of the semiconductor device without causing adverse electrical effects.

［変形例１］
図４、図５は半導体装置の第１の変形例を示す図であり、上述した図２、図３に対応する図である。すなわち、図４はＵ層の一部を示す平面図であり、図５の（ａ），（ｂ），（ｃ）は図４のＡ２−Ａ２断面図、Ｂ２−Ｂ２断面図およびＣ２−Ｃ２断面図である。図５の各断面図に示すように、第１の変形例はバスバ電極４とバスバ電極５との上下位置関係を逆にしたものである。 [Modification 1]
4 and 5 are diagrams showing a first modification of the semiconductor device, and correspond to FIGS. 2 and 3 described above. 4 is a plan view showing a part of the U layer. FIGS. 5A, 5B, and 5C are cross-sectional views taken along lines A2-A2, B2-B2, and C2-C2 in FIG. It is sectional drawing. As shown in each cross-sectional view of FIG. 5, the first modification is one in which the vertical positional relationship between the bus bar electrode 4 and the bus bar electrode 5 is reversed.

上側に配置されたバスバ電極５の冷却器３が載置されている近傍には、基板１の配線パターン１２に対応するように開口５ａがそれぞれ形成されている（図４参照）。垂直電極２５は、開口５ａを貫通するようにバスバ電極５上に立設されている。垂直電極２５の腕部２５ａは、上述した実施の形態と同様に基板１の配線パターン１２に接続されている。その他の構造について、上述した実施の形態と同様であり、説明を省略する。 In the vicinity of the cooler 3 of the bus bar electrode 5 disposed on the upper side, openings 5a are formed so as to correspond to the wiring patterns 12 of the substrate 1 (see FIG. 4). The vertical electrode 25 is erected on the bus bar electrode 5 so as to penetrate the opening 5a. The arm portion 25a of the vertical electrode 25 is connected to the wiring pattern 12 of the substrate 1 as in the above-described embodiment. Other structures are the same as those in the above-described embodiment, and the description thereof is omitted.

第１の変形例では、上述した実施の形態の作用効果に加えて、次のような作用効果を有している。低電位側に接続されるバスバ電極４に開口を形成していないので、バスバ電極４内部の電流の流れに乱れが生じにくく、より一層の低インダクタンス化が達成できる。一般的に低電位側はグランド電位とされ、回路基板２３に設けられた半導体素子駆動用制御回路の基準電位とされる。第１の変形例では、この低電位側の寄生インダクタンス低減により一層の安定化を図ることができ、半導体装置の誤動作や半導体素子２ａ，２ｂの破壊がさらに起き難くなる。 In the first modification, in addition to the operational effects of the above-described embodiment, the following operational effects are provided. Since no opening is formed in the bus bar electrode 4 connected to the low potential side, the current flow inside the bus bar electrode 4 is hardly disturbed, and a further reduction in inductance can be achieved. In general, the low potential side is a ground potential, which is a reference potential of a semiconductor element driving control circuit provided on the circuit board 23. In the first modification, further stabilization can be achieved by reducing the parasitic inductance on the low potential side, and the malfunction of the semiconductor device and the destruction of the semiconductor elements 2a and 2b are further less likely to occur.

［変形例２］
図６、図７は半導体装置の第１の変形例を示す図であり、上述した図２、図３に対応する図である。すなわち、図６はＵ層の一部を示す平面図であり、図７の（ａ），（ｂ），（ｃ）は図６のＡ３−Ａ３断面図、Ｂ３−Ｂ３断面図およびＣ３−Ｃ３断面図である。第２の変形例においても、第１の変形例と同様に下側からバスバ電極４、バスバ電極５、冷却器３の順に積層した。そして、第１の変形例と異なる点は、垂直電極２４，２５の幅寸法をより大きくし、図７（ａ），（ｂ）に示すように垂直電極２４の一部と垂直電極２５の一部とを絶縁部材３０を介して積層したところにある。その結果、第２の変形例は第１の変形例の効果に加えて、さらに、この垂直電極２４，２５の部分における寄生インダクタンスの低減が図れる。そのため、半導体素子２ａ，２ｂの駆動時に生じるサージ電圧が一層低減され、半導体素子２ａ，２ｂや半導体装置の誤作動等を防止することができる。 [Modification 2]
6 and 7 are views showing a first modification of the semiconductor device, and correspond to FIGS. 2 and 3 described above. That is, FIG. 6 is a plan view showing a part of the U layer. FIGS. 7A, 7B, and 7C are cross-sectional views taken along lines A3-A3, B3-B3, and C3-C3 in FIG. It is sectional drawing. Also in the second modified example, the bus bar electrode 4, the bus bar electrode 5, and the cooler 3 were laminated in this order from the lower side as in the first modified example. The difference from the first modification is that the vertical dimensions of the vertical electrodes 24 and 25 are made larger, and a part of the vertical electrode 24 and one of the vertical electrodes 25 are formed as shown in FIGS. The portion is laminated with the insulating member 30 interposed therebetween. As a result, in addition to the effects of the first modification, the second modification can further reduce the parasitic inductance in the vertical electrodes 24 and 25. Therefore, the surge voltage generated when driving the semiconductor elements 2a and 2b is further reduced, and malfunction of the semiconductor elements 2a and 2b and the semiconductor device can be prevented.

以上説明した実施の形態と特許請求の範囲の要素との対応において、バスバ電極５は第１のバスバ電極を、バスバ電極４は第２のバスバ電極を、出力バスバ電極２６は第３のバスバ電極を、垂直電極２５は第１の導電部材を、垂直電極２４は第２の導電部材をそれぞれ構成する。また、本発明の特徴を損なわない限り、本発明は上記実施の形態に何ら限定されるものではない。 In the correspondence between the embodiment described above and the elements of the claims, the bus bar electrode 5 is the first bus bar electrode, the bus bar electrode 4 is the second bus bar electrode, and the output bus bar electrode 26 is the third bus bar electrode. The vertical electrode 25 constitutes a first conductive member, and the vertical electrode 24 constitutes a second conductive member. In addition, the present invention is not limited to the above embodiment as long as the characteristics of the present invention are not impaired.

本発明による半導体装置の一実施の形態を示す図であり、３相インバータの一部を示す平面図である。It is a figure which shows one Embodiment of the semiconductor device by this invention, and is a top view which shows a part of 3-phase inverter. 図１のＵ相を構成する複数の基板１の内の一つを示した平面図である。It is the top view which showed one of the some board | substrates 1 which comprise the U phase of FIG. （ａ）は図１のＡ１−Ａ１断面図、（ｂ）はＢ１−Ｂ１断面図、（ｃ）はＣ１−Ｃ１断面図である。(A) is A1-A1 sectional drawing of FIG. 1, (b) is B1-B1 sectional drawing, (c) is C1-C1 sectional drawing. 第１の変形例を示す図であり、Ｕ相を構成する複数の基板１の内の一つを示した平面図である。It is a figure which shows a 1st modification, and is the top view which showed one of the some board | substrates 1 which comprise U phase. （ａ）は図４のＡ２−Ａ２断面図、（ｂ）はＢ２−Ｂ２断面図、（ｃ）はＣ２−Ｃ２断面図である。(A) is A2-A2 sectional drawing of FIG. 4, (b) is B2-B2 sectional drawing, (c) is C2-C2 sectional drawing. 第２の変形例を示す図であり、Ｕ相を構成する複数の基板１の内の一つを示した平面図である。It is a figure which shows a 2nd modification, and is the top view which showed one of the some board | substrates 1 which comprise a U phase. （ａ）は図６のＡ３−Ａ３断面図、（ｂ）はＢ３−Ｂ３断面図、（ｃ）はＣ３−Ｃ３断面図である。(A) is A3-A3 sectional drawing of FIG. 6, (b) is B3-B3 sectional drawing, (c) is C3-C3 sectional drawing. （ａ）はバスバ電極４に開口４ａを設けない場合の平面図であり、（ｂ）はＤ−Ｄ断面図である。(A) is a top view in case the opening 4a is not provided in the bus-bar electrode 4, (b) is DD sectional drawing.

Explanation of symbols

１基板
２ａ，２ｂ半導体素子
３冷却器
４，５バスバ電極
４ａ，５ａ開口
２１，２２，３０絶縁部材
２３回路基板
２４，２５垂直電極
２４ａ，２５ａ，２６ａ腕部
２６出力バスバ電極 DESCRIPTION OF SYMBOLS 1 Board | substrate 2a, 2b Semiconductor element 3 Cooler 4,5 Bus bar electrode 4a, 5a Opening 21, 22, 30 Insulation member 23 Circuit board 24, 25 Vertical electrode 24a, 25a, 26a Arm part 26 Output bus bar electrode

Claims

In a semiconductor device including a cooler on which a substrate on which a semiconductor element is mounted is placed, and a plurality of plate-like bus bar electrodes connected to the semiconductor element,
The semiconductor device, wherein the plurality of bus bar electrodes are stacked via insulating members, and a cooler on which the substrate is mounted is mounted on the stacked bus bar electrodes.

In a semiconductor device including a cooler on which a substrate on which a semiconductor element is mounted is placed, and a plurality of plate-like bus bar electrodes connected to the semiconductor element,
The plurality of bus bar electrodes include a first bus bar electrode connected to the high potential side of the power source, a second bus bar electrode connected to the low potential side of the power source, and a third bus bar electrode serving as an output electrode. Configured,
The first bus bar electrode and the second bus bar electrode are respectively laminated via an insulating member, a cooler on which the substrate is placed is disposed on the laminated bus bar electrode, and the third bus bar electrode is Arranged on the side of the cooler,
A first conductive member connecting the first bus bar electrode and the semiconductor element, and a second conductive member connecting the second bus bar electrode and the semiconductor element are arranged on a side surface of the cooler. A semiconductor device, wherein the semiconductor device is disposed in a region where the third bus bar electrode is not disposed.

The semiconductor device according to claim 1 or 2,
A plurality of the coolers each having a semiconductor element mounted thereon are disposed on the stacked bus bar electrodes.