JP2005340731A - Inductor - Google Patents
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Abstract
Description
本発明はインダクタに関する。詳しく述べると本発明は、使用可能な最高周波数が高くかつ、低ノイズ・低損失のインダクタに関する。 The present invention relates to an inductor. More specifically, the present invention relates to an inductor having a high maximum usable frequency and low noise and low loss.
図２５はインダクタ配線の平面図で、図２６は図２５のＡ−Ｂ部分の断面図である。従来、シリコン基板上にインダクタ配線を形成する場合、図２６のようにインダクタ下部とその周辺のシリコン基板上は絶縁膜３と素子分離膜５となっていた。また、図２７のように、メタル層６１がインダクタ配線とシリコン基板の間に配置されていた（非特許文献１など）ものもあった。さらに、図２８のようにポリシリコン層６２がインダクタ配線とシリコン基板の間に配置されていたり（特許文献１）、図２９のようにシリコン基板と逆極性のシリコン層６３をを整流性接触させているものもあった（特許文献１）。 25 is a plan view of the inductor wiring, and FIG. 26 is a cross-sectional view taken along the line AB of FIG. Conventionally, when an inductor wiring is formed on a silicon substrate, the insulating film 3 and the element isolation film 5 are formed on the lower part of the inductor and the surrounding silicon substrate as shown in FIG. In some cases, as shown in FIG. 27, the metal layer 61 is disposed between the inductor wiring and the silicon substrate (Non-patent Document 1, etc.). Further, as shown in FIG. 28, the polysilicon layer 62 is disposed between the inductor wiring and the silicon substrate (Patent Document 1), or the silicon layer 63 having the opposite polarity to the silicon substrate is brought into rectifying contact as shown in FIG. Some have (patent document 1).
さらに、図３０のようにシリコン基板に抵抗性接触させて低抵抗のシリコン層６４をインダクタ配線に平行に配置させている例もあった（特許文献２）。
一般的にシリコン基板上のインダクタは図３に示すような等価回路で表すことができる。図３において、Ｒ０とＬ０はインダクタ配線自身の抵抗とインダクタンス、Ｃ１とＣ２はインダクタンス配線と基板との間の容量、Ｒ１とＲ２は基板の抵抗である。シリコン基板上にインダクタ配線を形成する場合に、インダクタ下部とその周辺のシリコン基板上が絶縁膜の場合、基板に渦電流が流れることで損失が発生するとともに、基板で発生する熱雑音を受けるという問題があった。これは図３の等価回路でＲ１とＲ２に電流が流れることによる損失の発生とＲ１とＲ２の発する熱雑音が原因である。さらに、Ｃ１とＣ２を介して他の素子から伝わる基板伝達ノイズを受けるという問題点があった。 In general, an inductor on a silicon substrate can be represented by an equivalent circuit as shown in FIG. In FIG. 3, R0 and L0 are the resistance and inductance of the inductor wiring itself, C1 and C2 are the capacitance between the inductance wiring and the substrate, and R1 and R2 are the resistance of the substrate. When forming inductor wiring on a silicon substrate, if the lower part of the inductor and the surrounding silicon substrate are insulating films, eddy currents flow through the substrate, causing loss and receiving thermal noise generated by the substrate. There was a problem. This is due to the occurrence of loss due to the current flowing through R1 and R2 and the thermal noise generated by R1 and R2 in the equivalent circuit of FIG. Furthermore, there has been a problem of receiving substrate transmission noise transmitted from other elements via C1 and C2.
また、インダクタとシリコン基板との間に金属やポリシリコンの層を形成するとＲ１とＲ２が小さくなるが、それによって寄生容量Ｃ１とＣ２の影響が大きくなり、インダクタの使用可能な最高周波数（共振周波数）が低下するという問題があった。逆にシリコン基板と逆極性のシリコン層を整流性接触させると、寄生容量Ｃ１とＣ２の影響は変化しないが、Ｒ１とＲ２が大きくなる。また、シリコン基板に抵抗性接触させて低抵抗のシリコン層をインダクタ配線に平行に配置させると、寄生容量Ｃ１とＣ２の影響は変化しないが、Ｒ１とＲ２もさほど小さくならないという問題があった。 In addition, when a metal or polysilicon layer is formed between the inductor and the silicon substrate, R1 and R2 are reduced, but the influence of the parasitic capacitances C1 and C2 is increased, and the highest usable frequency (resonance frequency) of the inductor is increased. ) Was reduced. Conversely, when the silicon substrate and the silicon layer having the opposite polarity are brought into rectifying contact, the influence of the parasitic capacitances C1 and C2 does not change, but R1 and R2 increase. Further, when a low resistance silicon layer is placed in parallel with the inductor wiring by making resistive contact with the silicon substrate, the influence of the parasitic capacitances C1 and C2 does not change, but there is a problem that R1 and R2 are not so small.
本発明の目的は共振周波数を下げることなく低ノイズ・低損失のインダクタを提供することにある。 An object of the present invention is to provide an inductor with low noise and low loss without lowering the resonance frequency.
上記問題を解決するために本発明が提案する手段は、（１）シリコン基板上に形成するインダクタ配線において、インダクタ配線近傍の前記シリコン基板上に、前記シリコン基板よりも低抵抗のシリコン層を形成することを特徴とするインダクタである。 In order to solve the above problems, the means proposed by the present invention is as follows: (1) In an inductor wiring formed on a silicon substrate, a silicon layer having a resistance lower than that of the silicon substrate is formed on the silicon substrate in the vicinity of the inductor wiring. It is an inductor characterized by doing.
本発明はまた、（２）上記（１）において、前記低抵抗のシリコン層は前記シリコン基板と同極性の不純物を添加することによって形成されることを特徴とするインダクタを示すものである。 The present invention also provides (2) the inductor according to (1), wherein the low-resistance silicon layer is formed by adding an impurity having the same polarity as that of the silicon substrate.
本発明はまた、（３）上記（１）において、前記低抵抗のシリコン層はインダクタ配線直下には形成されないことを特徴とするインダクタを示すものである。 The present invention also provides (3) the inductor according to (1), wherein the low-resistance silicon layer is not formed immediately below the inductor wiring.
上記問題を解決するために本発明が提案する手段はまた、（４）シリコン基板上に形成するインダクタ配線において、インダクタ配線近傍の前記シリコン基板上に、シリコンと金属の合金層を形成することを特徴とするインダクタである。 In order to solve the above problem, the means proposed by the present invention also includes (4) forming an alloy layer of silicon and metal on the silicon substrate in the vicinity of the inductor wiring in the inductor wiring formed on the silicon substrate. It is a featured inductor.
本発明はまた、（５）上記（４）において、前記合金層はインダクタ配線直下には形成されないことを特徴とするインダクタを示すものである。 The present invention also shows (5) the inductor according to (4), wherein the alloy layer is not formed directly under the inductor wiring.
上記問題を解決するために本発明が提案する手段はまた、（６）シリコン基板上に形成するインダクタ配線において、インダクタ配線近傍の前記シリコン基板上に、前記シリコン基板よりも低抵抗のシリコン層を形成し、前記低抵抗のシリコン層上にシリコンと金属の合金層を形成することを特徴とするインダクタである。 In order to solve the above problem, the means proposed by the present invention is also (6) In the inductor wiring formed on the silicon substrate, a silicon layer having a resistance lower than that of the silicon substrate is formed on the silicon substrate in the vicinity of the inductor wiring. The inductor is formed by forming an alloy layer of silicon and metal on the low-resistance silicon layer.
本発明はまた、（７）上記（６）において、前記低抵抗のシリコン層と前記合金層はインダクタ配線直下には形成されないことを特徴とするインダクタを示すものである。 The present invention also provides (7) an inductor according to (6), wherein the low-resistance silicon layer and the alloy layer are not formed immediately below the inductor wiring.
上記問題を解決するために本発明が提案する手段はまた、（８）シリコン基板上に形成するインダクタ配線において、インダクタ配線近傍の前記シリコン基板上に絶縁膜を形成し、前記絶縁膜上に前記シリコン基板よりも低抵抗のポリシリコン層を形成することを特徴とするインダクタである。 The means proposed by the present invention to solve the above problem is also (8) In the inductor wiring formed on the silicon substrate, an insulating film is formed on the silicon substrate in the vicinity of the inductor wiring, and the insulating film is formed on the insulating film. An inductor is characterized in that a polysilicon layer having a resistance lower than that of a silicon substrate is formed.
本発明はまた、（９）上記（８）において、前記低抵抗のポリシリコン層はインダクタ配線直下には形成されないことを特徴とするインダクタを示すものである。 The present invention also shows (9) the inductor according to (8), wherein the low-resistance polysilicon layer is not formed immediately below the inductor wiring.
上記問題を解決するために本発明が提案する手段はまた、（１０）シリコン基板上に形成するインダクタ配線において、インダクタ配線近傍の前記シリコン基板上に絶縁膜を形成し、前記絶縁膜上に前記シリコン基板よりも低抵抗のポリシリコン層を形成し、前記低抵抗のポリシリコン層上にシリコンと金属の合金層を形成することを特徴とするインダクタである。 In order to solve the above problem, the means proposed by the present invention is also (10) In the inductor wiring formed on the silicon substrate, an insulating film is formed on the silicon substrate in the vicinity of the inductor wiring, and the insulating film is formed on the insulating film. The inductor is characterized in that a polysilicon layer having a lower resistance than that of a silicon substrate is formed, and an alloy layer of silicon and metal is formed on the polysilicon layer having a low resistance.
本発明はまた、（１１）上記（１０）において、前記低抵抗のポリシリコン層と前記合金層はインダクタ配線直下には形成されないことを特徴とするインダクタを示すものである。 The present invention also provides (11) the inductor according to (10), wherein the low-resistance polysilicon layer and the alloy layer are not formed immediately below the inductor wiring.
本発明はまた、（１２）上記（８）〜（１１）のいずれかにおいて、前記低抵抗の層と前記ポリシリコンの層または前記金属とシリコンとの合金の層が単層の金属層を介して電気的に接続されることを特徴とするインダクタである。 According to the present invention, (12) in any one of the above (8) to (11), the low resistance layer and the polysilicon layer or the metal and silicon alloy layer are interposed through a single metal layer. Inductors that are electrically connected to each other.
本発明はまた、（１３）上記（４）〜（７）、（１０）および（１１）のいずれかにおいて、前記合金の層は強磁性の金属とシリコンとの合金であることを特徴とするインダクタを示すものである。 (13) In any one of (4) to (7), (10) and (11), the alloy layer is an alloy of a ferromagnetic metal and silicon. An inductor is shown.
本発明はさらに、（１４）上記（４）〜（７）、（１０）および（１１）のいずれかにおいて、前記合金の層はＭＯＳＦＥＴのゲート電極の合金化と同時に形成されることを特徴とするインダクタを示すものである。 (14) In any one of (4) to (7), (10) and (11), the alloy layer is formed simultaneously with alloying of the gate electrode of the MOSFET. The inductor which performs is shown.
本発明はまた、（１５）上記（１）〜（１１）のいずれかにおいて、前記低抵抗の層は前記インダクタ配線に対して垂直な方向に切れ目の入った短冊状であることを特徴とするインダクタを示すものである。 (15) In any one of the above (1) to (11), the low-resistance layer is a strip shape having a cut in a direction perpendicular to the inductor wiring. An inductor is shown.
本発明はさらに、（１６）上記（３）、（５）、（７）、（９）および（１１）のいずれかにおいて、前記低抵抗の層の上部には配線層間膜用の絶縁膜がないことを特徴とするインダクタを示すものである。 According to the present invention, (16) in any one of (3), (5), (7), (9) and (11), an insulating film for a wiring interlayer film is formed on the low resistance layer. It shows an inductor characterized by not having.
本発明においては、インダクタ近傍に低抵抗領域を設けることによって、インダクタのノイズや損失を抑えることができる。また、インダクタ配線の直下は高抵抗のシリコン基板とすることで、インダクタの見かけ上の寄生抵抗を低減できる。また、インダクタ近辺のシリコン基板表面に低抵抗のシリコンと金属の合金層を形成することで、熱雑音や基板伝達ノイズを低減できる。このため、共振周波数を下げることなく低ノイズ・低損失のインダクタを提供することができるものである。 In the present invention, the noise and loss of the inductor can be suppressed by providing the low resistance region in the vicinity of the inductor. In addition, an apparent parasitic resistance of the inductor can be reduced by using a high-resistance silicon substrate immediately below the inductor wiring. Further, by forming an alloy layer of low resistance silicon and metal on the surface of the silicon substrate near the inductor, thermal noise and substrate transmission noise can be reduced. Therefore, an inductor with low noise and low loss can be provided without lowering the resonance frequency.
以下、本発明を具体的実施形態に基づき詳細に説明する。 Hereinafter, the present invention will be described in detail based on specific embodiments.
本発明においては、シリコン基板上に形成するインダクタ配線において、インダクタ配線近傍の前記シリコン基板上に、前記シリコン基板よりも低抵抗の層を形成する。 In the present invention, in the inductor wiring formed on the silicon substrate, a layer having a resistance lower than that of the silicon substrate is formed on the silicon substrate in the vicinity of the inductor wiring.
図１は本発明の一実施形態を示すものである。図１は本発明に係るインダクタをシリコン基板の上から見た図である。また図２は図１のＡ−Ｂ線断面図である。図１および２に示すように、インダクタ配線１の近傍のシリコン基板２の表面にシリコン基板と抵抗性接触する低抵抗の領域４を形成する。これにより、図３の等価回路において、インダクタ近傍の低抵抗層によってＲ１とＲ２を小さくできるので雑音や損失が小さくなる。 FIG. 1 shows an embodiment of the present invention. FIG. 1 is a view of an inductor according to the present invention as viewed from above a silicon substrate. 2 is a cross-sectional view taken along the line AB of FIG. As shown in FIGS. 1 and 2, a low resistance region 4 is formed on the surface of the silicon substrate 2 in the vicinity of the inductor wiring 1 in resistive contact with the silicon substrate. Thereby, in the equivalent circuit of FIG. 3, R1 and R2 can be reduced by the low resistance layer near the inductor, so that noise and loss are reduced.
本発明において前記低抵抗層としては、特に限定されるものではないが、例えば、シリコン基板上に前記シリコン基板よりも低抵抗のシリコン層を形成する、具体的には、例えば、前記シリコン基板と同極性の不純物を添加することによって形成される低抵抗シリコン層を形成する；シリコン基板上にシリコンと金属の合金層を形成する；シリコン基板上に低抵抗のシリコン層を形成し、さらにその上部にシリコンと金属の合金層を形成する；前記シリコン基板上に絶縁膜を形成し、前記絶縁膜上に前記シリコン基板よりも低抵抗のポリシリコン層する；前記シリコン基板上に絶縁膜を形成し、前記絶縁膜上に前記シリコン基板よりも低抵抗のポリシリコン層し、さらに前記低抵抗のポリシリコン層上にシリコンと金属の合金層を形成するといった形態を用いることができる。 In the present invention, the low resistance layer is not particularly limited. For example, a silicon layer having a resistance lower than that of the silicon substrate is formed on a silicon substrate. A low-resistance silicon layer formed by adding impurities of the same polarity is formed; an alloy layer of silicon and metal is formed on a silicon substrate; a low-resistance silicon layer is formed on the silicon substrate, and an upper portion thereof Forming an alloy layer of silicon and metal; forming an insulating film on the silicon substrate; forming a polysilicon layer having a lower resistance than the silicon substrate on the insulating film; forming an insulating film on the silicon substrate; A polysilicon layer having a lower resistance than the silicon substrate is formed on the insulating film, and an alloy layer of silicon and metal is further formed on the low-resistance polysilicon layer. It is possible to use a form Tsu.
図４は本発明の別の実施の形態である。図４は本発明に係るインダクタをシリコン基板の上から見た図である。また図５は図４のＡ−Ｂ線断面図である。図４および図５に示すようにインダクタ配線１の内側と外側のインダクタ配線２の直下を除くシリコン基板２の表面に低抵抗の領域４を形成する。このように本発明においては、インダクタ配線近傍のシリコン基板上に形成される、前記低抵抗の層を、インダクタ配線直下には形成しないようにすることもできる。この場合、インダクタ配線１の直下は、金属層等の低抵抗層がないので、図３の等価回路においてＣ１やＣ２が小さい。さらにインダクタ周囲の低抵抗層によってＲ１とＲ２を小さくできるので雑音や損失が小さくなる。 FIG. 4 shows another embodiment of the present invention. FIG. 4 is a view of the inductor according to the present invention as viewed from above the silicon substrate. 5 is a cross-sectional view taken along the line AB of FIG. As shown in FIGS. 4 and 5, a low resistance region 4 is formed on the surface of the silicon substrate 2 except for the inner side of the inductor wiring 1 and the lower side of the outer inductor wiring 2. Thus, in the present invention, the low resistance layer formed on the silicon substrate in the vicinity of the inductor wiring may not be formed directly under the inductor wiring. In this case, since there is no low resistance layer such as a metal layer directly under the inductor wiring 1, C1 and C2 are small in the equivalent circuit of FIG. Furthermore, R1 and R2 can be reduced by a low resistance layer around the inductor, so noise and loss are reduced.
以下、本発明を実施例によりより具体的に説明する。 Hereinafter, the present invention will be described more specifically with reference to examples.
図６は本発明のインダクタの第１の実施形態に係る一実施例を示すものである。本実施例においては、図のようにインダクタ配線１近傍のシリコン基板２上に低抵抗シリコン領域１１を形成する。 FIG. 6 shows an example according to the first embodiment of the inductor of the present invention. In this embodiment, a low resistance silicon region 11 is formed on a silicon substrate 2 near the inductor wiring 1 as shown in the figure.
図７は本発明のインダクタの第２の実施形態に係る一実施例を示すものである。また図８は図７のＡ−Ｂ線の断面図である。本実施例においては、図７のようにインダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に低抵抗シリコン領域１１を形成する。さらに内側と外側をつなぐ連結領域１２を低抵抗領域１１と同じ材質で形成する。 FIG. 7 shows an example according to the second embodiment of the inductor of the present invention. 8 is a cross-sectional view taken along line AB in FIG. In the present embodiment, as shown in FIG. 7, a low resistance silicon region 11 is formed on the surface of the silicon substrate 2 excluding the inner side of the inductor wiring 1 and the area immediately below the outer inductor wiring 1. Further, the connection region 12 that connects the inside and the outside is formed of the same material as that of the low resistance region 11.
図９は本発明のインダクタの第２の実施形態に係るの他の実施例である。この実施例においては、図のようにインダクタ配線１を２回以上の巻き数としている。インダクタ配線の内側の端子１４から信号線を引き出すために、インダクタ配線よりも下の層のメタル配線１３を内側の端子に接続している。 FIG. 9 shows another example of the inductor according to the second embodiment of the present invention. In this embodiment, the inductor wiring 1 has two or more turns as shown in the figure. In order to draw the signal line from the terminal 14 inside the inductor wiring, the metal wiring 13 in a layer below the inductor wiring is connected to the inner terminal.
図１０は本発明のインダクタの第３の実施形態に係る一実施例を示すものである。図１０に示す実施例においては、基板がｐ型シリコン１５の場合で、ｐ型シリコン基板１５上にｐ型の不純物を基板中よりも多く添加したシリコン層１６を低抵抗シリコン層として形成している。なお、基板がｎ型の場合には、同様に、ｎ型の不純物を基板中よりも多く添加したシリコン層を形成すればよい。 FIG. 10 shows an example according to the third embodiment of the inductor of the present invention. In the embodiment shown in FIG. 10, when the substrate is p-type silicon 15, a silicon layer 16 to which more p-type impurities are added than in the substrate is formed on the p-type silicon substrate 15 as a low-resistance silicon layer. Yes. Note that in the case where the substrate is n-type, similarly, a silicon layer to which more n-type impurities are added than in the substrate may be formed.
図１１は本発明のインダクタの第４の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１近傍のシリコン基板２上にシリコンと金属の合金層２１を形成する。この合金層２１用の金属としては、例えば、チタン、コバルト、ニッケルなどを使用する。 FIG. 11 shows an example according to the fourth embodiment of the inductor of the present invention. In this embodiment, an alloy layer 21 of silicon and metal is formed on a silicon substrate 2 near the inductor wiring 1 as shown in the figure. As the metal for the alloy layer 21, for example, titanium, cobalt, nickel or the like is used.
図１２は本発明のインダクタの第５の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に前記したような合金層２１の領域を形成している。 FIG. 12 shows an example according to the fifth embodiment of the inductor of the present invention. In this embodiment, as shown in the figure, the region of the alloy layer 21 as described above is formed on the surface of the silicon substrate 2 except for the inner side of the inductor wiring 1 and the portion directly under the outer inductor wiring 1.
図１３は本発明のインダクタの第６の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１近傍のシリコン基板２上に低抵抗のシリコン層１１を形成し、さらにその上にシリコンと金属の合金層２１を形成する。低抵抗のシリコン層１１は基板と同極性の不純物を導入することで形成し、合金用２１の金属にはチタン、コバルト、ニッケルなどを使用する。 FIG. 13 shows an example according to the sixth embodiment of the inductor of the present invention. In this embodiment, a low resistance silicon layer 11 is formed on a silicon substrate 2 in the vicinity of the inductor wiring 1 as shown in the drawing, and an alloy layer 21 of silicon and metal is further formed thereon. The low-resistance silicon layer 11 is formed by introducing impurities having the same polarity as the substrate, and titanium, cobalt, nickel, etc. are used as the metal for the alloy 21.
図１４は本発明のインダクタの第７の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に、低抵抗のシリコン層１１と合金層２１を積層した領域を形成する。なお、低抵抗のシリコン層１１と合金層２１は、上記第６の実施形態におけると同様にして形成される。 FIG. 14 shows an example according to the seventh embodiment of the inductor of the present invention. In this embodiment, a region where a low-resistance silicon layer 11 and an alloy layer 21 are laminated is formed on the surface of the silicon substrate 2 except for the inner side of the inductor wiring 1 and the portion directly under the outer inductor wiring 1 as shown in the figure. The low-resistance silicon layer 11 and the alloy layer 21 are formed in the same manner as in the sixth embodiment.
図１５は本発明のインダクタの第８の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１近傍のシリコン基板２上に絶縁膜３１を形成し、その上にシリコン基板よりも低抵抗のポリシリコン層３２を形成する。 FIG. 15 shows an example according to the eighth embodiment of the inductor of the present invention. In this embodiment, an insulating film 31 is formed on a silicon substrate 2 near the inductor wiring 1 as shown in the figure, and a polysilicon layer 32 having a resistance lower than that of the silicon substrate is formed thereon.
図１６は本発明のインダクタの第９の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に低抵抗のポリシリコン層３２を形成する。 FIG. 16 shows an example according to the ninth embodiment of the inductor of the present invention. In this embodiment, a low-resistance polysilicon layer 32 is formed on the surface of the silicon substrate 2 except for the inner side of the inductor wiring 1 and directly under the outer inductor wiring 1 as shown in the figure.
図１７は本発明のインダクタの第１０の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１近傍のシリコン基板２上に絶縁膜３１を形成し、その上にシリコン基板よりも低抵抗のポリシリコン層３２を形成し、さらにその上にシリコンと金属の合金層２１を形成する。合金層２１用の金属には例えば、チタン、コバルト、ニッケルなどを使用する。 FIG. 17 shows an example according to the tenth embodiment of the inductor of the present invention. In this embodiment, as shown in the figure, an insulating film 31 is formed on a silicon substrate 2 near the inductor wiring 1, a polysilicon layer 32 having a resistance lower than that of the silicon substrate is formed thereon, and a silicon layer is further formed thereon. And an alloy layer 21 of metal is formed. For example, titanium, cobalt, nickel, or the like is used as the metal for the alloy layer 21.
図１８は本発明のインダクタの第１１の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に低抵抗のポリシリコン層３２と合金２１の積層構造を形成する。 FIG. 18 shows an example according to the eleventh embodiment of the inductor of the present invention. In this embodiment, a laminated structure of a low-resistance polysilicon layer 32 and an alloy 21 is formed on the surface of the silicon substrate 2 excluding the inner side of the inductor wiring 1 and the portion directly under the outer inductor wiring 1 as shown in the figure.
図１９は本発明のインダクタの第１２の実施形態に係る一実施例を示すものである。この実施例においては、前記第１１の実施形態に係る一実施例におけると同様に、インダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に低抵抗のポリシリコン層３２と合金層２１の積層構造が形成されているが、さらに、このポリシリコン層および合金層２１の側面にコンタクト３３を形成し、同一のコンタクト用金属が低抵抗シリコン層４とポリシリコン層３２と合金層２１の積層構造の両方に抵抗性接触するようにされている。 FIG. 19 shows an example according to the twelfth embodiment of the inductor of the present invention. In this example, as in the example according to the eleventh embodiment, the low resistance polysilicon layer 32 is formed on the surface of the silicon substrate 2 except for the inner side of the inductor wiring 1 and directly under the outer inductor wiring 1. Further, a contact 33 is formed on the side surfaces of the polysilicon layer and the alloy layer 21, and the same contact metal is formed of the low resistance silicon layer 4 and the polysilicon layer 32. Resistive contact is made to both of the laminated structure of the alloy layer 21.
図２０は、本発明のインダクタの第１３の実施形態に係る一実施例を示すものである。この実施例においては、図に示すようにシリコン基板１上に低抵抗シリコン層１１と、強磁性体の合金層４１とが形成されている。このとき、合金層４１においてシリコンと合金にする金属として、鉄、ニッケル、コバルトなどの強磁性の材料を使用することで、低抵抗領域の磁気抵抗が下がり、基板下へ漏れる磁気を遮断することができる。 FIG. 20 shows an example according to the thirteenth embodiment of the inductor of the present invention. In this embodiment, as shown in the figure, a low resistance silicon layer 11 and a ferromagnetic alloy layer 41 are formed on a silicon substrate 1. At this time, by using a ferromagnetic material such as iron, nickel, cobalt, etc. as a metal to be alloyed with silicon in the alloy layer 41, the magnetic resistance in the low resistance region is lowered and the magnetism leaking under the substrate is cut off. Can do.
図２１（ａ）〜（ｃ）は本発明のインダクタの第１４の実施形態に係る一実施例を示すものである。図はシリコン基板上に低抵抗のシリコン層とシリコンと金属の合金層を積層する場合の各製造工程を示す。まず、図２１（ａ）に示すように、シリコン基板２にＭＯＳＦＥＴ領域４２とインダクタ領域４３を形成する。ＭＯＳＦＥＴ領域４２には低抵抗シリコン層１１と絶縁膜３１、ポリシリコン３２が形成されている。インダクタ領域４３には低抵抗シリコン層１１が形成されている。次に合金化の工程により図２１（ｂ）に示すように、ＭＯＳＦＥＴ領域４２とインダクタ領域４３両方に合金層２１を形成する。さらに図２１（ｃ）に示すように、インダクタ領域４３にインダクタ配線１を形成する。 FIGS. 21A to 21C show an example according to the fourteenth embodiment of the inductor of the present invention. The figure shows each manufacturing process when a low-resistance silicon layer and a silicon-metal alloy layer are laminated on a silicon substrate. First, as shown in FIG. 21A, a MOSFET region 42 and an inductor region 43 are formed in the silicon substrate 2. In the MOSFET region 42, the low resistance silicon layer 11, the insulating film 31, and the polysilicon 32 are formed. A low resistance silicon layer 11 is formed in the inductor region 43. Next, an alloy layer 21 is formed in both the MOSFET region 42 and the inductor region 43 as shown in FIG. Further, as shown in FIG. 21C, the inductor wiring 1 is formed in the inductor region 43.
図２２は本発明のインダクタの第１５の実施形態に係る一実施例を示すものである。この実施例においては、上述した他の実施例におけると同様に、シリコン基板上に合金層２１を形成される。さらに、この実施例においては、図２２に示すように、当該合金層２１にはインダクタ配線１に対して垂直な方向に切れ目が入っている。これにより、合金層２１で発生する渦電流を抑制することができ、損失が減少する。なお、このような、低抵抗層の短冊状パターンは、低抵抗層として、この合金層の代わりに、低抵抗のシリコン層や、シリコンと合金の積層構造や、ポリシリコンと合金の積層構造を用いた場合においても、同様に形成することができ、同様の作用を発揮させることができる。 FIG. 22 shows an example according to the fifteenth embodiment of the inductor of the present invention. In this embodiment, the alloy layer 21 is formed on the silicon substrate as in the other embodiments described above. Furthermore, in this embodiment, as shown in FIG. 22, the alloy layer 21 has a cut in a direction perpendicular to the inductor wiring 1. Thereby, the eddy current generated in the alloy layer 21 can be suppressed, and the loss is reduced. In addition, such a strip-like pattern of the low resistance layer has a low resistance silicon layer, a laminated structure of silicon and an alloy, or a laminated structure of polysilicon and an alloy instead of the alloy layer as a low resistance layer. Even when it is used, it can be formed in the same manner and can exhibit the same effect.
図２３は、本発明のインダクタの第１５の実施形態に係る一実施例を示すものである。この実施例においては、インダクタ配線直下を除く部位において、シリコン基板２上に合金層２１を形成されている。さらに、図に示すように、合金層２１上の層間絶縁膜３を除去し、インダクタ配線１の左右に中空の領域９を形成する。これにより中空の領域９は層間絶縁膜３よりも誘電率が低いので、インダクタ配線１の寄生容量を低減できる。なお、このような、中空領域は、インダクタ配線直下を除く部位において低抵抗層として、この合金層の代わりに、低抵抗のシリコン層や、シリコンと合金の積層構造や、ポリシリコンと合金の積層構造を用いた場合においても、同様に形成することができ、同様の作用を発揮させることができる。 FIG. 23 shows an example according to the fifteenth embodiment of the inductor of the present invention. In this embodiment, an alloy layer 21 is formed on the silicon substrate 2 at a portion other than directly under the inductor wiring. Further, as shown in the figure, the interlayer insulating film 3 on the alloy layer 21 is removed, and hollow regions 9 are formed on the left and right sides of the inductor wiring 1. Thereby, since the hollow region 9 has a lower dielectric constant than the interlayer insulating film 3, the parasitic capacitance of the inductor wiring 1 can be reduced. In addition, such a hollow region is a low-resistance layer in a portion other than directly under the inductor wiring, and instead of this alloy layer, a low-resistance silicon layer, a laminated structure of silicon and an alloy, or a laminated layer of polysilicon and an alloy Even when the structure is used, it can be formed in the same manner, and the same action can be exhibited.
図２４は本発明に係るインダクタの特性を表す図である。この図は、５回巻きのインダクタ配線に対して３次元電磁界シミュレータでＱ値を計算した結果である。Ｑ値はインダクタの２つの端子の間の直列抵抗をＲ、直列インダクタンスをＬとするとＱ＝２πｆＬ／Ｒ （ｆは周波数）で表され、Ｑが大きいほど低損失なインダクタである。図中において、実線は、インダクタ配線が従来構造のシリコン基板上に形成されている場合のＱ値を示すものであり、一方、破線は、インダクタ配線が本発明に係る低抵抗層を有する基板上に形成されている場合のＱ値を示すものである。図に示されるように、本発明の方が高いＱ値が得られている。 FIG. 24 is a diagram illustrating the characteristics of the inductor according to the present invention. This figure shows the result of calculating the Q value with a three-dimensional electromagnetic simulator for a 5-turn inductor wiring. The Q value is represented by Q = 2πfL / R (where f is a frequency) where R is the series resistance between the two terminals of the inductor and L is the series inductance. The larger the Q, the lower the loss. In the figure, the solid line indicates the Q value when the inductor wiring is formed on a silicon substrate having a conventional structure, while the broken line indicates the inductor wiring on the substrate having the low resistance layer according to the present invention. The Q value in the case of being formed is shown. As shown in the figure, a higher Q value is obtained in the present invention.
１ インダクタ配線
２ シリコン基板
３ 層間絶縁膜
４ 低抵抗層
５ 素子分離層
１１ シリコンと金属の合金
１２ シリコンと金属の合金
１３ インダクタ配線より下層のメタル配線
１４ インダクタ配線の内側の端子
１５ ｐ型シリコン基板
１６ 高濃度にｐ型不純物を導入したシリコン
２１ シリコンと金属の合金
３１ 絶縁膜
３２ ポリシリコン
４１ シリコンと強磁性体の合金
４２ ＭＯＳＦＥＴ領域
４３ インダクタ領域
５１ 中空の領域
６１メタル層
６２ポリシリコン層
６３シリコン基板と逆極性のシリコン層
６４低抵抗シリコン層
DESCRIPTION OF SYMBOLS 1 Inductor wiring 2 Silicon substrate 3 Interlayer insulating film 4 Low resistance layer 5 Element isolation layer 11 Silicon and metal alloy 12 Silicon and metal alloy 13 Metal wiring 14 lower than inductor wiring Terminal 15 inside inductor wiring p-type silicon substrate 16 Silicon 21 doped with p-type impurities at high concentration 31 Silicon-metal alloy 31 Insulating film 32 Polysilicon 41 Silicon-ferromagnetic alloy 42 MOSFET region 43 Inductor region 51 Hollow region 61 Metal layer 62 Polysilicon layer 63 Silicon Silicon layer 64 of opposite polarity to the substrate 64 Low resistance silicon layer
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