JP2005268610A - スタンダードセルの設計方法及び半導体集積回路 - Google Patents

Abstract

【課題】 各スタンダードセルのレイアウトパターンに依存して、例えば露光、転写時の回折光などの影響によりデバイス形状にばらつきが生じ、各セル間で遅延ばらつきが生じることを抑制する。
【解決手段】 スタンダードセルＳには、常時オフ状態となるＰ型及びＮ型のダミーゲート電極ＧＡｐ、ＧＡｎが配置される。この各ダミーゲート電極ＧＡｐ、ＧＡｎのゲート長は、拡散領域ＯＤｐ、ＯＤｎの端部を越えて、スタンダードセルＳの内方に向かって長く延ばされる。これにより、スタンダードセルＳ内に備える全てのトランジスタのゲート電極の総表面積や総周辺長が拡大する。その結果、露光、転写時の回折光などの影響に起因して、セルＳとセルとの間でトランジスタのゲート電極の形状にばらつきが生じても、各セル間ではトランジスタ特性がほぼ均一になる。
【選択図】 図１

Description

本発明は、スタンダードセルの設計方法、及び設計されたスタンダードセルを用いて配置配線して作成される半導体集積回路に関し、詳しくは、レイアウトパターンに依存する遅延ばらつきを抑制するセル設計方法及び半導体集積回路に関する。

近年、半導体集積回路の微細化及び高機能化が急速に進んでいる。それに伴い、トランジスタの性能の向上を目的として、半導体集積回路のデバイス長も短くなってきている。

ところで、半導体集積回路の製造プロセスでは、製造条件にゆらぎが発生し、このゆらぎが回路素子の形状や物理的な条件に影響を与え、この影響は半導体素子の電気特性のばらつきとして表れる。例えば、露光装置を用い、半導体集積回路のレチクルに光を照射することによって半導体ウエハ上に塗布、成膜されたフォトレジストにレチクルの回路パターンを露光、転写する際には、回折光などに起因する影響が出て、製造された回路素子は所期のデバイス長にならず、細るため、回路素子のデバイス長のばらつき割合は非常に大きくなる。また、セルの種類も極めて多様化してきており、セルの種類によってセルの形状は大きく異なり、集積回路の遅延時間へもセルの形状依存の影響が大きくなってきている。このため、最大伝搬遅延係数が大きくなり、高性能な半導体集積回路を提供することが困難になってきている。

そこで、従来、例えば、特許文献１では、半導体集積回路の遅延ばらつきを抑制する技術として、次の半導体集積回路のレイアウト構造を開示している。すなわち、ＭＯＳＦＥＴゲート電極と拡散領域とによって複数個のトランジスタを形成し、そのうち、使用する複数個の活性なトランジスタ間では、そのＭＯＳＦＥＴゲート電極相互の間隔を一定距離の所定間隔とすると共に、活性なトランジスタ同士が隣接しない箇所では、常にオフ状態となるダミートランジスタを配置し、そのダミートランジスタとその左右に位置する活性なトランジスタとの間でも、ＭＯＳＦＥＴゲート電極間の間隔を前記一定距離の所定間隔に設定するスタンダードセルとすることにより、塗布、成膜されたフォトレジストにレチクルの回路パターンを露光、転写する際での回折光などに起因する影響を各トランジスタのＭＯＳＦＥＴゲート電極相互間で均一にして、それ等トランジスタのＭＯＳＦＥＴゲート電極のデバイス長を相互にほぼ等長に製造するようにしている。
特開平９−２８９２５１号公報（第６頁、第１図）

しかしながら、前記従来の半導体集積回路のレイアウト構造では、効果的であるものの、半導体集積回路の微細化が一層進むと、半導体集積回路のレイアウトパターンに依存するデバイス形状のばらつきをより一層に抑制して、半導体集積回路の特性変動を小さくすることが望まれる。

そこで、本発明者等は、設計されるスタンダードセルについて、露光、転写時の回折光などの影響を詳細に検討した。すなわち、設計されるスタンダードセルは多種類となる関係上、それ等セルは、その種類別に、内部構成が異なって、前記特許文献１記載のように複数のトランジスタ間でＭＯＳＦＥＴゲート電極相互の間隔を全て一定距離に設定しても、その各ＭＯＳＦＥＴゲート電極の形状や、その周囲に位置する拡散領域の大きさなどに起因して、露光、転写時の回折光などの影響は各セル毎に程度が異なる。例えば、図１０に示す任意のスタンダードセルについての走査型電子顕微鏡写真に示すように、ゲート電極ＧＡや拡散領域ＯＤの形状は、実際、露光、転写時の回折光などの影響に起因して、各所で削り取られている。このため、各セル間では、ＭＯＳＦＥＴゲート電極や拡散領域の形状について、レイアウトパターンに依存するばらつきが存在して、これ等のスタンダードセルを多数用いて半導体集積回路を形成した場合には、半導体集積回路の特性変動が大きくなることが判った。

本発明の目的は、前記の課題を解消して、レイアウトパターン依存性によるセル間のデバイス形状のばらつきを抑制して、半導体集積回路の特性変動を小さくすることにある。

前記課題を解決するために、本発明では、スタンダードセルの設計方法において、露光、転写時の回折光などの影響に起因する各セル間でのレイアウトパターン依存性によるデバイス形状のばらつきが存在しても、その各セル間でのデバイス形状のばらつきが小さくなるように、各セルのゲート電極又は拡散領域の面積や形状を変更しておくこととする。

すなわち、請求項１記載の発明のスタンダードセルの設計方法は、ゲート電極と拡散領域とによって形成されるトランジスタを複数個備えたスタンダードセルを設計する方法において、前記複数個のトランジスタうち所定個のトランジスタを、常時オフ状態のダミートランジスタとすると共に、前記ダミートランジスタのゲート電極の表面積を、自己と他のスタンダードセル間で、この各スタンダードセルに属する全てのトランジスタのゲート電極の総表面積同士の差異が小さくなるように、調整することを特徴とする。

請求項２記載の発明は、前記請求項１記載のスタンダードセルの設計方法において、前記ダミートランジスタのゲート電極の長さのみを調整して、前記ダミートランジスタの表面積を調整することを特徴とする。

請求項３記載の発明のスタンダードセルの設計方法は、ゲート電極と拡散領域とによって形成されるトランジスタを複数個備えたスタンダードセルを設計する方法において、前記複数個のトランジスタうち所定個のトランジスタを、常時オフ状態のダミートランジスタとすると共に、前記ダミートランジスタのゲート電極の周辺長を、自己と他のスタンダードセル間で、この各スタンダードセルに属する全てのトランジスタのゲート電極の総周辺長の差異が小さくなるように、調整することを特徴とする。

請求項４記載の発明は、前記請求項１、２又は３記載のスタンダードセルの設計方法において、前記ダミートランジスタは、所定距離隔てて対向して配置されたＰ型ダミートランジスタ及びＮ型ダミートランジスタとを備え、前記Ｐ型及びＮ型の両ダミートランジスタのゲート電極同士は、延ばされて、相互に接続されていることを特徴とする。
請求項５記載の発明は、前記請求項１、２又は３記載のスタンダードセルの設計方法において、 自己と他のスタンダードセルの間で規模が異なるとき、前記ダミートランジスタのゲート電極の調整は、前記自己と他のスタンダードセルの規模の比に応じて行われることを特徴とする。

請求項６記載の発明は、前記請求項１〜５の何れかに記載のスタンダードセルの設計方法において、前記ダミートランジスタは、自己のスタンダードセルの端部に位置することを特徴とする。

請求項７記載の発明のスタンダードセルの設計方法は、ゲート電極と拡散領域とによって形成されるトランジスタを複数個備えたスタンダードセルを設計する方法において、前記スタンダードセルに備える基板コンタクトを、自己と他のスタンダードセル間で、この各スタンダードセル内に属する全てのトランジスタの拡散領域の総面積同士の差異が小さくなるように、自己のスタンダードセルの内部方向へ拡張することを特徴とする。

請求項８記載の発明のスタンダードセルの設計方法は、ゲート電極と拡散領域とによって形成されるトランジスタを複数個備えたスタンダードセルを設計する方法において、前記スタンダードセルに備える基板コンタクトを、自己と他のスタンダードセル間で、この各スタンダードセル内に属する全てのトランジスタの拡散領域の総周辺長同士の差異が小さくなるように、自己のスタンダードセルの内部方向へ拡張することを特徴とする。

請求項９記載の発明は、前記請求項７又は８記載のスタンダードセルの設計方法において、 自己と他のスタンダードセルの間で規模が異なるとき、前記基板コンタクトの拡張は、前記自己と他のスタンダードセルの規模の比に応じて行われることを特徴とする。

請求項１０記載の発明の半導体集積回路は、前記請求項１〜９の何れかのスタンダードセルの設計方法により設計されたスタンダードセルを複数個用いて、製造されていることを特徴とする。

請求項１１記載の発明の半導体集積回路は、端部にダミートランジスタを有するスタンダードセルを少なくとも３個並べて製造された半導体集積回路であって、前記３個のスタンダードセルのうち、中央及び左方の両スタンダードセル間に位置するダミートランジスタのゲート電極長と、前記中央及び右方の両スタンダードセル間に位置するダミートランジスタのゲート電極長とは、前記中央及び左方の両スタンダードセル間でのトランジスタのゲート電極の総表面積又は総周辺長と前記中央及び右方の両スタンダードセル間でのトランジスタのゲート電極の総表面積又は総周辺長との差異に応じて、異なっていることを特徴とする。

以上により、請求項１〜１１記載の発明では、各スタンダードセルにおいて、自己に属するダミートランジスタのゲート電極の表面積、ゲート長又は周辺長や、自己に属する基板コンタクトの面積が調整されて、各スタンダードセル相互間では、自己に属する全てのトランジスタのゲート電極の総表面積や総周辺長同士、又は自己に属する全てのトランジスタの拡散領域の総面積や総周辺長同士の差異が小さい状況にあるので、例えば露光、転写時において、その回折光などの影響に起因して各セル間でトランジスタのゲート電極や拡散領域のデバイス形状に差異が生じても、各セル間でのレイアウトパターン依存性によって遅延ばらつきは従来よりも有効に抑制される。

以上説明したように、請求項１〜１１記載の発明のスタンダードセル設計方法及び半導体集積回路では、各セル間でのレイアウトパターン依存性による遅延ばらつきを有効に抑制できると共に、半導体集積回路の最大伝搬遅延係数を小さくできて、その高性能化を図ることができる。また、レイアウトパターンとトランジスタの特性との関係を明確にできるので、レイアウト検証時の効果は大きい。

以下、本発明の実施形態を図面を参照しながら説明する。

（実施形態１）
図１は、本発明の実施形態を示すスタンダードセルのレイアウト構成図である。同図に示すスタンダードセルＳにおいて、ＶＤＤは電源ライン、ＶＳＳは接地ライン、１０はゲート電極、ＯＤｐ及びＯＤｎは拡散領域であって、これ等の複数（同図では２４個）のポリシリコンゲート電極１０が各拡散領域ＯＤｐ、ＯＤｎの上方に配置されて、通常使用される各々１２個のＰ型及びＮ型のＭＯＳＦＥＴトランジスタ（以下、活性トランジスタと言う）が形成されている。

更に、前記スタンダードセルＳにおいて、ＧＡｐ及びＧＡｎは、前記電源ラインＶＤＤ又は接地ラインＶＳＳにつながるポリシリコンゲート電極であって、各々、前記拡散領域ＯＤｐ、ＯＤｎの側方に配置されていて、これら拡散領域ＯＤｐ、ＯＤｎとは交わらず、従って常にオフ状態となっているＰ型及びＮ型のＭＯＳＦＥＴダミートランジスタの一部を構成する。これ等のＰ型及びＮ型のダミートランジスタのゲート電極（以下、ダミーゲート電極と言う）は、セルＳの左右側部に各々２個づつと、内部に４個の合計８個配置される。

前記Ｐ型及びＮ型の各ゲート電極１０、ＧＡｐ、ＧＡｎの配置について、複数のゲート電極１０間の間隔は所定距離に設定されていると共に、このゲート電極１０とダミーゲート電極ＧＡｐ、ＧＡｎ間の間隔も前記所定距離に設定されている。尚、図１において、Ａ、Ｂ及びＣは、セルＳと外部とを接続する信号入力端子、Ｙは信号出力端子である。

化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）において、ガスの供給量が一定であれば、ゲート電極の酸化膜厚は、そのゲート電極の表面積に依存する。図２は、ゲート電極１０及びダミーゲート電極ＧＡｐ、ＧＡｎの表面積を３次元的に表したものである。図２に示したゲート電極の表面積をＳａとすると、この表面積Ｓａは次式（１）で表現できる。

Ｓａ＝Ｓ１＋Ｓ１’＋Ｓ２＋Ｓ２’＋Ｓ３ （１）
（Ｓ１＝Ｓ１’， Ｓ２＝Ｓ２’）
ゲート電極の酸化膜は、前記表面積Ｓ２に支配的に比例して成長する。従って、このゲート電極の前記表面積Ｓ２がセルの種類によって異なれば、ゲート電極の酸化膜厚はセルの種類によって異なり、実効的なゲート電極長の値は変化する。従って、トランジスタ特性にレイアウトパターン依存性によるばらつきが生じる。

このレイアウトパターン依存性を無くすために、本実施の形態では、各種類のスタンダードセル間で、その属するトランジスタのゲート電極の総表面積Ｓａ、特に前記表面積Ｓ２の合計値同士の差が小さくなるように調整される。本実施の形態では、図１に示したように、所定距離隔てて対向して配置されたＰ型及びＮ型のダミートランジスタのダミーゲート電極ＧＡｐ、ＧＡｎが、その幅及び高さを固定したまま、それ等の先端同士が近づくように長く延ばされている。

図３（ａ）及び（ｂ）は、前記図１に示したスタンダードセルＳの左端及び右端に位置するダミーゲート電極ＧＡｐ、ＧＡｎの変形例を示す。同図（ａ）では、対向するダミーゲート電極ＧＡｐ、ＧＡｎの長さが更に長く延ばされている。また、同図（ｂ）では、対向するダミーゲート電極ＧＡｐ、ＧＡｎの長さが更に長く延ばされて相互に接続され、１つのダミーゲート電極ＧＡｐｎとなっている。

尚、異なる２種のスタンダードセル間において、セル同士の規模が大きく異なる場合には、セルの表面積に対するダミーゲート電極の総表面積の比同士の差が小さくなるように調整しても良いし、他の種々の比較基準を設けても良い。

（実施形態２）
次に、本発明の実施形態２を説明する。

前記実施形態１では、ダミーゲート電極ＧＡｐ、ＧＡｎの表面積を調整して、レイアウト依存性によるトランジスタ特性への影響を小さくしたが、本実施形態では、レイアウトパターン依存性を低減するために、ダミーゲート電極ＧＡｐ、ＧＡｎの周辺長を調整することにより、トランジスタ特性への影響を小さくしようとするものである。

図４は、スタンダードセルＳのレイアウト構成図から、ゲート電極部分を抜き出した図を示す。セルに属する全てのトランジスタのゲート電極の総周辺長は、セルの種類によって異なる。そこで、図４では、ダミーゲート電極ＧＡｐ、ＧＡｎの長さＬｐ、Ｌｎを調整することにより、セルに属する全てのトランジスタのゲート電極の総周辺長について、異なる種類のセル間で差異を小さくして、トランジスタ特性への影響を小さくしている。

ここで、ダミーゲート電極ＧＡｐ、ＧＡｎはセルＳの端部境界に位置するものに限定されず、セルＳの内部に位置するダミーゲート電極を用いても良い。

尚、異なる２種のスタンダードセル間において、セル同士の規模が大きく異なる場合には、セルの表面積に対するダミーゲート電極の総周辺長の比同士の差が小さくなるように調整しても良いし、他の種々の比較基準を設けても良い。

（実施形態３）
続いて、本発明の実施形態３を図５に基づいて説明する。本実施形態は、本発明のスタンダードセルを複数個用いて、所定の半導体集積回路を構成する実施形態を示す。

図５では、３個のスタンダードセルＳＡ、ＳＢ、ＳＣが用いられる。これ等のセルは、前記実施形態１又は２に示したダミーゲート電極の表面積や周辺長を調整したセルが使用される。同図では、左右に位置するセルＳＡ、ＳＣは同一のセルであり、中央に位置するセルＳＢは他の種類のセルである。各セルには、既述したように、その左右端部にダミーゲート電極ＧＡｐ、ＧＡｎが形成されており、これ等のダミーゲート電極ＧＡｐ、ＧＡｎは、長さが調整されて、左右のセルＳＡ、ＳＣと中央のセルＳＢとの間で、自己のセルに属するトランジスタのゲート電極の総表面積又は総周辺長の差が小さくなるように設定されている。

尚、図中右端に位置するセルＳＣが他の種類のセルである場合には、中央のセルＳＢとこの右端のセルとの相互間で、属するトランジスタのゲート電極の総表面積又は総周辺長の差が小さくなるように、各ダミーゲート電極ＧＡｐ、ＧＡｎの長さが調整される。この場合には、左端のセルＳＡと中央のセルＳＢとの間に位置するダミーゲート電極ＧＡｐ、ＧＡｎのゲート長は、中央のセルＳＢと右端のセルとの間に位置するダミーゲート電極ＧＡｐ、ＧＡｎのゲート長とは、相違することになる。

（実施形態４）
続いて、本発明の実施形態４を説明する。

先ず、基本的なスタンダードセルのレイアウト構成を図６に示す。同図において、ＶＤＤは電源領域、ＶＳＳは接地領域、ＯＤは拡散領域、ＢＣは拡散領域である基板コンタクト部である。

図７は、本実施形態のスタンダードセルのレイアウト構成図を示す。同図では、前記図６に示したスタンダードセルのレイアウト構成図において、基板コンタクト部ＢＣは、異なるセル間でのセルに占める拡散領域の総面積の差異が小さくなるように、セルの内部方向へ拡張されて、基板コンタクト部ＢＣの面積が拡大されている。

セルの種類によっては、拡散領域のセルに占める総面積は異なるので、トランジスタ特性にはレイアウトパターン依存性によるばらつきが生じる。

この拡散領域ＯＤの面積に起因するレイアウトパターン依存性を低減するために、本実施形態では、既述の通り、基板コンタクト部ＢＣがセルの内部方向へ拡張されて、異なるセル間でのセルに占める拡散領域の総面積の差異が小さくなるので、トランジスタ特性への影響を小さくすることができる。尚、基板コンタクト部ＢＣは、セルの内部方向へ拡張するに際し、設計制約を満たす範囲で拡張される。

拡散領域の総面積が大きければ、ＳＴＩ（Shallow Trench Isolation）の高さは高くなり、ゲート電極に電界がかかり難くなる。ゲート電極に高電界がかかれば、ゲート電極の酸化膜にトンネル電流が流れるために、ゲート電極の酸化膜の破壊や劣化が生じる。この劣化は、トランジスタの不良や製造歩留まりの低下に直結する。従って、基板コンタクト部ＢＣをセルの内部方向へ拡張して、拡散領域のセルに占める総面積を大きくすることは、トランジスタの性能向上に効果を奏する。

（実施形態５）
次に、本発明の実施形態５を説明する。

図８は、本発明の実施形態５を示すスタンダードセルのうち拡散領域を抜き出したレイアウト構成図である。

一般的にセルの種類に応じて拡散領域の周辺長は異なる。拡散領域の周辺長は、セル内の全ての拡散領域の周辺長の和で定義する。図８では、拡散領域の周辺長のうち、２つの基板コンタクトＢＣのセル内方へ拡大する長さＬｐ、Ｌｎを調整することにより、異なるセル間での拡散領域の総周辺長の差異を小さくして、トランジスタ特性への影響を小さくすることができる。

尚、異なるセル間でセルの規模が大きく異なる場合には、セルの周辺長に対する拡散領域の総周辺長の比や、セルの表面積に対する拡散領域の総周辺長の比など、異なるセル間で種々の比較基準を設けても良い。

（実施形態６）
続いて、本発明の実施形態６を図９に基づいて説明する。本実施形態は、本発明のスタンダードセルを複数個用いて、所定の半導体集積回路を構成する実施形態を示す。

図９では、３個のスタンダードセルＳＡ、ＳＢ、ＳＣが用いられる。中央のセルＳＢは、前記実施形態４又は５に示したように基板コンタクトの面積を調整したセルである。同図では、左右に位置するセルＳＡ、ＳＣは同一のセルであり、中央に位置するセルＳＢは他の種類のセルである。

各セルには、活性トランジスタのゲート電極が上方に配置される拡散領域ＯＤが形成されるが、中央に位置するセルＳＢでは、左右に位置するセルＳＡ、ＳＣの拡散領域ＯＤに対して、拡散領域ＯＤの総面積は少ない。このため、中央のセルＳＢでは、同図に示すように、基板コンタクトＢＣは、各所でセルの内方に拡大して、その面積が拡大されていて、左右のセルＳＡ、ＳＣの拡散領域の総面積と中央のセルＳＢの拡散領域の総面積との差異が小さくなるように対処されている。

従って、本実施形態では、各セルＳＡ、ＳＢ、ＳＣ間で、自己に属する拡散領域の総面積同士の差が小さいので、その拡散領域の総面積に起因するレイアウトパターン依存性が各セル間でほぼ均一になって、各セル同士のトランジスタ特性もほぼ均一となる。その結果、特性変動が小さくて高性能な半導体集積回路を得ることができる。

尚、図９では、各セルＳＡ、ＳＢ、ＳＣは、既述したように、その左右端部にダミーゲート電極ＧＡｐ、ＧＡｎが配置されている。

以上説明したように、本発明は、各セル間でのレイアウトパターン依存性による遅延ばらつきを抑制できるスタンダードセル設計方法を提供できるので、そのようなスタンダードセルのライブラリ開発や製造装置の開発が可能であると共に、そのようなスタンダードセルを複数用いて高性能な半導体集積回路を提供する場合などに有用である。

本発明の実施形態１のスタンダードセルのレイアウト構成を示す図である。 トランジスタのゲート電極を３次元的に表した図である。 （ａ）は同スタンダードセルの左端及び右端に配置されるダミートランジスタ部分の変形例を示す図、（ｂ）は同ダミートランジスタ部分の他の変形例を示す図である。 本発明の実施形態２のスタンダードセルのレイアウト構成からゲート電極部分を抜き出した図である。 本発明の実施形態３の半導体集積回路を示す図である。 従来のスタンダードセルの基本的なレイアウト構成を示す図である。 本発明の実施形態４のスタンダードセルのレイアウト構成を示す図である。 本発明の実施形態５のスタンダードセルのレイアウト構成から拡散領域を抜き出した図である。 本発明の実施形態６の半導体集積回路の構成を示す図である。 スタンダードセル内のトランジスタのゲート電極や拡散領域が製造時に種々の箇所で削られた様子を示す走査型電子顕微鏡写真を示す図である。

符号の説明

Ｓ、ＳＡ、ＳＢ、ＳＣ スタンダードセル
１０ ゲート電極
ＧＡｐ、ＧＡｎ ダミーゲート電極
ＯＤｐ、ＯＤｎ 拡散領域
ＢＣ 基板コンタクト
ＶＤＤ 電源領域
ＶＳＳ 接地領域

Claims (11)

1. ゲート電極と拡散領域とによって形成されるトランジスタを複数個備えたスタンダードセルを設計する方法において、
   前記複数個のトランジスタうち所定個のトランジスタを、常時オフ状態のダミートランジスタとすると共に、
   前記ダミートランジスタのゲート電極の表面積を、自己と他のスタンダードセル間で、この各スタンダードセルに属する全てのトランジスタのゲート電極の総表面積同士の差異が小さくなるように、調整する
   ことを特徴とするスタンダードセルの設計方法。
2. 前記請求項１記載のスタンダードセルの設計方法において、
   前記ダミートランジスタのゲート電極の長さのみを調整して、前記ダミートランジスタの表面積を調整する
   ことを特徴とするスタンダードセルの設計方法。
3. ゲート電極と拡散領域とによって形成されるトランジスタを複数個備えたスタンダードセルを設計する方法において、
   前記複数個のトランジスタうち所定個のトランジスタを、常時オフ状態のダミートランジスタとすると共に、
   前記ダミートランジスタのゲート電極の周辺長を、自己と他のスタンダードセル間で、この各スタンダードセルに属する全てのトランジスタのゲート電極の総周辺長の差異が小さくなるように、調整する
   ことを特徴とするスタンダードセルの設計方法。
4. 前記請求項１、２又は３記載のスタンダードセルの設計方法において、
   前記ダミートランジスタは、所定距離隔てて対向して配置されたＰ型ダミートランジスタ及びＮ型ダミートランジスタとを備え、
   前記Ｐ型及びＮ型の両ダミートランジスタのゲート電極同士は、延ばされて、相互に接続されている
   ことを特徴とするスタンダードセルの設計方法。
5. 前記請求項１、２又は３記載のスタンダードセルの設計方法において、
   自己と他のスタンダードセルの間で規模が異なるとき、前記ダミートランジスタのゲート電極の調整は、前記自己と他のスタンダードセルの規模の比に応じて行われる
   ことを特徴とするスタンダードセルの設計方法。
6. 前記請求項１〜５の何れかに記載のスタンダードセルの設計方法において、
   前記ダミートランジスタは、
   自己のスタンダードセルの端部に位置する
   ことを特徴とするスタンダードセルの設計方法。
7. ゲート電極と拡散領域とによって形成されるトランジスタを複数個備えたスタンダードセルを設計する方法において、
   前記スタンダードセルに備える基板コンタクトを、自己と他のスタンダードセル間で、この各スタンダードセル内に属する全てのトランジスタの拡散領域の総面積同士の差異が小さくなるように、自己のスタンダードセルの内部方向へ拡張する
   ことを特徴とするスタンダードセルの設計方法。
8. ゲート電極と拡散領域とによって形成されるトランジスタを複数個備えたスタンダードセルを設計する方法において、
   前記スタンダードセルに備える基板コンタクトを、自己と他のスタンダードセル間で、この各スタンダードセル内に属する全てのトランジスタの拡散領域の総周辺長同士の差異が小さくなるように、自己のスタンダードセルの内部方向へ拡張する
   ことを特徴とするスタンダードセルの設計方法。
9. 前記請求項７又は８記載のスタンダードセルの設計方法において、
   自己と他のスタンダードセルの間で規模が異なるとき、前記基板コンタクトの拡張は、前記自己と他のスタンダードセルの規模の比に応じて行われる
   ことを特徴とするスタンダードセルの設計方法。
10. 前記請求項１〜９の何れかのスタンダードセルの設計方法により設計されたスタンダードセルを複数個用いて、製造されている
    ことを特徴とする半導体集積回路。
11. 端部にダミートランジスタを有するスタンダードセルを少なくとも３個並べて製造された半導体集積回路であって、
    前記３個のスタンダードセルのうち、中央及び左方の両スタンダードセル間に位置するダミートランジスタのゲート電極長と、前記中央及び右方の両スタンダードセル間に位置するダミートランジスタのゲート電極長とは、
    前記中央及び左方の両スタンダードセル間でのトランジスタのゲート電極の総表面積又は総周辺長と前記中央及び右方の両スタンダードセル間でのトランジスタのゲート電極の総表面積又は総周辺長との差異に応じて、異なっている
    ことを特徴とする半導体集積回路。