JP2005268662A

JP2005268662A - ３次元デバイスの製造方法

Info

Publication number: JP2005268662A
Application number: JP2004081510A
Authority: JP
Inventors: Hiroaki Jiroku; 寛明次六
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-03-19
Filing date: 2004-03-19
Publication date: 2005-09-29

Abstract

【課題】製造工程が少なく、薄膜半導体装置を複雑に配置することができる３次元デバイスの製造方法を提供する。
【解決手段】基板１０１上に分離層１０２を形成し、中間層１０３を形成し、基板全面において同一導電型の薄膜半導体装置を形成する。次に基板２０１上に中間層２０２を形成し、基板全面において同一導電型の薄膜半導体装置を形成する。これら二つのデバイス層を張り合わせ、基板１０１側からＸｅＣｌエキシマレーザー光を照射して基板１０１を剥離する。
【選択図】図８

Description

本発明は、３次元デバイスの製造方法に関するものである。

近年、半導体デバイスの高集積化・高密度化の実現や、信号遅延等の配線に関わる問題や消費電力増大といった問題を解決することを目的として、複数のデバイスを３次元的に集積した３次元デバイスの開発が進められている。

従来、３次元ＩＣ等の３次元デバイスを製造する場合には、まず、Ｓｉ基板上に、電界効果トランジスタ（ＦＥＴ）等を含む第１層を多数工程を経て形成する。次いで、この第１層上に、同様の第２層を形成する。以下、同様にして、第３層以降を形成する。

しかしながら、従来の３次元デバイスの製造方法では、同一基板上に各層を順次重ねていくようにして形成するので、上層の形成は下層に悪影響を与えないようにしなければならず、種々の制約（例えば、下層が変質しないような温度の上限等）を受ける。

また、異なる層を積層する場合、各層を適したデバイスパラメータ（例えば、ゲート線幅、ゲート絶縁膜厚、デザインルール、温度等の製造条件）で形成するのは非常に難しい。

また、従来の３次元デバイスの製造方法では、デバイスを構成する基板上に各層を形成するので、用いる基板はデバイスの基板としての適合性と各層を形成するときの基板としての適合性とを兼ね備えていなければならず、特定の基板しか使用することができなかった。

更には、デバイスを構成する基板上に各層を順に形成していくので、製造時間が非常に長くなるという問題があった。

上記のような問題を解決する為に、特開平５−４１４７８や特開２００１−２５０９１３に示されているような薄膜デバイス層を張り合わせる技術が検討されている。これらの技術は単結晶シリコン基板上に半導体素子を形成し、基板裏面を研磨して基板を薄膜化して、その薄膜デバイスを３次元的に積層するという技術である。

しかし、特開平５−４１４７８や特開２００１−２５０９１３にも課題がある。これらの技術では、基板を薄膜化する為に基板裏面を研磨する。単結晶シリコン基板は、製造に莫大なエネルギーを要し、その価格も高価である。よって、上記の基板裏面研磨工程は、エネルギー的にもコスト的にも非常に大きな無駄を生んでいるのである。

上記の課題は特開平１１−２５１５１７に示されている製造方法によって解決されている。この技術は、基板上に分離層を介して薄膜デバイス層を形成し、前記分離層に光を照射して分離層を剥離し、薄膜デバイス層を他の基板に転写するという技術である。安価なガラス基板を用いることができるため、エネルギー的にもコスト的にも有利である。また、基板研磨工程も不要である。

特開平５−４１４７８号公報特開２００１−２５０９１３号公報特開平１１−２５１５１７号公報

こうした従来の製造方法で製造された３次元デバイスにおいては、製造工程が多いという課題があった。３次元デバイスの製造方法において、各薄膜デバイス層の製造方法は通常通りである。よって、薄膜デバイス層に薄膜半導体装置で構成されたＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路を含む場合、薄膜デバイス層には電子をキャリアとするＮ型の薄膜半導体装置と、正孔をキャリアとするＰ型の薄膜半導体装置を形成する必要がある。Ｎ型の薄膜半導体装置を形成する領域に不純物を注入する場合には、Ｐ型の薄膜半導体装置を形成する領域にはフォト・リソグラフィー法によってマスクを形成して不純物が注入されないようにする必要があり、逆にＰ型の薄膜半導体装置を形成する領域に不純物を注入する場合には、Ｎ型の薄膜半導体装置を形成する領域にはフォト・リソグラフィー法によってマスクを形成して不純物が注入されないようにする必要がある。このように、ＣＭＯＳ回路を２次元的に構成しようとすると、フォト・リソグラフィー工程が多くなり、製造コストの上昇や製造に要する時間が長くなるという問題があった。

また、従来の製造方法で製造された３次元デバイスにおいては、薄膜半導体装置の複雑な配置が困難であるという課題があった。Ｎ型とＰ型の薄膜半導体装置を２次元的に配置する場合、Ｎ型（Ｐ型）の薄膜半導体装置を形成する領域に注入すべき不純物がＰ型（Ｎ型）の薄膜半導体装置を形成する領域に注入されないように、Ｎ型とＰ型の薄膜半導体装置はある程度の距離をおいて形成する必要がある。このようにＮ型とＰ型の薄膜半導体装置をある程度の距離をおいて形成すると、Ｎ型とＰ型の薄膜半導体装置が互いに入り組んだような複雑な配置を実現することが困難になる。そのような配置を実現しようとすると、回路面積が非常に大きくなり、所望の領域に回路を構成できなくなってしまうという問題があった。

本明細書で開示する発明は、上記の問題を解決する手段を提供するものである。具体的には、製造工程が少なく、薄膜半導体装置を複雑に配置することができる３次元デバイスの製造方法を提供することをその目的とする。

上記課題を解決するために本発明の３次元デバイスの製造方法は、２次元方向の所定の領域内に配置される薄膜デバイス層がその厚さ方向に複数積層された３次元デバイスの製造方法において、前記各薄膜デバイス層のうちの少なくとも一つには薄膜半導体装置を複数含み、前記薄膜半導体装置の導電に寄与するキャリアは前記薄膜デバイス層内においては同一であり、前記各薄膜デバイス層のうちの少なくとも一つを他の基板から剥離及び転写することによって積層する転写工程を含むことを特徴とする。

上記の３次元デバイスの製造方法によれば、ある一つの薄膜デバイス層内における薄膜半導体装置の導電型は全て同一となる。すなわち異なる導電型の薄膜半導体装置が２次元的に隣り合うことは無い。よって、薄膜半導体装置の導電型に起因する隣り合う薄膜半導体装置の距離に関する制限が無くなるので、薄膜半導体装置を互いに近づけて配置することができる。また、ある一つの薄膜デバイス層内には単一の導電型を持つ薄膜半導体装置を形成すればよいので、製造工程を少なくすることができるという効果を有する。

また、本発明の３次元デバイスの製造方法は、薄膜デバイス層内に存在する薄膜半導体装置の製造方法において、薄膜半導体装置の半導体層には全面同一の不純物を注入することを特徴とする。

上記の３次元デバイスの製造方法によれば、製造工程を少なくすることができるという効果を有する。薄膜半導体装置を用いて何らかの回路を構成する時、ＣＭＯＳ回路が使われることが多い。ＣＭＯＳ回路を構成しようとすると、Ｎ型とＰ型の薄膜半導体装置を同一薄膜デバイス層内に２次元的に配置しなければならない。一方の導電型を有する薄膜半導体装置を形成する領域に不純物を注入する時には、もう一方の導電型を有する薄膜半導体装置を形成する領域にはフォト・リソグラフィー法によってマスクを形成して不純物が注入されないようにする必要がある。このように、ＣＭＯＳ回路を２次元的に構成しようとすると、フォト・リソグラフィー工程が多くなり、製造コストの上昇や製造に要する時間が長くなるという問題があった。しかし、本発明の製造方法では、ＣＭＯＳ回路を２次元的に構成することはせず、一つの薄膜デバイス層内に存在する薄膜半導体装置の半導体層には全面同一の不純物を注入するので、フォト・リソグラフィー工程が少なく、製造工程が少なくなるのである。

また、本発明の３次元デバイスの製造方法は、互いに隣り合う前記薄膜デバイス層に存在する薄膜半導体装置の導電に寄与するキャリアがそれぞれ異なることを特徴とする。また、本発明の３次元デバイスの製造方法は、互いに隣り合う薄膜デバイス層に存在する薄膜半導体装置がＣＭＯＳ回路を形成することを特徴とする。

上記の３次元デバイスの製造方法によれば、互いに隣り合う薄膜デバイス層に存在する薄膜半導体装置によって、３次元的にＣＭＯＳ回路を形成することができる。薄膜デバイス層内に２次元的にＣＭＯＳ回路を形成する場合、Ｎ型領域とＰ型領域をある程度の距離をおいて形成しなければならないので、Ｎ型領域とＰ型領域が複雑に入り組んだような構成を実現するのは困難であった。また、不純物注入工程におけるフォト・リソグラフィー工程数が多いのも問題であった。本発明によれば、３次元的にＣＭＯＳ回路を形成することができるので、Ｎ型領域とＰ型領域の２次元的な距離の制約は全く無く、複雑な構成のＣＭＯＳ回路を形成することができるのである。また、２次元的には同一導電型の薄膜半導体装置を形成すれば良いので、不純物注入工程に伴うフォト・リソグラフィー工程が少なく、製造工程が少なくなるのである。

以下、本発明の実施形態を図面に基づいて説明する。

本発明は、各薄膜デバイス層のうちの少なくとも一つを他の基板から剥離及び転写することによって積層する転写工程が含まれることを特徴としている。この転写工程は、特開平１１−２５１５１７の〔発明の実施の形態〕の中の〔００３２〕から〔０１２０〕に詳細に説明されている「薄膜構造の転写方法」を用いて行われる。以下、図１から図３に示す断面図を参照しながら転写工程を簡単に説明する。まず図１に示す様に基板１上に分離層２を形成する。基板１の具体例としては、石英基板やガラス基板が挙げられる。分離層２の具体例としては、非晶質珪素膜が挙げられる。分離層２の上にＳｉＯ₂等の酸化珪素膜を用いて中間層３を形成する。中間層３の上にデバイス層等の被転写層４を形成する。図２に示す様に接着層５を介して被転写層４を別基板等の転写体６に接合する。基板１の裏面側からエキシマレーザー光等の光７を照射すると、分離層２に層内剥離及び／または界面剥離が生じ、結合力が減少または消滅するので、基板１と転写体６とを離間させると、被転写層４が基板１から離脱して、図３に示す様に転写体６へ転写される。

図４から図１０は、本発明の第１の実施例による３次元デバイスの製造方法を示す断面工程図である。以下、この図を参照しつつ本発明の第１の実施例による３次元デバイスの製造方法を説明する。

図４に示す様に、基板１０１上に分離層１０２を形成し、分離層１０２の上にＳｉＯ₂等の酸化珪素膜を用いて中間層１０３を形成する。中間層１０３の上に、薄膜半導体装置を形成する。まず、中間層１０３上に半導体膜としての多結晶珪素膜１０４を形成する。多結晶珪素膜１０４の形成方法は、化学気相堆積（ＣＶＤ）法等によって直接形成しても良いが、ＣＶＤ法によって非晶質珪素膜を形成した後に非晶質珪素膜を結晶化して形成する方が珪素膜の結晶性が優れるので好ましい。結晶化の方法は５００℃から７００℃程度の不活性雰囲気内で数時間の熱処理を行う固相成長法や、エキシマレーザー等の強光を照射して非晶質珪素膜を溶融・固化させるレーザーアニール法等が挙げられる。固相成長法は結晶粒径のばらつきが少なく、非晶質珪素膜の形成条件によっては大きい結晶粒が得られることがあるが、結晶粒内には多くの欠陥が存在する。一方、レーザーアニール法は珪素膜を一度溶融させるので、結晶粒内の欠陥は非常に少なく、高品質な多結晶珪素膜が得られる。多結晶珪素膜１０４を形成した後、フォト・リソグラフィー法を用いて多結晶珪素膜１０４を所望の形状に加工する。その後、ゲート絶縁膜としてＳｉＯ₂等の酸化珪素膜１０５を形成し、ゲート絶縁膜１０５上に金属を形成または不純物が注入された多結晶珪素膜を形成し、フォト・リソグラフィー法によって所望の形状に加工してゲート電極１０６を形成する。その後、不純物１０７を多結晶珪素膜１０４に注入し、薄膜半導体装置のソース・ドレイン領域１０４ａを形成する。注入する不純物の例としては、Ｎ型薄膜半導体装置を形成する場合にはリン（Ｐ）、Ｐ型薄膜半導体装置を形成する場合にはボロン（Ｂ）等が挙げられるが、各導電型が形成される不純物であれば何でも良い。従来は２次元的にＣＭＯＳ回路を形成する為に、同一デバイス層にＮ型とＰ型の薄膜半導体装置を形成する必要があったので、Ｎ型とＰ型の不純物を打ち分ける為のマスクが必要であったが、本発明においては、デバイス層内全面に同一導電型の薄膜半導体装置を形成するので、Ｎ型とＰ型の不純物を打ち分ける為のマスクは不要となり、工程を簡略化することができる。

図５に示す様に、層間絶縁膜としての酸化珪素膜１０８を形成する。その後、必要に応じて表面の平坦化を行っても良い。平坦化の方法としては、機械的研磨や液体材料の回転塗布等が挙げられる。層間絶縁膜１０８にコンタクトホールを開口し、薄膜半導体装置のソース・ドレイン領域に繋がる接続電極１０９を形成する。接続電極は金属や不純物が注入された多結晶珪素膜等の導電性物質で形成される。単一の物質で形成しても良いし、複数の物質で形成しても良い。単一の物質で形成すれば、工程が少なくて済む。また、複数の物質で形成すれば、必要に応じた接続電極が形成できる。例えば、コンタクトホールを埋める物質と層間絶縁膜上の物質を変え、層間絶縁膜上には低融点金属を用いれば、接続電極間の接合が容易になる。ここで、接続電極１０９は薄膜半導体装置のソース・ドレイン領域に電気的に繋がっている。

次に、図４、図５と同様にして、別の基板に薄膜半導体装置を形成する。図６に示す様に、基板２０１上にＳｉＯ₂等の酸化珪素膜を用いて中間層２０２を形成する。中間層２０２の上に、薄膜半導体装置を形成する。中間層２０２上に半導体膜としての多結晶珪素膜２０３を形成する。多結晶珪素膜２０３を形成した後、フォト・リソグラフィー法を用いて多結晶珪素膜２０３を所望の形状に加工する。その後、ゲート絶縁膜としてＳｉＯ₂等の酸化珪素膜２０４を形成し、ゲート絶縁膜２０４上に金属を形成または不純物が注入された多結晶珪素膜を形成し、フォト・リソグラフィー法によって所望の形状に加工してゲート電極２０５を形成する。その後、不純物２０６を多結晶珪素膜２０３に注入し、薄膜半導体装置のソース・ドレイン領域２０３ａを形成する。不純物２０６は図４に示す不純物１０７とは異なるものとし、ソース・ドレイン領域２０３ａの導電型は図４に示すソース・ドレイン領域１０４ａの導電型とは異なるものとする。すなわち、不純物１０７がリンの場合には不純物２０６はボロン、不純物１０７がボロンの場合には不純物２０６はリンとなる。

図７に示す様に、層間絶縁膜としての酸化珪素膜２０７を形成する。その後、必要に応じて表面の平坦化を行っても良い。層間絶縁膜２０７にコンタクトホールを開口し、薄膜半導体装置のソース・ドレイン領域に繋がる接続電極２０８を形成する。ここで、接続電極２０８は薄膜半導体装置のソース・ドレイン領域に電気的に繋がっている。

図８に示す様に、接続電極１０９と接続電極２０８を接合して薄膜半導体装置同士を電気的に接続し、接着剤１１によってデバイス層同士を機械的に接合する。この接合工程はデバイス層同士を電気的及び機械的に接合できればどんな方法でも良い。例えば、電気的接続には、接続電極同士を固相接合したり、はんだ等の低融点金属を介して接続電極同士を接合したりする方法がある。また、異方性導電膜を介して電気的及び機械的な接合を行う方法もある。接合方法はどんな方法でも良いので、接着剤１１は必ずしも必要ではない。

薄膜構造の転写方法を用いて、基板１０１を剥離する。具体的には、図８において、基板１０１側から例えばＸｅＣｌエキシマレーザー光（波長３０８ｎｍ）を照射する。すると、光は分離層１０２に吸収され、分離層１０２に層内剥離及び／または界面剥離が生じ、結合力が減少または消滅するので、基板１０１を中間層１０３以降の薄膜半導体装置から剥離することができる。中間層１０３の表面に分離層１０２の一部が残留している場合は、エッチング法等によって分離層１０２の残留物を除去する。こうして図９に示す様に、基板１０１に形成した薄膜半導体装置が基板２０１に転写される。図９は薄膜半導体装置が３次元的に積層された３次元デバイスである。この３次元デバイスは、同一層内に存在する薄膜半導体装置の導電に寄与するキャリアは同じで、同一の導電型を示す。よって、薄膜半導体装置の導電型に起因する薄膜半導体装置間距離の制約が無くなり、複雑な回路構成が実現できる。また、この３次元デバイスは、隣り合うデバイス層では導電に寄与するキャリアは異なる。よって、ＣＭＯＳ回路を３次元的に構成することができる。

デバイス層を３層以上積層する為には、これまでの工程を繰り返すことになる。具体的には、図１０に示す様に、中間層１０３にコンタクトホールを開口し、接続電極１１０を形成する。そして、接続電極１１０に図８の工程と同様にしてデバイス層を積層すれば良い。

このようにして、デバイス層を所望の層数だけ積層し、３次元デバイスを作成することができる。

以上説明したように、本第１の実施例によれば、製造工程が少なく、薄膜半導体装置を複雑に配置することができる３次元デバイスを製造することができる。

図１１から図１３は、本発明の第２の実施例による３次元デバイスの製造方法を示す断面工程図である。以下、この図を参照しつつ本発明の第２の実施例による３次元デバイスの製造方法を説明する。

本発明の第２の実施例は、接続電極が異なること以外は第１の実施例と同様である。

図４、図５と同様にして、基板に薄膜半導体装置を形成する。図１１に示す様に、基板３０１上に分離層３０２を形成し、分離層３０２の上にＳｉＯ₂等の酸化珪素膜を用いて中間層３０３を形成する。中間層３０３の上に、薄膜半導体装置を形成する。まず、中間層３０３上に半導体膜としての多結晶珪素膜３０４を形成し、フォト・リソグラフィー法を用いて多結晶珪素膜３０４を所望の形状に加工する。その後、ゲート絶縁膜としてＳｉＯ₂等の酸化珪素膜３０５を形成し、ゲート絶縁膜３０５上に金属を形成または不純物が注入された多結晶珪素膜を形成し、フォト・リソグラフィー法によって所望の形状に加工してゲート電極３０６を形成する。その後、不純物を多結晶珪素膜３０４に注入し、薄膜半導体装置のソース・ドレイン領域３０４ａを形成する。次に層間絶縁膜としての酸化珪素膜３０８を形成する。その後、必要に応じて表面の平坦化を行っても良い。層間絶縁膜３０８にコンタクトホールを開口し、薄膜半導体装置のソース・ドレイン領域に繋がる接続電極３０９を形成する。実施例１では接続電極は薄膜半導体装置のソース・ドレイン領域に電気的に繋がっていたが、ここでは接続電極３０９は薄膜半導体装置のゲート電極及びソース・ドレイン領域に電気的に繋がっている。

次に、図４、図５と同様にして、別の基板に薄膜半導体装置を形成する。図１２に示す様に、基板４０１上にＳｉＯ₂等の酸化珪素膜を用いて中間層４０２を形成する。中間層４０２の上に、薄膜半導体装置を形成する。中間層４０２上に半導体膜としての多結晶珪素膜４０３を形成する。多結晶珪素膜４０３を形成した後、フォト・リソグラフィー法を用いて多結晶珪素膜４０３を所望の形状に加工する。その後、ゲート絶縁膜としてＳｉＯ₂等の酸化珪素膜４０４を形成し、ゲート絶縁膜４０４上に金属を形成または不純物が注入された多結晶珪素膜を形成し、フォト・リソグラフィー法によって所望の形状に加工してゲート電極４０５を形成する。その後、不純物を多結晶珪素膜４０３に注入し、薄膜半導体装置のソース・ドレイン領域４０３ａを形成する。注入する不純物は図１１のソース・ドレイン領域３０４ａに注入した不純物とは異なるものとし、ソース・ドレイン領域４０３ａの導電型は図１１に示すソース・ドレイン領域３０４ａの導電型とは異なるものとする。層間絶縁膜としての酸化珪素膜４０７を形成する。その後、必要に応じて表面の平坦化を行っても良い。層間絶縁膜４０７にコンタクトホールを開口し、薄膜半導体装置のソース・ドレイン領域に繋がる接続電極４０８を形成する。実施例１では接続電極は薄膜半導体装置のソース・ドレイン領域に電気的に繋がっていたが、ここでは接続電極４０８は薄膜半導体装置のゲート電極に電気的に繋がっている。

図１３に示す様に、接続電極３０９と接続電極４０８を接合して薄膜半導体装置同士を電気的に接続し、接着剤２１によってデバイス層同士を機械的に接合する。この接合工程はデバイス層同士を電気的及び機械的に接合できればどんな方法でも良い。

そして、実施例１と同様に、薄膜構造の転写方法を用いて、基板３０１を剥離する。こうして、基板３０１に形成した薄膜半導体装置が基板４０１に転写される。

以上説明したように、本第２の実施例によれば、薄膜半導体装置のゲート電極同士を電気的に接続したり、ゲート電極とソース・ドレイン領域を電気的に接続したりすることができる。実施例１では薄膜半導体装置のソース・ドレイン領域同士を電気的に接続していたが、本発明によれば、本第２の実施例の様に、薄膜デバイス層間の電気的接続を自由に行うことができる。また、実施例では二つの接続電極を繋げているが、当然それ以上の複数個の接続電極を繋げることも可能である。

以上の様に、本発明の３次元デバイスの製造方法によると、製造工程が少なく、薄膜半導体装置を複雑に配置することができる３次元デバイスを製造することができる。従って、本発明によれば、製造コストの低い３次元デバイスを製造することができ、また半導体デバイスの高集積化・高密度化を実現した３次元デバイスを製造することができる。

本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。本発明における薄膜構造の転写方法の実施例の工程を模式的に示す断面図である。本発明の３次元デバイスの製造方法の実施例１の工程を模式的に示す断面図である。本発明の３次元デバイスの製造方法の実施例１の工程を模式的に示す断面図である。本発明の３次元デバイスの製造方法の実施例１の工程を模式的に示す断面図である。本発明の３次元デバイスの製造方法の実施例１の工程を模式的に示す断面図である。本発明の３次元デバイスの製造方法の実施例１の工程を模式的に示す断面図である。本発明の３次元デバイスの製造方法の実施例１の工程を模式的に示す断面図である。本発明の３次元デバイスの製造方法の実施例１の工程を模式的に示す断面図である。本発明の３次元デバイスの製造方法の実施例２の工程を模式的に示す断面図である。本発明の３次元デバイスの製造方法の実施例２の工程を模式的に示す断面図である。本発明の３次元デバイスの製造方法の実施例２の工程を模式的に示す断面図である。

符号の説明

１、１０１、２０１、３０１、４０１・・・基板
２、１０２、３０２・・・分離層
３、１０３、２０２、３０３、４０２・・・中間層
４・・・被転写層
５・・・接着層
６・・・転写体
７・・・光
１１、２１・・・接着剤
１０４、２０３、３０４、４０３・・・半導体膜
１０４ａ、２０３ａ、３０４ａ、４０３ａ・・・ソース・ドレイン領域
１０５、２０４、３０５、４０４・・・ゲート絶縁膜
１０６、２０５、３０６、４０５・・・ゲート電極
１０７、２０６・・・不純物
１０８、２０７、３０８、４０７・・・層間絶縁膜
１０９、１１０、２０８、３０９、４０８・・・接続電極

Claims

２次元方向の所定の領域内に配置される薄膜デバイス層がその厚さ方向に複数積層された３次元デバイスの製造方法において、前記各薄膜デバイス層のうちの少なくとも一つには薄膜半導体装置を複数含み、前記薄膜半導体装置の導電に寄与するキャリアは前記薄膜デバイス層内においては同一であり、前記各薄膜デバイス層のうちの少なくとも一つを他の基板から剥離及び転写することによって積層する転写工程を含むことを特徴とする３次元デバイスの製造方法。
前記薄膜デバイス層内に存在する薄膜半導体装置の製造方法において、前記薄膜半導体装置の半導体層には全面同一の不純物を注入することを特徴とする請求項１に記載の３次元デバイスの製造方法。
互いに隣り合う前記薄膜デバイス層に存在する薄膜半導体装置の導電に寄与するキャリアがそれぞれ異なることを特徴とする請求項１乃至２に記載の３次元デバイスの製造方法。
前記互いに隣り合う薄膜デバイス層に存在する薄膜半導体装置がＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路を形成することを特徴とする請求項３に記載の３次元デバイスの製造方法。