JP2005260081A5 - - Google Patents

Claims (24)

1. 半導体チップの第１の主面上に形成されたパッド電極と、
   前記半導体チップの第２の主面から前記パッド電極に到達するビアホールと、
   前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体チップの第２の主面上に延びる配線層と、
   前記配線層上を覆うようにして形成され、かつ当該配線層を補強する補強層と、
   前記補強層上に形成された保護層と、を有し、
   前記保護層と接する前記補強層の表面は、粗面化処理されていることを特徴とする半導体装置。
2. 前記半導体チップの第２の主面上から前記ビアホールの側壁にかけて形成された絶縁膜と、
   前記補強層及び前記保護層の一部を開口する開口部と、
   前記開口部で露出する前記配線層上に形成された導電端子と、を有し、
   前記配線層は、前記ビアホールから前記絶縁膜上を含む前記半導体チップの第２の主面上に延びていることを特徴とする請求項１に記載の半導体装置。
3. 前記補強層は、シリコン酸化膜もしくはシリコン窒化膜から成ることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 半導体チップの第１の主面上に形成されたパッド電極と、
   前記半導体チップの第２の主面から前記パッド電極に到達するビアホールと、
   前記半導体チップの第２の主面上から前記ビアホールの側壁にかけて形成された絶縁膜と、
   前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体チップの第２の主面上に延びる配線層と、
   前記配線層上に、当該配線層を覆うようにして形成された保護層と、を有し、
   前記保護層と接する前記絶縁膜の表面、もしくは当該絶縁膜及び前記配線層の表面は、粗面化処理されていることを特徴とする半導体装置。
5. 前記絶縁膜上に設けられた緩衝層と、
   前記保護層の一部を開口する開口部と、
   前記開口部で露出する前記配線層上に形成された導電端子と、を有し、
   前記配線層は、前記ビアホールから前記緩衝層上を含む前記半導体チップの第２の主面上に延びていることを特徴とする請求項４に記載の半導体装置。
6. 前記配線層は銅から成ることを特徴とする請求項１乃至請求項５のうちいずれか１項に記載の半導体装置。
7. 前記配線層の下に、バリア層が形成されていることを特徴とする請求項１乃至請求項６のうちいずれか１項に記載の半導体装置。
8. 前記バリア層はチタンナイトライドから成ることを特徴とする請求項７に記載の半導体装置。
9. 前記半導体チップの第１の主面に接着された支持体を有することを特徴とする請求項１乃至請求項８のうちいずれか１項に記載の半導体装置。
10. 第１の主面上にパッド電極が形成された半導体基板を準備し、
    前記半導体基板の第２の主面から前記パッド電極に到達するビアホールを形成する工程と、
    前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第２の主面上に延びるバリア層を形成する工程と、
    前記バリア層上に、配線層を形成する工程と、
    前記配線層上に、当該配線層を覆うようにして、当該配線層を補強する補強層を形成する工程と、
    前記補強層の表面を粗面化処理する工程と、
    前記補強層上に、保護層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
11. 前記半導体基板の第１の主面上に支持体を接着した後、前記半導体基板の第２の主面上に第１の絶縁膜を形成する工程と、
    前記ビアホールを形成した後、前記ビアホール内を含む前記半導体基板の第２の主面の全面に第２の絶縁膜を形成する工程と、
    前記ビアホールの底部に位置する第２の絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、
    前記補強層及び前記保護層を形成した後、当該補強層及び当該保護層の一部を除去して、前記配線層の一部を露出する開口部を形成する工程と、
    前記開口部で露出する前記配線層上に導電端子を形成する工程と、
    前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記ビアホールを形成した後、前記ビアホール内を含む前記半導体基板の第２の主面上に絶縁膜を形成する工程と、
    前記ビアホールの底部に位置する前記絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、
    前記補強層及び前記保護層を形成した後、当該補強層及び当該保護層の一部を除去して、前記配線層の一部を露出する開口部を形成する工程と、
    前記開口部で露出する前記配線層上に導電端子を形成する工程と、
    前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請
    求項１０に記載の半導体装置の製造方法。
13. 前記補強層は、シリコン酸化膜もしくはシリコン窒化膜から成ることを特徴とする請求項１０乃至請求項１２のうちいずれか１項に記載の半導体装置の製造方法。
14. 前記バリア層は、チタンナイトライドから成り、
    前記配線層は、銅から成ることを特徴とする請求項１０乃至請求項１３のうちいずれか１項に記載の半導体装置の製造方法。
15. 前記粗面化処理する工程は、ドライエッチングにより行われることを特徴とする請求項１０乃至請求項１４のうちいずれか１項に記載の半導体装置の製造方法。
16. 前記粗面化処理する工程は、ウェットエッチングにより行われることを特徴とする請求項１０乃至請求項１４のうちいずれか１項に記載の半導体装置の製造方法。
17. パッド電極が形成された半導体基板を準備し、
    前記半導体基板の第２の主面上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜から前記パッド電極に到達するビアホールを形成する工程と、
    前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第２の主面上に延びるバリア層を形成する工程と、
    前記バリア層上に、配線層を形成する工程と、
    前記第１の絶縁膜の表面、もしくは前記第１の絶縁膜及び前記配線層の表面を粗面化処理する工程と、
    前記第１の絶縁膜及び前記配線層上に、当該配線層を覆うようにして、保護層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
18. 前記ビアホールを形成した後、前記ビアホール内を含む前記半導体基板の第２の主面上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に緩衝層を形成する工程と、
    前記ビアホールの底部に位置する第２の絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、
    前記バリア層、前記配線層及び前記保護層を形成した後、当該保護層の一部を除去して、前記配線層の一部を露出する開口部を形成する工程と、
    前記開口部で露出する前記配線層上に導電端子を形成する工程と、
    前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項１７に記載の半導体装置の製造方法。
19. 第１の主面上にパッド電極が形成された半導体基板を準備し、
    前記半導体基板の第２の主面から前記パッド電極に到達するビアホールを形成する工程と、
    前記ビアホールを含む前記半導体基板の第２の主面上に絶縁膜を形成する工程と、
    前記ビアホールの底部に位置する前記絶縁膜を除去して、前記ビアホールの側壁に側壁絶縁膜を形成する工程と、
    前記ビアホールを通して、前記パッド電極と電気的に接続され、かつ前記ビアホールから前記半導体基板の第２の主面上に延びるバリア層を形成する工程と、
    前記バリア層上に、配線層を形成する工程と、
    前記絶縁膜の表面、もしくは前記絶縁膜及び前記配線層の表面を粗面化処理する工程と、
    前記絶縁膜及び前記配線層上に、当該配線層を覆うようにして、保護層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
20. 前記絶縁膜を形成した後、当該絶縁膜上に緩衝層を形成する工程と、
    前記配線層及び前記保護層を形成した後、当該保護層の一部を除去して、前記配線層の一部を露出する開口部を形成する工程と、
    前記開口部で露出する前記配線層上に導電端子を形成する工程と、
    前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項１９に記載の半導体装置の製造方法。
21. 前記バリア層は、チタンナイトライドから成り、
    前記配線層は、銅から成ることを特徴とする請求項１７乃至請求項２０のうちいずれか１項に記載の半導体装置の製造方法。
22. 前記粗面化処理する工程は、ドライエッチングにより行われることを特徴とする請求項１７乃至請求項２１のうちいずれか１項に記載の半導体装置の製造方法。
23. 前記粗面化処理する工程は、ウェットエッチングにより行われることを特徴とする請求項１７乃至請求項２１のうちいずれか１項に記載の半導体装置の製造方法。
24. 前記半導体基板の第１の主面に支持体を接着する工程を有することを特徴とする請求項１０乃至請求項２３のうちいずれか１項に記載の半導体装置の製造方法。