JP2005116065A

JP2005116065A - 不揮発性半導体記憶装置及び読出方法

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Publication number: JP2005116065A
Application number: JP2003349292A
Authority: JP
Inventors: Kenichi Miyamoto; 健一宮本
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Priority date: 2003-10-08
Filing date: 2003-10-08
Publication date: 2005-04-28
Also published as: US20070291549A1; US20050078499A1; US7269065B2; US7529133B2

Abstract

【目的】セル電流の過剰の流れを抑制して誤データの出力或いはアクセス遅延を回避しつつ、半導体記憶装置全体の動作を安定化した半導体記憶装置を提供する。
【構成】本発明による半導体記憶装置及び読出方法は、種類が互いに異なる動作特性を有する複数のＭＯＳトランジスタの各々からなり該種類に従って記憶データを記憶するデータセルが複数行及び複数列に配列されるメモリセルアレイにおいて該列に対応する複数のビット線の各々に生じるセル電流に応じて記憶データを読み出す半導体記憶装置及び読出方法であり、該ビット線のうちの１つを基準ビット線として、該基準ビット線に生じるセル電流の大きさに応じて残りのビット線に流れるビット線のセル電流を調整する。
【選択図】図１

Description

本発明は、不揮発性メモリセルからなる半導体記憶装置及びその読出方法に関する。

特許文献１は、不揮発性メモリとしてＭＲＯＭ（Mask Read only Memory）からなる半導体記憶装置を開示している。かかる半導体記憶装置の構造は、記憶される１ビットのデータを担うオン抵抗及び閾値が異なる２種類（ＮＭＯＳおよびＤＭＯＳ）のトランジスタからなるＮＡＮＤ型メモリセルアレイと電流検出型センスアンプとで構成されている（図７参照）。メモリセルアレイは、配列状の複数のデータセルから構成され，個々のデータセルの選択は、行を指定するワード線（ＷＬ）と、列を指定するコントロールゲート（ＣＧ）によりなされる。

この構成における記憶データの読み出しにおいては、任意のワード線が選択されると、コントロールゲートにより選択された列のデータセル部のデータセルと基準電位発生用のリファレンスセル部のデータセルが同時に選択される。このとき、リファレンスセル部から流れる基準電流Irefから基準電位発生回路で基準電圧Vrefが発生される。この基準電圧Vrefと、当該データセル部から流れるセル電流Icellをデータ検出回路で増幅した電圧値との比較により出力データVsaを出力している。

かかるＮＡＮＤ型メモリは、通常のＮチャネルトランジスタであり“Ｌ”データを記憶するＮＭＯＳと、デプレッション型トランジスタであり“Ｈ”データを記憶するＤＭＯＳから構成される。ＤＭＯＳは、通常のＮＭＯＳトランジスタよりも閾値Vtが低く、ゲート電圧がH／Lの何れの場合もON状態となる。またトランジスタのＯＮ抵抗については、ＮＭＯＳのＯＮ抵抗がＤＭＯＳのＯＮ抵抗よりも大である。かようにＯＮ抵抗が異なることから、同一のビット線に連なる複数のデータセルのうちのＤＭＯＳの数が多いほど、該ビット線の合計直列抵抗が少なくなるためにセル電流が多く流れることになる。

従って、コントロールゲートの制御により選択される列によっては、同じ“H”読み出し時であっても、ビット線を流れるセル電流に差がでてしまうことになる。また、同じ“H”出力でも電流量の多い場合はオーバーシュートやアンダーシュートなどが発生し、誤データの出力或いはアクセス遅延が起こすことになる（図８参照）。

この点、セル供給電圧CELLVCCレベルをその電圧降下により任意のレベルに設定している抵抗Rcdvを用いてかかる不利を克服する方法が知られている。抵抗Rcdvにより、最大セル電流が抵抗Rcdvの効果で大きく減り、最小セル電流は最大セル電流に比べ緩やかに減少する（図９参照）。即ち、抵抗Rcdvは、最小セル電流と最大セル電流の差を少なくする役割を果たしている。
特開平２０００−３０６３９２

しかしこの方法によっても、センスアンプを多数配置しアンプ側で出力準備させたデータを高速に読み出す方式の回路の場合に、セル電流Icelがセンスアンプの数に応じて一度に流れるため、抵抗Rcdvによっては抵抗Rcdv×セル電流Icell分の電圧降下がおこりメモリアレイ全体への適性なセル供給電圧CELLVCCが供給できなり半導体記憶装置全体の動作に支障を来すことになる。

本発明の目的は、セル電流の過剰の流れを抑制して誤データの出力或いはアクセス遅延を回避しつつ、半導体記憶装置全体の動作を安定化した半導体記憶装置及び読出方法を提供することである。

第１の発明による半導体記憶装置は、種類が互いに異なる動作特性を有する複数のＭＯＳトランジスタの各々からなり該種類に従って記憶データを記憶するデータセルが複数行及び複数列に配列されるメモリセルアレイと、該ＭＯＳトランジスタのうちの同一列のＭＯＳトランジスタのソース及びドレインが直列に接続されている複数のビット線と、該ビット線の何れかに生じるセル電流に応じて該記憶データを読み出す読出手段と、を含む半導体記憶装置であり、該ビット線のうちの１つを基準ビット線として、該基準ビット線に生じるセル電流の大きさに応じて残りのビット線に流れるビット線のセル電流を調整する電流調整手段を含むことを特徴とする。

第２の発明による半導体記憶装置は、種類が互いに異なる動作特性を有する複数のＭＯＳトランジスタの各々からなり該種類に従って記憶データを記憶するデータセルが複数行及び複数列に配列されるメモリセルアレイと、該ＭＯＳトランジスタのうちの同一列のＭＯＳトランジスタのソース及びドレインが直列に接続されている複数のビット線と、該ビット線の何れかに生じるセル電流に応じて該記憶データを読み出す読出手段と、を含む半導体記憶装置であり、該複数のビット線の全てに接続されて、該ビット線の各々のセル電流の高低に関わらず、一定の電圧を供給する降圧回路を含むことを特徴とする。

本発明による読出方法は、種類が互いに異なる動作特性を有する複数のＭＯＳトランジスタの各々からなり該種類に従って記憶データを記憶するデータセルが複数行及び複数列に配列されるメモリセルアレイと、該ＭＯＳトランジスタのうちの同一列のＭＯＳトランジスタのソース及びドレインが直列に接続されている複数のビット線と、を備える半導体記憶装置にあって該ビット線の何れかに生じるセル電流に応じて該記憶データを読み出す読出方法であり、該ビット線のうちの１つを基準ビット線として、該基準ビット線に生じるセル電流の大きさに応じて残りのビット線に流れるビット線のセル電流を調整する電流調整行程を含むことを特徴とする。

以上ように、本発明による半導体記憶装置には、制限電流電位を発生するためのリファレンスセル部と電流制限回路が設けられる。このリファレンスセル部のセル電流を適切に調整することにより得られる制限電流電位に基づいて、該電流制限回路がデータセル読み出し時の過剰なセル電流を制限する。これにより情報記憶データの誤りやアクセス遅延することが可能となる。また、本発明による読出方法により情報記憶データの誤りやアクセス遅延することが可能となる。

本発明の実施例について添付の図面を参照して詳細に説明する。
＜第１の実施例＞
図１は、本発明の第１実施例における半導体装置の構成を示している。ここで、半導体記憶装置１は、ｎ行×ｍ列（ｎおよびｍは自然数）の配列状の複数のデータセルからなるＮＡＮＤ構成のメモリセルアレイを含む。個々のデータセルは、通常のＮチャネルトランジスタであり“Ｌ”データを記憶するＮＭＯＳと、デプレッション型トランジスタであり“Ｈ”データを記憶するＤＭＯＳの何れかであることで、例えば１又は０である記憶データを担う。ＮＭＯＳのＯＮ抵抗は、ＤＭＯＳのＯＮ抵抗よりも大である。従って、半導体記憶装置１のメモリセルアレイは種類が互いに異なる動作特性を有する複数のデータセルからなる。

半導体記憶装置１は、列数ｍに対応するｍ個のデータセル部１０−１乃至１０−ｍを有する。データセル部１０−１乃至１０−ｍの各々はそれぞれｎ個のデータセルを含む。本図では、説明の容易性から１つのデータセル部１０−１のみが示されている。データセル部１０−１乃至１０−ｍの何れかの列の選択は、直列に接続されるコントロールゲートCG0、CG1及びカラムデコーダ部６０によりなされる。

半導体記憶装置１は、更に、リファレンスセル部２０と、電流制限電位用リファレンスセル部５０を有する。データセル部１０−１、リファレンスセル部２０および電流制限電位用リファレンスセル部５０の各々の一端には、セル供給電圧CELLVCCが供給される。セル供給電圧CELLVCCは、抵抗Rcdvを介して外部から電源が供給される。データセル部１０−１の各データセルのゲートには、行数ｎの数に対応する複数のワード線WL0〜WLnが接続される。リファレンスセル部２０および電流制限電位用リファレンスセル部５０の各々のゲートは、定常的に基準電流Iref又は電流制限電位VIimが流れるように“H”又は接地点に落とされる。

データセル部１０−１の他端は、セル電流Icellを供給するビット線１１−１によりカラムデコード部６０を介してデータ検出部３０に接続される。

リファレンスセル部２０の他端は、カラムデコード部６０及びトランジスタTrRを介して基準電位発生部４０に接続され基準電流Irefを供給する。電流制限電位用リファレンスセル部５０の他端は、カラムデコード部６０及びトランジスタTrAを介して電流制限電位発生部７０に接続され制限電流Ilimを供給する。

データ検出部３０は、電流制限用トランジスタTrLにより制限されるセル電流Icellを、基準電圧発生部４０により出力された基準電圧Vrefと比較することにより出力データVsaを記憶データの読み出しデータとして出力する。一方、基準電位発生部４０は、供給される基準電流Iref応じて基準電圧Vrefを出力する。

電流制限電位発生部７０は、トランジスタTrAを介して流れ込む制限電流Ilimに応じて電流制限電位VIimを発生する。電流制限電位VIimは、電流制限用トランジスタTrLにゲート入力され、電流制限用トランジスタTrLがこれ応じてセル電流Icellを制限する。すなわち、電流制限電位発生部７０及び電流制限用トランジスタTrLは、電流制限回路を構成する。

次に、本第１の実施例における動作について説明する。図１において、選択されたワード線WLは“L”レベルとし、それ以外の非選択ワード線WLを“H”レベルとする。かかる選択方式により、セル電流Icellは、選択されたデータセルがＤＭＯＳであった場合に流れ、一方選択されたデータセルがＮＭＯＳであった場合は流れないことになり、その情報記憶データを読み出すことができる。

基準電流Irefは、基準電流Iref用のリファレンスセル部２０内が、例えば図示されるように１つのＤＭＯＳで構成されることで１つのＤＭＯＳ相当の少ない電流とする。基準電位発生部４０は、この基準電流Irefをデータ検出部３０と同様の回路２つでパラレルに受けて、データ検出部３０の出力の振幅VsaのH／Lの間となるような基準電位を発生する。これにより、データセル部１０が１つのＤＭＯＳからなる時の電流も検出できるようにする。データ検出部３０は、基準電圧Vrefを基準電位として参照してセル電流Icellの有無に従って出力VsaのH／Lの何れかを出力する。

制限電流Ilimは、電流制限電位用リファレンスセル部５０内を例えば図示されるように２個以上のＤＭＯＳ数、又は総数ｎの半分以下のＤＭＯＳ数とした構成で流れる電流とする。電流制限電位発生部９０は、１つのＤＭＯＳ（最小セル電流Icell）と全ＤＭＯＳ（最大セル電流Icell）の中間の制限電流Ilimで電流制限電位VIimを発生する。これにより、電流制限電位VIimは、電流制限用トランジスタTrLの閾値近辺の値となる。すなわち、セル電流Icellが電流制限用トランジスタTrLを流れる場合、電流制限用トランジスタTrLのドレイン側（データセル側）とソース側（電流検出部側）では電位差が生じる。電流制限用トランジスタTrLではセル電流Icellが多くなるとソース側電圧が上がる。ゲート電圧は電流制限電位VIimにより一定であることから、電流制限用トランジスタTrLのゲート・ソース間電圧は、一定のセル電流Icell以上を受けると電流制限用トランジスタTrLの閾値より低くなるためセル電流Icellを制限して閾値手前で安定することになる。

尚、制限電流Ilimが１つのＤＭＯＳ分の電流を流すとした場合には、電流制限電位発生部９０がデータ検出部３０と同構造の回路にて電流制限電位VIimを発生していることから、電流制限用トランジスタTrLのゲートに入る電流制限電位VIimの電圧は、データセルの１つがＤＭＯＳである場合のセル電流Icellに制限することとなる。実際には、セル電流Icellのバラツキや動作マージンの確保のために、電流制限電位リファレンス部内のＤＭＯＳ数は、１６NANDセル（即ち、データセル部をなす１ブロックがデータセル１６個からなる）の場合に３〜８くらいのＤＭＯＳとするのが適当である。

図２は、図１に示される半導体記憶装置におけるセル電流の変化を示している。ここで、ＶＣＣ電圧の変化に対してセル電流が飽和状態に入る安定電圧において、最小セル電流と、本発明による改良前後の最大セル電流の変化の様子が示されている。本図の例では、最小セル電流は、データセル部１０を構成する１６個のデータセルが１つのＤＭＯＳを含む場合に与えられる。一方、最大セル電流は、データセル部１０を構成する１６個のデータセルが全てＤＭＯＳである場合に与えられる。本発明よる半導体記憶装置１においては、最小セル電流と最大セル電流と差が大幅に低減されていることがわかる。

以上のように第１の実施例においては、セル電流Icellのバラツキを電流制限用トランジスタTrLと、そのゲート入力（即ち、電流制限電位VIim）を発生する電流制限電位発生部７０によって、データ検出部３０に入力されるセル電流Icellが制限される。これにより、データ検出部３０の振幅が小さくなりオーバーシュートやアンダーシュートを防ぎ、結果的にアクセスの改良に効果がある。データ検出部３０へ流れ込むセル電流Icellの差を小さくすることによってデータ検出回路３０の最適なリファレンス値が設定され得る。

尚、本実施例においては、電流制限用トランジスタTrLは、好ましくはデータセル部１０−１とカラムデコード６０との間に直列に接続されるが、カラムデコード６０とデータ検出部３０との間に接続されても良い。
＜第２の実施例＞
図３は、第２の実施例における半導体記憶装置２の構成を示している。ここで、半導体記憶装置２は、前述の第１の実施例における半導体記憶装置１とほぼ同様の構成を有している。従って異なる部分についてのみ以下説明する。

データセル部１０−１の一端は、セル電源CELLVCCに接続される。データセル部１０−１の他端のビット線１１−１は、カラムデコーダ部を介してデータ検出部３１に含まれるトランジスタTrDと電流制限用トランジスタTrLの各々のドレインに接続される。トランジスタTrD及び電流制限用トランジスタTrLの各々のソースは接地点GNDに接続される。これにより、データセル部１０−１からビット線１１−１を介したセル電流Icelは、トランジスタTrD及び電流制限用トランジスタTrLの両方に分流する。電流制限用トランジスタTrLのゲートは、電流制限電位発生回路７０からの電流制限電位VIimがゲート入力される。以上のように、電流制限電位発生部７０及び電流制限用トランジスタTrLは、電流制限回路を構成する。

図３を参照して、第２の実施例の動作について説明する。ここで、基準電位発生部４０及びデータ検出部３１の動作は第１の実施例における動作と同一であるので説明を省略する。制限電流Ilimの入力を受けた電流制限電位発生部７０は、電流制限電位VIimを発生し、これを電流制限用トランジスタTrLのゲートに入力する。ビット線１１−１と接地点GND間に設けた電流制限用トランジスタTrLは、ビット線１１−１より流れてきたセル電流Icellの一部を接地点GNDへ流し、残りのセル電流IcellをトランジスタTrDに分流する。

電流制限電位VIimの電圧は、制限電流用のリファレンスセル部５０をなす１ブロック内のＤＭＯＳ数により決定される。この場合、電流制限電位はVIimは、第１の実施例と同じくＤＭＯＳが多い程高くなるが、第２の実施例の場合にはトランジスタTrDと電流制限用トランジスタTrLをパラレルに接地しているため電流制限電位VIimが高いとセル電流Icellは、データ検出部３１のトランジスタTrDに入ることなく全て電流制限用トランジスタTrL側に流れてしまう。これではセル電流Icell電流検出ができないため、制限電流Ilim用のデータセル部内のＤＭＯＳ数を例えば図示されるように１個とし、電流制限電位VIimを低く押さえる。さらにセル電流Icellが１つのＤＭＯＳの場合の最小電流を分流して“H”電流のマージンを減らさないように、電流制限電位VIimの入る電流制限用トランジスタTrLの相互コンダクタンスｇ_mは、データ検出部のトランジスタTrDの半分以下にする。即ち、トランジスタTrDのドレイン電流＞電流制限用トランジスタTrLのドレイン電流とする。

また、電流制限用トランジスタTrLは、ワード線WL選択切り替え時にデータが“H”出力から“L”に出力変化する場合、ビット線上に貯まった電荷をトランジスタTrDと電流制限用トランジスタTrLで引くことができる。

以上のように、本第２の実施例においては、データセル部１０内のＤＭＯＳ数が多いことによりセル電流Icellが多く流れる時、かかるセル電流Icellを電流制限用トランジスタTrLへ分流することで、データ検出部３１への過剰電流の流入を防ぐことができる。これにより、第１の実施例と同様の効果が得られる。

図４は、図３に示される半導体記憶装置３におけるセル電流の変化を示している。ここで、ＶＣＣ電圧の変化に対してセル電流が飽和状態に入る安定電圧において、最小セル電流と本発明による改良前後の最大セル電流の変化の様子が示されている。本図の例では、最小セル電流は、データセル部１０を構成する１６個のデータセルが１つのＤＭＯＳである場合に与えられる。一方、最大セル電流は、データセル部１０を構成する１６個のデータセルが全てＤＭＯＳである場合に与えられる。本発明よる半導体記憶装置２においては、最大セル電流がトランジスタTrL により分流される分だけ低減されていることがわかる。

図５は、図３に示される半導体記憶装置２の動作波形を示している。ここで、ワード線WL2に引き続いてワード線WL3が選択された場合の出力Vsaの変化が示されている。出力Vsaの立ち上がりは、アンダーシュートを起こすことなく円滑に立ち上がり、一方、その立ち下がりは、アクセス遅延の引き起こすような遅れもなく速やかに減衰していることがわかる。

加えて、第２の実施例の構成においては、大容量半導体記憶装置のメモリ容量の増大に伴い構造上ビット線が長くなりビット線容量が大きくなった場合のLアクセス遅延の不具合を解消することが可能となる。アクセス遅延とは、“H”→“L”の出力切り替え時にビットに貯まっていた電荷がデータ検出部３１のトランジスタTrDで抜かれるまで、出力Vsaが“L”を出力しない現象を意味する。本実施例の電流制限用トランジスタTrLは、かかる電荷のディスチャージをトランジスタTrDと両方で行うことができる。
＜第三の実施例＞
図６は、第３の実施例における半導体記憶装置３の回路構成を示している。半導体記憶装置３は、データ高速読み出し機能に対応するためにカラムアドレス分のｎ個のアンプSAを有し、カラム信号C0〜Cnに応じて複数のカラムのアドレス分のデータを高速に読み出す構成を有する。アンプSAの各々には、第１及び第２の実施例におけると同様のデータ検出回路が備えられる。半導体記憶装置３におけるデータセルアレイへの電源供給は、セル供給電圧CELLVCCを供給する降圧回路８０によって行われる。降圧回路８０は、カレントミラー型の基準電位発生回路を用いて電源電圧VCC以下の任意の電圧を出力する。該基準電位発生回路は、その抵抗Rcdv１及び抵抗Rcdv２による抵抗分割により基準電圧Vcdvrを発生する。この基準電圧Vcdvrは、該カレントミラー型のアンプへ入力され、その出力はトランジスタTrCVを制御してセル供給電圧CELLVCCを供給する。トランジスタTrCVによる制御により、セル供給電圧CELLVCCは基準電圧Vcdvrにほぼ等しく維持され、データセルのみに電圧の供給を行う。それ以外の回路構成は、第１の実施例における回路構成と同一である。

第３の実施例における動作について説明すると、データ高速読み出しモードの場合、ｎ個のアンプはそれぞれにセル電流Icellを受けて確定する。仮にデータがすべて“H”の場合、セル電流Icell×ｎ［μＡ］の電流が流れ、最悪の消費電力となるが、降圧回路８０は、セル供給電圧CELLVCCを維持して電流を供給する。これにより、各アンプで確定しているデータは、カラムアドレスの選択によってシリアルに出力され高速読み出しが実現される。

以上のように、第３の実施例においては、前述の第１及び第２の実施例における場合と異なり、セル供給電圧CELLVCCの設定の仕方が固定抵抗によるのではなく、降圧回路によりなされる。従来の抵抗による電圧降下の場合も最大セル電流Icellと最小セル電流Icellの差を小さくする効果によりアンプの基準値を最適値に容易に設定でき得るが、高速読み出し時などにはセル電流Icellがｎ個のアンプに同時に流れるために、固定抵抗では電圧降下が大きく“H”レベルを読み出しにくくなる。本実施例の如く供給能力のある降圧回路を用いることにより、“H”読み出し電流の差を押さえつつ、高速読み出しが可能となる。本実施例における降圧回路８０は、任意レベルにトリミングするための回路をつけなくても、セル電流Icellの最大電流を押さえ電流差を小さくすることが可能となる。

尚、以上の複数の実施例では、ＤＭＯＳによる不揮発性メモリに本発明を適用した例を説明したが、本発明による半導体記憶装置は、ＤＭＯＳの使用に限られず、コンタクトやメタル層の有無によってＲＯＭデータをパターニングする不揮発性メモリでも良い。この場合には、“H”選択時のセル電流Icellの最大電流との電流差が大きいことから更なる効果が期待される。

本発明の第１の実施例における半導体記憶装置の回路構成を示している回路図である。図１に示される回路構成における電源電圧に対するセル電流の変化を示しているグラフである。本発明の第２の実施例における半導体記憶装置の回路構成を示している回路図である。図３に示される回路構成における電源電圧に対するセル電流の変化を示しているグラフである。図３に示される回路構成におけるワード線電圧及び出力電圧の時間変化を示している波形図である。本発明の第３の実施例における半導体記憶装置の回路構成を示している回路図である。従来のＮＡＮＤ型不揮発性半導体記憶装置の構成を示している回路図である。図７に示される半導体記憶装置のセル電流の変化を示しているグラフである。図７に示される半導体記憶装置におけるワード線電圧及び出力電圧の時間変化を示している波形図である。

符号の説明

１半導体記憶装置
１０−１データセル部
２０リファレンスセル部
３０、３１データ検出部
４０基準電圧発生部
５０電流制限電位用リファレンスセル部
６０コントロールゲート
７０電流制限電位発生部
８０降圧回路

Claims

種類が互いに異なる動作特性を有する複数のＭＯＳトランジスタの各々からなり前記種類に従って記憶データを記憶するデータセルが複数行及び複数列に配列されるメモリセルアレイと、前記ＭＯＳトランジスタのうちの同一列のＭＯＳトランジスタのソース及びドレインが直列に接続されている複数のビット線と、前記ビット線の何れかに生じるセル電流に応じて前記記憶データを読み出す読出手段と、を含む半導体記憶装置であって、
前記ビット線のうちの１つを基準ビット線として、前記基準ビット線に生じるセル電流の大きさに応じて残りのビット線に流れるビット線のセル電流を調整する電流調整手段を含むことを特徴とする半導体記憶装置。
前記電流調整手段は、ドレイン及びソースが前記残りのビット線に流れるビット線のセル電流を抑止するように繋がれ，ゲートが前記基準ビット線の電流に応じた電位を入力するトランジスタを含むことを特徴とする請求項１記載の半導体記憶装置。
前記電流調整手段は、ドレイン及びソースが前記残りのビット線に流れるビット線のセル電流を分流するように繋がれ，ゲートが前記基準ビット線の電流に応じた電位を入力するトランジスタを含むことを特徴とする請求項１記載の半導体記憶装置。
種類が互いに異なる動作特性を有する複数のＭＯＳトランジスタの各々からなり前記種類に従って記憶データを記憶するデータセルが複数行及び複数列に配列されるメモリセルアレイと、前記ＭＯＳトランジスタのうちの同一列のＭＯＳトランジスタのソース及びドレインが直列に接続されている複数のビット線と、前記ビット線の何れかに生じるセル電流に応じて前記記憶データを読み出す読出手段と、を含む半導体記憶装置であって、
前記複数のビット線の全てに接続されて、前記ビット線の各々のセル電流の高低に関わらず、一定の電圧を供給する降圧回路を含むことを特徴とする半導体記憶装置。
前記種類が互いに異なる動作特性は、ＮＭＯＳ型トランジスタの動作特性及びＤＭＯＳ型トランジスタの動作特性の２つの種類の動作特性であることを特徴とする先行する請求項のうち何れか１記載の半導体記憶装置。
種類が互いに異なる動作特性を有する複数のＭＯＳトランジスタの各々からなり前記種類に従って記憶データを記憶するデータセルが複数行及び複数列に配列されるメモリセルアレイと、前記ＭＯＳトランジスタのうちの同一列のＭＯＳトランジスタのソース及びドレインが直列に接続されている複数のビット線と、を備える半導体記憶装置にあって前記ビット線の何れかに生じるセル電流に応じて前記記憶データを読み出す読出方法であって、
前記ビット線のうちの１つを基準ビット線として、前記基準ビット線に生じるセル電流の大きさに応じて残りのビット線に流れるビット線のセル電流を調整する電流調整行程を含むことを特徴とする読出方法。
前記電流調整行程は、前記基準ビット線の電流に応じて前記残りのビット線に流れるビット線のセル電流を低減する行程を含むことを特徴とする請求項６記載の読出方法。