JP2005167164A - トランジスタ及びその作製方法 - Google Patents

Abstract

【課題】 ゲート長を短くして短チャネル化し、且つ暗電流を低減したトランジスタ及びその製造方法を低コストで提供する。
【解決手段】 基板６の上にソース（またはドレイン）電極層1、半導体層４、ドレイン（またはソース）電極層２を順次積層し、これら積層部分の周囲にある側壁を取り囲むように電気絶縁層５及びゲート電極３を順次有するトランジスタ構造である。この図の例では、電気絶縁層５は電極層２を覆ってこれを保護している。
【選択図】 図３

Description

本発明は、トランジスタ及びその製造方法、特に有機半導体材料を用いた縦型電界効果型トランジスタ及びその製造方法に関する。

薄膜トランジスタは、液晶表示装置等の表示用のスイッチング素子として広く用いられている。従来、トランジスタは、アモルファスや多結晶のシリコンを用いて作製されているが、アモルファスや多結晶のシリコンを成膜するプロセスは非常に高い温度下で行われるので、使用可能な基板材料の種類が限られ、軽量な樹脂基板等は使用できないという問題があった。

そこで、アモルファスや多結晶のシリコンに代えて有機物を用いたトランジスタが提案されている。有機物の場合、成膜方法として真空蒸着法や塗布法等が一般に知られているが、これらの成膜方法であればコストアップを抑えつつ素子の大型化が実現可能になり、且つ成膜時に必要となるプロセス温度を比較的低温にすることができる。

実際、近年、有機物を用いたトランジスタは盛んに報告されるようになった。この報告例として、F. Ebisawaら，Journal of Applied Physics，５４巻，３２５５頁，１９８３年；A. Assadiら，Applied Physics Letter，５３巻，１９５頁，１９８８年；G. Guillaudら，Chemical Physics Letter，１６７巻，５０３頁，１９９０年；X.Pengら，Applied Physics Letter，５７巻，２０１３頁，１９９０年；G. Horowitzら, Synthetic Metals, ４１−４３巻，１１２７頁，１９９１年；S. Miyauchiら，Synthetic Metals，４１−４３巻，１９９１年； H.Fuchigamiら，Applied Physics Letter，６３巻，１３７２頁，１９９３年； H.Koezukaら，Applied Physics Letter，６２巻，１７９４頁，１９９３年； F.Garnierら，Science，２６５巻，１６８４頁，１９９４年；A.R.Brownら，Synthetic Metals，６８巻，６５頁，１９９４年； A.Dodabalapurら，Science，２６８巻，２７０頁，１９９５年； T.Sumimotoら，Synthetic Metals，８６巻，２２５９頁，１９９７年；K. Kudoら，Thin Solid Films，３３１巻，５１頁，１９９８年；K. Kudoら，Synthetic Metals，１０２巻，９００頁，１９９９年；K. Kudoら，Synthetic Metals，１１１−１１２巻，１１頁、２０００年などを挙げることができる。また、ＴＦＴの有機化合物層（有機薄膜層）に用いる有機物としては、共役系ポリマーやチオフェンなどの多量体（特開平8-228034号公報、特開平8-228035号公報、特開平9-232589号公報、特開平10-125924号公報、特開平10-190001号公報等）、或いは、金属フタロシアニン化合物（特開2000-174277公報等）、またペンタセンなどの縮合芳香族炭化水素（特開平5-55568号公報、特開2001-94107号公報等）などが、単体或いは他の化合物との混合物の状態で用いられている。

電界効果型のトランジスタは、ソース電極とドレイン電極との間に電圧を印加した状態でゲート電極に電圧を印加して、電気絶縁層と半導体層との界面にチャネルを誘起させることにより、ソース電極層とドレイン電極との間に電流を流すものである。この時のソース電極層とドレイン電極層との間の電流（Ｉd ）は、一般に、次の数式で表すことができる。

Ｉ_d＝W/2L・Ｃ_ox・μ（Ｖ_g-Ｖ_th）² ・・・・ 式（1）
但し、数式中におけるＣ_ox，μ，Ｖ_g 及びＶ_thは、次のとおりである。

Ｗ ： チャンネル幅
Ｌ ： チャンネル長
Ｃ_ox ：ゲート容量（Ｆ／ｍ²）
μ ：電界効果移動度（ｃｍ²／Ｖｓ）
Ｖ_g ：ゲート電圧（Ｖ）
Ｖ_th ：しきい値電圧（Ｖ ）
同じ材料の組み合わせであっても、式（１）で表される通り、ソース及びドレイン電極間の距離（チャンネル長）Ｌを短くするだけでも、高いＩd を得るのに非常に効果的である。現在のシリコンテクノロジーにおいては、リソグラフィー加工技術の向上により、当初１０μｍ幅のゲート長が現在では０．１μｍ程度まで縮小されつつある。しかし、このリソグラフィー加工技術は複雑で高価な装置を必要とするため、有機TFTのメリットのひとつである低コストプロセスという観点からは好ましくはない。そこで、図1の断面図(a)とその平面図である図1(b)または図１(a')に示す従来のようなソース及びドレイン電極を横に配置したプレーナー構造ではなく、図２（断面図(a)と平面図(b)）に示すソース（またはドレイン）電極、半導体層及びドレイン（またはソース)電極が順次積層した縦型構造が望ましく、特許文献１（特開２００３−１１０１１０）や特許文献２（特開２００３−３１８１６）で提案されている。チャンネル長となる半導体層の厚み方向については、極めて薄い膜厚でも、蒸着や印刷法、インクジェット法などの一般に良く知られる成膜方法でも比較的容易に制御することは可能である。
特開２００３−１１０１１０号公報 特開２００３−３１８１６号公報

上記の特許で提案されている縦型構造において、電気絶縁層とゲート電極はソース、半導体層、ドレイン各層による積層構造の一方の側壁に接するように配置されている。ゲート電極に電圧を印加することにより、実際にチャンネル形成しホールもしくは電子が流れるのは、電気絶縁層に接する半導体層界面の１０ｎｍ程度のごく僅かな領域だけである。一方、基板面方向での一般的な加工精度は数〜数十μｍ程度しかないため、実効的なチャンネルとなる領域に比べ、ソース及びドレイン電極が対向している面積が数〜数十μｍと遥かに大きくなってしまうため、ゲート電極からの電界効果とは関係なくソースドレイン電極間で電流が流れるという、いわゆる暗電流が大きくなるという問題がある。
ちなみに、従来のプレーナー型構造のトランジスタでは、ソース及びドレイン電極が対向している面積は、ソース、ドレイン電極層、及び半導体層の厚みに依存し、一般的に数十〜数百ｎｍ程度とかなり薄いため、上述のような問題についてはあまり影響はない。

本発明は、かかる問題を解決することを目的としている。即ち、本発明はゲート長を短くして短チャネル化し、且つ暗電流を低減したトランジスタ及びその製造方法を低コストで提供することを目的としている。

本発明者らは、電界効果型のトランジスタの構造を工夫することにより、短チャンネル化と暗電流の低減の両方を満足できる構造を見出し、本発明を完成するに至った。

即ち、本発明は基板上に第１電極層、半導体層、第２電極層が順次積層されて積層体をなしており、第１電極層と第２電極層はその一方がソース電極，他方がドレイン電極であり、前記積層体を少なくとも２方向で挟むように積層体の周囲の外側壁に接する電気絶縁層を介してゲート電極が形成されているトランジスタである。

また本発明は、基板上に第１電極層、半導体層、第２電極層が順次積層されて積層体をなしており、第１電極層と第２電極層はその一方がソース電極，他方がドレイン電極であり、前記積層体の周囲を囲みかつ外側壁に接する電気絶縁層を介してゲート電極が形成されているトランジスタである。

ここでさらに、周囲が絶縁層を介してゲート電極で囲まれる積層体の中央部に孔が形成され．孔を画する積層体の壁に接する第２の絶縁層を介して前記ゲート電極と導通した第２のゲート電極が形成されていることが好ましい。

これらの発明において、前記半導体層が有機物であることが好ましい。
また、ソース電極層と半導体層、もしくは半導体層とドレイン電極層の間に半導体材料または電荷輸送材料からなるバッファー層を有することが好ましい。バッファー層を挿入することにより、ソースもしくはドレイン電極と半導体層間の電気的コンタクトがより良好となり、トランジスタオフ電流の低減が可能となる。

本発明によれば、簡便で且つ汎用性が広い方法で、低温且つウェットプロセスによる優れた有機トランジスタの半導体層の作製方法を提供することが可能となる。

本発明の実施の形態を示すトランジスタ構造の断面図（各図において(a)）及びそれを上から見た平面図（各図において(b)）を図３〜図６に示す。

図３は、基板６の上にソース（またはドレイン）電極層1、半導体層４、ドレイン（またはソース）電極層２を順次積層し、これら積層部分の周囲にある側壁を取り囲むように電気絶縁層５及びゲート電極３を順次有するトランジスタ構造である。この図の例では、電気絶縁層５は電極層２を覆ってこれを保護している。

図４は、基板６の上にソース（またはドレイン）電極層１、半導体層４、ドレイン（またはソース）電極層２を順次積層した積層部分の周辺部に加えて中心部にも電気絶縁層５及びゲート電極３を有するトランジスタ構造である。図４は、ソース（またはドレイン）電極層１、半導体層４、ドレイン（またはソース）電極層２を順次積層した積層部分が、例えば円形のような形状とし、中心部分の電気絶縁層５とゲート電極３を取り囲んだ構造である。ただし、中心部のゲート電極は周辺部のゲート電極と電気的に接続されていることが望ましい。また、図５は、ソース（またはドレイン）電極層１、半導体層４、ドレイン（またはソース）電極層２を順次積層した積層部分が、例えば、Ｕ字のようなカーブした、もしくは折れ曲がった形状とし、周辺部と中心部に電気絶縁層５とゲート電極３を配置した構造である。この構造においても中心部のゲート電極と周辺部のゲート電極とが電気的に接続されていることが望ましい。

これらの構造によって、チャネル長が短く、且つ実効的なチャンネル幅が長くとれ、更には暗電流の低減できるためトランジスタ性能の飛躍的な向上ができる。

図６は、基板６の上にソース（またはドレイン）電極層１と半導体層４、もしくは半導体層とドレイン（またはソース）電極層の間にバッファー層８を有するトランジスタ構造である。バッファー層を挿入することにより、ソースもしくはドレイン電極と半導体層間の電気的コンタクトの良好化、トランジスタオフ電流の低減などが可能となる。

各層の形成方法については、特に限定するものはないが、イオンプレーティング法、スパッタリング法、メッキ法、もしくはインクジェット、凸版印刷、グラビア印刷、オフセット印刷、スクリーン印刷などの各種印刷方法、スピンコーティング法、エッチング法、リフトオフ法、表面改質や配向膜などによる界面での分子間力や分子の自己組織化を用いる方法、マイクロコンタクトプリンティング法やナノインプリンティング法などの微細加工技術の利用が挙げられる。上述の成膜方法において、適当な箇所に適当な量だけ成膜するのが好ましいが、その他にマスクなどを用いて不必要な箇所を覆い成膜しないようにする方法や、逆に広い面積で成膜後不必要な部分を取り除いても良い。また、各層の形状は、特に限定するものはないが、成膜時の各層におけるコンタクト不良を避ける、もしくは易加工性を鑑みて、図３〜５に示したように円形にすることが好ましい。更に、ソース、ドレイン、ゲート各電極への配線方法は、その一例として図３〜６に示したが、当然電極間でのショートしないことが必要であるが、回路設計上適した方向及び方法であれば特に限定するものはない。加えて、回路を作製する上で他の素子や電極などとのショートを防ぐ、または大気中の酸素や水などによる劣化を防ぐためにトランジスタ全体もしくはその一部を電気絶縁性の有する材料やガスバリア性のある材料などで封止することが好ましい。

電極層１、２、３として用いられる材料は、特に限定するものはないが、クロム、タリウム、チタン、銅、アルミニウム、モリブデン、タングステン、ニッケル、金、パラジウム、白金、銀、スズなどの金属材料の他に、導電性ポリマーなどの有機材料も挙げられる。その成膜方法は、金属材料であれば一般的に知られる真空蒸着法やスパッタ法などが挙げられ、導電性ポリマーであれば印刷法、インクジェット法などの手段により成膜することが可能である。

半導体層４となる材料は、従来のシリコンなどの無機系材料を利用することも可能であるが、半導体性を有する有機材料を用いることが好ましい。その有機半導体材料として、特に限定するものはないが、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン及びそれらの誘導体よりなる群から選択されるアセン分子材料、フタロシアニン系化合物、アゾ系化合物及びペリレン系化合物よりなる群から選ばれる顔料及びその誘導体、ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、フェニレン誘導体及びトリアリールアミン化合物よりなる群から選択される低分子化合物並びにそれらの誘導体、或いは、ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン誘導体、チオフェンオリゴマー誘導体、ピレンホルムアルデヒド樹脂、ポリアセチレン誘導体、及び、エチルカルバゾールホルムアルデヒド樹脂よりなる群から選択される高分子化合物などが挙げられる。また、フルオレノン系、ジフェノキノン系、ベンゾキノン系、アントラキノン系、インデノン系化合物も使用可能である。有機半導体材料の成膜方法として、一般的に知られる真空蒸着法や、可溶性を有する有機半導体材料であれば、その溶液を印刷法、インクジェット法などの手段により成膜することが可能である。いずれの成膜方法においても、有機半導体材料を用いることにより極めて薄い半導体層を低コストで形成することが可能である。

ソース電極層、半導体層、ドレイン電極層を積層する際、各層の壁面が凹凸のない揃った面を形成することが必要である。そこで、真空蒸着法において、マスクを用いて不必要な箇所を覆い所望の部分のみに各層を積層していくことが好ましい。

電気絶縁層５の材料は、特に限定するものはないが、ＳｉＯ₂、ＳｉＮｘ、アルミナなどの無機絶縁体や絶縁性ポリマーなどが挙げられる。また、比誘電率の高い無機微粒子を絶縁性ポリマーに分散させて良い。その成膜方法は、無機材料であればＣＶＤ法、熱酸化法、スパッタ法などが挙げられ、更に、ポリマー系材料であれば印刷法、インクジェット法などの手段により成膜することが可能である。もしくは、近年技術進歩がめざましいナノインプリント技術を用いて、基板上に電気絶縁層を成膜後、微細な凹凸を成形した後、適当な部分に電極層や半導体層などを形成する方法も挙げられる。ただし、電気絶縁層はソース電極層、ドレイン電極層、半導体層などが積層されている部分の壁面と隙間なく接触し、且つその壁面における電気絶縁層の膜厚が制御されていなくてはならない。そこで、ＣＶＤ法、特に低温で成膜可能な触媒ＣＶＤ法を用いると、ソース電極層、ドレイン電極層、半導体層などの積層部分の壁面も含め凹凸形状に追従するように電気絶縁層を形成させることができるため、より好ましい。

基板６は、特に限定するものはないが、ガラスなどの無機材料でもよいが、フレキシブルデバイスを鑑みるとポリマー等の有機材料を用いることが特に好ましい。その具体的な例として、ファンクショナルノルボルネン系樹脂、アクリル樹脂、ポリエステル樹脂、ポリカーボネート樹脂、スチレン系樹脂、塩化ビニル樹脂、エポキシ樹脂、フッ素樹脂、オレフィン系樹脂、ポリイミド樹脂、セルロース樹脂等が挙げられる。また、これらの樹脂同士もしくはそれ以外も加えたコポリマーでも良い。

バッファー層７、８は、特に限定するものはないが、具体的には、上記半導体層４で挙げた半導体材料でも良いし、その他、電荷輸送材料として知られるＮ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（４−メチルフェニル）−４，４’−ジアミン（ＴＰＤ）などのトリフェニルジアミン化合物、Ｎ，Ｎ，Ｎ’，Ｎ’−テトラ−（ｍ−トルイル）−ｍ−フェニレンジアミンなどのフェニレンジアミン化合物、３，５−ジメチル−３’５’−ジ三級ブチル−４，４’−ジフェノキノンなどのジフェノキノン化合物、２−（４−ビフェニル）−５−（４−三級ブチルフェニル）−１，３，４−オキサジアゾールなどのオキサジアゾール化合物などが挙げられる。その成膜方法として、真空蒸着もしくは印刷法やインクジェット法などにより成膜することが挙げられる。

更に、上記の層１〜８とは別に、トランジスタ全体もしくは一部に、ガスバリア層などの層を形成してもよい。

本発明のトランジスタはTFTなどの薄膜トランジスタや、フレキシブルな基板を選ぶことにより変形可能なトランジスタに応用できる。

プレーナー型のトランジスタ構造の(a)断面図、及び(b)それを上から見た図である。 縦型のトランジスタ構造の(a)断面図、及び(b)それを上から見た図である。 本発明の一実施形態を示すトランジスタ構造の(a)断面図、及び(b)それを上から見た図である。 本発明の他の一実施形態を示すトランジスタ構造の(a)断面図、及びそれを(b)上から見た図である。 本発明の他の一実施形態を示すトランジスタ構造の(a)断面図、及び(b)それを上から見た図である。 本発明の他の一実施形態を示すトランジスタ構造の(a)断面図、及び(b)それを上から見た図である。

符号の説明

１：ソース（またはドレイン）電極層、
２：ドレイン（またはソース）電極層
３：ゲート電極層、 ４：半導体層
５：電気絶縁層、 ６：基板
７：バッファー層１、 ８：バッファー層２

Claims (3)

1. 基板上に第１電極層、半導体層、第２電極層が順次積層されて積層体をなしており、第１電極層と第２電極層はその一方がソース電極，他方がドレイン電極であり、前記積層体の壁に接して設けられた電気絶縁層の上に前記積層体の周囲の少なくとも２箇所にゲート電極が形成されていることを特徴とするトランジスタ。
2. 基板上に第１電極層、半導体層、第２電極層が順次積層されて積層体をなしており、第１電極層と第２電極層はその一方がソース電極，他方がドレイン電極であり、前記積層体の周囲を囲みかつ外側壁に接する電気絶縁層を介してゲート電極が形成されていることを特徴とするトランジスタ。
3. 前記半導体層が有機物であることを特徴とする請求項1または２に記載のトランジスタ。

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