JP2005158850A - 半導体装置 - Google Patents

Abstract

【課題】 飽和電流を抑えつつ、エミッタ領域と第３の半導体層の面積比の適正化を容易にすることができ、オン電圧を適正にすることが可能で、且つ、どのセルもそれぞれバランスよく電流を流すことが可能な半導体装置を提供することを目的とする。
【解決手段】 トレンチ１６の側壁に沿って不連続にエミッタｎ⁺領域１５を形成すると共に、トレンチ１６の直交方向に隣のセルまで連続にエミッタｎ⁺領域１５を形成し、トレンチ１６の側壁に沿って不連続に形成されるエミッタｎ⁺領域１５の縦方向の幅（図１（ａ）の矢印Ａ）、トレンチ１６の側壁に沿って不連続に形成されるエミッタｎ⁺領域１５の横方向の幅（図１（ａ）の矢印Ｂ）、またはトレンチ１６に直交する方向に連続に形成されるエミッタｎ⁺領域１５の縦方向の幅（図１（ａ）の矢印Ｃ）の内の少なくとも１つ以上の幅を調整することにより、エミッタｎ⁺領域１５とチャネルｐ領域１４の面積比を適正化する。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、トレンチ構造をもつ絶縁ゲート型バイポーラトランジスタにおけるエミッタ領域のパターンに関する。

従来より、トレンチ構造をもつ絶縁ゲート型バイポーラトランジスタ（以下、Ｔ−ＩＧＢＴ：Ｔｒｅｎｃｈ−Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒという）が知られている。トレンチ構造をもつ単位素子（セル）が半導体基板上に多数並列に形成されて半導体装置が構成されている。

図３（ａ）は、トレンチゲートが並列に形成されているＴ−ＩＧＢＴを上から見た図である。なお、図３（ａ）は、絶縁膜やエミッタ電極などを省略している。
図３（ａ）に示す半導体装置３０は、エミッタｎ⁺領域３２がトレンチ３１の側壁に沿って連続して形成されている。また、図３（ａ）は、エミッタｎ⁺領域３２及びチャネルｐ領域３３とエミッタ電極とが接する面をコンタクト３４として示している。そして、半導体装置３０は、トレンチ３１に直交する方向に対しても、トレンチ３１の側壁からコンタクト３４を通って隣のセルまで連続してエミッタｎ⁺領域３２が形成されている。（例えば、特許文献１及び２参照）
また、図３（ｂ）は、図３（ａ）に示す半導体装置３０と異なるマスクパターンでエミッタｎ⁺領域３２が形成された半導体装置を上から見た図である。なお、図３（ｂ）も、絶縁膜やエミッタ電極などを省略している。

図３（ｂ）に示す半導体装置３５は、エミッタｎ⁺領域３２がトレンチ３１に直交する方向のみに連続に形成されている。（例えば、特許文献３参照）
ところで、図３（ｂ）に示す半導体装置３５では、トレンチ３１に直交する方向にのびるエミッタｎ⁺領域３２の幅を広げたり狭めたりすることによりオン電圧を調節することができる。このオン電圧は、半導体装置における定常損失に対応し、オン電圧が小さければ定常損失も小さくなる。そのため、通常、このオン電圧は、できるだけ小さいことが望ましい。

図４（ａ）は、このオン電圧を説明するための図である。なお、図４（ａ）に示すグラフは、特許文献３における図１１に示すグラフとほぼ同じものであり、右側の縦軸はオン電圧Ｖ_CE（Ｖ）を、左側の縦軸は単位セルの表面積内に占めるチャネルｐ領域３３の表面積の割合Ｒ（％）を、横軸は図３（ｂ）に示す単位セル幅Ｌをそれぞれ示している。

図４（ａ）に示すように、割合Ｒが５０〜７０％であるときオン電圧は低く、割合Ｒが７０％を超えて高くなっていくと、すなわち、エミッタｎ⁺領域３２の表面積が小さくなっていくと、それに伴って、破線枠Ａのようにオン電圧も高くなっていく。また、割合Ｒが５０％を下回って低くなっていく場合も、すなわち、エミッタｎ⁺領域３２の表面積が大きくなっていき、ある境を過ぎると、破線枠Ｂのように急激にオン電圧が高くなっていく。

このように、オン電圧を低くさせるためには、エミッタｎ⁺領域３２とチャネルｐ領域３３との面積比を適正に、具体的には、例えば、図４（ａ）に示すように、割合Ｒが５０〜７０％となるようにエミッタｎ⁺領域３２とチャネルｐ領域３３との面積比を設定する必要がある。

そして、図３（ｂ）に示す半導体装置３５では、トレンチ３１に直交する方向にのびるエミッタｎ⁺領域３２の幅を調整することによりエミッタｎ⁺領域３２とチャネルｐ領域３３との面積比を適正化することができる。
また、図３（ｃ）は、図３（ａ）に示す半導体装置３０及び図３（ｂ）に示す半導体装置３５と異なるマスクパターンでエミッタｎ⁺領域３２が形成された半導体装置を上から見た図である。なお、図３（ｃ）も、絶縁膜やエミッタ電極などを省略している。

図３（ｃ）に示す半導体装置３６は、トレンチ３１に直交する方向に形成される３本のエミッタｎ⁺領域３２の内、上から２つ目のエミッタｎ⁺領域３２が隣のセルまで連続に形成され、その他の２つのエミッタｎ⁺領域３２がそれぞれコンタクト３４内において一部切り取られたように形成されている。（例えば、特許文献３参照）
図３（ｃ）に示す半導体装置３６は、図３（ｂ）に示す半導体装置３５と同様に、トレンチ３１に直交する方向にのびるエミッタｎ⁺領域３２の幅を調整することにより、エミッタｎ⁺領域３２とチャネルｐ領域３３との面積比を適正化することができ、更に、一部が切り取られたエミッタｎ⁺領域３２（一番上及び一番下のエミッタｎ⁺領域３２）の横方向（図３（ｃ）における左右方向）の長さを調整することによっても、エミッタｎ⁺領域３２とチャネルｐ領域３３との面積比を適正化することができる。

このように、図３（ｃ）に示す半導体装置３６は、トレンチ３１に直交する方向にのびるエミッタｎ⁺領域３２の幅だけではなく、横方向の長さも調整することができるので、図３（ｂ）に示す半導体装置３５に比べて、エミッタｎ⁺領域３２における表面積の調整の自由度が増し、エミッタｎ⁺領域３２とチャネルｐ領域３３との面積比を容易に適正化することができる。
特開２０００−２６９４８６号 （第１６〜２６頁 第１〜３９図） 特開平７−２３５６７２号 （第４〜６頁 第１〜４図） 特許第２８８３５０１号 （第５〜８頁 第１〜１１図）

しかしながら、図３（ａ）に示す半導体装置３０では、トレンチ３１の側壁に沿って連続してエミッタｎ⁺領域３２が形成されているため、飽和電流が高いという問題がある。
ここで、図４（ｂ）を参照しながら、飽和電流について説明する。なお、図４（ｂ）に示すグラフの縦軸はコレクタ電流Ｉｃを、横軸はコレクタ−エミッタ間の電圧Ｖ_CEをそれぞれ示している。また、図４（ｂ）に示す（１）は、半導体装置３０におけるコレクタ−エミッタ間電圧とコレクタ電流との関係を示し、（２）は、半導体装置３５及び３６におけるコレクタ−エミッタ間電圧とコレクタ電流との関係を示している。

図３（ａ）に示す半導体装置３０では、トレンチ３１の側壁に沿って形成されるエミッタｎ⁺領域３２が連続して形成されているので、すなわち、コレクタ−エミッタ間に電流を流すアクティブエリアが半導体装置３５及び３６のアクティブエリアに比べて大きいので、図４（ｂ）に示すように、半導体装置３０の飽和電流は、半導体装置３５及び３６の飽和電流よりも高くなるという問題がある。

また、図３（ｂ）に示す半導体装置３５では、エミッタｎ⁺領域３２がトレンチ３１に直交する方向にのみ形成されているため、エミッタｎ⁺領域３２の幅でしかエミッタｎ⁺領域３２の表面積を調整することができない。
そのため、エミッタｎ⁺領域３２とチャネルｐ領域３３との面積比が適正化されるようにエミッタｎ⁺領域３２の表面積を優先して決めてしまうと、トレンチ３１の側壁に沿って形成されるエミッタｎ⁺領域３２の幅がその表面積に応じて決まり、飽和電流を調整することができなくなってしまう。

また、反対に、飽和電流が低減されるようにエミッタｎ⁺領域３２の幅を優先して決めてしまうと、エミッタｎ⁺領域３２の表面積がエミッタｎ⁺領域３２の幅に応じて決まり、エミッタｎ⁺領域３２とチャネルｐ領域との面積比を調整することができなくなってしまう。

このように、図３（ｂ）に示す半導体装置３５では、飽和電流を低減することとエミッタｎ⁺領域３２とチャネルｐ領域３３の面積比を適正化することの両方を両立することが困難であるという問題がある。
また、図３（ｃ）に示す半導体装置３６では、トレンチ３１に直交する方向にのびるエミッタｎ⁺領域３２がコンタクト３４内で一部切り取られたように形成されているので、コンタクト３４を形成するプロセス中にマスクずれが発生してしまうと、一方のセルにおけるエミッタｎ⁺領域３２が大きい範囲でエミッタ電極とコンタクトし、他方のセルにおけるエミッタｎ⁺領域３２が小さい範囲でエミッタ電極とコンタクトしたり、エミッタ電極に届かなかったりするケースが生じ、片方のセルだけに電流が偏って流れるおそれがある。

このように、図３（ｃ）に示す半導体装置３６では、マスクずれが生じ、特定のセルに電流が偏って流れてしまうと、電流集中によって半導体装置３６の破壊が起こりやすくなるという問題がある。
そこで、本発明では、飽和電流を抑えつつ、エミッタ領域とチャネル領域の面積比を容易に適正化することが可能で、且つ、どのセルもそれぞれバランスよく電流を流すことが可能な半導体装置を提供することを目的とする。

上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、第１の導電型の第１の半導体層と、前記第１の半導体層上に形成される第２の導電型の第２の半導体層と、前記第２の半導体層上に形成される第１の導電型の第３の半導体層と、前記第３の半導体層の表面部に部分的に形成される第２の導電型のエミッタ領域と、前記エミッタ領域の表面から前記第２の半導体層にまで延びるトレンチと、前記トレンチ内壁を覆うように形成されたゲート絶縁膜と、前記トレンチ内に形成されるゲート電極と、前記第３の半導体層及び前記エミッタ領域に電気的に接続されるエミッタ電極と、前記第１の半導体層に電気的に接続されるコレクタ電極とを備え、前記エミッタ領域は、前記トレンチの側壁に沿って不連続に形成される第１のエミッタ領域と、前記トレンチに直交する方向に連続して形成される第２のエミッタ領域とを有するように形成され、前記第１のエミッタ領域における前記トレンチの側壁方向の幅が前記第２のエミッタ領域における前記トレンチの側壁方向の幅よりも大きいことを特徴とする。

このように、トレンチの側壁に沿って形成されるエミッタ領域が不連続に形成されることにより、その分トレンチの側壁に沿って形成されるエミッタの表面積が小さくなる。これにより、負荷短絡時にコレクタ−エミッタ間に流れる飽和電流を低減することができるので、その飽和電流がコレクタ−エミッタ間に流れつづけることが可能な時間（コレクタ−エミッタ間に飽和電流が流れてから半導体装置が破損するまでの時間）を延ばすことができ、短絡耐量を向上させることができる。

また、第１のエミッタ領域と第２のエミッタ領域とによりエミッタ領域を形成させているので、エミッタ領域の表面積と第３の半導体層の表面積との面積比を、例えば、第１のエミッタ領域におけるトレンチの側壁方向の幅、第１のエミッタ領域におけるトレンチに直交する方向の幅、または第２のエミッタ領域におけるトレンチの側壁方向の幅の少なくとも１つ以上の幅で調整することができるので、従来の半導体装置に比べてエミッタ領域の表面積の調整の自由度が増し、エミッタ領域の表面積と第３の半導体層（チャネル領域）の表面積との面積比を容易に適正化することができる。

また、従来の半導体装置に比べてエミッタ領域の表面積の調整の自由度が増すので、コレクタ−エミッタ間に流れる飽和電流を低減することとエミッタ領域と第３の半導体層との面積比を適正化することの両方を両立することができる。
また、トレンチに直交する方向に形成されるエミッタ領域が連続に形成されることにより、左右のセルにおけるそれぞれのコレクタ−エミッタ間の電流のバランスをとることができる。これにより、コレクタ−エミッタ間の電流のバランスが悪くなることに起因して生じるオン電圧の上昇や短絡耐量の低下を防ぐことができる。

また、上記半導体装置のエミッタ領域は、前記ゲート電極にバイアスがかかっている際に前記コレクタ電極と前記エミッタ電極との間にかかるオン電圧が低くなるように、前記第１のエミッタ領域と前記第２のエミッタ領域の合計表面積と、前記第３の半導体層の表面積との面積比が調整されて形成される。

これにより、コレクタ−エミッタ間にかかるオン電圧を低くすることができるので、定常損失を低減させることができる。
また、上記半導体装置のエミッタ領域は、前記ゲート電極にバイアスがかかっている際に前記コレクタ電極と前記エミッタ電極との間に流れる飽和電流が低くなるように、前記第１のエミッタ領域における前記トレンチの側壁方向の幅が調整されて形成される。

これにより、コレクタ−エミッタ間に流れる飽和電流を低くすることができるので、短絡耐量を向上させることができる。
また、上記半導体装置のエミッタ領域は、前記第１のエミッタ領域における前記トレンチの側壁方向の幅、前記第１のエミッタ領域における前記トレンチに直交する方向の幅、または前記第２のエミッタ領域における前記トレンチの側壁方向の幅の内の少なくとも１つ以上の幅が調整されて形成される。

これにより、従来の半導体装置に比べてエミッタ領域の表面積の調整の自由度が増すので、エミッタ領域の表面積と第３の半導体層の表面積との面積比を容易に適正化することができる。

本発明によれば、飽和電流を低減することができる。また、エミッタ領域の表面積とチャンネル領域である第３の半導体層の表面積との面積比を容易に適正化することができる。また、コレクタ−エミッタ間の電流をバランスよく流すことができる。

以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態の半導体装置を示す図である。なお、図１（ａ）は、トレンチ構造をもつＩＧＢＴが半導体基板上に多数並設された半導体装置１０を上から見た図であり、絶縁膜やエミッタ電極などを省略している。また、図１（ｂ）は、図１（ａ）におけるａ−ａ断面図を、図１（ｃ）は、図１（ａ）におけるｂ−ｂ断面図を、図１（ｄ）は、図１（ａ）におけるｃ−ｃ断面図をそれぞれ示している。

図１（ａ）〜（ｄ）に示す半導体装置１０は、例えば、コレクタｐ⁺層１１（第１の半導体層）の上にｎ⁺半導体層１２が形成され、更に、ｎ⁺半導体層１２の上にｎ^-半導体層１３が形成されている。また、ｎ^-半導体層１３の上には、チャネルｐ領域１４（第３の半導体層）が形成され、更に、そのチャネルｐ領域１４の表面部には、部分的にエミッタｎ⁺領域１５（エミッタ領域）が形成されている。また、エミッタｎ⁺領域１５の表面からｎ^-半導体層１３までトレンチ１６が形成されており、そのトレンチ１６の内壁面にはゲート絶縁膜１７が形成され、トレンチ１６の内部にはゲート電極１８が形成されている。また、ゲート電極１８の上には絶縁膜１９が形成され、更に、チャネルｐ領域１４、エミッタｎ⁺領域１５、絶縁膜１９の上にエミッタ電極２０が形成され、チャネルｐ領域１４及びエミッタｎ⁺領域１５とエミッタ電極２０とが電気的に接続されている。また、コレクタｐ⁺層１１の下面にはコレクタ電極２１が形成され、コレクタｐ⁺層１１とコレクタ電極２１とが電気的に接続されている。

この半導体装置１０を使用する場合は、まず、コレクタ電極２１とエミッタ電極２０との間に正方向に電圧を印加し、ゲート電極１８とエミッタ電極２０との間に正方向に電圧を印加する。すると、チャネルｐ領域１４におけるトレンチ１６の側壁付近にｎ型のチャネルが形成される。そして、コレクタｐ⁺層１１からｎ^-半導体層１３へホールが注入されると、ｎ^-半導体層１３の抵抗が低下し、コレクタ電極２１からエミッタ電極２０へ主電流が流れる。

なお、コンタクト２２は、チャネルｐ領域１４及びエミッタｎ⁺領域１５とエミッタ電極２０とが接する面を示している。つまり、図１（ａ）においてコンタクト２２の示す領域はチャネルｐ領域１４を示す領域の一部とエミッタｎ⁺領域１５を示す領域の一部に重ねて図示している。また、上記半導体装置１０の構成例では、ｎ⁺半導体層１２とｎ^-半導体層１３とにより第２の半導体層を構成する。

図１（ａ）〜（ｄ）に示す半導体装置１０の特徴とする点は、トレンチ１６の側壁に沿って不連続にエミッタｎ⁺領域１５を形成している点と、トレンチ１６に直交する方向に隣のセルまで連続にエミッタｎ⁺領域１５を形成している点である。なお、以下、トレンチ１６の側壁に沿って形成されるエミッタｎ⁺領域１５を第１のエミッタ領域といい、トレンチ１６に直交する方向に形成されるエミッタｎ⁺領域１５を第２のエミッタ領域という。コンタクト２２が第１のエミッタ領域には接しない様に、第１のエミッタ領域および第２のエミッタ領域が形成されている。

このように、半導体装置１０は、トレンチ１６の側壁に沿ってエミッタｎ⁺領域１５を不連続に形成しているので、例えば、図３（ａ）に示すように、トレンチ３１の側壁に沿ってエミッタｎ⁺領域３２が連続して形成される半導体装置３０に比べて、アクティブエリアを小さくすることができる。これにより、飽和電流を低減することができるので、飽和電流がコレクタ−エミッタ間を流れつづけることが可能な時間を延ばすことができ、短絡耐量を向上させることができる。

また、半導体装置１０は、第１のエミッタ領域におけるトレンチ１６の側壁方向の幅が、第２のエミッタ領域におけるトレンチ１６の側壁方向の幅よりも大きいので、第１のエミッタ領域におけるトレンチ１６の側壁方向の幅（図１（ａ）の矢印Ａ）、第１のエミッタ領域におけるトレンチ１６に直交する方向の幅（図１（ａ）の矢印Ｂ）、または第２のエミッタ領域におけるトレンチ１６の側壁方向の幅（図１（ａ）の矢印Ｃ）の内の少なくとも１つ以上の幅を調整することにより、エミッタｎ⁺領域１５とチャネルｐ領域１４の面積比を適正化することができる。

これにより、例えば、図３（ｂ）に示す半導体装置３５や図３（ｃ）に示す半導体装置３６に比べてエミッタｎ⁺領域１５の表面積の調整の自由度を増すことができるので、エミッタｎ⁺領域１５の表面積とチャネルｐ領域１４の表面積との面積比を容易に適正化することができる。

また、エミッタｎ⁺領域１５の表面積の調整の自由度を増すことができるので、コレクタ−エミッタ間に流れる飽和電流を低減することとエミッタｎ⁺領域１５とチャネルｐ領域１４との面積比を適正化することの両方を両立することができる。
また、トレンチ１６に直交する方向に形成されるエミッタｎ⁺領域１５が隣のセルまで連続に形成されているので、コンタクト２２の形成プロセス中に発生するマスクずれの有無にかかわらず、エミッタｎ⁺領域１５とエミッタ電極２０とが接する面積を常に一定に保つことができる。これにより、左右のセルにおけるそれぞれのコレクタ−エミッタ間電流のバランスをとることができるので、コレクタ−エミッタ間電流のバランスが悪くなることに影響を受けて起こるオン電圧の上昇や短絡耐量の低下を防ぐことができる。

図２は、本発明の他の実施形態の半導体装置を示す図である。
図２（ａ）に示す半導体装置２３は、基本的には、図１に示す半導体装置１０と同じ構成であるが、エミッタｎ⁺領域１５のパターンが異なる。すなわち、半導体装置２３と半導体装置１０とでは、エミッタｎ⁺領域１５を形成するために使用するマスクパターンが異なる。

図１に示す半導体装置１０では、２つのトレンチ１６の間に形成されるエミッタｎ⁺領域１５がＨ型となるようなマスクパターンを使用してエミッタｎ⁺領域１５を形成している。
一方、図２（ａ）に示す半導体装置２３では、２つのトレンチ１６の間に形成されるエミッタｎ⁺領域１５がＳ型（またはかぎ型）となるようなマスクパターンを使用してエミッタｎ⁺領域１５を形成している。

このように、図２（ａ）に示すようなパターンでエミッタｎ⁺領域１５を形成しても、トレンチ１６の側壁に沿って形成されるエミッタｎ⁺領域１５を不連続にすることができると共に、トレンチ１６に直交する方向に形成されるエミッタｎ⁺領域１５を隣のセルまで連続にすることができる。これにより、飽和電流を低減すると共に、エミッタｎ⁺領域１５とチャネルｐ領域１４の面積比の適正化を容易にすることができ、左右のセルの電流バランスをとることができる。

また、図２（ｂ）に示す半導体装置２４も、基本的には、図１に示す半導体装置１０と同じ構成であるが、図２（ａ）に示す半導体装置２３と同様に、エミッタｎ⁺領域１５のパターンが異なる。半導体装置２４のエミッタｎ⁺領域１５も、半導体装置２３と同様に、２つのトレンチ１６の間に形成されるエミッタｎ⁺領域１５がＳ型となるようなマスクパターンを使用して形成している。

図２（ａ）に示す半導体装置２３では、トレンチ１６を介してそのトレンチ１６の両側に形成されるそれぞれの第２のエミッタ領域とが同一線上となるように、各エミッタｎ⁺領域１５を形成している。
一方、図２（ｂ）に示す半導体装置２４では、トレンチ１６を介してそのトレンチ１６の両側に形成されるそれぞれの第２のエミッタ領域とが同一線上にならないように、各エミッタｎ⁺領域１５を互いにずらして形成している。

このように、図２（ｂ）に示すようなパターンでエミッタｎ⁺領域１５を形成しても、トレンチ１６の側壁に沿って形成されるエミッタｎ⁺領域１５を不連続にすることができると共に、トレンチ１６に直交する方向に形成されるエミッタｎ⁺領域１５を隣のセルまで連続にすることができる。これにより、飽和電流を低減すると共に、エミッタｎ⁺領域１５とチャネルｐ領域１４の面積比の適正化を容易にすることができ、左右のセルの電流バランスをとることができる。

また、図２（ｃ）に示す半導体装置２５も、基本的には、図１に示す半導体装置１０と同じ構成であるが、図２（ａ）に示す半導体装置２３と同様に、エミッタｎ⁺領域１５のパターンが異なる。
図２（ｃ）に示す半導体装置２５では、２つのトレンチ１６の間に形成されるエミッタｎ⁺領域１５が口型（長方形の中央部分が無い形）となるようなマスクパターンを使用してエミッタｎ⁺領域１５を形成している。また、トレンチ１６を介してそのトレンチ１６の両側に形成されるそれぞれのエミッタｎ⁺領域１５は、トレンチ１６に直交する方向にのびる部分がそれぞれ同一線上となるように形成している。

このように、図２（ｃ）に示すようなパターンでエミッタｎ⁺領域１５を形成しても、トレンチ１６の側壁に沿って形成されるエミッタｎ⁺領域１５を不連続にすることができると共に、トレンチ１６に直交する方向に形成されるエミッタｎ⁺領域１５を隣のセルまで連続にすることができる。これにより、飽和電流を低減すると共に、エミッタｎ⁺領域１５とチャネルｐ領域１４の面積比の適正化を容易にすることができ、左右のセルの電流バランスをとることができる。

また、図２（ｄ）に示す半導体装置２６も、基本的には、図１に示す半導体装置１０と同じ構成であるが、図２（ａ）に示す半導体装置２３と同様に、エミッタｎ⁺領域１５のパターンが異なる。
図２（ｄ）に示す半導体装置２６では、２つのトレンチ１６の間に形成されるエミッタｎ⁺領域１５が凹型となるようなマスクパターンを使用してエミッタｎ⁺領域１５を形成している。また、トレンチ１６を介してそのトレンチ１６の両側に形成されるそれぞれのエミッタｎ⁺領域１５は、トレンチ１６に直交する方向にのびる部分がそれぞれ同一線上となるように形成している。

このように、図２（ｄ）に示すようなパターンでエミッタｎ⁺領域１５を形成しても、トレンチ１６の側壁に沿って形成されるエミッタｎ⁺領域１５を不連続にすることができると共に、トレンチ１６に直交する方向に形成されるエミッタｎ⁺領域１５を隣のセルまで連続にすることができる。これにより、飽和電流を低減すると共に、エミッタｎ⁺領域１５とチャネルｐ領域１４の面積比の適正化を容易にすることができ、左右のセルの電流バランスをとることができる。

本発明の実施形態の半導体装置を示す図である。 本発明の他の実施形態の半導体装置を示す図である。 従来の半導体装置を示す図である。 飽和電流及びオン電圧を説明するための図である。

符号の説明

１０ 半導体装置
１１ コレクタｐ⁺層
１２ ｎ⁺半導体層
１３ ｎ^-半導体層
１４ チャネルｐ領域
１５ エミッタｎ⁺領域
１６ トレンチ
１７ ゲート絶縁膜
１８ ゲート電極
１９ 絶縁膜
２０ エミッタ電極
２１ コレクタ電極
２２ コンタクト
２３〜２６ 半導体装置

Claims (4)

1. 第１の導電型の第１の半導体層と、
   前記第１の半導体層上に形成される第２の導電型の第２の半導体層と、
   前記第２の半導体層上に形成される第１の導電型の第３の半導体層と、
   前記第３の半導体層の表面部に部分的に形成される第２の導電型のエミッタ領域と、
   前記エミッタ領域の表面から前記第２の半導体層にまで延びるトレンチと、
   前記トレンチ内壁を覆うように形成されたゲート絶縁膜と、
   前記トレンチ内に形成されるゲート電極と、
   前記第３の半導体層及び前記エミッタ領域に電気的に接続されるエミッタ電極と、
   前記第１の半導体層に電気的に接続されるコレクタ電極と、
   を備え、
   前記エミッタ領域は、前記トレンチの側壁に沿って不連続に形成される第１のエミッタ領域と、前記トレンチに直交する方向に連続して形成される第２のエミッタ領域とを有するように形成され、
   前記第１のエミッタ領域における前記トレンチの側壁方向の幅が前記第２のエミッタ領域における前記トレンチの側壁方向の幅よりも大きいことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記エミッタ領域は、前記ゲート電極にバイアスがかかっている際に前記コレクタ電極と前記エミッタ電極との間にかかるオン電圧が低くなるように、前記第１のエミッタ領域と前記第２のエミッタ領域の合計表面積と、前記第３の半導体層の表面積との面積比が調整されて形成されることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記エミッタ領域は、前記ゲート電極にバイアスがかかっている際に前記コレクタ電極と前記エミッタ電極との間に流れる飽和電流が低くなるように、前記第１のエミッタ領域における前記トレンチの側壁方向の幅が調整されて形成されることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置であって、
   前記エミッタ領域は、前記第１のエミッタ領域における前記トレンチの側壁方向の幅、前記第１のエミッタ領域における前記トレンチに直交する方向の幅、または前記第２のエミッタ領域における前記トレンチの側壁方向の幅の内の少なくとも１つ以上の幅が調整されて形成されることを特徴とする半導体装置。
   
   
   

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