JP2005038884A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】ウエットエッチングによるデータ転送線引出し部の幅の増加に伴う配線短絡不良を回避する。
【解決手段】素子分離領域により第一の方向が長手となるように区画され、隣接した素子活性領域と、素子活性領域に形成されたバリア絶縁層と、第一の層間絶縁膜に埋め込まれ、素子活性領域にそれぞれ接続されたデータ転送線コンタクトと、第一の層間絶縁膜に埋め込まれた通過配線と、データ転送線コンタクトおよび第一の層間膜上に形成された第二の層間絶縁膜と、第二の層間絶縁膜に埋め込まれ、データ転送線コンタクト上及び側面に接してそれぞれ形成されたビアコンタクトと、第二の層間絶縁膜上に形成されてビアコンタクト上に接してそれぞれ形成されたデータ転送線とを備え、複数のデータ転送線は第一の方向に互いに並行に形成され、通過配線は第一の方向と直交する方向に形成されている不揮発性半導体記憶装置およびその製造方法。
【選択図】図６
【解決手段】素子分離領域により第一の方向が長手となるように区画され、隣接した素子活性領域と、素子活性領域に形成されたバリア絶縁層と、第一の層間絶縁膜に埋め込まれ、素子活性領域にそれぞれ接続されたデータ転送線コンタクトと、第一の層間絶縁膜に埋め込まれた通過配線と、データ転送線コンタクトおよび第一の層間膜上に形成された第二の層間絶縁膜と、第二の層間絶縁膜に埋め込まれ、データ転送線コンタクト上及び側面に接してそれぞれ形成されたビアコンタクトと、第二の層間絶縁膜上に形成されてビアコンタクト上に接してそれぞれ形成されたデータ転送線とを備え、複数のデータ転送線は第一の方向に互いに並行に形成され、通過配線は第一の方向と直交する方向に形成されている不揮発性半導体記憶装置およびその製造方法。
【選択図】図６
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置のコンタクトおよび配線層に関し、特にＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭのコンタクト、データ転送線及びビア（Ｖｉａ）コンタクトに代表される、最小加工寸法で並べられた配線とコンタクトに使用される、不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置における従来のコンタクト及び配線層として、図１００乃至図１０７にＮＡＮＤ型ＥＥＰＲＯＭの例を示す。図１００および図１０１に示すように、メモリセル２０はＮＡＮＤ構成に直列に配置され、また互いに層間絶縁膜２４によって分離されている。円形または楕円形のコンタクト（ＣＢ、ＣＳ、１６）がデータ転送線ＢＬに垂直な方向に並んでいる。ＩＩＩ−ＩＩＩ方向のコンタクトのピッチは、図１０３に示すように、素子領域と素子分離領域の幅に依存するが、例えば最小加工寸法をＦとして、２〜３Ｆ間隔という非常に稠密な間隔で並べられる。また、これに直交したＩ−Ｉ方向のコンタクトのピッチは、図１０１に示すように、ＩＩＩ−ＩＩＩ方向よりも大きく、例えばＮＡＮＤ型フラッシュメモリでは４０〜１００Ｆ間隔で並べられている（特許文献１）。微細化が進むにつれ、リソグラフィーマージンを確保する必要があるが、データ転送線引出し部１４では、図１００の平面図に示すように、従来、ビア（Ｖｉａ）コンタクト１６に対して合わせずれによるオーバーエッチングを防ぐ目的で、データ転送線引出し部１４となる配線層上に必ずビアコンタクト１６が形成されるようにフリンジが形成されている。このため、データ転送線引出し部１４は、データ転送線コンタクトＣＢ部分よりもビアコンタクト１６の部分で幅の広いパターンとなっており、単純な線状パターンや穴パターンと異なり二次元的なリソグラフィの解像力を必要とする。このため、データ転送線コンタクトＣＢの部分でデータ転送線引き出し部１４の配線として最小線幅Ｆを確保しようとすると、必然的に、データ転送線ＢＬの方向に長くなり、０．１３μｍ以下のデザインルールでは、７Ｆ以上のパターン長が必要とされている。特に、最小線幅Ｆを小さくすると、さらにそれと直交する方向の解像度が低下するので、よりデータ転送線コンタクトＣＢのデータ転送線５７方向の長さが長くなる。
【０００３】
従来、データ転送線コンタクトＣＢ及びビアコンタクト１６は、リン（Ｐ）等の不純物を高濃度にドープした多結晶シリコン若しくはタングステン等の金属で埋め込まれ、配線層はタングステン等の金属で埋め込まれている。配線層としてここでは、データ転送線５７方向に７Ｆよりも長いデータ転送線部引出し部１４を想定しているが、勿論、さらに長い直線状の稠密な金属パターンであれば良く、ビアコンタクト１６とデータ転送線引出し部１４を省略した構造で、データ転送線ＢＬを配線と考え、直接コンタクトを形成した構造でも以下は成立する。
【０００４】
次に、２Ｆピッチでデータ転送線コンタクトＣＢがＩＩＩ−ＩＩＩ方向に並んでいる場合を考える。従来例のようにデータ転送線コンタクトＣＢのアスペクトが、例えば、３以上と大きい場合、従来、コンタクトのコンタクト上部のＩＩＩ−ＩＩＩ方向の直径はＦよりも大きくなる。なぜなら、コンタクト底でのウェル２６との接触面積を十分確保するために、ＩＩＩ−ＩＩＩ方向の底での直径もＦ程度必要であるからである。さらに、データ転送線コンタクトＣＢの埋め込み性を確保するために順テーパーを形成する必要があり、これによりコンタクト上部のＩＩＩ−ＩＩＩ方向直径が広がるためである。一方、コンタクト上部に形成された配線層のコンタクトと接触した部分の配線幅は、従来Ｆ以下となる。これは、データ転送線引き出し部１４の金属埋め込み層を確保するために順テーパーを作成し、コンタクト隣接パターンでの余裕を確保しようとすることによってもこの形態が生ずる。従って、データ転送線ＢＬに垂直な方向の断面（ＩＩＩ−ＩＩＩ断面）で切った場合、コンタクト直径よりも配線幅のほうが狭い。
【０００５】
【特許文献１】
特開２０００−９１５４６号公報
【０００６】
【発明が解決しようとする課題】
第一の問題点として、従来技術では、データ転送線コンタクトＣＢ最上部にはコンタクト異方性エッチング加工後の残留物除去目的のためのウェットエッチング一回と、データ転送線の異方性エッチング加工後の残留物除去目的のためのウェットエッチング一回により、コンタクトに対して計２回のウェットエッチングが施されるため、コンタクト間ショートマージンが低下する（図１０４参照）。またウェットエッチングによるコンタクト径増大により、合せ余裕が低下しコンタクトとデータ転送線との間のショートも問題となる（図１０５参照）。
【０００７】
第二の問題点として、図１０６に示すような形状のデータ転送線リソグラフィーマージン低下による配線のオープンおよびショート不良が挙げられる。オープン不良部３６、或いはショート不良部３８の例が図１０６には示されている。素子の微細化が進むにつれて、上記のようなデータ転送線の杓文字形状を一度のリソグラフィーで通常ライン＆スペースパターンも同時に形成する従来技術では、両パターンに対し十分な焦点深度を有し、十分な露光変動許容幅を有したまま微細加工するのが困難となる。なぜなら、任意の方向での光強度の空間周波数は、いわゆる解像限界以下になることを考えると、２つの方向に同時に解像限界の最小線幅を得ることはできないことから明らかである。そのため、焦点深度の深い露光装置を使用する必要性や杓文字形状の柄部分に対し複雑な光学的な寸法補正（ＯＰＣ）の最適化が必要となる。
【０００８】
またデータ転送線引出し部１４と対向する配線との距離がリソグラフィーマージンに大きく影響するため、微細化が進むにつれ、対向するデータ転送線引出し部１４をより長く形成し、図１００で示すＩ−Ｉ方向に互いにずらす（千鳥格子状にする）必要性が出てくる。そのためデータ転送線引出し部１４がメモリセル上にもオーバーラップして形成する。ここで、データ書き込みおよび読み出し時には、データ転送線引出し部１４とメモリセルとの間隔が近いので、上部にデータ転送線引出し部１４の有るか無いかによって、データ転送線ＢＬの電位の影響を各メモリセルが受ける度合いが大きく異なる。よって、メモリセルの書き込み、読み出し電圧が容量結合によって変化し、しきい値分布が大きく変動する問題がある。図１０２には、ソース線コンタクトＣＳが一部素子分離領域３０に食い込み、ソース線コンタクトＣＳとｐ型ウェルとの短絡部２８が形成される例が模式的に示されている。また、図１０３には、データ転送線コンタクトＣＢとｐ型ウェル２６との短絡部３２およびデータ転送線コンタクトＣＢと配線（データ転送線引出し部１４）との余裕の低下部３４の例が模式的に示されている。
【０００９】
本発明の目的は、下層コンタクトに接続されるデータ転送線引き出し部を形成せず、ビアコンタクトを直接下層コンタクトに接続することができる不揮発性半導体記憶装置を提供することにある。
【００１０】
本発明の目的は、データ転送線引き出し部としてダマシンプロセスを用いた場合、ウェットエッチング前処理によるデータ転送線引き出し部の幅の増加に伴う配線ショート（短絡）不良を回避でき、また、複雑な光学的な寸法補正（ＯＰＣ）処理を省略でき、配線層自体のリソグラフィーマージンの問題を解決する不揮発性半導体記憶装置及びその製造方法を提供することにある。
【００１１】
更に、本発明の目的は、ビアコンタクトの形状を従来の円形形状からリソグラフィマージンを確保できる程度の長楕円形状に変更することにより、ビア長辺方向の合せずれの問題も解決する不揮発性半導体記憶装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、（イ）第一の半導体層と、（ロ）第一の半導体層上に形成され、素子分離領域により第一の方向が長手となるように区画された複数の第二の半導体領域と、（ハ）第一の半導体層上方に形成された第一の層間絶縁膜と、（二）第一の層間絶縁膜に埋め込まれ、第二の半導体領域にそれぞれ接続された下層導電体プラグと、（ホ）第一の層間絶縁膜に埋め込まれ、第一の方向と直交する第二の方向に伸延する第一の配線と、（へ）下層導電体プラグおよび第一の層間絶縁膜上に形成された第二の層間絶縁膜と、（ト）第二の層間絶縁膜に埋め込まれ、下層導電体プラグ上及び側面に接してそれぞれ形成された上層導電体プラグと、（チ）第二の層間絶縁膜上に形成されて上層導電体プラグ上に接してそれぞれ形成され、第一の方向に伸延する第二の配線とを備える不揮発性半導体記憶装置であることを要旨とする。
【００１３】
本発明の第２の特徴は、（イ）半導体基板又はウェル上に素子分離領域を形成後、バリア絶縁膜を形成し、更に第一の層間絶縁膜を形成する工程と、（ロ）データ転送線コンタクトおよびソース線コンタクトのパターニング後、バリア絶縁膜をエッチングする工程と、（ハ）ソース線および通過配線を埋め込む溝を形成後、第一のバリアメタルを堆積し、更に第一の金属材料を堆積して前記溝を埋め込み、更にエッチバック後、データ転送線コンタクトおよびソース線コンタクト、ソース線および通過配線を形成する工程と、（二）第二の層間絶縁膜を堆積し、ビアコンタクトのパターニング後、データ転送線コンタクトの上面に達する程度まで層間絶縁膜をエッチングし、第二のバリアメタルを堆積後、第二の金属材料を埋め込み、更にエッチバック後、ビアコンタクトを形成する工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。
【００１４】
本発明の第３の特徴は、（イ）半導体基板又はウェル上に素子分離領域を形成後、バリア絶縁膜を形成し、更に第一の層間絶縁膜を形成する工程と、（ロ）データ転送線コンタクトおよびソース線コンタクトの同時パターニング後、バリア絶縁膜をエッチングする工程と、（ハ）リン又は砒素不純物をドープした多結晶シリコンを堆積して埋め込み、更にエッチバック後、データ転送線コンタクトおよびソース線コンタクトを形成する工程と、（二）ソース線、通過配線およびデータ転送線配線部を埋め込む溝を形成後、第一のバリアメタルを堆積し、更に第一の金属材料を堆積して溝を埋め込み、更にエッチバック後、ソース線、通過配線およびデータ転送線配線部を形成する工程と、（ホ）第二の層間絶縁膜を堆積し、ビアコンタクトのパターニング後、データ転送線配線部の上面に達する程度まで層間絶縁膜をエッチングし、第二のバリアメタルを堆積後、第二の金属材料を埋め込み、更にエッチバック後、ビアコンタクトを形成する工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。
【００１５】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。
【００１６】
（第１の実施の形態）
第１の実施の形態においては、図１乃至図８を参照して、代表的な不揮発性メモリであるＮＡＮＤ型ＥＥＰＲＯＭの例について説明する。図３および図４にメモリセルの等価回路図及び平面図、図１および図２に断面図を示す。等価回路図では選択トランジスタＳＧＤ、ＳＧＳはメモリセルＭ０〜Ｍ１５と異なる構造（電荷蓄積層４９をもたない構造）としているが、メモリセルＭ０〜Ｍ１５と同様に電荷蓄積層４９を有する構造としても良い。
【００１７】
ソース線コンタクトＣＳとデータ転送線コンタクトＣＢとの間には、図４に示すように、選択トランジスタＳＧＳおよびＳＧＤを介してメモリセルＭ０〜Ｍ１５が複数個直列に接続されている。メモリセルＭ０〜Ｍ１５の構造は、図１に示すように、浮遊ゲート４０を有するタイプ、図２に示すように、電荷蓄積層４９からなる絶縁膜を有するタイプを用いることができる。浮遊ゲート４０を有するタイプのメモリセルは、図１に示すように、ｐ型ウェル２６に形成されたソース領域もしくはドレイン領域となる拡散層１８と、ｐ型ウェル２６上に形成されたトンネルゲート絶縁膜４４と、浮遊ゲート４０と、インターポリ絶縁膜４２と、制御ゲート電極４６と、マスク絶縁膜４８と、層間絶縁膜２４とを備える。
【００１８】
電荷蓄積層４９からなる絶縁膜を有するタイプのメモリセルは、図２に示すように、ｐ型ウェル２６に形成されたソース領域もしくはドレイン領域となる拡散層１８と、ｐ型ウェル２６上に形成されたトンネルゲート絶縁膜４４と、電荷蓄積層４９と、ブロック絶縁膜５２と、制御ゲート電極４６と、マスク絶縁膜４８と、層間絶縁膜２４とを備える。
【００１９】
図２の例としては、電荷蓄積層４９としてシリコン窒化膜やオキシナイトライド膜、またはアルミナ膜を用いたものでも良い。ここで、このメモリセルは、保持すべきデータに対応して、ソースまたはドレイン拡散層１８、またはウェル２６から電荷が注入もしくは放出する電荷蓄積層４９を有している。また、第１の実施の形態のＮＡＮＤ構造においては、メモリセルＭ０〜Ｍ１５が複数形成されて、データの再書き込みが可能となっている。
【００２０】
これらの不揮発性メモリセルが直列に接続され、図３に示すように、メモリセルＭ０のソース電極またはドレイン電極５４の一端が選択トランジスタＳＧＤ及び、データ転送線コンタクトＣＢを介してデータ転送線ＢＬに電気的に接続されている。またメモリセルＭ１５のソース電極またはドレイン電極５４の一端は選択トランジスタＳＧＳ及びソース線コンタクトＣＳを介して電気的に共通ソース線ＳＬに接続されている。また、それぞれのトランジスタは、同一のｐ型ウェル２６上に形成されている。また、それぞれのメモリセル制御電極は、ＷＬ０〜ＷＬ１５と記したデータ選択線に接続されている。また、データ転送線ＢＬに沿った複数のＮＡＮＤ型メモリセルブロック５１から１つのメモリセルブロックを選択してデータ転送線ＢＬに接続するため、選択トランジスタＳＧＤの制御電極はブロック選択線ＳＳＬに接続されている。さらに、選択トランジスタＳＧＳの制御電極はブロック選択線ＧＳＬに接続されており、いわゆるＮＡＮＤ型メモリセルブロックを形成している。ここで、メモリセルブロックには、ＳＳＬ及びＧＳＬのブロック選択線は少なくとも１本以上あればよく、データ選択線ＷＬ０〜ＷＬ１５と同一方向に形成されることが、高密度化には望ましい。データ転送線及びデータ選択線に接続するメモリセルの数は複数であればよく、２ｎ（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【００２１】
更に、図３のＮＡＮＤ型メモリセルブロック５１が、データ転送線ＢＬ方向、及びデータ選択線ＷＬ０〜ＷＬ１５方向に複数マトリックス状に隣接して形成されている。具体的には、図４のように、紙面左右方向に同様なメモリセルアレイが形成され、ＳＳＬ，ＷＬ０〜ＷＬ１５，ＧＳＬ，ＳＬが共有されている。また、図４の紙面上下方向に同様なメモリセルアレイが形成され、上に形成されたメモリセルアレイとは、データ転送線（ＢＬ）を共通に接続されている。このようなアレイレイアウトでは、各メモリセルに独立のデータを記憶する必要から、隣接するメモリセル間のデータ転送線ＢＬ及び、データ転送線引き出し部１４の配線は、それぞれのメモリセルの選択トランジスタＳＧＤのｎ型ドレイン拡散層に独立に接続される必要がある。
【００２２】
メモリセルはシリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜等のバリア絶縁膜２２で覆われ、このバリア絶縁膜２２はデータ転送線コンタクトＣＢ及びソース線コンタクトＣＳが素子分離溝に落ち込むことを防ぐエッチングストッパーの役割を果たしている。ここで、以後の実施例では、発明点を明確化するために、平面図、ＩＩ−ＩＩ断面及びＩＩＩ−ＩＩＩ断面では、ビアコンタクト１６より下の構造を抽出して示している。また、平面図は、各層の重なり合わせ状態などを明確化するために、コンタクトＣＢ、ＣＳ部分、配線部分について透過した構造を示している。
【００２３】
素子領域１０は、図５に示すように、、データ転送線コンタクトＣＢを形成する領域において、第二の配線（ＢＬ）５７と平行にパターニングされており、ＳＧＤ、ＳＧＳは、これと直交する方向にパターニングされている。
【００２４】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の詳細構造は、図５乃至図８に示すように、ウェル２６若しくは半導体基板からなる第一の半導体層２６と、第一の半導体層２６上に形成され、素子分離領域１２により第一の方向が長手となるように区画され、隣接した少なくとも３つの第二の半導体領域１０と、これら第二の半導体領域１０が形成された第一の半導体層２６上方に形成された第一の層間絶縁膜２７と、第一の層間絶縁膜２７に埋め込まれ、第二の半導体領域１０にそれぞれ接続された少なくとも３つの下層導電体プラグＣＢと、第一の層間絶縁膜２７に埋め込まれた第一の配線５６と、下層導電体プラグＣＢおよび第一の層間絶縁膜２７上に形成された第二の層間絶縁膜２９と、第二の層間絶縁膜２９に埋め込まれ、下層導電体プラグＣＢ上及び側面に接してそれぞれ形成された少なくとも３つの上層導電体プラグ（ビアコンタクト）１６と、第二の層間絶縁膜２９上に形成されて上層導電体プラグ１６上に接してそれぞれ形成された少なくとも３つの第二の配線（ＢＬ）５７とを備え、複数の第二の配線（ＢＬ）５７は第一の方向に互いに並行に形成され、第一の配線５６は第一の方向と直交する方向に形成されている。
【００２５】
また、第一の層間絶縁膜２７に埋め込まれ、下層導電体プラグＣＢと同一材料で形成されたソース線コンタクトプラグ（ＣＳ）と、ソース線コンタクトプラグ（ＣＳ）の上部において、第一の層間絶縁膜２７に埋め込まれダマシン形成されるソース線ＳＬとを更に備えていても良い。、下層導電体プラグＣＢの上部は、上層導電体プラグ１６に直接接触して形成され、かつ上層導電体プラグ１６の上部は、第二の配線（ＢＬ）５７に直接接触して形成されている。また、下層導電体プラグＣＢは、第一の方向と直交する方向に一列に整列して形成されている。第一の配線５６は、第一の層間絶縁膜２７に形成された配線溝に埋め込まれダマシン形成され、下層導電体プラグＣＢの少なくとも上部は、第一の配線５６と同じ材質膜により、第一の層間絶縁膜２７に埋め込み形成されている。
【００２６】
第一の層間絶縁膜２７は、シリコン窒化膜やシリコン酸窒化膜、または、酸化アルミニウム膜からなる下層層間絶縁膜（バリア絶縁膜）２２と、下層層間絶縁膜２２に接して形成されたシリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫ等の低誘電率層間絶縁膜からなる上層層間絶縁膜２３をを含む。上層導電体プラグ１６の第一の方向の長さは、下層導電体プラグＣＢの第一の方向の長さよりも長く、上層導電体プラグ１６の第一の方向と直交する長さは、下層導電体プラグＣＢの第一の方向と直交する長さよりも短く形成されている。
【００２７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置はまた、第二の半導体領域１０上に形成され、保持すべきデータに応じて電荷が注入もしくは放出する電荷蓄積層４９を有するメモリセルＭ０〜Ｍ１５を複数備える再書き込みが可能な不揮発性半導体記憶装置であり、複数のメモリセルエレメントが直列に接続されてＮＡＮＤ型メモリセルブロック５１と、メモリセルのソース電極またはドレイン電極の一端を、下層導電体プラグＣＢに電気的に接続する選択トランジスタＳＧＤ、ＳＧＳとを更に備える。メモリセルＭ０〜Ｍ１５は、少なくとも１つの電荷蓄積層４９とデータ選択線ＷＬ０〜ＷＬ１５となる制御ゲート電極を有する電界効果トランジスタであり、第一の導電型のウェル２６上に形成されていることを特徴とする。複数のメモリセルＭ０〜Ｍ１５は、第一の方向と直交する方向に複数並列に形成され、データ選択線ＷＬ０〜ＷＬ１５は第二の配線（ＢＬ）５７と直交して配置されることによりメモリセルアレイを形成する。また、選択トランジスタＳＧＤ、ＳＧＳとメモリセルＭ０、Ｍ１５を接続するソース電極またはドレイン電極の上部に、第一の層間絶縁膜２７を介して第一の配線５６が形成されていても良い。
【００２８】
ビアコンタクト（上層導電体プラグ）１６を定義する４辺のうち、ＩＩ−ＩＩ方向に沿った２辺は下層コンタクトのＩＩＩ−ＩＩＩ方向の２辺を横切るように長く形成されており、残りの２辺は直線状に並んだコンタクト間で揃って形成されている。さらに、コンタクトとビアコンタクト１６は同一の材料によって埋め込まれている。埋め込みの材料はタングステン、アルミニウム、銅などの金属材料で、Ｔｉ、Ｔａ、ＴａＮ、ＴＩＮからなるバリアメタルを介して埋め込まれている。
【００２９】
第１の実施の形態では、ビアコンタクト１６のリソグラフィーが従来の円形ではなく、図５に示すＩ−Ｉ方向のコンタクト径（以下、短径）よりも少なくとも３倍以上長い直線状にＩＩ―ＩＩ方向（以下、長径）にパターニングするため、ＩＩＩ−ＩＩＩ方向のコンタクト間距離の微細化によるリソグラフィーマージンの低下の問題が低減される。また、ビアコンタクト１６の形状をＩＩ−ＩＩ方向に３倍程度直線状に広げ、ＩＩＩ−ＩＩＩ方向のコンタクト開口幅を小さくし、下層コンタクトであるデータ転送線コンタクトＣＢとのＩＩ−ＩＩ方向のあわせずれの問題を軽減できる。
【００３０】
（製造方法）
図１３乃至図５２を用いて、第１の実施の形態を実現するための製造方法の一例を説明する。説明は下層コンタクトに形成されるビアコンタクト１６を例にしているが、ビアコンタクト１６が接触する下地が導電体領域であればよく、例えば金属配線下地を用いた配線層間のビアコンタクト１６と、その上層のビアコンタクト１６を直接接続する場合でも同様の方法で実施することができる。なお、以下のすべての実施例では、さらに一般的に、データ転送線コンタクトＣＢの導電体を「下層導電体プラグ」とし、ビアコンタクト１６を「上層導電体プラグ」と考えてもよい。
【００３１】
（ａ）まず、例えば深さ０．３〜２μｍの深さの第一導電型の半導体基板またはウェル２６上に、シリコン酸化膜またはシリコン窒化膜からなる素子分離領域１２を、例えば、０．１μｍから０．４μｍの深さで形成する。この素子分離領域１２の深さは、素子分離を介して隣接する第二導電型の半導体領域が互いに分離される深さとする。図では、第一導電型をｐ型、第二導電型をｎ型としたが、勿論第一導電型をｎ型、第二導電型をｐ型としてもよい。このような構造において、素子分離領域１２はＩ−Ｉ方向に後で形成するコンタクトと同じピッチで形成し、素子分離より浅い深さ、例えば、０．０５μｍから０．３μｍの深さで半導体表面を半導体基板２６と逆の導電性を有する不純物添加をすることにより、素子分離で区切られたそれぞれの半導体表面のｎ型領域１８をそれぞれの配線（本発明では上層のビアコンタクトと直接）接続し、さらにその半導体表面の複数のｎ型領域１８を電気的に互いに分離することができる。また、このようなコンタクト開口は、特にＫｒＦやＡｒＦ露光装置で位相シフトマスクを用いて解像する０．１３μｍ以下のデザインルールで問題となり、このコンタクトのピッチは０．１３μｍ×２Ｆ＝０．２６μｍ以下となることが望ましい。また、図１３乃至図５２で示すように、データ転送線コンタクトＣＢは、少なくとも３つ以上が直線上に隣接して配置されることが、データ転送線コンタクトＣＢの占める占有面積を小さくし、データ転送線ＢＬと直交する方向の占有長さを小さくするのに望ましい。
【００３２】
（ｂ）ついで、シリコン窒化膜やシリコン酸窒化膜、または、酸化アルミニウム膜からなるバリア絶縁膜２２を１ｎｍから５００ｎｍの範囲で堆積する。ここで、コンタクトＣＢ形成時にエッチング制御性が不足し、エッチングが過剰に行われると、コンタクトＣＢが素子分離領域１２に落ち込みｐ型ウェル２６とコンタクトＣＢとの耐圧が確保できない問題が生ずる。一方、コンタクトＣＢ形成時にエッチングが不足すると、ｎ型領域１８とデータ転送線コンタクトＣＢとの間のコンタクト抵抗が上昇する問題が生じる。そこで、このコンタクトＣＢを形成時に、層間絶縁膜２７に対してバリア絶縁膜２２でエッチングスピードが遅く選択比が取れる条件でエッチングし、さらに、バリア絶縁膜２２をその後でエッチングすることにより、コンタクトエッチングする時の層間絶縁膜２７の膜厚変動の影響を低減することができる。また、このバリア絶縁膜２２を堆積する前に、半導体表面に酸化または堆積法により１ｎｍから５０ｎｍの範囲のシリコン酸化膜を作成しても良い。さらに、その上にシリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫなどの低誘電率層間絶縁膜からなる層間絶縁膜を１０〜１０００ｎｍ程度堆積する（図１３乃至図１６）。バリア絶縁膜２２の材料は第一の層間絶縁膜２７に対するエッチング選択比を持つことが必要である。バリア絶縁膜２２の厚さは１０〜１０００ｎｍ程度で、層間絶縁膜２７の厚さとエッチング選択比によって十分な加工マージンを有する厚さを必要とする。
【００３３】
（ｃ）次に、リソグラフィーによってデータ転送線コンタクトＣＢのパターニングを行い、層間絶縁膜２７を異方性エッチングによってパターニングする（図１７乃至図２０）。エッチング条件はレジスト５８およびバリア絶縁膜２２に対して選択比を持つ条件であることが必要である。
【００３４】
（ｄ）ついで、レジスト除去後にバリア絶縁膜２２を異方性エッチングする（図２１乃至図２４）。この際、半導体基板２６および層間絶縁膜２７に対して選択比を有する条件であるようにすることが、後工程として、バリア絶縁膜２２を剥離するウェット工程を必要とせず、第一の層間絶縁膜２７に対する後退がなく、順テーパ−を維持し、コンタクト径を小さく保てるため望ましい。
【００３５】
この後、例えば、リン（Ｐ）や砒素（Ａｓ）不純物を、例えば１×１０１３ｃｍ−２以上１×１０１６ｃｍ−２以下のドーズ量でイオン注入して、コンタクト部分のｎ型領域１８の抵抗率を低下させてもよい。
【００３６】
（ｅ）次に、リソグラフィーによってソース線コンタクトＣＳのパターニングを行い、第一の層間絶縁膜２７を異方性エッチングによってパターニングする（図２５乃至図２８）。この際、先に形成したデータ転送線コンタクトＣＢ内部はレジスト５８が埋め込まれ、保護されることが重要となることから、エッチング条件はレジスト５８およびバリア絶縁膜２２に対して選択比を持つ条件であることが必要である。
【００３７】
（ｆ）ついで、レジスト５８除去後にバリア絶縁膜２２を異方性エッチングする（図２９乃至３２）。図３０中には、バリア絶縁膜エッチング部５９が模式的に示されている。この際、半導体基板２６および第一の層間絶縁膜２７に対して選択比を有する条件であるようにすることが、後工程として、バリア絶縁膜２２を剥離するウェット工程を必要とせず、第一の層間絶縁膜２７に対する後退がなく、順テーパ−を維持し、コンタクト径を小さく保てるため望ましい。
【００３８】
この後、例えば、リンや砒素不純物を、例えば１×１０１３ｃｍ−２以上１×１０１６ｃｍ−２以下のドーズ量でイオン注入して、コンタクト部分のｎ型領域の抵抗率を低下させてもよい。
【００３９】
第１の実施の形態では、データ転送線コンタクトＣＢとソース線コンタクトＣＳを別々に形成する例を挙げたが、無論同時に形成することも可能である。
【００４０】
従来技術では、この後ソース線ＳＬ、および、通過配線５６のためのリソグラフィーのパターニングを行い、第一の層間絶縁膜２７を異方性エッチングによってパターニングするが、本発明の第１の実施の形態では、データ転送線引き出し部１４の形成を省略する。
【００４１】
（ｇ）ソース線ＳＬ、および、通過配線５６を埋め込むための通過配線領域６２の溝を形成後（図３３乃至図３６）、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを、１ｎｍから１００ｎｍの範囲で、例えばスパッタや化学的気相堆積（ＣＶＤ）法によってコンタクト及び配線層内に堆積した後に、タングステン、アルミ、銅等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、コンタクト及び配線層を埋め込む。なお、図３３乃至図３６に示す工程でにおいて、ソース線ＳＬや通過配線領域６２の形成のための配線溝形成、データ転送線ＢＬ部分のコンタクトＣＢ開口、ソース線ＳＬ部分のコンタクトＣＳ開口は、いずれの順序で行っても構わない。ただし、コンタクト径が小さい場合には、段差つきの下地を高解像度でリソグラフィすることは困難であるので、少なくともデータ転送線コンタクトＣＢを最初に開口する方法、また望ましくは、第２の実施の形態で説明した順番で開口することが望ましい。
【００４２】
（ｈ）その後、化学的機械研磨（ＣＭＰ）技術等でエッチバックする（図３７乃至図４０）。バリアメタルとしては、ＣＶＤ法の方が、よりアスペクトが高いコンタクトホールに均一に堆積できるため望ましい。
【００４３】
本発明の第１の実施の形態では、コンタクトＣＢに、金属材料からなるコンタクト埋め込み材および配線材６６を埋め込んでいるので、ｐ型半導体基板およびｎ型半導体基板いずれでも抵抗性接触のコンタクトを形成することができる。また、導電体埋め込み前の前処理には、半導体ｎ型拡散層１８上の自然酸化膜を剥離するための希フッ酸やフッ化アンモニウム水溶液によるエッチングを行う必要があり、これにより第一の層間絶縁膜２７がエッチングされてしまう。第１の実施の形態では、ソース線ＳＬや通過配線領域６２形成のための配線溝形成、データ転送線ＢＬ部分のコンタクトＣＢ開口、ソース線ＳＬ部分のコンタクトＣＳ開口を、一括で導電体を埋め込んでいる。これにより、本工程の前記ウェットエッチングを一回に削減でき、データ転送線ＢＬ部分のコンタクトＣＢ径増大によるショート（短絡）頻度を低減できる。もちろん、導電体埋め込みが一回ですむので、複数回埋め込むよりもプロセスコストを削減できる。
【００４４】
（ｉ）その後、シリコン酸化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱ、ＭＳＱやＳｉＬＫなどの低誘電率層間絶縁膜からなる層間絶縁膜を１０〜１０００ｎｍ程度堆積する（図４１乃至図４４）。
【００４５】
（ｊ）次に、リソグラフィーによってビアコンタクト１６のパターニングを行い、層間絶縁膜２７を異方性エッチングによってパターニングする（図４５乃至図４８）。この結果、ビアコンタクトエッチング領域６８が形成される。エッチング条件はレジスト５８および下層コンタクトに埋め込まれた金属材料からなるコンタクト埋め込み材および配線材６６またはバリアメタル６４に対して選択比を持つ条件であることが必要である。また、ビアコンタクト１６のエッチング深さとしては、少なくとも図３７乃至図４０で形成した配線層上面またはコンタクト上面に達する程度より深くする必要がある。一方、図３７乃至図４０で形成した配線層底面、例えば、図５および図６での通過配線５６の底面より浅い深さでエッチングすることが、ビアコンタクト１６とゲート電極との間の距離を、図３７の通過配線５６と選択ゲート電極との距離よりも大きく保ち、それらの間の耐圧を確保するのに望ましい。このようにすることにより、図４９乃至５２に示すように、データ転送線コンタクトＣＢが側面でもビアコンタクト１６と接触する構造となり、コンタクト抵抗が削減でき望ましい。
【００４６】
（ｋ）ついで、レジスト除去後Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタル６４を，１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によってビアコンタクト１６内に堆積した後に、タングステン、アルミニウム、銅等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、ビアコンタクト１６を埋め込む。その後、化学的機械的研磨（ＣＭＰ）技術などでエッチバックし（図４９乃至図５２）、第１の実施の形態の形状が得られる。
【００４７】
（ｌ）後は、図示しないが、例えば、Ａｌ、ＡｌＣｕを１０〜１０００ｎｍ程度堆積する。さらに、異方性エッチングにより、ＡｌまたはＡｌＣｕをＩ−Ｉ方向に短冊状に加工し、データ転送線ＢＬを形成する。この後、シリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫなどの低誘電率層間絶縁膜からなる層間絶縁膜を１０〜１０００ｎｍ程度堆積し図５乃至図８に示す第１の実施の形態の構造を得る。
【００４８】
ＮＡＮＤ型ＥＥＰＲＯＭではデータ転送線コンタクトＣＢピッチはメモリセルの素子領域１０と素子分離領域１２とのピッチと等しく並べられる。本発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭでは素子の微細化に伴ってデータ転送線コンタクトＣＢピッチが縮小されても、コンタクト間ショートマージンおよびデータ転送線（引き出し部１４）と隣接コンタクト間のあわせずれマージンを確保することが可能である。
【００４９】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、データ転送線ＢＬの引出し部１４を必要とせず、直列かつ最小ピッチで配置することが可能となり、メモリセル内に配線がオーバーラップしないため、メモリセルの閾値変動を低減できる。また、データ転送配線形成後のウェットエッチングを必要とせず、コンタクト径の増大を抑制できるため、コンタクト間ショートの問題および合せずれによるコンタクトＣＢ−ビアコンタクト間ショートの問題を低減できる。また、データ転送線の引出し部１４を必要とせず複雑なＯＰＣ処理を省略でき、かつリソグラフィーマージンを拡大できる。また、合わせずれによるビアコンタクト１６と下層コンタクトとの短絡を防ぐことができ、接地面積が増大することにより、コンタクト抵抗を低減できる。また、コンタクトＣＢが素子分離領域１２に落ち込みｐ型ウェル２６とコンタクトＣＢとの耐圧不良が生ずるのを防ぐことができる。
【００５０】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の詳細構造は、図９乃至図１２に示すように、第一の半導体層２６と、第一の半導体層２６上に形成され、素子分離領域１２により第一の方向が長手となるように区画され、隣接した少なくとも３つの第二の半導体領域１０と、これら第二の半導体領域１０が形成された第一の半導体層２６上方に形成された第一の層間絶縁膜２７と、第一の層間絶縁膜２７に埋め込まれ、第二の半導体領域１０にそれぞれ接続された少なくとも３つの下層導電体プラグＣＢと、第一の層間絶縁膜２７に埋め込まれた第一の配線５６と、下層導電体プラグＣＢおよび第一の層間絶縁膜２７上に形成された第二の層間絶縁膜２９と、第一の層間絶縁膜２７に埋め込まれ、下層導電体プラグＣＢの上部に配置されたデータ転送線配線部１５と、第二の層間絶縁膜２９に埋め込まれ、データ転送線配線部１５上及び側面に接してそれぞれ形成された少なくとも３つの上層導電体プラグ１６と、第二の層間絶縁膜２９上に形成されて上層導電体プラグ１６上に接してそれぞれ形成された少なくとも３つの第二の配線（ＢＬ）５７とを備え、複数の第二の配線（ＢＬ）５７は第一の方向に互いに並行に形成され、第一の配線５６は第一の方向と直交する方向に形成されている。
【００５１】
また、下層導電体プラグＣＢの下部は、リンまたは砒素を含んだシリコンを含む第一の導電体領域で形成され、データ転送線配線部１５および第一の配線５６は、タングステン、アルミ、または銅からなる第二の導電体領域（金属材料）から形成されている。また、第一の半導体層２６は第一導電型であり、第二の半導体領域１０は第二導電型である。また、第一の層間絶縁膜２７に埋め込まれ、下層導電体プラグＣＢと同一材料で形成されたソース線コンタクトプラグ（ＣＳ）と、ソース線コンタクトプラグ（ＣＳ）の上部において、第一の層間絶縁膜２７に埋め込まれダマシン形成されるソース線ＳＬとを更に備える。また、下層導電体プラグＣＢの上部は、データ転送線配線部１５を介して上層導電体プラグ１６に直接接触して形成され、かつ上層導電体プラグ１６の上部は、第二の配線５７に直接接触して形成されている。また、下層導電体プラグＣＢは、第一の方向と直交する方向に一列に整列して形成されている。
【００５２】
また、第一の配線５６は、第一の層間絶縁膜２７に形成された配線溝に埋め込まれダマシン形成され、下層導電体プラグＣＢの少なくとも上部に配置されるデータ転送線配線部１５は、第一の配線層５６と同じ材質膜により、第一の層間絶縁膜２７に埋め込み形成されている。
【００５３】
また、第一の層間絶縁膜２７は、シリコン窒化膜やシリコン酸窒化膜、または、酸化アルミニウム膜からなる下層層間絶縁膜２２と、下層層間絶縁膜２２に接して形成されたシリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫ等の低誘電率層間絶縁膜からなる上層層間絶縁膜２３をを含む。また、上層導電体プラグ１６の第一の方向の長さは、下層導電体プラグＣＢの第一の方向の長さよりも長く、上層導電体プラグ１６の第一の方向と直交する長さは、下層導電体プラグＣＢの第一の方向と直交する長さよりも短い。
【００５４】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置はまた、第二の半導体領域１０上に形成され、保持すべきデータに応じて電荷が注入もしくは放出する電荷蓄積層４９を有するメモリセルＭ０〜Ｍ１５を複数備える再書き込みが可能な不揮発性半導体記憶装置であり、複数のメモリセルエレメントが直列に接続されてＮＡＮＤ型メモリセルブロック５１と、メモリセルのソース電極またはドレイン電極の一端を、下層導電体プラグＣＢに電気的に接続する選択トランジスタＳＧＤ、ＳＧＳとを更に備える。メモリセルＭ０〜Ｍ１５は、少なくとも１つの電荷蓄積層４９とデータ選択線ＷＬ０〜ＷＬ１５となる制御ゲート電極を有する電界効果トランジスタであり、第一の導電型のウェル２６上に形成されていることを特徴とする。複数のメモリセルＭ０〜Ｍ１５は、第一の方向と直交する方向に複数並列に形成され、データ選択線ＷＬ０〜ＷＬ１５は第二の配線（ＢＬ）５７と直交して配置されることによりメモリセルアレイを形成する。また、選択トランジスタＳＧＤ、ＳＧＳとメモリセルＭ０、Ｍ１５を接続するソース電極またはドレイン電極の上部に、第一の層間絶縁膜２７を介して第一の配線５６が形成されていても良い。
【００５５】
第１の実施の形態（図５乃至図８）との違いはコンタクトが２種類の材料によって埋め込まれている点で、上部はソース線ＳＬ埋め込み時に、バリアメタル６４を介して、タングステン、アルミ、銅等の金属材料で配線層と同一の材料によって埋め込まれ、下部は、ボロン、リンや砒素不純物を例えば１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下にドープした多結晶シリコンや単結晶シリコン、アモルファスシリコン、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶等、配線層と別の材料（第二のコンタクト埋め込み材７０）によって埋め込まれている。この第二のコンタクト埋め込み材７０は、リンまたは砒素を添加した半導体であることが、第二の半導体から不純物を拡散することにより、前記コンタクトＣＢが接触するｎ型領域１８を非常に浅くしても良好なコンタクト抵抗を得ることができるため望ましい。また、ｎ型領域１８を浅くすることにより、ｎ型領域１８間の耐圧を向上でき望ましい。
【００５６】
（製造方法）
図５３乃至図８８を用いて、第２の実施の形態を実現するための製造方法の一例を説明する。データ転送線コンタクトＣＢのパターニングの方法は、図５３乃至図５６、および図５７乃至図６０に示すように、ソース線コンタクトＣＳをデータ転送線コンタクトＣＢと同時に開口する以外は、図１３乃至図１６、および図１７乃至図２０とほぼ同じなので説明を省略する。
【００５７】
（ａ）第２の実施の形態では、図５７乃至図６０に示すの工程についで、レジスト５８除去後にバリア絶縁膜２２を異方性エッチングする（図６１乃至図６４）。この際、半導体基板２６および層間絶縁膜２７に対して選択比を有する条件であるようにすることが、後工程として、バリア絶縁膜２２を剥離するウェット工程を必要とせず、図５７乃至図６０のバリア絶縁膜２２の層間絶縁膜２７に対する後退がなく、順テーパーとコンタクト径を小さく保てるため望ましい。
【００５８】
（ｂ）パターニング後、コンタクトを第二のコンタクト埋め込み材７０にて埋め込む。第二のコンタクト埋め込み材７０としては、例えばリン、または砒素不純物を高濃度にドープした多結晶シリコンを適用し、異方性エッチングまたは化学的ドライエッチング（ＣＤＥ）等の等方性エッチングによってエッチバックする（図６５乃至図６８）。図では示していないが、この後、第１の実施の形態の図２５乃至図２８および図２９乃至図３２と同様に、周辺素子用のコンタクト穴を形成するリソグラフィ、およびエッチングを追加しても良い。
【００５９】
（ｃ）次いでソース線ＳＬの配線を形成するためのパターニングを行うが、第２の実施の形態ではデータ転送線引き出し部１４が省略されているため、コンタクトＣＢ、ＣＳ内の多結晶シリコンはフォトレジスト５８によりカバーされている。配線のリソグラフィーパターニング後、異方性エッチングにより配線をパターニングする（図６９乃至図７２）。
【００６０】
（ｄ）続いてレジスト５８除去後にＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタル６４を堆積した後に、配線材６９を用いて、コンタクトＣＢおよび第二のコンタクト埋め込み材７０を埋め込み、ＣＭＰなどでエッチバックする（図７３乃至図７６）。配線材６９としては、タングステン、アルミ、銅等の金属材料を使用する。この結果、埋め込まれた配線材６９によって、図１０に示したデータ転送線配線部１５が形成される。
【００６１】
（ｅ）その後のビアコンタクト１６の形成方法を図７７乃至図８８に示すが、図３７乃至図４８と同じなので説明は省略する。
【００６２】
（ｆ）後は、図示しないが、例えば、Ａｌ、ＡｌＣｕを１０〜１０００ｎｍ程度堆積する。さらに、異方性エッチングにより、ＡｌまたはＡｌＣｕをＩ―Ｉ方向に短冊状に加工し、データ転送線ＢＬを形成する。この後、シリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫなどの低誘電率層間絶縁膜からなる層間絶縁膜を１０〜１０００ｎｍ程度堆積し、図９乃至図１２に示す第２の実施の形態の構造を得る。
【００６３】
第２の実施の形態の効果を以下に説明する。コンタクトＣＢ、ＣＳのアスペクト比が高くなるとバリアメタル６４および配線材６９の埋め込み金属材料のカバレッジが不十分になりやすく、その結果、配線材６９の埋め込み金属材料の堆積異常や、コンタクトＣＢと半導体基板２６（または下層配線）間のリーク電流が大きくなる。第２の実施の形態ではコンタクトＣＢを多結晶シリコンなど半導体で埋め込んでいるため、アスペクトの高いデータ転送線コンタクトＣＢ部分にはバリアメタル６４が不要となる。このため、バリアメタル６４のカバレッジ不足に起因するリーク電流の増大が防止でき、またコンタクトＣＢ下部を先に埋め込んでいるため、配線層およびコンタクト上部を埋め込むためのアスペクトが小さくなり、バリアメタル６４および金属の埋め込み特性が向上する。また、多結晶シリコンなど半導体を埋め込んでいるため、データ転送線コンタクトＣＢ底にｎ型不純物をイオン注入をする必要なく、非常に浅い接合深さのデータ転送線コンタクトＣＢを形成できる。よって、データ転送線コンタクトＣＢを形成した半導体ｎ層間のパンチスルー耐圧を向上することができる。さらに、配線材６９のコンタクト埋め込み材料に多結晶ＳｉやＳｉＧｅ、またはアモルファスＳｉ、ＳｉＧｅを用いた場合には、ＳｉやＳｉＧｅを金属よりも非常にカバレッジの良いＣＶＤ法で埋め込むことができ、高アスペクト構造でも安定して埋め込むことができる。また、配線材６９として不純物添加した多結晶ＳｉやＳｉＧｅを用いた場合には、不純物を基板へ拡散することにより、再拡散イオン注入を行なわなくても安定したコンタクト抵抗を得ることができる。さらに、バリアメタル６４がコンタクト下部の埋め込みでは不要なため、コンタクトが微細化しても安定したｎ型領域とのコンタクト抵抗を実現できる。
【００６４】
本発明の第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭでは素子の微細化に伴ってデータ転送線コンタクトＣＢピッチが縮小されても、コンタクト間ショートマージンおよびデータ転送線（引き出し部１４）と隣接コンタクトＣＢ間のあわせずれマージンを確保することが可能である。
【００６５】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置によれば、データ転送線ＢＬの引出し部１４を必要とせず、直列かつ最小ピッチで配置することが可能となり、メモリセル内に配線がオーバーラップしないため、メモリセルの閾値変動を低減できる。また、データ転送配線形成後のウェットエッチングを必要とせず、コンタクト径の増大を抑制できるため、コンタクト間ショートの問題および合せずれによるコンタクトＣＢ−ビアコンタクト間ショートの問題を低減できる。また、データ転送線の引出し部１４を必要とせず複雑なＯＰＣ処理を省略でき、かつリソグラフィーマージンを拡大できる。また、合わせずれによるビアコンタクト１６と下層コンタクトとの短絡を防ぐことができ、接地面積が増大することにより、コンタクト抵抗を低減できる。また、コンタクトＣＢが素子分離領域１２に落ち込みｐ型ウェル２６とコンタクトＣＢとの耐圧不良が生ずるのを防ぐことができる。更にまた、コンタクトを多結晶シリコンで埋め込んでいるため、バリアメタルのカバレッジ不足に起因するリーク電流の増大が防止でき、またコンタクト下部を先に埋め込んでいるため、配線層およびコンタクト上部を埋め込むためのアスペクトが小さくなり、バリアメタルおよび金属の埋め込み特性が向上する。
【００６６】
第１の実施の形態，第２の実施の形態は他に以下の特徴を共通に有する。
【００６７】
［特徴１］
図５乃至図８に示した第１の実施の形態の構造及び図９乃至図１２に示した第２の実施の形態の構造に示したように、従来用いてきた円形のコンタクトパターンではなく、素子分離領域１２と平行したＩ−Ｉ方向に長いパターンを用いることにより、従来の円形コンタクトパターンよりも、より露光強度が大きく、露光感度を上昇させ、十分な焦点深度と十分な露光変動許容幅を有したままコンタクトＣＢを開口できる。よって従来よりも微細なコンタクトＣＢが形成でき、従来のデータ転送線ＢＬ幅方向のビアコンタクト１６の径を縮小することができる。よって、コンタクトＣＢの短径の最大径を従来よりも小さくでき、かつコンタクトＣＢの形状を従来と同等以上に形成することができる。なお、第２の実施の形態においては、コンタクトＣＢ下部の導電体埋め込み後にコンタクトＣＢ上部の金属埋め込みに先立って密着性向上と汚染低下のために僅かながら層間絶縁膜２７やバリア絶縁膜２２をエッチングすることがあり、この場合には、配線金属幅は、配線幅方向のコンタクト径よりも大きくなる。従来例では、同じ解像度の装置を用いた場合、図１４に示したように、２軸それぞれに最小線幅を得ることができないため、コンタクトパターンは最小配線幅よりも大きくなってしまっていた。いずれにせよ、配線とコンタクトとの距離は、本発明の第１の実施の形態および第２の実施の形態のように、配線金属幅が配線幅方向のコンタクト径以上となる場合には、同じ配線幅を用いた場合には、従来例に比べて大きく確保することができる。よって、コンタクトＣＢの最大径を従来よりも小さくでき、かつ、コンタクトＣＢの形状を従来よりも方形状に形成することができる。このため、コンタクトの一辺にほぼ平行な配線とコンタクトＣＢとの短絡を従来よりも生じにくくできる。かつ、下地が円形コンタクトの場合でも、円形のビアコンタクト１６の場合よりも合わせずれが生じても下地コンタクトとの接触面積をより大きく確保できる。このため、下地との合わせずれが生じても、より下地とのコンタクト抵抗を低減することができる。
【００６８】
さらに、例えば、レジスト変換差のように、ビアコンタクト１６の短辺方向の寸法誤差は、長辺方向の寸法誤差を大幅に緩和することができるので、リソグラフィによる寸法誤差も従来より小さくすることができ、より寸法の揃ったビアコンタクト１６を形成することができる。
【００６９】
［特徴２］
従来技術では、コンタクト及びデータ転送線形成後に同時にＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを堆積した後、タングステン、アルミ、銅等の金属材料でコンタクトＣＢ及び第二のコンタクト埋め込み材７０を埋め込み形成するか、コンタクトＣＢ形成後にリン、または砒素不純物を高濃度にドープした多結晶シリコンで埋め込み、異方性エッチングまたはＣＤＥ等の等方性エッチングによってエッチバックされた後、データ転送線引き出し部１４を、配線用の溝に埋め込み形成するプロセスを用いていた。更に、、続いてＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタル６４を堆積した後に、タングステン、アルミ、銅等の金属材料でコンタクトＣＢ及び第二のコンタクト埋め込み材７０を埋め込む形成する必要があっため、埋め込み配線形成後のウェットエッチングが下地コンタクト上部まで到達し、コンタクトＣＢ自身の加工後のウェットエッチングと合せて２回のウェットエッチングによる絶縁膜の後退により、コンタクト間ショートの問題を抱えていた。しかし本発明の第１の実施の形態および第２の実施の形態においては、配線用の溝に埋め込み形成するプロセスを用いた場合でも、従来のデータ転送線引き出し部１４を省略できるため、データ転送線コンタクトＣＢのウェットエッチングによる後退を抑制でき、データ転送線コンタクトＣＢ間ショートの問題を解決できる。なお、データ転送線引き出し部１４と同じ配線層が埋め込みダマシン（ｄａｍａｓｃｅｎｅ）形成されているか、異方性エッチング（ＲＩＥ）によって、配線材をエッチングして形成されているかは、図５乃至図８に示した第１の実施の形態の構造及び図９乃至図１２に示した第２の実施の形態の構造に示すように、データ転送線引き出し部１４と同じ配線層の側面及び底面に連続的にバリアメタル６４が形成されているかどうかで判別することができる。すなわち、バリアメタル６４が形成されている場合には、データ転送線引き出し部１４と同じ配線層が埋め込みダマシン（ｄａｍａｓｃｅｎｅ）形成されていると判別できる。
【００７０】
本発明の第２の実施の形態によりデータ転送線引き出し部１４を省略した場合、引出し部１４を必要としないため、上層のビアコンタクト１６はＩ−Ｉ方向に３Ｆ程度の大きさに留められ、ＩＩＩ−ＩＩＩ方向には最小ピッチ２Ｆ〜３Ｆの間隔で配置することが可能となり、メモリセルの閾値変動を最小限に抑えることが可能となる。（図１および図２には一般的なメモリセル構造として、それぞれ浮遊ゲート型メモリセルと電荷蓄積層を有するＭＯＮＯＳ型メモリセルの２種類を示してある）また、メモリセル上にデータ転送線ＢＬの引き出し部１４が形成されないので、データ転送線ＢＬの電位変動に伴うメモリセルの容量結合での電位変化を抑えることができる。よって、データ転送線ＢＬの電位がデータ転送線ＢＬ毎に変化する書き込み、読み出し時のメモリセルトランジスタ電極の電位変動を抑えることができ、よりしきい値分布が狭く、読み出しマージンの大きなトランジスタを実現できる。
【００７１】
さらに、データ転送線ＢＬの引き出し部ＣＢがメモリセル上に形成されないので、その部分を他の配線、例えば、ソース線ＳＬや、ＳＧＳの裏打ち線、ＳＧＤの裏打ち線、ロウデコーダ（ｒｏｗ ｄｅｃｏｒｄｅｒ）の同期をとるための配線に割り当てることができる。さらに、図５乃至図６及び図９乃至図１０に示したような通過配線５６を設け、書き込み時に電位を上昇させることにより、通過配線５６と、その下に形成されたメモリセルのソース電極及びドレイン電極の容量結合により、ソース電極及びドレイン電極の電位を上昇させて、非書き込みセルに誤って書き込まれる可能性を低下させることも可能である。更に、それらの配線幅を大きくすることができ、より低抵抗で高速動作する不揮発性半導体装置が実現できる。
【００７２】
特に、第１の実施の形態および第２の実施の形態では、ＳＧＤに隣接するメモリセルのソース電極及びドレイン電極拡散層の少なくとも一方の上に通過配線５６が形成されている例を示した。特に、図５乃至図８のＳＧＳ側のメモリセルから順にからメモリセルを書き込むシーケンスを用いている場合を考える。さらに、書き込みを行うメモリセルと同じデータ選択線に接続された書き込みを行わない第一のメモリセルについて、第一のメモリセルに直列に接続された第二のメモリセルの制御電極には、Ｖｐａｓｓなる電圧をパルス状に印加して、第一のメモリセルのソースドレイン電圧を上昇させることにより、第一のメモリセルに対する誤った書き込みを防ぐ場合を考える。ここでＶｐａｓｓは、５Ｖから１５Ｖの範囲の電圧とし、第一のメモリセルの制御電極にはＶｐｇｍなるＶｐａｓｓより高い電圧、例えば、１０Ｖから２５Ｖまでの電圧をパルス状に印加する。このような誤り書き込みが生じるアレイ配置は、例えば複数のデータ転送線ＢＬの一つのデータ転送線ＢＬに接続されたメモリセルに選択的にデータを書き込む構造及び動作を用いればよい。
【００７３】
この場合、書き込みセルよりＳＧＤ側のメモリセルは常に消去状態であるので、第一のメモリセルよりもＳＧＤ側に存在する第二のメモリセルの数が少ない場合には、第二のメモリセルによる容量結合が小さくなる。よって、第二のメモリセルの容量結合が減少し、第一のメモリセルのソース電極またはドレイン電極の電圧上昇量が低下し、より第一のメモリセルに対する誤った書き込みの確率が増加する。特に、第一のメモリセルよりＳＧＤ側にメモリセルが存在しない場合には、この誤った書き込みの確率が増加するが、第１の実施の形態および第２の実施の形態のように、ＳＧＤに隣接するメモリセルのソース電極およびドレイン電極拡散層の少なくとも一方の上に通過配線を形成し、Ｖｐａｓｓ印加時に通過配線にも、例えば、５Ｖから２５Ｖの範囲の電圧をパルス状に印加することにより、誤った書き込みの確率を低減することができる。
【００７４】
もちろん、ＳＧＤに隣接するメモリセルのみならず、第二隣接のメモリセルのソース電極及びドレイン電極拡散層の少なくとも一部上にも、前記通過配線５６を形成することにより、より誤った書き込みの確率を低減することができる。なお、図５乃至図８に示す第１の実施の形態では、第一のメモリセルよりＳＧＤ側のドレイン拡散層上には一部通過配線５６を形成することにより、ＳＧＤ上には通過配線を形成していない。このようにすることにより、通過配線５６の昇圧によって、ＳＧＤの制御電極電位が上昇し、ＳＧＤを通じてメモリセルのソースドレイン拡散層の昇圧電位がデータ転送線ＢＬ側に漏れてしまい誤った書き込みが生じる問題を低減することができる。また、ビアコンタクト１６と通過配線５６との間隔を広げることができるので、これらの間の絶縁耐圧を大きく保つことができる。これは、例えば、ＳＧＤの制御電極について、例えば通過配線５６と同層で低抵抗の裏打ち配線で行わず、配線抵抗が大きい場合に有効である。
【００７５】
一方、図９乃至図１２に示す第２の実施の形態では、第一のメモリセルよりＳＧＤ側のドレイン拡散層上およびＳＧＤ上にも通過配線５６を形成している。このようにすることにより、通過配線５６の昇圧によって、ＳＧＤに隣接するメモリセルのソース電極およびドレイン電極の両方を昇圧することができ、誤った書き込みが生じる問題を低減することができる。これは、例えば、ＳＧＤの制御電極について例えば通過配線５６と同層で低抵抗の裏打ち配線行い、実効的なＳＧＤ制御電極の配線抵抗が小さい場合に有効である。
【００７６】
また、第１の実施の形態および第２の実施の形態では、通過配線５６について、１つだけの例を示したが、もちろん、ＳＧＳとＳＧＤの間に複数形成してもよい。この場合でも、従来例よりもデータ転送線引き出し部１４の部分の面積を削減できるので、通過配線５６を形成できる領域を広く確保でき、より多くの通過配線５６、または低抵抗な幅の広い通過配線５６をレイアウトすることができる。
【００７７】
また、図５乃至図８に示すようにビアコンタクト１６の形状を長楕円形状に変更することにより、Ｉ−Ｉ方向の合せ余裕を確保することが可能となる。また、Ｉ−Ｉ方向にビアコンタクト１６の領域を広げることにより、より露光強度が大きく、露光感度を上昇させ、十分な焦点深度と十分な露光変動許容幅を有したままコンタクトを開口でき、リソグラフィーマージンを拡大することができるため、マージンを確保できる範囲で、ＩＩＩ−ＩＩＩ方向のコンタクト径を縮小することも可能となる。
【００７８】
［特徴３］
データ転送線引出し部１４の配線がない分ソース線ＳＬの線幅を広く確保するようパターン形成することにより、ソース線ＳＬの抵抗も低下でき、より安定したしきい値設定が行なえる。また、ソース線コンタクトＣＳは、データ転送線コンタクトＣＢと同様、素子領域１０上に形成されるので、素子分離領域１２上に形成される場合に生じる、ｐ型ウェル２６まで第二のコンタクト埋め込み材７０が達してｐ型ウェル２６と第二のコンタクト埋め込み材７０との耐圧が低下する不具合の頻度も低下させることができる。
【００７９】
［特徴４］
周辺素子の配線構造については、データ転送線コンタクトＣＢ層、通過配線５６、ビアコンタクト１６層の３つが順に形成されるので、従来例と同じ配線層数を用いることが出来る。特に、第１の実施の形態のソース線コンタクトＣＳ形成と同じプロセスで、周辺素子のコンタクト形成を行うことが可能である。この場合、周辺素子の半導体領域上のコンタクトは半導体領域またはｐ型ウェル２６、または、ゲート電極に直接合わせすることができる。さらに、従来例のように、データ転送線引き出し部１４はメモリセル部でデータ転送線コンタクトＣＢと合わせをする必要が無いので、周辺素子の半導体領域上のコンタクトＣＢに通過配線５６を直接合わせにすることができる。従来例では、データ転送線引き出し部１４はメモリセル部でデータ転送線コンタクトＣＢと合わせをする必要があり、データ転送線コンタクトＣＢと別工程のリソグラフィで周辺素子の半導体領域上のコンタクトＣＢを作成する場合には、合わせが間接あわせ以上となり、合わせ精度が悪化する。ここで、一般的に、多層配線においては、下部コンタクトおよび配線層ほど小さなデザインルールおよび合わせ精度が必要となるが、実施例の構造では、周辺素子について配線およびコンタクトの合わせ精度を従来例よりも向上できる。
【００８０】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【００８１】
ページモードとは、図８９に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル列６０６を一括してビット線６０３を介してセンスアンプ６０２内にメモリセル列６０５として読み出し、或いは一括してセンスアンプ６０２から書き込む動作を行なう。即ち、ページ単位で読み出し、書き込みを行っている。図８９において、ワード線６０４とビット線６０３の交差部分にメモリセル６０７が配置されている。
【００８２】
これに対して、バイトモードとは、図９０に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル６０８をバイト単位でセンスアンプ６０２内にメモリセル６１３として読み出し、或いはバイト単位でセンスアンプ６０２内のメモリセル６１３からメモリセル６０８に対して書き込む動作を行なう。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【００８３】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、図９１に示すように、フラッシュメモリセルアレイ６０１内を、フラッシュメモリ６０９部分とＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ６０１内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行なう。フラッシュメモリ６０９内の同一のワード線上のメモリセル列６１１をページ単位でＲＯＭ領域を有するＥＥＰＲＯＭ６１０側にメモリセル列６１２として読み出し、或いは書き込む例が、図９１に示されている。
【００８４】
上述した本発明の第１の実施の形態及び第２の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。特に、後述するように、フラッシュメモリをメモリカード、或いはＩＣカードに適用して使用する場合には、システムＬＳＩを構成するため、ワンチップ化を推し進める意味でも、フラッシュメモリをシステム的に動作可能な、ＲＯＭ領域を有するＥＥＰＲＯＭモードが重要である。
【００８５】
（第４の実施の形態）
（システムＬＳＩ）
本発明の第１の実施の形態乃至第３の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図９２乃至図９９に示す。
【００８６】
（適用例１）
以上説明した本発明の第１の実施の形態乃至第３の実施の形態に係る不揮発性半導体記憶装置は、単体の読出し専用メモリ（ＲＯＭ）アレイのみならず、より複雑な論理回路とＲＯＭアレイを同一半導体基板上に形成した半導体記憶装置システムとしても適用できる。図９２は、例えば、第１の実施の形態乃至第３の実施の形態において説明した不揮発性半導体記憶装置のメモリセルアレイ構造を用いたコンピュータシステム２１２を示している。特に、図９２では、車載システムに対するコンピュータシステム２１２を示しており、入出力ポート２０１を通じて、車載センサ又はアクチュエータ２１１と配線により電気的に接続され、電気的信号の授受を行っている。また、コンピュータシステム２１２は、電源２１０と電源線ＰＬを通じて電力を供給されている。電源２１０の出力としては１Ｖ以上５Ｖ以下の電圧となることが、後述するＲＡＭ２０３やＣＰＵ２０２、入出力ポート２０１の論理回路の電源電圧仕様を満たし、単一の電源配線で配線でき配線面積を削減できるため望ましい。なお、図において、容易に判別できるように、電源線ＰＬを太線で表示している。
【００８７】
なお、このコンピュータシステム２１２は、入出力ポート２０１、一次記憶装置となるＲＡＭ２０１、情報演算を行うＣＰＵ２０２、およびＲＯＭ２０４を含んでおり、これらはデータバス配線およびシステム内制御線によって、データの授受が行えるようになっている。ここで、ＲＯＭ２０４は、ＣＰＵ２０２の実行するプログラムを記憶するため、さらに、例えば、個々の車両番号や車両の輸出地の情報などを記憶するための領域である。さらに、ＲＯＭ２０４はデータバスに接続されたＲＯＭ制御回路２０５を有する。このＲＯＭ制御回路２０５はデータバスやシステム内制御線を通じて与えられたＲＯＭ２０４の読み出し操作、書き込み操作、および消去操作指示によって、メモリセルの特定アドレスの読み出し操作、書き込み操作、および消去操作を行う論理回路である。更に、このＲＯＭ制御回路２０５は列デコーダおよびセンスアンプ２０６と接続され、指定された列のアドレスをデコードし、その列の書き込みデータ又は読み出しデータを授受する回路である。さらに、列デコーダおよびセンスアンプ２０６はそれぞれのデータ転送線を通じてメモリセルアレイ２０７と接続されている。一方、このＲＯＭ制御回路２０５は行デコーダおよび行ドライバ２０８と接続され、指定された行のアドレスをデコードし、その行に対応するデータ選択線に、例えば書き込み時に昇圧回路２０９から与えられた昇圧電圧を印加する回路である。ここで、昇圧回路２０９は、例えば、チャージポンプ回路を有し、前記メモリセルアレイ２０７に例えば、電源電圧以上３０Ｖ以下の高電圧を与える回路である。
【００８８】
更に、行デコーダおよび行ドライバ２０８はそれぞれのデータ選択線を通じてメモリセルアレイ２０７と接続されている。なお、ここでメモリセルアレイ２０７は、例えば、第１の実施の形態乃至第３の実施の形態において説明した不揮発性半導体記憶装置のメモリセルアレイ構造を取っている。車載用ＬＳＩシステムでは、車内温度が民生仕様温度（例えば８５℃）よりも高くなる可能性があるため、例えば、８５℃以上の１０５℃環境での高温動作保証が要求されるが、このような環境でも本適用例の不揮発性半導体記憶装置システムは信頼性の高く誤動作の少ないメモリシステムを実現できる。
【００８９】
また、高電圧が印加される昇圧回路２０９および行デーコーダおよび行ドライバ２０８と、それよりも低い電源電圧で動作するＲＯＭ制御回路２０５、列デコーダーおよびセンスアンプ２０６とをより近接させてもパンチスルーが生じないので、より小さいＲＯＭ回路面積が実現できる。勿論、本適用例において、ＲＯＭ２０４内部だけでなく、ＲＯＭと同一半導体基板上に例えば、ＣＰＵ２０２やＲＡＭ２０３を形成した混載回路を形成してもよい。このような例でも、低電圧動作するＣＰＵ２０２やＲＡＭ２０３と行デーコーダおよび行ドライバ２０８および昇圧回路２０９とをより近接させてもパンチスルーが生じないので、より小さい混載回路面積が実現できる。
【００９０】
（適用例２）
一例として、半導体メモリデバイス５０を含むメモリカード６０は、図９３に示すように構成される。半導体メモリデバイス５０には、本発明の第１の実施の形態乃至第３の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード６０は、図９３に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
【００９１】
半導体メモリデバイス５０を内蔵するメモリカード６０に対しては、シグナルラインＤＡＴ、コマンドラインイネーブルシグナルラインＣＬＥ、アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号、アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス５０がレディーか否かを示す信号を伝達する。
【００９２】
（適用例３）
図９３において示されたメモリカード６０の適用例としては、図９４に示すように、メモリカードホルダ８０を想定することができる。メモリカードホルダ８０は、本発明の第１の実施の形態乃至第３の実施の形態において詳細に説明された不揮発性半導体記憶装置を半導体メモリデバイス５０として備えた、メモリカード６０を収容することができる。メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。
【００９３】
（適用例４）
図９５を参照して、更に別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０を収容可能な接続装置９０について、図９５には開示されている。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５０として、本発明の第１の実施の形態乃至第３の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に装着され、しかも電気的に接続される。接続装置９０は接続ワイヤ９２及びインタフェース回路９３を介して、ＣＰＵ９４及びバス９５を備えた回路ボード９１に接続される。
【００９４】
（適用例５）
図９６を参照して、別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５０として、本発明の第１の実施の形態乃至第３の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に対して装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【００９５】
（適用例６）
図９７を参照して、別の適用例を説明する。メモリカード６０は、半導体メモリデバイス５０として、本発明の第１の実施の形態乃至第３の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード６０をメモリカードホルダ８０を内蔵するデジタルカメラ６５０に適用した例を図９７は示している。
【００９６】
（適用例７）
本発明の第１の実施の形態乃至第３の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図９８及び図９９に示すように、半導体メモリデバイス５０とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むＩＣ（ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ：ＩＣ）カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。図９９において、半導体メモリデバイス５０或いはＲＯＭ４１０に対して、本発明の第１の実施の形態乃至第３の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びＲＯＭ領域を有するＥＥＲＯＭモードが可能である。
【００９７】
（その他の実施の形態）
なお、本発明は上記した実施例に限定されるものではなく種々の変形が可能てある。例えば素子分離膜や絶縁膜の形成方法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する方法以外に、例えば堆積したシリコンに酸素イオンを注入して形成する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、素子分離として、ＬＯＣＯＳ構造やゲート電極を用いたフィールドシールド構造を用いても構わない。
【００９８】
更に、電荷蓄積層は、ＴｉＯ２やＡｌ２Ｏ３、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、それら積層膜を用いてよい。
【００９９】
さらに、半導体基板としてｐ型シリコン基板を用いる場合について説明したが、代わりにｎ型シリコン基板やＳＯＩ基板のＳＯＩシリコン層、またはＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む単結晶半導体基板であればよい。
【０１００】
更に、ｐ型ウェル上にｎ型ＦＥＴを形成する場合を説明したが、ｎ型ウェル上にｐ型ＦＥＴを形成してもよく、その場合、各実施例におけるソース、ドレイン領域および各半導体領域のｎ型をｐ型に、ｐ型をｎ型にそれぞれ置き換え、さらに、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩｎ、Ｂのいずれかと置き換えればよい。
【０１０１】
また、制御ゲート電極はＳｉ半導体、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶を用いてしてもよく、多結晶であってもよいし、これらの積層構造にしてもよい。また、アモルファスＳｉ、アモルファスＳｉＧｅ混晶、またはアモルファスＳｉＧｅＣ混晶を用いることができ、これらの積層構造にしてもよい。ただし、半導体であること、特に、Ｓｉを含んだ半導体であることが、ｐ型のゲート電極を形成し、ゲート電極からの電子注入を防ぐことができ望ましい。さらに、電荷蓄積層はドット状に配置形成されていてもよく、その場合にも本発明が適用できることはいうまでもない。
【０１０２】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０１０３】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１０４】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施例等を含むことは勿論である。
【０１０５】
【発明の効果】
本発明の不揮発性半導体記憶装置及びその製造方法によれば、下層コンタクトに接続されるデータ転送線引き出し部を形成せず、ビアコンタクトを直接下層コンタクトに接続することができ、最小ピッチで並んだデータ転送線引出し部を必要としないため、データ転送線引き出し部としてダマシンプロセスを用いた場合、ウェットエッチング前処理による配線引き出し部の幅の増加に伴う配線ショート（短絡）不良を回避できる。
【０１０６】
また、複雑なＯＰＣ処理を省略できるため、配線層自体のリソグラフィーマージンの問題を解決することができる。その際、ビアコンタクトの形状を従来の円形形状からリソグラフィマージンを確保できる程度の長楕円形状に変更することにより、ビア長辺方向の合せずれの問題も解決することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置に適用される浮遊ゲート型メモリセルの模式的断面構造図。
【図２】本発明の不揮発性半導体記憶装置に適用されるＭＯＮＯＳ型メモリセルの模式的断面構造図。
【図３】本発明の不揮発性半導体記憶装置に適用されるＮＡＮＤ型メモリセルユニットの回路構成図。
【図４】本発明の不揮発性半導体記憶装置に適用されるＮＡＮＤ型メモリセルユニットの平面パターン構成図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成図。
【図６】図５のＩ−Ｉ線に沿う模式的断面構造図。
【図７】図５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８】図５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成図。
【図１０】図９のＩ−Ｉ線に沿う模式的断面構造図。
【図１１】図９のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１２】図９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図１４】図１３のＩ−Ｉ線に沿う模式的断面構造図。
【図１５】図１３のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１６】図１３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図１８】図１７のＩ−Ｉ線に沿う模式的断面構造図。
【図１９】図１７のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図２０】図１７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図２２】図２１のＩ−Ｉ線に沿う模式的断面構造図。
【図２３】図２１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図２４】図２１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図２６】図２５のＩ−Ｉ線に沿う模式的断面構造図。
【図２７】図２５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図２８】図２５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図３０】図２９のＩ−Ｉ線に沿う模式的断面構造図。
【図３１】図２９のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３２】図２９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図３４】図３３のＩ−Ｉ線に沿う模式的断面構造図。
【図３５】図３３のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３６】図３３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図３８】図３７のＩ−Ｉ線に沿う模式的断面構造図。
【図３９】図３７のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４０】図３７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図４２】図４１のＩ−Ｉ線に沿う模式的断面構造図。
【図４３】図４１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４４】図４１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図４６】図４５のＩ−Ｉ線に沿う模式的断面構造図。
【図４７】図４５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４８】図４５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図５０】図４９のＩ−Ｉ線に沿う模式的断面構造図。
【図５１】図４９のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５２】図４９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図５３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図５４】図５３のＩ−Ｉ線に沿う模式的断面構造図。
【図５５】図５３のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５６】図５３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図５７】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図５８】図５７のＩ−Ｉ線に沿う模式的断面構造図。
【図５９】図５７のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６０】図５７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図６２】図６１のＩ−Ｉ線に沿う模式的断面構造図。
【図６３】図６１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６４】図６１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図６６】図６５のＩ−Ｉ線に沿う模式的断面構造図。
【図６７】図６５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６８】図６５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図７０】図６９のＩ−Ｉ線に沿う模式的断面構造図。
【図７１】図６９のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図７２】図６９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図７４】図７３のＩ−Ｉ線に沿う模式的断面構造図。
【図７５】図７３のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図７６】図７３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７７】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図７８】図７７のＩ−Ｉ線に沿う模式的断面構造図。
【図７９】図７７のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８０】図７７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図８２】図８１のＩ−Ｉ線に沿う模式的断面構造図。
【図８３】図８１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８４】図８１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図８６】図８５のＩ−Ｉ線に沿う模式的断面構造図。
【図８７】図８５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８８】図８５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８９】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ページ型フラッシュメモリの模式的ブロック構成図。
【図９０】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、バイト型フラッシュメモリの模式的ブロック構成図。
【図９１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的ブロック構成図。
【図９２】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用する車載用集積回路の模式的ブロック構成図。
【図９３】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図９４】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードおよびカードホルダーの模式的構成図。
【図９５】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードおよびそのカードホルダーを受容可能な接続装置の模式的構成図。
【図９６】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図９７】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図９８】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの模式的構成図。
【図９９】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図１００】従来例に係る不揮発性半導体記憶装置の平面パターン構成図。
【図１０１】図１００のＩ−Ｉ線に沿う模式的断面構造図。
【図１０２】図１００のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１０３】図１００のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１０４】従来例に係る不揮発性半導体記憶装置において、リソグラフィーマージンの低下によるデータ転送線コンタクトＣＢが短絡した状態を説明する平面パターン構成図。
【図１０５】従来例に係る不揮発性半導体記憶装置において、あわせ余裕の低下によるデータ転送線コンタクトＣＢと配線間が短絡した状態を説明する平面パターン構成図。
【図１０６】従来例に係る不揮発性半導体記憶装置において、リソグラフィーマージン低下によるデータ転送線オープン／ショート（短絡）不良を説明する平面パターン構成図。
【図１０７】従来例に係る不揮発性半導体記憶装置において、ビアコンタクト直接接続時合せ余裕の低下によるコンタクトオープン不良を説明する平面パターン構成図。
【符号の説明】
１０…素子領域（第二の半導体領域）
１２，３０…素子分離領域
１４…データ転送線引き出し部
１５…データ転送線配線部
１６…ビアコンタクト（上層導電体プラグ）
１８…拡散層（ｎ型領域）
２０…メモリセル
２２…バリア絶縁膜（下層層間絶縁膜）
２３…上層層間絶縁膜
２４…層間絶縁膜
２６…ｐ型ウェル又は半導体基板（第一の半導体層）
２７…第一の層間絶縁膜
２８…ソース転送線コンタクトＣＳとｐ型ウェル２６との短絡部
２９…第二の層間絶縁膜
３２…データ転送線コンタクトＣＢとｐ型ウェル２６との短絡部
３４…データ転送線コンタクトＣＢと配線との余裕の低下部
３６…オープン不良部
３８…ショート不良部
４０…浮遊ゲート
４２…インターポリ絶縁膜
４４…トンネル絶縁膜
４６…制御ゲート電極
４８…マスク絶縁膜
４９…電荷蓄積層
５０…半導体メモリデバイス
５１…ＮＡＮＤ型メモリセルユニット
５２…ブロック絶縁膜
５４…ソースまたはドレイン電極
５６…通過配線（第一の配線）
５７…データ転送線（ＢＬ）（第二の配線）
５８…レジスト
５９…バリア絶縁膜エッチング部
６０…メモリカード
６２…通過配線領域
６４…バリアメタル
６６…コンタクト埋め込み材および配線材
６８…ビアコンタクトエッチング領域
６９…配線材
７０…第二のコンタクト埋め込み材（ＣＢ，ＣＳ）
８０…メモリカードホルダ
９０…接続装置
９１…回路ボード
９２…接続ワイヤ
９３…インタフェース回路
９４，２０２，４３０…ＣＰＵ
９５…バス
２０１…入出力ポート
２０３…ＲＡＭ
２０４…ＲＯＭ
２０５…ＲＯＭ制御回路
２０６…列デコーダおよびセンスアンプ
２０７…メモリセルアレイ
２０８…行デコーダおよび行ドライバ
２０９…昇圧回路
２１０…電源
２１１…車載センサ又はアクチュエータ
２１２…コンピュータシステム
３５０…パーソナルコンピュータ
４００…ＭＰＵ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３１…演算部
４３２…制御部
５００…ＩＣカード
６００…プレーンターミナル
６０１…フラッシュメモリセルアレイ
６０２…センスアンプ
６０３…ビット線
６０４…ワード線
６０５，６０６，６１１，６１２…メモリセル列
６０７，６０８，６１３…メモリセル
６０９…フラッシュメモリ
６１０…ＲＯＭ領域を有するＥＥＰＲＯＭ
６５０…デジタルカメラ
Ｍ０，Ｍ１，Ｍ２，Ｍ３，…，Ｍ１４，Ｍ１５…不揮発性メモリセル
ＳＳＬ，ＧＳＬ…選択ゲート線（選択ゲート制御線）
ＢＬ…ビット線（データ転送線）
ＷＬ，ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬ１４，ＷＬ１５…ワード線（データ選択線）
ＣＳ…ソース線コンタクト（ソース線コンタクトプラグ）
ＣＢ…データ転送線コンタクト（下層導電体プラグ）
ＳＧＳ…ソース線側選択ゲートトランジスタ
ＳＧＤ…ビット線側選択ゲートトランジスタ
ＳＬ…（共通）ソース線
ＣＬＥ…コマンドラインイネーブルシグナルライン
ＡＬＥ…アドレスラインイネーブルシグナルライン
ＤＡＴ…シグナルライン
Ｒ／Ｂ…レディー／ビジーシグナルライン
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置のコンタクトおよび配線層に関し、特にＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭのコンタクト、データ転送線及びビア（Ｖｉａ）コンタクトに代表される、最小加工寸法で並べられた配線とコンタクトに使用される、不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置における従来のコンタクト及び配線層として、図１００乃至図１０７にＮＡＮＤ型ＥＥＰＲＯＭの例を示す。図１００および図１０１に示すように、メモリセル２０はＮＡＮＤ構成に直列に配置され、また互いに層間絶縁膜２４によって分離されている。円形または楕円形のコンタクト（ＣＢ、ＣＳ、１６）がデータ転送線ＢＬに垂直な方向に並んでいる。ＩＩＩ−ＩＩＩ方向のコンタクトのピッチは、図１０３に示すように、素子領域と素子分離領域の幅に依存するが、例えば最小加工寸法をＦとして、２〜３Ｆ間隔という非常に稠密な間隔で並べられる。また、これに直交したＩ−Ｉ方向のコンタクトのピッチは、図１０１に示すように、ＩＩＩ−ＩＩＩ方向よりも大きく、例えばＮＡＮＤ型フラッシュメモリでは４０〜１００Ｆ間隔で並べられている（特許文献１）。微細化が進むにつれ、リソグラフィーマージンを確保する必要があるが、データ転送線引出し部１４では、図１００の平面図に示すように、従来、ビア（Ｖｉａ）コンタクト１６に対して合わせずれによるオーバーエッチングを防ぐ目的で、データ転送線引出し部１４となる配線層上に必ずビアコンタクト１６が形成されるようにフリンジが形成されている。このため、データ転送線引出し部１４は、データ転送線コンタクトＣＢ部分よりもビアコンタクト１６の部分で幅の広いパターンとなっており、単純な線状パターンや穴パターンと異なり二次元的なリソグラフィの解像力を必要とする。このため、データ転送線コンタクトＣＢの部分でデータ転送線引き出し部１４の配線として最小線幅Ｆを確保しようとすると、必然的に、データ転送線ＢＬの方向に長くなり、０．１３μｍ以下のデザインルールでは、７Ｆ以上のパターン長が必要とされている。特に、最小線幅Ｆを小さくすると、さらにそれと直交する方向の解像度が低下するので、よりデータ転送線コンタクトＣＢのデータ転送線５７方向の長さが長くなる。
【０００３】
従来、データ転送線コンタクトＣＢ及びビアコンタクト１６は、リン（Ｐ）等の不純物を高濃度にドープした多結晶シリコン若しくはタングステン等の金属で埋め込まれ、配線層はタングステン等の金属で埋め込まれている。配線層としてここでは、データ転送線５７方向に７Ｆよりも長いデータ転送線部引出し部１４を想定しているが、勿論、さらに長い直線状の稠密な金属パターンであれば良く、ビアコンタクト１６とデータ転送線引出し部１４を省略した構造で、データ転送線ＢＬを配線と考え、直接コンタクトを形成した構造でも以下は成立する。
【０００４】
次に、２Ｆピッチでデータ転送線コンタクトＣＢがＩＩＩ−ＩＩＩ方向に並んでいる場合を考える。従来例のようにデータ転送線コンタクトＣＢのアスペクトが、例えば、３以上と大きい場合、従来、コンタクトのコンタクト上部のＩＩＩ−ＩＩＩ方向の直径はＦよりも大きくなる。なぜなら、コンタクト底でのウェル２６との接触面積を十分確保するために、ＩＩＩ−ＩＩＩ方向の底での直径もＦ程度必要であるからである。さらに、データ転送線コンタクトＣＢの埋め込み性を確保するために順テーパーを形成する必要があり、これによりコンタクト上部のＩＩＩ−ＩＩＩ方向直径が広がるためである。一方、コンタクト上部に形成された配線層のコンタクトと接触した部分の配線幅は、従来Ｆ以下となる。これは、データ転送線引き出し部１４の金属埋め込み層を確保するために順テーパーを作成し、コンタクト隣接パターンでの余裕を確保しようとすることによってもこの形態が生ずる。従って、データ転送線ＢＬに垂直な方向の断面（ＩＩＩ−ＩＩＩ断面）で切った場合、コンタクト直径よりも配線幅のほうが狭い。
【０００５】
【特許文献１】
特開２０００−９１５４６号公報
【０００６】
【発明が解決しようとする課題】
第一の問題点として、従来技術では、データ転送線コンタクトＣＢ最上部にはコンタクト異方性エッチング加工後の残留物除去目的のためのウェットエッチング一回と、データ転送線の異方性エッチング加工後の残留物除去目的のためのウェットエッチング一回により、コンタクトに対して計２回のウェットエッチングが施されるため、コンタクト間ショートマージンが低下する（図１０４参照）。またウェットエッチングによるコンタクト径増大により、合せ余裕が低下しコンタクトとデータ転送線との間のショートも問題となる（図１０５参照）。
【０００７】
第二の問題点として、図１０６に示すような形状のデータ転送線リソグラフィーマージン低下による配線のオープンおよびショート不良が挙げられる。オープン不良部３６、或いはショート不良部３８の例が図１０６には示されている。素子の微細化が進むにつれて、上記のようなデータ転送線の杓文字形状を一度のリソグラフィーで通常ライン＆スペースパターンも同時に形成する従来技術では、両パターンに対し十分な焦点深度を有し、十分な露光変動許容幅を有したまま微細加工するのが困難となる。なぜなら、任意の方向での光強度の空間周波数は、いわゆる解像限界以下になることを考えると、２つの方向に同時に解像限界の最小線幅を得ることはできないことから明らかである。そのため、焦点深度の深い露光装置を使用する必要性や杓文字形状の柄部分に対し複雑な光学的な寸法補正（ＯＰＣ）の最適化が必要となる。
【０００８】
またデータ転送線引出し部１４と対向する配線との距離がリソグラフィーマージンに大きく影響するため、微細化が進むにつれ、対向するデータ転送線引出し部１４をより長く形成し、図１００で示すＩ−Ｉ方向に互いにずらす（千鳥格子状にする）必要性が出てくる。そのためデータ転送線引出し部１４がメモリセル上にもオーバーラップして形成する。ここで、データ書き込みおよび読み出し時には、データ転送線引出し部１４とメモリセルとの間隔が近いので、上部にデータ転送線引出し部１４の有るか無いかによって、データ転送線ＢＬの電位の影響を各メモリセルが受ける度合いが大きく異なる。よって、メモリセルの書き込み、読み出し電圧が容量結合によって変化し、しきい値分布が大きく変動する問題がある。図１０２には、ソース線コンタクトＣＳが一部素子分離領域３０に食い込み、ソース線コンタクトＣＳとｐ型ウェルとの短絡部２８が形成される例が模式的に示されている。また、図１０３には、データ転送線コンタクトＣＢとｐ型ウェル２６との短絡部３２およびデータ転送線コンタクトＣＢと配線（データ転送線引出し部１４）との余裕の低下部３４の例が模式的に示されている。
【０００９】
本発明の目的は、下層コンタクトに接続されるデータ転送線引き出し部を形成せず、ビアコンタクトを直接下層コンタクトに接続することができる不揮発性半導体記憶装置を提供することにある。
【００１０】
本発明の目的は、データ転送線引き出し部としてダマシンプロセスを用いた場合、ウェットエッチング前処理によるデータ転送線引き出し部の幅の増加に伴う配線ショート（短絡）不良を回避でき、また、複雑な光学的な寸法補正（ＯＰＣ）処理を省略でき、配線層自体のリソグラフィーマージンの問題を解決する不揮発性半導体記憶装置及びその製造方法を提供することにある。
【００１１】
更に、本発明の目的は、ビアコンタクトの形状を従来の円形形状からリソグラフィマージンを確保できる程度の長楕円形状に変更することにより、ビア長辺方向の合せずれの問題も解決する不揮発性半導体記憶装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、（イ）第一の半導体層と、（ロ）第一の半導体層上に形成され、素子分離領域により第一の方向が長手となるように区画された複数の第二の半導体領域と、（ハ）第一の半導体層上方に形成された第一の層間絶縁膜と、（二）第一の層間絶縁膜に埋め込まれ、第二の半導体領域にそれぞれ接続された下層導電体プラグと、（ホ）第一の層間絶縁膜に埋め込まれ、第一の方向と直交する第二の方向に伸延する第一の配線と、（へ）下層導電体プラグおよび第一の層間絶縁膜上に形成された第二の層間絶縁膜と、（ト）第二の層間絶縁膜に埋め込まれ、下層導電体プラグ上及び側面に接してそれぞれ形成された上層導電体プラグと、（チ）第二の層間絶縁膜上に形成されて上層導電体プラグ上に接してそれぞれ形成され、第一の方向に伸延する第二の配線とを備える不揮発性半導体記憶装置であることを要旨とする。
【００１３】
本発明の第２の特徴は、（イ）半導体基板又はウェル上に素子分離領域を形成後、バリア絶縁膜を形成し、更に第一の層間絶縁膜を形成する工程と、（ロ）データ転送線コンタクトおよびソース線コンタクトのパターニング後、バリア絶縁膜をエッチングする工程と、（ハ）ソース線および通過配線を埋め込む溝を形成後、第一のバリアメタルを堆積し、更に第一の金属材料を堆積して前記溝を埋め込み、更にエッチバック後、データ転送線コンタクトおよびソース線コンタクト、ソース線および通過配線を形成する工程と、（二）第二の層間絶縁膜を堆積し、ビアコンタクトのパターニング後、データ転送線コンタクトの上面に達する程度まで層間絶縁膜をエッチングし、第二のバリアメタルを堆積後、第二の金属材料を埋め込み、更にエッチバック後、ビアコンタクトを形成する工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。
【００１４】
本発明の第３の特徴は、（イ）半導体基板又はウェル上に素子分離領域を形成後、バリア絶縁膜を形成し、更に第一の層間絶縁膜を形成する工程と、（ロ）データ転送線コンタクトおよびソース線コンタクトの同時パターニング後、バリア絶縁膜をエッチングする工程と、（ハ）リン又は砒素不純物をドープした多結晶シリコンを堆積して埋め込み、更にエッチバック後、データ転送線コンタクトおよびソース線コンタクトを形成する工程と、（二）ソース線、通過配線およびデータ転送線配線部を埋め込む溝を形成後、第一のバリアメタルを堆積し、更に第一の金属材料を堆積して溝を埋め込み、更にエッチバック後、ソース線、通過配線およびデータ転送線配線部を形成する工程と、（ホ）第二の層間絶縁膜を堆積し、ビアコンタクトのパターニング後、データ転送線配線部の上面に達する程度まで層間絶縁膜をエッチングし、第二のバリアメタルを堆積後、第二の金属材料を埋め込み、更にエッチバック後、ビアコンタクトを形成する工程とを備える不揮発性半導体記憶装置の製造方法であることを要旨とする。
【００１５】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。
【００１６】
（第１の実施の形態）
第１の実施の形態においては、図１乃至図８を参照して、代表的な不揮発性メモリであるＮＡＮＤ型ＥＥＰＲＯＭの例について説明する。図３および図４にメモリセルの等価回路図及び平面図、図１および図２に断面図を示す。等価回路図では選択トランジスタＳＧＤ、ＳＧＳはメモリセルＭ０〜Ｍ１５と異なる構造（電荷蓄積層４９をもたない構造）としているが、メモリセルＭ０〜Ｍ１５と同様に電荷蓄積層４９を有する構造としても良い。
【００１７】
ソース線コンタクトＣＳとデータ転送線コンタクトＣＢとの間には、図４に示すように、選択トランジスタＳＧＳおよびＳＧＤを介してメモリセルＭ０〜Ｍ１５が複数個直列に接続されている。メモリセルＭ０〜Ｍ１５の構造は、図１に示すように、浮遊ゲート４０を有するタイプ、図２に示すように、電荷蓄積層４９からなる絶縁膜を有するタイプを用いることができる。浮遊ゲート４０を有するタイプのメモリセルは、図１に示すように、ｐ型ウェル２６に形成されたソース領域もしくはドレイン領域となる拡散層１８と、ｐ型ウェル２６上に形成されたトンネルゲート絶縁膜４４と、浮遊ゲート４０と、インターポリ絶縁膜４２と、制御ゲート電極４６と、マスク絶縁膜４８と、層間絶縁膜２４とを備える。
【００１８】
電荷蓄積層４９からなる絶縁膜を有するタイプのメモリセルは、図２に示すように、ｐ型ウェル２６に形成されたソース領域もしくはドレイン領域となる拡散層１８と、ｐ型ウェル２６上に形成されたトンネルゲート絶縁膜４４と、電荷蓄積層４９と、ブロック絶縁膜５２と、制御ゲート電極４６と、マスク絶縁膜４８と、層間絶縁膜２４とを備える。
【００１９】
図２の例としては、電荷蓄積層４９としてシリコン窒化膜やオキシナイトライド膜、またはアルミナ膜を用いたものでも良い。ここで、このメモリセルは、保持すべきデータに対応して、ソースまたはドレイン拡散層１８、またはウェル２６から電荷が注入もしくは放出する電荷蓄積層４９を有している。また、第１の実施の形態のＮＡＮＤ構造においては、メモリセルＭ０〜Ｍ１５が複数形成されて、データの再書き込みが可能となっている。
【００２０】
これらの不揮発性メモリセルが直列に接続され、図３に示すように、メモリセルＭ０のソース電極またはドレイン電極５４の一端が選択トランジスタＳＧＤ及び、データ転送線コンタクトＣＢを介してデータ転送線ＢＬに電気的に接続されている。またメモリセルＭ１５のソース電極またはドレイン電極５４の一端は選択トランジスタＳＧＳ及びソース線コンタクトＣＳを介して電気的に共通ソース線ＳＬに接続されている。また、それぞれのトランジスタは、同一のｐ型ウェル２６上に形成されている。また、それぞれのメモリセル制御電極は、ＷＬ０〜ＷＬ１５と記したデータ選択線に接続されている。また、データ転送線ＢＬに沿った複数のＮＡＮＤ型メモリセルブロック５１から１つのメモリセルブロックを選択してデータ転送線ＢＬに接続するため、選択トランジスタＳＧＤの制御電極はブロック選択線ＳＳＬに接続されている。さらに、選択トランジスタＳＧＳの制御電極はブロック選択線ＧＳＬに接続されており、いわゆるＮＡＮＤ型メモリセルブロックを形成している。ここで、メモリセルブロックには、ＳＳＬ及びＧＳＬのブロック選択線は少なくとも１本以上あればよく、データ選択線ＷＬ０〜ＷＬ１５と同一方向に形成されることが、高密度化には望ましい。データ転送線及びデータ選択線に接続するメモリセルの数は複数であればよく、２ｎ（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【００２１】
更に、図３のＮＡＮＤ型メモリセルブロック５１が、データ転送線ＢＬ方向、及びデータ選択線ＷＬ０〜ＷＬ１５方向に複数マトリックス状に隣接して形成されている。具体的には、図４のように、紙面左右方向に同様なメモリセルアレイが形成され、ＳＳＬ，ＷＬ０〜ＷＬ１５，ＧＳＬ，ＳＬが共有されている。また、図４の紙面上下方向に同様なメモリセルアレイが形成され、上に形成されたメモリセルアレイとは、データ転送線（ＢＬ）を共通に接続されている。このようなアレイレイアウトでは、各メモリセルに独立のデータを記憶する必要から、隣接するメモリセル間のデータ転送線ＢＬ及び、データ転送線引き出し部１４の配線は、それぞれのメモリセルの選択トランジスタＳＧＤのｎ型ドレイン拡散層に独立に接続される必要がある。
【００２２】
メモリセルはシリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜等のバリア絶縁膜２２で覆われ、このバリア絶縁膜２２はデータ転送線コンタクトＣＢ及びソース線コンタクトＣＳが素子分離溝に落ち込むことを防ぐエッチングストッパーの役割を果たしている。ここで、以後の実施例では、発明点を明確化するために、平面図、ＩＩ−ＩＩ断面及びＩＩＩ−ＩＩＩ断面では、ビアコンタクト１６より下の構造を抽出して示している。また、平面図は、各層の重なり合わせ状態などを明確化するために、コンタクトＣＢ、ＣＳ部分、配線部分について透過した構造を示している。
【００２３】
素子領域１０は、図５に示すように、、データ転送線コンタクトＣＢを形成する領域において、第二の配線（ＢＬ）５７と平行にパターニングされており、ＳＧＤ、ＳＧＳは、これと直交する方向にパターニングされている。
【００２４】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の詳細構造は、図５乃至図８に示すように、ウェル２６若しくは半導体基板からなる第一の半導体層２６と、第一の半導体層２６上に形成され、素子分離領域１２により第一の方向が長手となるように区画され、隣接した少なくとも３つの第二の半導体領域１０と、これら第二の半導体領域１０が形成された第一の半導体層２６上方に形成された第一の層間絶縁膜２７と、第一の層間絶縁膜２７に埋め込まれ、第二の半導体領域１０にそれぞれ接続された少なくとも３つの下層導電体プラグＣＢと、第一の層間絶縁膜２７に埋め込まれた第一の配線５６と、下層導電体プラグＣＢおよび第一の層間絶縁膜２７上に形成された第二の層間絶縁膜２９と、第二の層間絶縁膜２９に埋め込まれ、下層導電体プラグＣＢ上及び側面に接してそれぞれ形成された少なくとも３つの上層導電体プラグ（ビアコンタクト）１６と、第二の層間絶縁膜２９上に形成されて上層導電体プラグ１６上に接してそれぞれ形成された少なくとも３つの第二の配線（ＢＬ）５７とを備え、複数の第二の配線（ＢＬ）５７は第一の方向に互いに並行に形成され、第一の配線５６は第一の方向と直交する方向に形成されている。
【００２５】
また、第一の層間絶縁膜２７に埋め込まれ、下層導電体プラグＣＢと同一材料で形成されたソース線コンタクトプラグ（ＣＳ）と、ソース線コンタクトプラグ（ＣＳ）の上部において、第一の層間絶縁膜２７に埋め込まれダマシン形成されるソース線ＳＬとを更に備えていても良い。、下層導電体プラグＣＢの上部は、上層導電体プラグ１６に直接接触して形成され、かつ上層導電体プラグ１６の上部は、第二の配線（ＢＬ）５７に直接接触して形成されている。また、下層導電体プラグＣＢは、第一の方向と直交する方向に一列に整列して形成されている。第一の配線５６は、第一の層間絶縁膜２７に形成された配線溝に埋め込まれダマシン形成され、下層導電体プラグＣＢの少なくとも上部は、第一の配線５６と同じ材質膜により、第一の層間絶縁膜２７に埋め込み形成されている。
【００２６】
第一の層間絶縁膜２７は、シリコン窒化膜やシリコン酸窒化膜、または、酸化アルミニウム膜からなる下層層間絶縁膜（バリア絶縁膜）２２と、下層層間絶縁膜２２に接して形成されたシリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫ等の低誘電率層間絶縁膜からなる上層層間絶縁膜２３をを含む。上層導電体プラグ１６の第一の方向の長さは、下層導電体プラグＣＢの第一の方向の長さよりも長く、上層導電体プラグ１６の第一の方向と直交する長さは、下層導電体プラグＣＢの第一の方向と直交する長さよりも短く形成されている。
【００２７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置はまた、第二の半導体領域１０上に形成され、保持すべきデータに応じて電荷が注入もしくは放出する電荷蓄積層４９を有するメモリセルＭ０〜Ｍ１５を複数備える再書き込みが可能な不揮発性半導体記憶装置であり、複数のメモリセルエレメントが直列に接続されてＮＡＮＤ型メモリセルブロック５１と、メモリセルのソース電極またはドレイン電極の一端を、下層導電体プラグＣＢに電気的に接続する選択トランジスタＳＧＤ、ＳＧＳとを更に備える。メモリセルＭ０〜Ｍ１５は、少なくとも１つの電荷蓄積層４９とデータ選択線ＷＬ０〜ＷＬ１５となる制御ゲート電極を有する電界効果トランジスタであり、第一の導電型のウェル２６上に形成されていることを特徴とする。複数のメモリセルＭ０〜Ｍ１５は、第一の方向と直交する方向に複数並列に形成され、データ選択線ＷＬ０〜ＷＬ１５は第二の配線（ＢＬ）５７と直交して配置されることによりメモリセルアレイを形成する。また、選択トランジスタＳＧＤ、ＳＧＳとメモリセルＭ０、Ｍ１５を接続するソース電極またはドレイン電極の上部に、第一の層間絶縁膜２７を介して第一の配線５６が形成されていても良い。
【００２８】
ビアコンタクト（上層導電体プラグ）１６を定義する４辺のうち、ＩＩ−ＩＩ方向に沿った２辺は下層コンタクトのＩＩＩ−ＩＩＩ方向の２辺を横切るように長く形成されており、残りの２辺は直線状に並んだコンタクト間で揃って形成されている。さらに、コンタクトとビアコンタクト１６は同一の材料によって埋め込まれている。埋め込みの材料はタングステン、アルミニウム、銅などの金属材料で、Ｔｉ、Ｔａ、ＴａＮ、ＴＩＮからなるバリアメタルを介して埋め込まれている。
【００２９】
第１の実施の形態では、ビアコンタクト１６のリソグラフィーが従来の円形ではなく、図５に示すＩ−Ｉ方向のコンタクト径（以下、短径）よりも少なくとも３倍以上長い直線状にＩＩ―ＩＩ方向（以下、長径）にパターニングするため、ＩＩＩ−ＩＩＩ方向のコンタクト間距離の微細化によるリソグラフィーマージンの低下の問題が低減される。また、ビアコンタクト１６の形状をＩＩ−ＩＩ方向に３倍程度直線状に広げ、ＩＩＩ−ＩＩＩ方向のコンタクト開口幅を小さくし、下層コンタクトであるデータ転送線コンタクトＣＢとのＩＩ−ＩＩ方向のあわせずれの問題を軽減できる。
【００３０】
（製造方法）
図１３乃至図５２を用いて、第１の実施の形態を実現するための製造方法の一例を説明する。説明は下層コンタクトに形成されるビアコンタクト１６を例にしているが、ビアコンタクト１６が接触する下地が導電体領域であればよく、例えば金属配線下地を用いた配線層間のビアコンタクト１６と、その上層のビアコンタクト１６を直接接続する場合でも同様の方法で実施することができる。なお、以下のすべての実施例では、さらに一般的に、データ転送線コンタクトＣＢの導電体を「下層導電体プラグ」とし、ビアコンタクト１６を「上層導電体プラグ」と考えてもよい。
【００３１】
（ａ）まず、例えば深さ０．３〜２μｍの深さの第一導電型の半導体基板またはウェル２６上に、シリコン酸化膜またはシリコン窒化膜からなる素子分離領域１２を、例えば、０．１μｍから０．４μｍの深さで形成する。この素子分離領域１２の深さは、素子分離を介して隣接する第二導電型の半導体領域が互いに分離される深さとする。図では、第一導電型をｐ型、第二導電型をｎ型としたが、勿論第一導電型をｎ型、第二導電型をｐ型としてもよい。このような構造において、素子分離領域１２はＩ−Ｉ方向に後で形成するコンタクトと同じピッチで形成し、素子分離より浅い深さ、例えば、０．０５μｍから０．３μｍの深さで半導体表面を半導体基板２６と逆の導電性を有する不純物添加をすることにより、素子分離で区切られたそれぞれの半導体表面のｎ型領域１８をそれぞれの配線（本発明では上層のビアコンタクトと直接）接続し、さらにその半導体表面の複数のｎ型領域１８を電気的に互いに分離することができる。また、このようなコンタクト開口は、特にＫｒＦやＡｒＦ露光装置で位相シフトマスクを用いて解像する０．１３μｍ以下のデザインルールで問題となり、このコンタクトのピッチは０．１３μｍ×２Ｆ＝０．２６μｍ以下となることが望ましい。また、図１３乃至図５２で示すように、データ転送線コンタクトＣＢは、少なくとも３つ以上が直線上に隣接して配置されることが、データ転送線コンタクトＣＢの占める占有面積を小さくし、データ転送線ＢＬと直交する方向の占有長さを小さくするのに望ましい。
【００３２】
（ｂ）ついで、シリコン窒化膜やシリコン酸窒化膜、または、酸化アルミニウム膜からなるバリア絶縁膜２２を１ｎｍから５００ｎｍの範囲で堆積する。ここで、コンタクトＣＢ形成時にエッチング制御性が不足し、エッチングが過剰に行われると、コンタクトＣＢが素子分離領域１２に落ち込みｐ型ウェル２６とコンタクトＣＢとの耐圧が確保できない問題が生ずる。一方、コンタクトＣＢ形成時にエッチングが不足すると、ｎ型領域１８とデータ転送線コンタクトＣＢとの間のコンタクト抵抗が上昇する問題が生じる。そこで、このコンタクトＣＢを形成時に、層間絶縁膜２７に対してバリア絶縁膜２２でエッチングスピードが遅く選択比が取れる条件でエッチングし、さらに、バリア絶縁膜２２をその後でエッチングすることにより、コンタクトエッチングする時の層間絶縁膜２７の膜厚変動の影響を低減することができる。また、このバリア絶縁膜２２を堆積する前に、半導体表面に酸化または堆積法により１ｎｍから５０ｎｍの範囲のシリコン酸化膜を作成しても良い。さらに、その上にシリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫなどの低誘電率層間絶縁膜からなる層間絶縁膜を１０〜１０００ｎｍ程度堆積する（図１３乃至図１６）。バリア絶縁膜２２の材料は第一の層間絶縁膜２７に対するエッチング選択比を持つことが必要である。バリア絶縁膜２２の厚さは１０〜１０００ｎｍ程度で、層間絶縁膜２７の厚さとエッチング選択比によって十分な加工マージンを有する厚さを必要とする。
【００３３】
（ｃ）次に、リソグラフィーによってデータ転送線コンタクトＣＢのパターニングを行い、層間絶縁膜２７を異方性エッチングによってパターニングする（図１７乃至図２０）。エッチング条件はレジスト５８およびバリア絶縁膜２２に対して選択比を持つ条件であることが必要である。
【００３４】
（ｄ）ついで、レジスト除去後にバリア絶縁膜２２を異方性エッチングする（図２１乃至図２４）。この際、半導体基板２６および層間絶縁膜２７に対して選択比を有する条件であるようにすることが、後工程として、バリア絶縁膜２２を剥離するウェット工程を必要とせず、第一の層間絶縁膜２７に対する後退がなく、順テーパ−を維持し、コンタクト径を小さく保てるため望ましい。
【００３５】
この後、例えば、リン（Ｐ）や砒素（Ａｓ）不純物を、例えば１×１０１３ｃｍ−２以上１×１０１６ｃｍ−２以下のドーズ量でイオン注入して、コンタクト部分のｎ型領域１８の抵抗率を低下させてもよい。
【００３６】
（ｅ）次に、リソグラフィーによってソース線コンタクトＣＳのパターニングを行い、第一の層間絶縁膜２７を異方性エッチングによってパターニングする（図２５乃至図２８）。この際、先に形成したデータ転送線コンタクトＣＢ内部はレジスト５８が埋め込まれ、保護されることが重要となることから、エッチング条件はレジスト５８およびバリア絶縁膜２２に対して選択比を持つ条件であることが必要である。
【００３７】
（ｆ）ついで、レジスト５８除去後にバリア絶縁膜２２を異方性エッチングする（図２９乃至３２）。図３０中には、バリア絶縁膜エッチング部５９が模式的に示されている。この際、半導体基板２６および第一の層間絶縁膜２７に対して選択比を有する条件であるようにすることが、後工程として、バリア絶縁膜２２を剥離するウェット工程を必要とせず、第一の層間絶縁膜２７に対する後退がなく、順テーパ−を維持し、コンタクト径を小さく保てるため望ましい。
【００３８】
この後、例えば、リンや砒素不純物を、例えば１×１０１３ｃｍ−２以上１×１０１６ｃｍ−２以下のドーズ量でイオン注入して、コンタクト部分のｎ型領域の抵抗率を低下させてもよい。
【００３９】
第１の実施の形態では、データ転送線コンタクトＣＢとソース線コンタクトＣＳを別々に形成する例を挙げたが、無論同時に形成することも可能である。
【００４０】
従来技術では、この後ソース線ＳＬ、および、通過配線５６のためのリソグラフィーのパターニングを行い、第一の層間絶縁膜２７を異方性エッチングによってパターニングするが、本発明の第１の実施の形態では、データ転送線引き出し部１４の形成を省略する。
【００４１】
（ｇ）ソース線ＳＬ、および、通過配線５６を埋め込むための通過配線領域６２の溝を形成後（図３３乃至図３６）、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを、１ｎｍから１００ｎｍの範囲で、例えばスパッタや化学的気相堆積（ＣＶＤ）法によってコンタクト及び配線層内に堆積した後に、タングステン、アルミ、銅等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、コンタクト及び配線層を埋め込む。なお、図３３乃至図３６に示す工程でにおいて、ソース線ＳＬや通過配線領域６２の形成のための配線溝形成、データ転送線ＢＬ部分のコンタクトＣＢ開口、ソース線ＳＬ部分のコンタクトＣＳ開口は、いずれの順序で行っても構わない。ただし、コンタクト径が小さい場合には、段差つきの下地を高解像度でリソグラフィすることは困難であるので、少なくともデータ転送線コンタクトＣＢを最初に開口する方法、また望ましくは、第２の実施の形態で説明した順番で開口することが望ましい。
【００４２】
（ｈ）その後、化学的機械研磨（ＣＭＰ）技術等でエッチバックする（図３７乃至図４０）。バリアメタルとしては、ＣＶＤ法の方が、よりアスペクトが高いコンタクトホールに均一に堆積できるため望ましい。
【００４３】
本発明の第１の実施の形態では、コンタクトＣＢに、金属材料からなるコンタクト埋め込み材および配線材６６を埋め込んでいるので、ｐ型半導体基板およびｎ型半導体基板いずれでも抵抗性接触のコンタクトを形成することができる。また、導電体埋め込み前の前処理には、半導体ｎ型拡散層１８上の自然酸化膜を剥離するための希フッ酸やフッ化アンモニウム水溶液によるエッチングを行う必要があり、これにより第一の層間絶縁膜２７がエッチングされてしまう。第１の実施の形態では、ソース線ＳＬや通過配線領域６２形成のための配線溝形成、データ転送線ＢＬ部分のコンタクトＣＢ開口、ソース線ＳＬ部分のコンタクトＣＳ開口を、一括で導電体を埋め込んでいる。これにより、本工程の前記ウェットエッチングを一回に削減でき、データ転送線ＢＬ部分のコンタクトＣＢ径増大によるショート（短絡）頻度を低減できる。もちろん、導電体埋め込みが一回ですむので、複数回埋め込むよりもプロセスコストを削減できる。
【００４４】
（ｉ）その後、シリコン酸化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱ、ＭＳＱやＳｉＬＫなどの低誘電率層間絶縁膜からなる層間絶縁膜を１０〜１０００ｎｍ程度堆積する（図４１乃至図４４）。
【００４５】
（ｊ）次に、リソグラフィーによってビアコンタクト１６のパターニングを行い、層間絶縁膜２７を異方性エッチングによってパターニングする（図４５乃至図４８）。この結果、ビアコンタクトエッチング領域６８が形成される。エッチング条件はレジスト５８および下層コンタクトに埋め込まれた金属材料からなるコンタクト埋め込み材および配線材６６またはバリアメタル６４に対して選択比を持つ条件であることが必要である。また、ビアコンタクト１６のエッチング深さとしては、少なくとも図３７乃至図４０で形成した配線層上面またはコンタクト上面に達する程度より深くする必要がある。一方、図３７乃至図４０で形成した配線層底面、例えば、図５および図６での通過配線５６の底面より浅い深さでエッチングすることが、ビアコンタクト１６とゲート電極との間の距離を、図３７の通過配線５６と選択ゲート電極との距離よりも大きく保ち、それらの間の耐圧を確保するのに望ましい。このようにすることにより、図４９乃至５２に示すように、データ転送線コンタクトＣＢが側面でもビアコンタクト１６と接触する構造となり、コンタクト抵抗が削減でき望ましい。
【００４６】
（ｋ）ついで、レジスト除去後Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタル６４を，１ｎｍから１００ｎｍの範囲で、例えばスパッタやＣＶＤ法によってビアコンタクト１６内に堆積した後に、タングステン、アルミニウム、銅等の金属材料を１０ｎｍから１０００ｎｍの厚さで堆積し、ビアコンタクト１６を埋め込む。その後、化学的機械的研磨（ＣＭＰ）技術などでエッチバックし（図４９乃至図５２）、第１の実施の形態の形状が得られる。
【００４７】
（ｌ）後は、図示しないが、例えば、Ａｌ、ＡｌＣｕを１０〜１０００ｎｍ程度堆積する。さらに、異方性エッチングにより、ＡｌまたはＡｌＣｕをＩ−Ｉ方向に短冊状に加工し、データ転送線ＢＬを形成する。この後、シリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫなどの低誘電率層間絶縁膜からなる層間絶縁膜を１０〜１０００ｎｍ程度堆積し図５乃至図８に示す第１の実施の形態の構造を得る。
【００４８】
ＮＡＮＤ型ＥＥＰＲＯＭではデータ転送線コンタクトＣＢピッチはメモリセルの素子領域１０と素子分離領域１２とのピッチと等しく並べられる。本発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭでは素子の微細化に伴ってデータ転送線コンタクトＣＢピッチが縮小されても、コンタクト間ショートマージンおよびデータ転送線（引き出し部１４）と隣接コンタクト間のあわせずれマージンを確保することが可能である。
【００４９】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置によれば、データ転送線ＢＬの引出し部１４を必要とせず、直列かつ最小ピッチで配置することが可能となり、メモリセル内に配線がオーバーラップしないため、メモリセルの閾値変動を低減できる。また、データ転送配線形成後のウェットエッチングを必要とせず、コンタクト径の増大を抑制できるため、コンタクト間ショートの問題および合せずれによるコンタクトＣＢ−ビアコンタクト間ショートの問題を低減できる。また、データ転送線の引出し部１４を必要とせず複雑なＯＰＣ処理を省略でき、かつリソグラフィーマージンを拡大できる。また、合わせずれによるビアコンタクト１６と下層コンタクトとの短絡を防ぐことができ、接地面積が増大することにより、コンタクト抵抗を低減できる。また、コンタクトＣＢが素子分離領域１２に落ち込みｐ型ウェル２６とコンタクトＣＢとの耐圧不良が生ずるのを防ぐことができる。
【００５０】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の詳細構造は、図９乃至図１２に示すように、第一の半導体層２６と、第一の半導体層２６上に形成され、素子分離領域１２により第一の方向が長手となるように区画され、隣接した少なくとも３つの第二の半導体領域１０と、これら第二の半導体領域１０が形成された第一の半導体層２６上方に形成された第一の層間絶縁膜２７と、第一の層間絶縁膜２７に埋め込まれ、第二の半導体領域１０にそれぞれ接続された少なくとも３つの下層導電体プラグＣＢと、第一の層間絶縁膜２７に埋め込まれた第一の配線５６と、下層導電体プラグＣＢおよび第一の層間絶縁膜２７上に形成された第二の層間絶縁膜２９と、第一の層間絶縁膜２７に埋め込まれ、下層導電体プラグＣＢの上部に配置されたデータ転送線配線部１５と、第二の層間絶縁膜２９に埋め込まれ、データ転送線配線部１５上及び側面に接してそれぞれ形成された少なくとも３つの上層導電体プラグ１６と、第二の層間絶縁膜２９上に形成されて上層導電体プラグ１６上に接してそれぞれ形成された少なくとも３つの第二の配線（ＢＬ）５７とを備え、複数の第二の配線（ＢＬ）５７は第一の方向に互いに並行に形成され、第一の配線５６は第一の方向と直交する方向に形成されている。
【００５１】
また、下層導電体プラグＣＢの下部は、リンまたは砒素を含んだシリコンを含む第一の導電体領域で形成され、データ転送線配線部１５および第一の配線５６は、タングステン、アルミ、または銅からなる第二の導電体領域（金属材料）から形成されている。また、第一の半導体層２６は第一導電型であり、第二の半導体領域１０は第二導電型である。また、第一の層間絶縁膜２７に埋め込まれ、下層導電体プラグＣＢと同一材料で形成されたソース線コンタクトプラグ（ＣＳ）と、ソース線コンタクトプラグ（ＣＳ）の上部において、第一の層間絶縁膜２７に埋め込まれダマシン形成されるソース線ＳＬとを更に備える。また、下層導電体プラグＣＢの上部は、データ転送線配線部１５を介して上層導電体プラグ１６に直接接触して形成され、かつ上層導電体プラグ１６の上部は、第二の配線５７に直接接触して形成されている。また、下層導電体プラグＣＢは、第一の方向と直交する方向に一列に整列して形成されている。
【００５２】
また、第一の配線５６は、第一の層間絶縁膜２７に形成された配線溝に埋め込まれダマシン形成され、下層導電体プラグＣＢの少なくとも上部に配置されるデータ転送線配線部１５は、第一の配線層５６と同じ材質膜により、第一の層間絶縁膜２７に埋め込み形成されている。
【００５３】
また、第一の層間絶縁膜２７は、シリコン窒化膜やシリコン酸窒化膜、または、酸化アルミニウム膜からなる下層層間絶縁膜２２と、下層層間絶縁膜２２に接して形成されたシリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫ等の低誘電率層間絶縁膜からなる上層層間絶縁膜２３をを含む。また、上層導電体プラグ１６の第一の方向の長さは、下層導電体プラグＣＢの第一の方向の長さよりも長く、上層導電体プラグ１６の第一の方向と直交する長さは、下層導電体プラグＣＢの第一の方向と直交する長さよりも短い。
【００５４】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置はまた、第二の半導体領域１０上に形成され、保持すべきデータに応じて電荷が注入もしくは放出する電荷蓄積層４９を有するメモリセルＭ０〜Ｍ１５を複数備える再書き込みが可能な不揮発性半導体記憶装置であり、複数のメモリセルエレメントが直列に接続されてＮＡＮＤ型メモリセルブロック５１と、メモリセルのソース電極またはドレイン電極の一端を、下層導電体プラグＣＢに電気的に接続する選択トランジスタＳＧＤ、ＳＧＳとを更に備える。メモリセルＭ０〜Ｍ１５は、少なくとも１つの電荷蓄積層４９とデータ選択線ＷＬ０〜ＷＬ１５となる制御ゲート電極を有する電界効果トランジスタであり、第一の導電型のウェル２６上に形成されていることを特徴とする。複数のメモリセルＭ０〜Ｍ１５は、第一の方向と直交する方向に複数並列に形成され、データ選択線ＷＬ０〜ＷＬ１５は第二の配線（ＢＬ）５７と直交して配置されることによりメモリセルアレイを形成する。また、選択トランジスタＳＧＤ、ＳＧＳとメモリセルＭ０、Ｍ１５を接続するソース電極またはドレイン電極の上部に、第一の層間絶縁膜２７を介して第一の配線５６が形成されていても良い。
【００５５】
第１の実施の形態（図５乃至図８）との違いはコンタクトが２種類の材料によって埋め込まれている点で、上部はソース線ＳＬ埋め込み時に、バリアメタル６４を介して、タングステン、アルミ、銅等の金属材料で配線層と同一の材料によって埋め込まれ、下部は、ボロン、リンや砒素不純物を例えば１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下にドープした多結晶シリコンや単結晶シリコン、アモルファスシリコン、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶等、配線層と別の材料（第二のコンタクト埋め込み材７０）によって埋め込まれている。この第二のコンタクト埋め込み材７０は、リンまたは砒素を添加した半導体であることが、第二の半導体から不純物を拡散することにより、前記コンタクトＣＢが接触するｎ型領域１８を非常に浅くしても良好なコンタクト抵抗を得ることができるため望ましい。また、ｎ型領域１８を浅くすることにより、ｎ型領域１８間の耐圧を向上でき望ましい。
【００５６】
（製造方法）
図５３乃至図８８を用いて、第２の実施の形態を実現するための製造方法の一例を説明する。データ転送線コンタクトＣＢのパターニングの方法は、図５３乃至図５６、および図５７乃至図６０に示すように、ソース線コンタクトＣＳをデータ転送線コンタクトＣＢと同時に開口する以外は、図１３乃至図１６、および図１７乃至図２０とほぼ同じなので説明を省略する。
【００５７】
（ａ）第２の実施の形態では、図５７乃至図６０に示すの工程についで、レジスト５８除去後にバリア絶縁膜２２を異方性エッチングする（図６１乃至図６４）。この際、半導体基板２６および層間絶縁膜２７に対して選択比を有する条件であるようにすることが、後工程として、バリア絶縁膜２２を剥離するウェット工程を必要とせず、図５７乃至図６０のバリア絶縁膜２２の層間絶縁膜２７に対する後退がなく、順テーパーとコンタクト径を小さく保てるため望ましい。
【００５８】
（ｂ）パターニング後、コンタクトを第二のコンタクト埋め込み材７０にて埋め込む。第二のコンタクト埋め込み材７０としては、例えばリン、または砒素不純物を高濃度にドープした多結晶シリコンを適用し、異方性エッチングまたは化学的ドライエッチング（ＣＤＥ）等の等方性エッチングによってエッチバックする（図６５乃至図６８）。図では示していないが、この後、第１の実施の形態の図２５乃至図２８および図２９乃至図３２と同様に、周辺素子用のコンタクト穴を形成するリソグラフィ、およびエッチングを追加しても良い。
【００５９】
（ｃ）次いでソース線ＳＬの配線を形成するためのパターニングを行うが、第２の実施の形態ではデータ転送線引き出し部１４が省略されているため、コンタクトＣＢ、ＣＳ内の多結晶シリコンはフォトレジスト５８によりカバーされている。配線のリソグラフィーパターニング後、異方性エッチングにより配線をパターニングする（図６９乃至図７２）。
【００６０】
（ｄ）続いてレジスト５８除去後にＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタル６４を堆積した後に、配線材６９を用いて、コンタクトＣＢおよび第二のコンタクト埋め込み材７０を埋め込み、ＣＭＰなどでエッチバックする（図７３乃至図７６）。配線材６９としては、タングステン、アルミ、銅等の金属材料を使用する。この結果、埋め込まれた配線材６９によって、図１０に示したデータ転送線配線部１５が形成される。
【００６１】
（ｅ）その後のビアコンタクト１６の形成方法を図７７乃至図８８に示すが、図３７乃至図４８と同じなので説明は省略する。
【００６２】
（ｆ）後は、図示しないが、例えば、Ａｌ、ＡｌＣｕを１０〜１０００ｎｍ程度堆積する。さらに、異方性エッチングにより、ＡｌまたはＡｌＣｕをＩ―Ｉ方向に短冊状に加工し、データ転送線ＢＬを形成する。この後、シリコン酸化膜、シリコン窒化膜やＢＰＳＧ，ＰＳＧなどのシリケードガラスや、ＨＳＱやＭＳＱ、ＳｉＬＫなどの低誘電率層間絶縁膜からなる層間絶縁膜を１０〜１０００ｎｍ程度堆積し、図９乃至図１２に示す第２の実施の形態の構造を得る。
【００６３】
第２の実施の形態の効果を以下に説明する。コンタクトＣＢ、ＣＳのアスペクト比が高くなるとバリアメタル６４および配線材６９の埋め込み金属材料のカバレッジが不十分になりやすく、その結果、配線材６９の埋め込み金属材料の堆積異常や、コンタクトＣＢと半導体基板２６（または下層配線）間のリーク電流が大きくなる。第２の実施の形態ではコンタクトＣＢを多結晶シリコンなど半導体で埋め込んでいるため、アスペクトの高いデータ転送線コンタクトＣＢ部分にはバリアメタル６４が不要となる。このため、バリアメタル６４のカバレッジ不足に起因するリーク電流の増大が防止でき、またコンタクトＣＢ下部を先に埋め込んでいるため、配線層およびコンタクト上部を埋め込むためのアスペクトが小さくなり、バリアメタル６４および金属の埋め込み特性が向上する。また、多結晶シリコンなど半導体を埋め込んでいるため、データ転送線コンタクトＣＢ底にｎ型不純物をイオン注入をする必要なく、非常に浅い接合深さのデータ転送線コンタクトＣＢを形成できる。よって、データ転送線コンタクトＣＢを形成した半導体ｎ層間のパンチスルー耐圧を向上することができる。さらに、配線材６９のコンタクト埋め込み材料に多結晶ＳｉやＳｉＧｅ、またはアモルファスＳｉ、ＳｉＧｅを用いた場合には、ＳｉやＳｉＧｅを金属よりも非常にカバレッジの良いＣＶＤ法で埋め込むことができ、高アスペクト構造でも安定して埋め込むことができる。また、配線材６９として不純物添加した多結晶ＳｉやＳｉＧｅを用いた場合には、不純物を基板へ拡散することにより、再拡散イオン注入を行なわなくても安定したコンタクト抵抗を得ることができる。さらに、バリアメタル６４がコンタクト下部の埋め込みでは不要なため、コンタクトが微細化しても安定したｎ型領域とのコンタクト抵抗を実現できる。
【００６４】
本発明の第２の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭでは素子の微細化に伴ってデータ転送線コンタクトＣＢピッチが縮小されても、コンタクト間ショートマージンおよびデータ転送線（引き出し部１４）と隣接コンタクトＣＢ間のあわせずれマージンを確保することが可能である。
【００６５】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置によれば、データ転送線ＢＬの引出し部１４を必要とせず、直列かつ最小ピッチで配置することが可能となり、メモリセル内に配線がオーバーラップしないため、メモリセルの閾値変動を低減できる。また、データ転送配線形成後のウェットエッチングを必要とせず、コンタクト径の増大を抑制できるため、コンタクト間ショートの問題および合せずれによるコンタクトＣＢ−ビアコンタクト間ショートの問題を低減できる。また、データ転送線の引出し部１４を必要とせず複雑なＯＰＣ処理を省略でき、かつリソグラフィーマージンを拡大できる。また、合わせずれによるビアコンタクト１６と下層コンタクトとの短絡を防ぐことができ、接地面積が増大することにより、コンタクト抵抗を低減できる。また、コンタクトＣＢが素子分離領域１２に落ち込みｐ型ウェル２６とコンタクトＣＢとの耐圧不良が生ずるのを防ぐことができる。更にまた、コンタクトを多結晶シリコンで埋め込んでいるため、バリアメタルのカバレッジ不足に起因するリーク電流の増大が防止でき、またコンタクト下部を先に埋め込んでいるため、配線層およびコンタクト上部を埋め込むためのアスペクトが小さくなり、バリアメタルおよび金属の埋め込み特性が向上する。
【００６６】
第１の実施の形態，第２の実施の形態は他に以下の特徴を共通に有する。
【００６７】
［特徴１］
図５乃至図８に示した第１の実施の形態の構造及び図９乃至図１２に示した第２の実施の形態の構造に示したように、従来用いてきた円形のコンタクトパターンではなく、素子分離領域１２と平行したＩ−Ｉ方向に長いパターンを用いることにより、従来の円形コンタクトパターンよりも、より露光強度が大きく、露光感度を上昇させ、十分な焦点深度と十分な露光変動許容幅を有したままコンタクトＣＢを開口できる。よって従来よりも微細なコンタクトＣＢが形成でき、従来のデータ転送線ＢＬ幅方向のビアコンタクト１６の径を縮小することができる。よって、コンタクトＣＢの短径の最大径を従来よりも小さくでき、かつコンタクトＣＢの形状を従来と同等以上に形成することができる。なお、第２の実施の形態においては、コンタクトＣＢ下部の導電体埋め込み後にコンタクトＣＢ上部の金属埋め込みに先立って密着性向上と汚染低下のために僅かながら層間絶縁膜２７やバリア絶縁膜２２をエッチングすることがあり、この場合には、配線金属幅は、配線幅方向のコンタクト径よりも大きくなる。従来例では、同じ解像度の装置を用いた場合、図１４に示したように、２軸それぞれに最小線幅を得ることができないため、コンタクトパターンは最小配線幅よりも大きくなってしまっていた。いずれにせよ、配線とコンタクトとの距離は、本発明の第１の実施の形態および第２の実施の形態のように、配線金属幅が配線幅方向のコンタクト径以上となる場合には、同じ配線幅を用いた場合には、従来例に比べて大きく確保することができる。よって、コンタクトＣＢの最大径を従来よりも小さくでき、かつ、コンタクトＣＢの形状を従来よりも方形状に形成することができる。このため、コンタクトの一辺にほぼ平行な配線とコンタクトＣＢとの短絡を従来よりも生じにくくできる。かつ、下地が円形コンタクトの場合でも、円形のビアコンタクト１６の場合よりも合わせずれが生じても下地コンタクトとの接触面積をより大きく確保できる。このため、下地との合わせずれが生じても、より下地とのコンタクト抵抗を低減することができる。
【００６８】
さらに、例えば、レジスト変換差のように、ビアコンタクト１６の短辺方向の寸法誤差は、長辺方向の寸法誤差を大幅に緩和することができるので、リソグラフィによる寸法誤差も従来より小さくすることができ、より寸法の揃ったビアコンタクト１６を形成することができる。
【００６９】
［特徴２］
従来技術では、コンタクト及びデータ転送線形成後に同時にＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを堆積した後、タングステン、アルミ、銅等の金属材料でコンタクトＣＢ及び第二のコンタクト埋め込み材７０を埋め込み形成するか、コンタクトＣＢ形成後にリン、または砒素不純物を高濃度にドープした多結晶シリコンで埋め込み、異方性エッチングまたはＣＤＥ等の等方性エッチングによってエッチバックされた後、データ転送線引き出し部１４を、配線用の溝に埋め込み形成するプロセスを用いていた。更に、、続いてＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタル６４を堆積した後に、タングステン、アルミ、銅等の金属材料でコンタクトＣＢ及び第二のコンタクト埋め込み材７０を埋め込む形成する必要があっため、埋め込み配線形成後のウェットエッチングが下地コンタクト上部まで到達し、コンタクトＣＢ自身の加工後のウェットエッチングと合せて２回のウェットエッチングによる絶縁膜の後退により、コンタクト間ショートの問題を抱えていた。しかし本発明の第１の実施の形態および第２の実施の形態においては、配線用の溝に埋め込み形成するプロセスを用いた場合でも、従来のデータ転送線引き出し部１４を省略できるため、データ転送線コンタクトＣＢのウェットエッチングによる後退を抑制でき、データ転送線コンタクトＣＢ間ショートの問題を解決できる。なお、データ転送線引き出し部１４と同じ配線層が埋め込みダマシン（ｄａｍａｓｃｅｎｅ）形成されているか、異方性エッチング（ＲＩＥ）によって、配線材をエッチングして形成されているかは、図５乃至図８に示した第１の実施の形態の構造及び図９乃至図１２に示した第２の実施の形態の構造に示すように、データ転送線引き出し部１４と同じ配線層の側面及び底面に連続的にバリアメタル６４が形成されているかどうかで判別することができる。すなわち、バリアメタル６４が形成されている場合には、データ転送線引き出し部１４と同じ配線層が埋め込みダマシン（ｄａｍａｓｃｅｎｅ）形成されていると判別できる。
【００７０】
本発明の第２の実施の形態によりデータ転送線引き出し部１４を省略した場合、引出し部１４を必要としないため、上層のビアコンタクト１６はＩ−Ｉ方向に３Ｆ程度の大きさに留められ、ＩＩＩ−ＩＩＩ方向には最小ピッチ２Ｆ〜３Ｆの間隔で配置することが可能となり、メモリセルの閾値変動を最小限に抑えることが可能となる。（図１および図２には一般的なメモリセル構造として、それぞれ浮遊ゲート型メモリセルと電荷蓄積層を有するＭＯＮＯＳ型メモリセルの２種類を示してある）また、メモリセル上にデータ転送線ＢＬの引き出し部１４が形成されないので、データ転送線ＢＬの電位変動に伴うメモリセルの容量結合での電位変化を抑えることができる。よって、データ転送線ＢＬの電位がデータ転送線ＢＬ毎に変化する書き込み、読み出し時のメモリセルトランジスタ電極の電位変動を抑えることができ、よりしきい値分布が狭く、読み出しマージンの大きなトランジスタを実現できる。
【００７１】
さらに、データ転送線ＢＬの引き出し部ＣＢがメモリセル上に形成されないので、その部分を他の配線、例えば、ソース線ＳＬや、ＳＧＳの裏打ち線、ＳＧＤの裏打ち線、ロウデコーダ（ｒｏｗ ｄｅｃｏｒｄｅｒ）の同期をとるための配線に割り当てることができる。さらに、図５乃至図６及び図９乃至図１０に示したような通過配線５６を設け、書き込み時に電位を上昇させることにより、通過配線５６と、その下に形成されたメモリセルのソース電極及びドレイン電極の容量結合により、ソース電極及びドレイン電極の電位を上昇させて、非書き込みセルに誤って書き込まれる可能性を低下させることも可能である。更に、それらの配線幅を大きくすることができ、より低抵抗で高速動作する不揮発性半導体装置が実現できる。
【００７２】
特に、第１の実施の形態および第２の実施の形態では、ＳＧＤに隣接するメモリセルのソース電極及びドレイン電極拡散層の少なくとも一方の上に通過配線５６が形成されている例を示した。特に、図５乃至図８のＳＧＳ側のメモリセルから順にからメモリセルを書き込むシーケンスを用いている場合を考える。さらに、書き込みを行うメモリセルと同じデータ選択線に接続された書き込みを行わない第一のメモリセルについて、第一のメモリセルに直列に接続された第二のメモリセルの制御電極には、Ｖｐａｓｓなる電圧をパルス状に印加して、第一のメモリセルのソースドレイン電圧を上昇させることにより、第一のメモリセルに対する誤った書き込みを防ぐ場合を考える。ここでＶｐａｓｓは、５Ｖから１５Ｖの範囲の電圧とし、第一のメモリセルの制御電極にはＶｐｇｍなるＶｐａｓｓより高い電圧、例えば、１０Ｖから２５Ｖまでの電圧をパルス状に印加する。このような誤り書き込みが生じるアレイ配置は、例えば複数のデータ転送線ＢＬの一つのデータ転送線ＢＬに接続されたメモリセルに選択的にデータを書き込む構造及び動作を用いればよい。
【００７３】
この場合、書き込みセルよりＳＧＤ側のメモリセルは常に消去状態であるので、第一のメモリセルよりもＳＧＤ側に存在する第二のメモリセルの数が少ない場合には、第二のメモリセルによる容量結合が小さくなる。よって、第二のメモリセルの容量結合が減少し、第一のメモリセルのソース電極またはドレイン電極の電圧上昇量が低下し、より第一のメモリセルに対する誤った書き込みの確率が増加する。特に、第一のメモリセルよりＳＧＤ側にメモリセルが存在しない場合には、この誤った書き込みの確率が増加するが、第１の実施の形態および第２の実施の形態のように、ＳＧＤに隣接するメモリセルのソース電極およびドレイン電極拡散層の少なくとも一方の上に通過配線を形成し、Ｖｐａｓｓ印加時に通過配線にも、例えば、５Ｖから２５Ｖの範囲の電圧をパルス状に印加することにより、誤った書き込みの確率を低減することができる。
【００７４】
もちろん、ＳＧＤに隣接するメモリセルのみならず、第二隣接のメモリセルのソース電極及びドレイン電極拡散層の少なくとも一部上にも、前記通過配線５６を形成することにより、より誤った書き込みの確率を低減することができる。なお、図５乃至図８に示す第１の実施の形態では、第一のメモリセルよりＳＧＤ側のドレイン拡散層上には一部通過配線５６を形成することにより、ＳＧＤ上には通過配線を形成していない。このようにすることにより、通過配線５６の昇圧によって、ＳＧＤの制御電極電位が上昇し、ＳＧＤを通じてメモリセルのソースドレイン拡散層の昇圧電位がデータ転送線ＢＬ側に漏れてしまい誤った書き込みが生じる問題を低減することができる。また、ビアコンタクト１６と通過配線５６との間隔を広げることができるので、これらの間の絶縁耐圧を大きく保つことができる。これは、例えば、ＳＧＤの制御電極について、例えば通過配線５６と同層で低抵抗の裏打ち配線で行わず、配線抵抗が大きい場合に有効である。
【００７５】
一方、図９乃至図１２に示す第２の実施の形態では、第一のメモリセルよりＳＧＤ側のドレイン拡散層上およびＳＧＤ上にも通過配線５６を形成している。このようにすることにより、通過配線５６の昇圧によって、ＳＧＤに隣接するメモリセルのソース電極およびドレイン電極の両方を昇圧することができ、誤った書き込みが生じる問題を低減することができる。これは、例えば、ＳＧＤの制御電極について例えば通過配線５６と同層で低抵抗の裏打ち配線行い、実効的なＳＧＤ制御電極の配線抵抗が小さい場合に有効である。
【００７６】
また、第１の実施の形態および第２の実施の形態では、通過配線５６について、１つだけの例を示したが、もちろん、ＳＧＳとＳＧＤの間に複数形成してもよい。この場合でも、従来例よりもデータ転送線引き出し部１４の部分の面積を削減できるので、通過配線５６を形成できる領域を広く確保でき、より多くの通過配線５６、または低抵抗な幅の広い通過配線５６をレイアウトすることができる。
【００７７】
また、図５乃至図８に示すようにビアコンタクト１６の形状を長楕円形状に変更することにより、Ｉ−Ｉ方向の合せ余裕を確保することが可能となる。また、Ｉ−Ｉ方向にビアコンタクト１６の領域を広げることにより、より露光強度が大きく、露光感度を上昇させ、十分な焦点深度と十分な露光変動許容幅を有したままコンタクトを開口でき、リソグラフィーマージンを拡大することができるため、マージンを確保できる範囲で、ＩＩＩ−ＩＩＩ方向のコンタクト径を縮小することも可能となる。
【００７８】
［特徴３］
データ転送線引出し部１４の配線がない分ソース線ＳＬの線幅を広く確保するようパターン形成することにより、ソース線ＳＬの抵抗も低下でき、より安定したしきい値設定が行なえる。また、ソース線コンタクトＣＳは、データ転送線コンタクトＣＢと同様、素子領域１０上に形成されるので、素子分離領域１２上に形成される場合に生じる、ｐ型ウェル２６まで第二のコンタクト埋め込み材７０が達してｐ型ウェル２６と第二のコンタクト埋め込み材７０との耐圧が低下する不具合の頻度も低下させることができる。
【００７９】
［特徴４］
周辺素子の配線構造については、データ転送線コンタクトＣＢ層、通過配線５６、ビアコンタクト１６層の３つが順に形成されるので、従来例と同じ配線層数を用いることが出来る。特に、第１の実施の形態のソース線コンタクトＣＳ形成と同じプロセスで、周辺素子のコンタクト形成を行うことが可能である。この場合、周辺素子の半導体領域上のコンタクトは半導体領域またはｐ型ウェル２６、または、ゲート電極に直接合わせすることができる。さらに、従来例のように、データ転送線引き出し部１４はメモリセル部でデータ転送線コンタクトＣＢと合わせをする必要が無いので、周辺素子の半導体領域上のコンタクトＣＢに通過配線５６を直接合わせにすることができる。従来例では、データ転送線引き出し部１４はメモリセル部でデータ転送線コンタクトＣＢと合わせをする必要があり、データ転送線コンタクトＣＢと別工程のリソグラフィで周辺素子の半導体領域上のコンタクトＣＢを作成する場合には、合わせが間接あわせ以上となり、合わせ精度が悪化する。ここで、一般的に、多層配線においては、下部コンタクトおよび配線層ほど小さなデザインルールおよび合わせ精度が必要となるが、実施例の構造では、周辺素子について配線およびコンタクトの合わせ精度を従来例よりも向上できる。
【００８０】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【００８１】
ページモードとは、図８９に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル列６０６を一括してビット線６０３を介してセンスアンプ６０２内にメモリセル列６０５として読み出し、或いは一括してセンスアンプ６０２から書き込む動作を行なう。即ち、ページ単位で読み出し、書き込みを行っている。図８９において、ワード線６０４とビット線６０３の交差部分にメモリセル６０７が配置されている。
【００８２】
これに対して、バイトモードとは、図９０に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル６０８をバイト単位でセンスアンプ６０２内にメモリセル６１３として読み出し、或いはバイト単位でセンスアンプ６０２内のメモリセル６１３からメモリセル６０８に対して書き込む動作を行なう。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【００８３】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、図９１に示すように、フラッシュメモリセルアレイ６０１内を、フラッシュメモリ６０９部分とＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ６０１内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行なう。フラッシュメモリ６０９内の同一のワード線上のメモリセル列６１１をページ単位でＲＯＭ領域を有するＥＥＰＲＯＭ６１０側にメモリセル列６１２として読み出し、或いは書き込む例が、図９１に示されている。
【００８４】
上述した本発明の第１の実施の形態及び第２の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。特に、後述するように、フラッシュメモリをメモリカード、或いはＩＣカードに適用して使用する場合には、システムＬＳＩを構成するため、ワンチップ化を推し進める意味でも、フラッシュメモリをシステム的に動作可能な、ＲＯＭ領域を有するＥＥＰＲＯＭモードが重要である。
【００８５】
（第４の実施の形態）
（システムＬＳＩ）
本発明の第１の実施の形態乃至第３の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図９２乃至図９９に示す。
【００８６】
（適用例１）
以上説明した本発明の第１の実施の形態乃至第３の実施の形態に係る不揮発性半導体記憶装置は、単体の読出し専用メモリ（ＲＯＭ）アレイのみならず、より複雑な論理回路とＲＯＭアレイを同一半導体基板上に形成した半導体記憶装置システムとしても適用できる。図９２は、例えば、第１の実施の形態乃至第３の実施の形態において説明した不揮発性半導体記憶装置のメモリセルアレイ構造を用いたコンピュータシステム２１２を示している。特に、図９２では、車載システムに対するコンピュータシステム２１２を示しており、入出力ポート２０１を通じて、車載センサ又はアクチュエータ２１１と配線により電気的に接続され、電気的信号の授受を行っている。また、コンピュータシステム２１２は、電源２１０と電源線ＰＬを通じて電力を供給されている。電源２１０の出力としては１Ｖ以上５Ｖ以下の電圧となることが、後述するＲＡＭ２０３やＣＰＵ２０２、入出力ポート２０１の論理回路の電源電圧仕様を満たし、単一の電源配線で配線でき配線面積を削減できるため望ましい。なお、図において、容易に判別できるように、電源線ＰＬを太線で表示している。
【００８７】
なお、このコンピュータシステム２１２は、入出力ポート２０１、一次記憶装置となるＲＡＭ２０１、情報演算を行うＣＰＵ２０２、およびＲＯＭ２０４を含んでおり、これらはデータバス配線およびシステム内制御線によって、データの授受が行えるようになっている。ここで、ＲＯＭ２０４は、ＣＰＵ２０２の実行するプログラムを記憶するため、さらに、例えば、個々の車両番号や車両の輸出地の情報などを記憶するための領域である。さらに、ＲＯＭ２０４はデータバスに接続されたＲＯＭ制御回路２０５を有する。このＲＯＭ制御回路２０５はデータバスやシステム内制御線を通じて与えられたＲＯＭ２０４の読み出し操作、書き込み操作、および消去操作指示によって、メモリセルの特定アドレスの読み出し操作、書き込み操作、および消去操作を行う論理回路である。更に、このＲＯＭ制御回路２０５は列デコーダおよびセンスアンプ２０６と接続され、指定された列のアドレスをデコードし、その列の書き込みデータ又は読み出しデータを授受する回路である。さらに、列デコーダおよびセンスアンプ２０６はそれぞれのデータ転送線を通じてメモリセルアレイ２０７と接続されている。一方、このＲＯＭ制御回路２０５は行デコーダおよび行ドライバ２０８と接続され、指定された行のアドレスをデコードし、その行に対応するデータ選択線に、例えば書き込み時に昇圧回路２０９から与えられた昇圧電圧を印加する回路である。ここで、昇圧回路２０９は、例えば、チャージポンプ回路を有し、前記メモリセルアレイ２０７に例えば、電源電圧以上３０Ｖ以下の高電圧を与える回路である。
【００８８】
更に、行デコーダおよび行ドライバ２０８はそれぞれのデータ選択線を通じてメモリセルアレイ２０７と接続されている。なお、ここでメモリセルアレイ２０７は、例えば、第１の実施の形態乃至第３の実施の形態において説明した不揮発性半導体記憶装置のメモリセルアレイ構造を取っている。車載用ＬＳＩシステムでは、車内温度が民生仕様温度（例えば８５℃）よりも高くなる可能性があるため、例えば、８５℃以上の１０５℃環境での高温動作保証が要求されるが、このような環境でも本適用例の不揮発性半導体記憶装置システムは信頼性の高く誤動作の少ないメモリシステムを実現できる。
【００８９】
また、高電圧が印加される昇圧回路２０９および行デーコーダおよび行ドライバ２０８と、それよりも低い電源電圧で動作するＲＯＭ制御回路２０５、列デコーダーおよびセンスアンプ２０６とをより近接させてもパンチスルーが生じないので、より小さいＲＯＭ回路面積が実現できる。勿論、本適用例において、ＲＯＭ２０４内部だけでなく、ＲＯＭと同一半導体基板上に例えば、ＣＰＵ２０２やＲＡＭ２０３を形成した混載回路を形成してもよい。このような例でも、低電圧動作するＣＰＵ２０２やＲＡＭ２０３と行デーコーダおよび行ドライバ２０８および昇圧回路２０９とをより近接させてもパンチスルーが生じないので、より小さい混載回路面積が実現できる。
【００９０】
（適用例２）
一例として、半導体メモリデバイス５０を含むメモリカード６０は、図９３に示すように構成される。半導体メモリデバイス５０には、本発明の第１の実施の形態乃至第３の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード６０は、図９３に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
【００９１】
半導体メモリデバイス５０を内蔵するメモリカード６０に対しては、シグナルラインＤＡＴ、コマンドラインイネーブルシグナルラインＣＬＥ、アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号、アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス５０がレディーか否かを示す信号を伝達する。
【００９２】
（適用例３）
図９３において示されたメモリカード６０の適用例としては、図９４に示すように、メモリカードホルダ８０を想定することができる。メモリカードホルダ８０は、本発明の第１の実施の形態乃至第３の実施の形態において詳細に説明された不揮発性半導体記憶装置を半導体メモリデバイス５０として備えた、メモリカード６０を収容することができる。メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。
【００９３】
（適用例４）
図９５を参照して、更に別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０を収容可能な接続装置９０について、図９５には開示されている。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５０として、本発明の第１の実施の形態乃至第３の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に装着され、しかも電気的に接続される。接続装置９０は接続ワイヤ９２及びインタフェース回路９３を介して、ＣＰＵ９４及びバス９５を備えた回路ボード９１に接続される。
【００９４】
（適用例５）
図９６を参照して、別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５０として、本発明の第１の実施の形態乃至第３の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に対して装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【００９５】
（適用例６）
図９７を参照して、別の適用例を説明する。メモリカード６０は、半導体メモリデバイス５０として、本発明の第１の実施の形態乃至第３の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード６０をメモリカードホルダ８０を内蔵するデジタルカメラ６５０に適用した例を図９７は示している。
【００９６】
（適用例７）
本発明の第１の実施の形態乃至第３の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図９８及び図９９に示すように、半導体メモリデバイス５０とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むＩＣ（ｉｎｔｅｒｆａｃｅ ｃｉｒｃｕｉｔ：ＩＣ）カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。図９９において、半導体メモリデバイス５０或いはＲＯＭ４１０に対して、本発明の第１の実施の形態乃至第３の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びＲＯＭ領域を有するＥＥＲＯＭモードが可能である。
【００９７】
（その他の実施の形態）
なお、本発明は上記した実施例に限定されるものではなく種々の変形が可能てある。例えば素子分離膜や絶縁膜の形成方法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する方法以外に、例えば堆積したシリコンに酸素イオンを注入して形成する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、素子分離として、ＬＯＣＯＳ構造やゲート電極を用いたフィールドシールド構造を用いても構わない。
【００９８】
更に、電荷蓄積層は、ＴｉＯ２やＡｌ２Ｏ３、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、それら積層膜を用いてよい。
【００９９】
さらに、半導体基板としてｐ型シリコン基板を用いる場合について説明したが、代わりにｎ型シリコン基板やＳＯＩ基板のＳＯＩシリコン層、またはＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む単結晶半導体基板であればよい。
【０１００】
更に、ｐ型ウェル上にｎ型ＦＥＴを形成する場合を説明したが、ｎ型ウェル上にｐ型ＦＥＴを形成してもよく、その場合、各実施例におけるソース、ドレイン領域および各半導体領域のｎ型をｐ型に、ｐ型をｎ型にそれぞれ置き換え、さらに、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩｎ、Ｂのいずれかと置き換えればよい。
【０１０１】
また、制御ゲート電極はＳｉ半導体、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶を用いてしてもよく、多結晶であってもよいし、これらの積層構造にしてもよい。また、アモルファスＳｉ、アモルファスＳｉＧｅ混晶、またはアモルファスＳｉＧｅＣ混晶を用いることができ、これらの積層構造にしてもよい。ただし、半導体であること、特に、Ｓｉを含んだ半導体であることが、ｐ型のゲート電極を形成し、ゲート電極からの電子注入を防ぐことができ望ましい。さらに、電荷蓄積層はドット状に配置形成されていてもよく、その場合にも本発明が適用できることはいうまでもない。
【０１０２】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０１０３】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１０４】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施例等を含むことは勿論である。
【０１０５】
【発明の効果】
本発明の不揮発性半導体記憶装置及びその製造方法によれば、下層コンタクトに接続されるデータ転送線引き出し部を形成せず、ビアコンタクトを直接下層コンタクトに接続することができ、最小ピッチで並んだデータ転送線引出し部を必要としないため、データ転送線引き出し部としてダマシンプロセスを用いた場合、ウェットエッチング前処理による配線引き出し部の幅の増加に伴う配線ショート（短絡）不良を回避できる。
【０１０６】
また、複雑なＯＰＣ処理を省略できるため、配線層自体のリソグラフィーマージンの問題を解決することができる。その際、ビアコンタクトの形状を従来の円形形状からリソグラフィマージンを確保できる程度の長楕円形状に変更することにより、ビア長辺方向の合せずれの問題も解決することができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置に適用される浮遊ゲート型メモリセルの模式的断面構造図。
【図２】本発明の不揮発性半導体記憶装置に適用されるＭＯＮＯＳ型メモリセルの模式的断面構造図。
【図３】本発明の不揮発性半導体記憶装置に適用されるＮＡＮＤ型メモリセルユニットの回路構成図。
【図４】本発明の不揮発性半導体記憶装置に適用されるＮＡＮＤ型メモリセルユニットの平面パターン構成図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成図。
【図６】図５のＩ−Ｉ線に沿う模式的断面構造図。
【図７】図５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８】図５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成図。
【図１０】図９のＩ−Ｉ線に沿う模式的断面構造図。
【図１１】図９のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１２】図９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図１４】図１３のＩ−Ｉ線に沿う模式的断面構造図。
【図１５】図１３のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１６】図１３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図１８】図１７のＩ−Ｉ線に沿う模式的断面構造図。
【図１９】図１７のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図２０】図１７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図２２】図２１のＩ−Ｉ線に沿う模式的断面構造図。
【図２３】図２１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図２４】図２１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図２６】図２５のＩ−Ｉ線に沿う模式的断面構造図。
【図２７】図２５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図２８】図２５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図３０】図２９のＩ−Ｉ線に沿う模式的断面構造図。
【図３１】図２９のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３２】図２９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図３４】図３３のＩ−Ｉ線に沿う模式的断面構造図。
【図３５】図３３のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３６】図３３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図３８】図３７のＩ−Ｉ線に沿う模式的断面構造図。
【図３９】図３７のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４０】図３７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図４２】図４１のＩ−Ｉ線に沿う模式的断面構造図。
【図４３】図４１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４４】図４１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図４６】図４５のＩ−Ｉ線に沿う模式的断面構造図。
【図４７】図４５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図４８】図４５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図５０】図４９のＩ−Ｉ線に沿う模式的断面構造図。
【図５１】図４９のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５２】図４９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図５３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図５４】図５３のＩ−Ｉ線に沿う模式的断面構造図。
【図５５】図５３のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５６】図５３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図５７】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図５８】図５７のＩ−Ｉ線に沿う模式的断面構造図。
【図５９】図５７のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６０】図５７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図６２】図６１のＩ−Ｉ線に沿う模式的断面構造図。
【図６３】図６１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６４】図６１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図６６】図６５のＩ−Ｉ線に沿う模式的断面構造図。
【図６７】図６５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図６８】図６５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６９】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図７０】図６９のＩ−Ｉ線に沿う模式的断面構造図。
【図７１】図６９のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図７２】図６９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図７４】図７３のＩ−Ｉ線に沿う模式的断面構造図。
【図７５】図７３のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図７６】図７３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図７７】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図７８】図７７のＩ−Ｉ線に沿う模式的断面構造図。
【図７９】図７７のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８０】図７７のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図８２】図８１のＩ−Ｉ線に沿う模式的断面構造図。
【図８３】図８１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８４】図８１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する平面パターン構成図。
【図８６】図８５のＩ−Ｉ線に沿う模式的断面構造図。
【図８７】図８５のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図８８】図８５のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図８９】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ページ型フラッシュメモリの模式的ブロック構成図。
【図９０】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、バイト型フラッシュメモリの模式的ブロック構成図。
【図９１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、ＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的ブロック構成図。
【図９２】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用する車載用集積回路の模式的ブロック構成図。
【図９３】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図９４】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードおよびカードホルダーの模式的構成図。
【図９５】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードおよびそのカードホルダーを受容可能な接続装置の模式的構成図。
【図９６】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図９７】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図９８】本発明の第４の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの模式的構成図。
【図９９】本発明の第４の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図１００】従来例に係る不揮発性半導体記憶装置の平面パターン構成図。
【図１０１】図１００のＩ−Ｉ線に沿う模式的断面構造図。
【図１０２】図１００のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１０３】図１００のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１０４】従来例に係る不揮発性半導体記憶装置において、リソグラフィーマージンの低下によるデータ転送線コンタクトＣＢが短絡した状態を説明する平面パターン構成図。
【図１０５】従来例に係る不揮発性半導体記憶装置において、あわせ余裕の低下によるデータ転送線コンタクトＣＢと配線間が短絡した状態を説明する平面パターン構成図。
【図１０６】従来例に係る不揮発性半導体記憶装置において、リソグラフィーマージン低下によるデータ転送線オープン／ショート（短絡）不良を説明する平面パターン構成図。
【図１０７】従来例に係る不揮発性半導体記憶装置において、ビアコンタクト直接接続時合せ余裕の低下によるコンタクトオープン不良を説明する平面パターン構成図。
【符号の説明】
１０…素子領域（第二の半導体領域）
１２，３０…素子分離領域
１４…データ転送線引き出し部
１５…データ転送線配線部
１６…ビアコンタクト（上層導電体プラグ）
１８…拡散層（ｎ型領域）
２０…メモリセル
２２…バリア絶縁膜（下層層間絶縁膜）
２３…上層層間絶縁膜
２４…層間絶縁膜
２６…ｐ型ウェル又は半導体基板（第一の半導体層）
２７…第一の層間絶縁膜
２８…ソース転送線コンタクトＣＳとｐ型ウェル２６との短絡部
２９…第二の層間絶縁膜
３２…データ転送線コンタクトＣＢとｐ型ウェル２６との短絡部
３４…データ転送線コンタクトＣＢと配線との余裕の低下部
３６…オープン不良部
３８…ショート不良部
４０…浮遊ゲート
４２…インターポリ絶縁膜
４４…トンネル絶縁膜
４６…制御ゲート電極
４８…マスク絶縁膜
４９…電荷蓄積層
５０…半導体メモリデバイス
５１…ＮＡＮＤ型メモリセルユニット
５２…ブロック絶縁膜
５４…ソースまたはドレイン電極
５６…通過配線（第一の配線）
５７…データ転送線（ＢＬ）（第二の配線）
５８…レジスト
５９…バリア絶縁膜エッチング部
６０…メモリカード
６２…通過配線領域
６４…バリアメタル
６６…コンタクト埋め込み材および配線材
６８…ビアコンタクトエッチング領域
６９…配線材
７０…第二のコンタクト埋め込み材（ＣＢ，ＣＳ）
８０…メモリカードホルダ
９０…接続装置
９１…回路ボード
９２…接続ワイヤ
９３…インタフェース回路
９４，２０２，４３０…ＣＰＵ
９５…バス
２０１…入出力ポート
２０３…ＲＡＭ
２０４…ＲＯＭ
２０５…ＲＯＭ制御回路
２０６…列デコーダおよびセンスアンプ
２０７…メモリセルアレイ
２０８…行デコーダおよび行ドライバ
２０９…昇圧回路
２１０…電源
２１１…車載センサ又はアクチュエータ
２１２…コンピュータシステム
３５０…パーソナルコンピュータ
４００…ＭＰＵ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３１…演算部
４３２…制御部
５００…ＩＣカード
６００…プレーンターミナル
６０１…フラッシュメモリセルアレイ
６０２…センスアンプ
６０３…ビット線
６０４…ワード線
６０５，６０６，６１１，６１２…メモリセル列
６０７，６０８，６１３…メモリセル
６０９…フラッシュメモリ
６１０…ＲＯＭ領域を有するＥＥＰＲＯＭ
６５０…デジタルカメラ
Ｍ０，Ｍ１，Ｍ２，Ｍ３，…，Ｍ１４，Ｍ１５…不揮発性メモリセル
ＳＳＬ，ＧＳＬ…選択ゲート線（選択ゲート制御線）
ＢＬ…ビット線（データ転送線）
ＷＬ，ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬ１４，ＷＬ１５…ワード線（データ選択線）
ＣＳ…ソース線コンタクト（ソース線コンタクトプラグ）
ＣＢ…データ転送線コンタクト（下層導電体プラグ）
ＳＧＳ…ソース線側選択ゲートトランジスタ
ＳＧＤ…ビット線側選択ゲートトランジスタ
ＳＬ…（共通）ソース線
ＣＬＥ…コマンドラインイネーブルシグナルライン
ＡＬＥ…アドレスラインイネーブルシグナルライン
ＤＡＴ…シグナルライン
Ｒ／Ｂ…レディー／ビジーシグナルライン
Claims (29)
- 第一の半導体層と、
前記第一の半導体層上に形成され、素子分離領域により第一の方向が長手となるように区画された複数の第二の半導体領域と、
前記第一の半導体層上方に形成された第一の層間絶縁膜と、
前記第一の層間絶縁膜に埋め込まれ、前記第二の半導体領域にそれぞれ接続された下層導電体プラグと、
前記第一の層間絶縁膜に埋め込まれ、前記第一の方向と直交する第二の方向に伸延する第一の配線と、
前記下層導電体プラグおよび第一の層間絶縁膜上に形成された第二の層間絶縁膜と、
前記第二の層間絶縁膜に埋め込まれ、前記下層導電体プラグ上及び側面に接してそれぞれ形成された上層導電体プラグと、
前記第二の層間絶縁膜上に形成されて前記上層導電体プラグ上に接してそれぞれ形成され、前記第一の方向に伸延する第二の配線
とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記第一の層間絶縁膜に埋め込まれ、前記下層導電体プラグと同一材料で形成されたソース線コンタクトプラグと、
前記ソース線コンタクトプラグの上部において、前記第一の層間絶縁膜に埋め込まれたソース線
とを更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記下層導電体プラグの上部は、前記上層導電体プラグに直接接触して形成され、かつ前記上層導電体プラグの上部は、前記第二の配線に直接接触して形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
- 前記下層導電体プラグは、前記第二の方向に一列に複数個整列して形成されていることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記第一の配線は、前記第一の層間絶縁膜に形成された配線溝に埋め込まれ、前記下層導電体プラグの少なくとも上部は、前記第一の配線層と同じ材質膜により、前記第一の層間絶縁膜に埋め込み形成されていることを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記第一の層間膜は、下層層間絶縁膜と、前記下層層間絶縁膜に接して形成された前記下層層間絶縁膜よりも低誘電率の上層層間絶縁膜をを含むことを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記上層導電体プラグの第一の方向の長さは、前記下層導電体プラグの第一の方向の長さよりも長く、前記上層導電体プラグの第二の方向の長さは、前記下層導電体プラグの第二方向の長さよりも短いことを特徴とする請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記第一の層間絶縁膜に埋め込まれ、前記下層導電体プラグの上部に配置されたデータ転送線配線部を更に備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記第一の層間絶縁膜に埋め込まれ、前記下層導電体プラグと同一材料で形成されたソース線コンタクトプラグと、
前記ソース線コンタクトプラグの上部において、前記第一の層間絶縁膜に埋め込まれたソース線
とを更に備えることを特徴とする請求項８記載の不揮発性半導体記憶装置。 - 前記下層導電体プラグの上部は、前記データ転送線配線部を介して前記上層導電体プラグに直接接触して形成され、かつ前記上層導電体プラグの上部は、前記第二の配線に直接接触して形成されていることを特徴とする請求項８又は請求項９に記載の不揮発性半導体記憶装置。
- 前記下層導電体プラグは、前記第二の方向に一列に複数個整列して形成されていることを特徴とする請求項８〜１０のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記第一の配線は、前記第一の層間絶縁膜に形成された配線溝に埋め込まれ、前記データ転送線配線部は、前記第一の配線層と同じ材質膜により、第一の層間絶縁膜に埋め込まれていることを特徴とする請求項８〜１１のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記第一の層間膜は、下層層間絶縁膜と、前記下層層間絶縁膜に接して形成された前記下層層間絶縁膜よりも低誘電率の上層層間絶縁膜をを含むことを特徴とする請求項８〜１２のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記上層導電体プラグの第一の方向の長さは、前記下層導電体プラグの第一の方向の長さよりも長く、前記上層導電体プラグの第二の方向の長さは、前記下層導電体プラグの第二の方向の長さよりも短いことを特徴とする請求項８〜１３のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記第二の半導体領域上に形成され、保持すべきデータに応じて電荷が注入もしくは放出する電荷蓄積層を有するメモリセルを複数備える再書き込みが可能な不揮発性半導体記憶装置であって、
直列に接続されてＮＡＮＤ型メモリセル列と、
前記ＮＡＮＤ型メモリセル列のソース電極またはドレイン電極の一端を、前記下層導電体プラグに電気的に接続する選択トランジスタ
とを更に備えることを特徴とする請求項１又は請求項８に記載の不揮発性半導体記憶装置。 - 前記メモリセルは、少なくとも１つの電荷蓄積層とデータ選択線となる制御ゲート電極を有する電界効果トランジスタであり、第一導電型のウェル領域上に形成されていることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
- 前記複数のメモリセルは、前記第二の方向に複数並列に形成され、前記データ選択線は前記第二の配線と直交して配置されることによりメモリセルアレイを形成することを特徴とする請求項１５記載の不揮発性半導体記憶装置。
- 前記選択トランジスタと前記メモリセルを接続するソース電極またはドレイン電極の上部に、前記第一の層間絶縁膜を介して第一の配線が形成されていることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
- 前記選択トランジスタの上部に、前記第一の層間絶縁膜を介して第一の配線が形成されていることを特徴とする請求項１８記載の不揮発性半導体記憶装置。
- 半導体基板又はウェル上に素子分離領域を形成後、バリア絶縁膜を形成し、更に第一の層間絶縁膜を形成する工程と、
データ転送線コンタクトおよびソース線コンタクトのパターニング後、前記バリア絶縁膜をエッチングする工程と、
ソース線および通過配線を埋め込む溝を形成後、第一のバリアメタルを堆積し、更に第一の金属材料を堆積して前記溝を埋め込み、更にエッチバック後、データ転送線コンタクトおよびソース線コンタクト、ソース線および通過配線を形成する工程と、
第二の層間絶縁膜を堆積し、ビアコンタクトのパターニング後、前記データ転送線コンタクトの上面に達する程度まで前記層間絶縁膜をエッチングし、第二のバリアメタルを堆積後、第二の金属材料を埋め込み、更にエッチバック後、ビアコンタクトを形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記データ転送線コンタクトおよびソース線コンタクトのパターニング後、前記バリア絶縁膜をエッチングする工程は同時に実施されることを特徴とする請求項２０記載の不揮発性半導体記憶装置の製造方法。
- 前記データ転送線コンタクトおよびソース線コンタクトのパターニング後、前記バリア絶縁膜をエッチングする工程は別々に実施されることを特徴とする請求項２０記載の不揮発性半導体記憶装置の製造方法。
- 前記バリア絶縁膜はシリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜からなることを特徴とする請求項２０記載の不揮発性半導体記憶装置の製造方法。
- 前記第一および第二のバリアメタルは、Ｔｉ、Ｔａ、ＴａＮ又はＴｉＮからなることを特徴とする請求項２０記載の不揮発性半導体記憶装置の製造方法。
- 前記第一および第二の金属材料は、タングステン、アルミニウム又は銅からなることを特徴とする請求項２０記載の不揮発性半導体記憶装置の製造方法。
- 半導体基板又はウェル上に素子分離領域を形成後、バリア絶縁膜を形成し、更に第一の層間絶縁膜を形成する工程と、
データ転送線コンタクトおよびソース線コンタクトの同時パターニング後、前記バリア絶縁膜をエッチングする工程と、
リン又は砒素不純物をドープした多結晶シリコンを堆積して埋め込み、更にエッチバック後、データ転送線コンタクトおよびソース線コンタクトを形成する工程と、
ソース線、通過配線およびデータ転送線配線部を埋め込む溝を形成後、第一のバリアメタルを堆積し、更に第一の金属材料を堆積して前記溝を埋め込み、更にエッチバック後、ソース線、通過配線およびデータ転送線配線部を形成する工程と、
第二の層間絶縁膜を堆積し、ビアコンタクトのパターニング後、前記データ転送線配線部の上面に達する程度まで前記層間絶縁膜をエッチングし、第二のバリアメタルを堆積後、第二の金属材料を埋め込み、更にエッチバック後、ビアコンタクトを形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記バリア絶縁膜はシリコン窒化膜、シリコン酸窒化膜又は酸化アルミニウム膜からなることを特徴とする請求項２６記載の不揮発性半導体記憶装置の製造方法。
- 前記第一および第二のバリアメタルは、Ｔｉ、Ｔａ、ＴａＮ又はＴｉＮからなることを特徴とする請求項２６記載の不揮発性半導体記憶装置の製造方法。
- 前記第二の金属材料は、タングステン、アルミニウム又は銅からなることを特徴とする請求項２６記載の不揮発性半導体記憶装置の製造方法。
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