JP2005026325A

JP2005026325A - Semiconductor device and manufacturing method of semiconductor device

Info

Publication number: JP2005026325A
Application number: JP2003187881A
Authority: JP
Inventors: Hideki Kimura; 英樹木村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2005-01-27

Abstract

【課題】ゲート耐圧を確保し、ソース抵抗を低減した半導体装置およびその製造方法を提供すること。
【解決手段】ショットキーコンタクト層１５およびこのショットキーコンタクト層１５上に位置するキャップ層１６が形成された半導体基板１１と、キャップ層１６上に設けられたソース電極Ｓおよびドレイン電極Ｄと、ソース電極Ｓおよびドレイン電極Ｄ間に位置するキャップ層１６上に堆積された第１絶縁膜１７と、この第１絶縁膜１７を貫通してショットキーコンタクト層１５の所定深さ部分まで形成した溝２０に埋め込まれ、その下端部分がショットキーコンタクト層１５に接触するゲート電極と、ショットキーコンタクト層１５およびキャップ層１６からなり溝２０に面する壁部とゲート電極Ｇの上方部分との間に挟まれた第２絶縁膜２１とを具備している。
【選択図】図１A semiconductor device and a method for manufacturing the semiconductor device in which a gate breakdown voltage is secured and a source resistance is reduced.
A semiconductor substrate 11 on which a Schottky contact layer 15 and a cap layer 16 positioned on the Schottky contact layer 15 are formed; a source electrode S and a drain electrode D provided on the cap layer 16; and a source A first insulating film 17 deposited on the cap layer 16 located between the electrode S and the drain electrode D, and a groove 20 formed through the first insulating film 17 to a predetermined depth portion of the Schottky contact layer 15 And sandwiched between the gate electrode whose lower end portion is in contact with the Schottky contact layer 15, the wall portion made of the Schottky contact layer 15 and the cap layer 16 and facing the groove 20, and the upper portion of the gate electrode G. The second insulating film 21 is provided.
[Selection] Figure 1

Description

【０００１】
【発明の属する技術分野】
本発明は、高周波動作に適する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓなどの化合物半導体を用いた半導体装置、たとえばヘテロ接合を有する高電子移動度トランジスタ（以下ＨＥＭＴという）は高周波特性に優れ、マイクロ波帯で動作する高出力低雑音素子として広く実用化されている。
【０００３】
ここで、従来の半導体装置について、ダブルへテロ構造ＰＨＥＭＴを例にとり、図２を参照して説明する。半絶縁性半導体基板（ＧａＡｓ）３１上に、ＭＢＥ（分子線エピタキシャル成長）またはＭＯＣＶＤ（有機金属気相成長）により、バッファ層（ＧａＡｓ）３２および電子供給層（ｎ−ＡｌＧａＡｓ）３３ａ、チャネル層（ｉ−ＩｎＧａＡｓ）３４、電子供給層（ｎ−ＡｌＧａＡｓ）３３ｂ、ショットキーコンタクト層（ｎ−ＡｌＧａＡｓ）３５、アンドープ層（ｉ−ＧａＡｓ）３６、良好なオーム性接触を得るためのキャップ層（ｎ^＋ＧａＡｓ）３７が順に形成されている。
【０００４】
バッファ層３２〜キャップ層３７が形成された半導体基板３１のキャップ層３７上にソース電極Ｓおよびドレイン電極Ｄが形成されている。アンドープ層３６上に絶縁膜３８が堆積され、絶縁膜３８に設けた開口部分を通してアンドープ層３６にゲート電極Ｇが埋め込まれている。
【０００５】
上記の従来技術に関連する半導体装置は特許文献１などに記載されている。
【０００６】
【特許文献１】
特開平６−２３２１６７号公報
【０００７】
【発明が解決しようとする課題】
従来の半導体装置たとえばＨＥＭＴは、絶縁膜３８とアンドープ層３６との界面に高密度の表面準位が発生する。そして、表面準位で形成される表面空乏層がＨＥＭＴの動作に悪影響を与える。
【０００８】
このような表面空乏層の影響を低減するために、絶縁膜３８およびアンドープ層３６間の界面とゲート電極Ｇ下方のチャネル部とを離した構造、いわゆる埋めこみゲート構造が採用されている。
【０００９】
埋めこみゲート電極構造の場合、従来の半導体装置では、動作時における十分なゲート耐圧を得るために、図２に示したように、ゲート電極Ｇが接する溝の壁部をアンドープ層３６、あるいは低濃度のｎ層にしている。そのため、ソース抵抗が増大し、ＨＥＭＴの高性能化を妨げる原因になっている。
【００１０】
本発明は、上記した欠点を解消し、ゲート耐圧を確保し、ソース抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、ショットキーコンタクト層およびこのショットキーコンタクト層上に位置するキャップ層が形成された半導体基板と、前記キャップ層上に設けられたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極間に位置する前記キャップ層上に堆積された第１絶縁膜と、この第１絶縁膜を貫通して前記ショットキーコンタクト層の所定深さ部分まで形成した溝に埋め込まれ、その下端部分が前記ショットキーコンタクト層に接触するゲート電極と、前記ショットキーコンタクト層および前記キャップ層の前記溝に面する壁部と前記ゲート電極の前記下端部分よりも上方に位置する上方部分との間に挟まれた第２絶縁膜とを具備したことを特徴とする。
【００１２】
また、本発明は、ショットキーコンタクト層およびこのショットキーコンタクト層上に位置するキャップ層が形成された半導体基板と、前記ショットキーコンタクト層に接触するゲート電極と、前記キャップ層上に設けられたソース電極およびドレイン電極とを具備した半導体装置の製造方法において、前記ソース電極および前記ドレイン電極間に位置する前記キャップ層上に第１絶縁膜を堆積する第１工程と、前記第１絶縁膜の所定位置に第１開口を設け、前記第１開口を通してエッチングを行い、前記ショットキーコンタクト層の所定深さ部分まで達する溝を形成する第２工程と、この第２工程の後、第２絶縁膜およびレジスト膜を順に堆積する第３工程と、前記ショットキーコンタクト層に設けた前記溝上方の前記レジスト膜部分に第２開口を設ける第４工程と、前記第２開口を通して前記第２絶縁膜をエッチングし、前記ショットキーコンタクト層および前記キャップ層の前記溝に面する壁部に前記第２絶縁膜を残し、かつ、前記溝底面上に位置する前記第２絶縁膜の一部を除去する第５工程と、この第５工程で前記第２絶縁膜が除去された領域の前記ショットキーコンタクト層を所定深さまでエッチング除去し、前記溝を延長する第６工程と、この第６工程の後、前記第２絶縁膜が残された前記溝内に前記ゲート電極を埋め込み形成する第７工程とからなることを特徴とする。
【００１３】
【発明の実施の形態】
本発明の実施形態について、ダブルへテロ構造ＰＨＥＭＴを例に取り、図１の工程図を参照して説明する。
【００１４】
図１（ａ）に示すように、半絶縁性半導体基板（ＧａＡｓ）１１上に、ＭＢＥ法またはＭＯＣＶＤ法により、バッファ層（たとえばＧａＡｓ）１２および電子供給層（たとえばｎ−ＡｌＧａＡｓ）１３ａ、チャネル層（たとえばｉ−ＩｎＧａＡｓ）１４、電子供給層（たとえばｎ−ＡｌＧａＡｓ）１３ｂ、ショットキー接触を形成するショットキーコンタクト層（たとえばｎ−ＡｌＧａＡｓ）１５、不純物が高濃度にドープされオーム性接触を形成するキャップ層（たとえばｎ^＋ＧａＡｓ）１６が順に形成される。
【００１５】
バッファ層１２〜キャップ層１６が形成された半導体基板１１、たとえばそのキャップ層１６上に、ソース電極Ｓおよびドレイン電極Ｄが形成される。ソース電極Ｓとドレイン電極Ｄに挟まれた領域のキャップ層上１６に、たとえばＳｉＮからなる第１絶縁膜１７が１００ｎｍ程度の厚さに堆積される。
【００１６】
次に、図１（ｂ）に示すように、第１レジスト膜１８を全面に塗布し、その後、第１レジスト膜１８の所定位置、たとえば第１絶縁膜１７の上方部分に第１開口１９を設ける。その後、第１開口１９を利用して、たとえばＲＩＥ（反応性エッチング）により第１絶縁膜１７を垂直エッチングし、第１開口１９下方の第１絶縁膜１７を除去し、絶縁膜開口１７ａを形成する。
【００１７】
次に、図１（ｃ）に示すように、第１開口１９および絶縁膜開口１７ａを利用して、キャップ層１６およびその下方に位置するショットキーコンタクト層１５の一部をエッチング除去する。この場合、ショットキーコンタクト層１５は、たとえばその所定深さｄ１部分がエッチング除去される。これにより、キャップ層１６部分を貫通し、ショットキーコンタクト層１５の所定深さｄ１部分まで伸びる溝２０が形成される。
【００１８】
次に、第１レジスト膜１８を剥離した後、図１（ｄ）に示すように、半導体基板１１上の全面、たとえばソース電極Ｓやドレイン電極Ｄ、第１絶縁膜１７の上面、および、キャップ層１６やショットキーコンタクト層１５の溝２０に面した壁部を覆うように、たとえばＳｉＮからなる第２絶縁膜２１を１００ｎｍ程度の厚さに堆積する。
【００１９】
次に、第１図（ｅ）に示すように、第２絶縁膜２１上の全面に第２レジスト膜２２を塗布した後、溝２０上方の第２レジスト膜２２部分に第２開口２３を設ける。その後、第２開口２３を利用して、たとえばＲＩＥにより、第２絶縁膜２１に対し１００ｎｍ程度の厚さ分を垂直エッチングする。
【００２０】
このエッチングで、たとえば溝２０の底部中央部分の第２絶縁膜２１が除去され、その除去部分２１ａにショットキーコンタクト層１５が露出する。この場合、ショットキーコンタクト層１５およびキャップ層１６の溝２０に面した壁部などに堆積した第２絶縁膜２１ｂは、１００ｎｍ程度の垂直エッチングに対しては十分な厚みを持っている。したがって、エッチング後も、溝２０に面した壁部は第２絶縁膜２１で覆われている。
【００２１】
また、溝２０周辺領域の上方部分も、第１絶縁膜１７および第２絶縁膜２１が重なって堆積され、１００ｎｍ程度の垂直エッチングに対しては十分な厚みを持っている。したがって、第２レジスト膜２２の第２開口２３に位置ずれが生じ、溝２０を囲む壁部の一部が第２開口２３の下方に位置しても、その壁部、たとえばキャップ層１６は第２絶縁膜２１に覆われた状態が確保される。
【００２２】
次に、図１（ｆ）に示すように、ショットキーコンタクト層１５をさらに所定深さｄ２だけエッチングし、溝２０を延長する。その後、延長した溝２０を埋め込むようにして、たとえばリフトオフ法でゲート電極Ｇを形成し、ＨＥＭＴが完成する。
【００２３】
上記した構成によれば、ゲート電極Ｇは、たとえばその下端部分がショットキーコンタクト層１５に接触する。また、下端部分よりも上方に位置する上方部分Ｇ１は、キャップ１６層およびショットキーコンタクト層１５の溝２０に面する壁部との間に、第２絶縁膜２１が挟まれた構造になる。したがって、ＰＨＥＭＴなどの動作に必要とされる十分なゲート耐圧が確保される。同時に、アンドープ層などを設ける必要がないため、ソース抵抗が低減する。
【００２４】
上記の実施形態は、ダブルへテロ構造ＰＨＥＭＴの場合で説明している。しかし、この発明は、ヘテロ構造の積層構成に限るものではなく、それ以外の構成に対しても適用できる。
【００２５】
上記した構成によれば、ゲート耐圧を確保するとともに、ソース抵抗が低減し、ＨＥＭＴなどの高性能化が達成される。
【００２６】
【発明の効果】
本発明によれば、ゲート耐圧を確保し、ソース抵抗を低減した半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための工程図である。
【図２】従来例を説明するための断面図である。
【符号の説明】
１１…半絶縁性半導体基板
１２…バッファ層
１３ａ、１３ｂ…電子供給層
１４…チャネル層
１５…ショットキーコンタクト層
１６…ｎ^＋キャップ層
１７…第１絶縁膜
１８…第１レジスト膜
１９…第１開口
２０…溝
２１…第２絶縁膜
２２…第２レジスト膜
２３…第２開口
Ｄ…ドレイン電極
Ｓ…ソース電極
Ｇ…ゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device suitable for high-frequency operation and a method for manufacturing the same.
[0002]
[Prior art]
A semiconductor device using a compound semiconductor such as GaAs, for example, a high electron mobility transistor (hereinafter referred to as HEMT) having a heterojunction is excellent in high frequency characteristics and widely used as a high output low noise element operating in a microwave band. .
[0003]
Here, a conventional semiconductor device will be described with reference to FIG. 2, taking a double heterostructure PHEMT as an example. A buffer layer (GaAs) 32, an electron supply layer (n-AlGaAs) 33a, and a channel layer (i) are formed on the semi-insulating semiconductor substrate (GaAs) 31 by MBE (molecular beam epitaxial growth) or MOCVD (metal organic chemical vapor deposition). -InGaAs) 34, electron supply layer (n-AlGaAs) 33b, Schottky contact layer (n-AlGaAs) 35, undoped layer (i-GaAs) 36, cap layer (n ⁺ GaAs for obtaining good ohmic contact) 37) are formed in order.
[0004]
A source electrode S and a drain electrode D are formed on the cap layer 37 of the semiconductor substrate 31 on which the buffer layer 32 to the cap layer 37 are formed. An insulating film 38 is deposited on the undoped layer 36, and the gate electrode G is embedded in the undoped layer 36 through an opening provided in the insulating film 38.
[0005]
A semiconductor device related to the above prior art is described in Patent Document 1 and the like.
[0006]
[Patent Document 1]
JP-A-6-232167
[Problems to be solved by the invention]
In a conventional semiconductor device such as HEMT, a high density surface state is generated at the interface between the insulating film 38 and the undoped layer 36. Then, the surface depletion layer formed at the surface level adversely affects the operation of the HEMT.
[0008]
In order to reduce the influence of such a surface depletion layer, a so-called buried gate structure in which the interface between the insulating film 38 and the undoped layer 36 is separated from the channel portion below the gate electrode G is employed.
[0009]
In the case of the buried gate electrode structure, in the conventional semiconductor device, in order to obtain a sufficient gate breakdown voltage during operation, as shown in FIG. 2, the wall portion of the groove where the gate electrode G is in contact with the undoped layer 36 or a low concentration. N layers. For this reason, the source resistance is increased, which hinders high performance of the HEMT.
[0010]
An object of the present invention is to provide a semiconductor device that eliminates the above-described drawbacks, secures a gate breakdown voltage, and reduces a source resistance, and a method for manufacturing the same.
[0011]
[Means for Solving the Problems]
A semiconductor device of the present invention includes a semiconductor substrate on which a Schottky contact layer and a cap layer located on the Schottky contact layer are formed, a source electrode and a drain electrode provided on the cap layer, the source electrode, A first insulating film deposited on the cap layer located between the drain electrodes, and embedded in a groove formed through the first insulating film to a predetermined depth of the Schottky contact layer; A portion of the gate electrode that is in contact with the Schottky contact layer; a wall portion facing the groove of the Schottky contact layer and the cap layer; and an upper portion positioned above the lower end portion of the gate electrode. And a second insulating film sandwiched between the two.
[0012]
Further, the present invention is provided on a semiconductor substrate on which a Schottky contact layer and a cap layer located on the Schottky contact layer are formed, a gate electrode in contact with the Schottky contact layer, and the cap layer. In a method of manufacturing a semiconductor device including a source electrode and a drain electrode, a first step of depositing a first insulating film on the cap layer located between the source electrode and the drain electrode, A second step of providing a first opening at a predetermined position and performing etching through the first opening to form a trench reaching a predetermined depth portion of the Schottky contact layer; and after the second step, a second insulating film And a third step of sequentially depositing a resist film and a resist film portion above the groove provided in the Schottky contact layer. A fourth step of providing an opening; etching the second insulating film through the second opening; leaving the second insulating film on a wall portion facing the groove of the Schottky contact layer and the cap layer; and A fifth step of removing a part of the second insulating film located on the bottom surface of the groove, and etching removal of the Schottky contact layer in a region where the second insulating film is removed in the fifth step to a predetermined depth And a sixth step of extending the trench, and a seventh step of embedding and forming the gate electrode in the trench where the second insulating film is left after the sixth step. .
[0013]
DETAILED DESCRIPTION OF THE INVENTION
The embodiment of the present invention will be described with reference to the process diagram of FIG. 1, taking a double heterostructure PHEMT as an example.
[0014]
As shown in FIG. 1A, a buffer layer (for example, GaAs) 12 and an electron supply layer (for example, n-AlGaAs) 13a, a channel layer are formed on a semi-insulating semiconductor substrate (GaAs) 11 by MBE or MOCVD. (E.g., i-InGaAs) 14, electron supply layer (e.g., n-AlGaAs) 13b, Schottky contact layer (e.g., n-AlGaAs) 15 that forms a Schottky contact, impurities are heavily doped to form an ohmic contact A cap layer (for example, n ⁺ GaAs) 16 is sequentially formed.
[0015]
A source electrode S and a drain electrode D are formed on the semiconductor substrate 11 on which the buffer layer 12 to the cap layer 16 are formed, for example, on the cap layer 16. On the cap layer 16 in the region sandwiched between the source electrode S and the drain electrode D, a first insulating film 17 made of, for example, SiN is deposited to a thickness of about 100 nm.
[0016]
Next, as shown in FIG. 1B, a first resist film 18 is applied to the entire surface, and then a first opening 19 is formed at a predetermined position of the first resist film 18, for example, at an upper portion of the first insulating film 17. Provide. Thereafter, using the first opening 19, the first insulating film 17 is vertically etched by, for example, RIE (reactive etching), and the first insulating film 17 below the first opening 19 is removed to form an insulating film opening 17a. To do.
[0017]
Next, as shown in FIG. 1C, the cap layer 16 and a part of the Schottky contact layer 15 located therebelow are removed by etching using the first opening 19 and the insulating film opening 17a. In this case, the Schottky contact layer 15 is etched away at a portion having a predetermined depth d1, for example. As a result, a groove 20 that penetrates the cap layer 16 and extends to a predetermined depth d1 of the Schottky contact layer 15 is formed.
[0018]
Next, after removing the first resist film 18, as shown in FIG. 1D, the entire surface of the semiconductor substrate 11, for example, the source electrode S and the drain electrode D, the upper surface of the first insulating film 17, and the cap A second insulating film 21 made of, for example, SiN is deposited to a thickness of about 100 nm so as to cover the wall 16 facing the groove 20 of the layer 16 or the Schottky contact layer 15.
[0019]
Next, as shown in FIG. 1 (e), after the second resist film 22 is applied to the entire surface of the second insulating film 21, a second opening 23 is provided in the second resist film 22 portion above the groove 20. . Thereafter, the second opening 23 is used to vertically etch the second insulating film 21 by a thickness of about 100 nm, for example, by RIE.
[0020]
By this etching, for example, the second insulating film 21 at the central portion of the bottom of the groove 20 is removed, and the Schottky contact layer 15 is exposed at the removed portion 21a. In this case, the second insulating film 21b deposited on the wall portion facing the groove 20 of the Schottky contact layer 15 and the cap layer 16 has a sufficient thickness for vertical etching of about 100 nm. Therefore, even after the etching, the wall portion facing the groove 20 is covered with the second insulating film 21.
[0021]
The upper portion of the peripheral region of the trench 20 is also deposited by overlapping the first insulating film 17 and the second insulating film 21, and has a sufficient thickness for vertical etching of about 100 nm. Therefore, even if a position shift occurs in the second opening 23 of the second resist film 22 and a part of the wall portion surrounding the groove 20 is located below the second opening 23, the wall portion, for example, the cap layer 16 is not 2 The state covered with the insulating film 21 is ensured.
[0022]
Next, as shown in FIG. 1F, the Schottky contact layer 15 is further etched by a predetermined depth d2, and the groove 20 is extended. Thereafter, the gate electrode G is formed by, for example, a lift-off method so as to fill the extended groove 20, and the HEMT is completed.
[0023]
According to the above configuration, the lower end portion of the gate electrode G is in contact with the Schottky contact layer 15, for example. The upper portion G1 located above the lower end portion has a structure in which the second insulating film 21 is sandwiched between the cap 16 layer and the wall portion facing the groove 20 of the Schottky contact layer 15. Therefore, a sufficient gate breakdown voltage required for operations such as PHEMT is ensured. At the same time, since it is not necessary to provide an undoped layer or the like, the source resistance is reduced.
[0024]
The above embodiment has been described in the case of a double heterostructure PHEMT. However, the present invention is not limited to the laminated structure of the hetero structure, and can be applied to other structures.
[0025]
According to the above configuration, the gate breakdown voltage is ensured, the source resistance is reduced, and high performance such as HEMT is achieved.
[0026]
【The invention's effect】
According to the present invention, it is possible to realize a semiconductor device in which the gate breakdown voltage is ensured and the source resistance is reduced.
[Brief description of the drawings]
FIG. 1 is a process diagram for explaining an embodiment of the present invention.
FIG. 2 is a cross-sectional view for explaining a conventional example.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... Semi-insulating semiconductor substrate 12 ... Buffer layer 13a, 13b ... Electron supply layer 14 ... Channel layer 15 ... Schottky contact layer 16 ... n ⁺ cap layer 17 ... 1st insulating film 18 ... 1st resist film 19 ... 1st Opening 20 ... Groove 21 ... Second insulating film 22 ... Second resist film 23 ... Second opening D ... Drain electrode S ... Source electrode G ... Gate electrode

Claims

A semiconductor substrate on which a Schottky contact layer and a cap layer located on the Schottky contact layer are formed, a source electrode and a drain electrode provided on the cap layer, and located between the source electrode and the drain electrode A first insulating film deposited on the cap layer and embedded in a groove formed through the first insulating film to a predetermined depth of the Schottky contact layer, the lower end portion of which is the Schottky contact layer A second insulation sandwiched between a gate electrode in contact with the gate electrode, a wall portion facing the groove of the Schottky contact layer and the cap layer, and an upper portion located above the lower end portion of the gate electrode A semiconductor device comprising a film.

A semiconductor substrate on which a Schottky contact layer and a cap layer located on the Schottky contact layer are formed; a gate electrode in contact with the Schottky contact layer; and a source electrode and a drain electrode provided on the cap layer; A first step of depositing a first insulating film on the cap layer located between the source electrode and the drain electrode, and a first opening at a predetermined position of the first insulating film. And performing etching through the first opening to form a trench reaching a predetermined depth of the Schottky contact layer, and subsequently depositing a second insulating film and a resist film after the second process. And a third step of providing a second opening in the resist film portion above the groove provided in the Schottky contact layer. Etching the second insulating film through the second opening, leaving the second insulating film on a wall portion facing the groove of the Schottky contact layer and the cap layer, and on the bottom surface of the groove A fifth step of removing a portion of the second insulating film located; and etching and removing the Schottky contact layer in a region where the second insulating film has been removed in the fifth step to a predetermined depth; 6. A method of manufacturing a semiconductor device, comprising: a sixth step that extends; and a seventh step that embeds and forms the gate electrode in the trench in which the second insulating film is left after the sixth step. .