JP2005012100A

JP2005012100A - 半導体装置の製造方法

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Publication number: JP2005012100A
Application number: JP2003176782A
Authority: JP
Inventors: Hideyuki Akanuma; 英幸赤沼
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-06-20
Filing date: 2003-06-20
Publication date: 2005-01-13

Abstract

【課題】能動素子が形成された半導体基板に強誘電体キャパシタを形成する際に、この能動素子に生じたダングリングボンド等を効率良く水素終端できるようにした半導体装置の製造方法を提供する。
【解決手段】第１層間絶縁膜５上に酸素の拡散を妨げる酸素バリア膜６０を形成し、この酸素バリア膜６０上にかかるように強誘電体キャパシタ４０を形成する。また、この強誘電体キャパシタ４０の少なくとも強誘電体膜を形成した後で、シリコン基板１を酸素アニールして当該強誘電体膜を結晶化する。次に、この強誘電体膜を結晶化した後で、強誘電体キャパシタ４０の上方を覆い、かつＭＯＳトランジスタ２０の上方を露出するレジストパターン６６をシリコン基板１の上方に形成し、このレジストパターン６６をマスクにして酸素バリア膜６０をエッチングして除去する。そして、このシリコン基板１に水素化処理を施す。
【選択図】図４

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、トランジスタが形成された半導体基板に強誘電体キャパシタを形成する際に、この強誘電体キャパシタと半導体基板との間に酸素バリア膜を設けて強誘電体膜の酸素アニールを行い、その後、この酸素バリア膜を取り除き、これにより、半導体装置の水素化の効率を向上できるようにしたものである。
【０００２】
【従来の技術】
強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃｍｅｍｏｒｙ）が広く知られている。この強誘電体メモリは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。
【０００３】
図８は、従来例に係る強誘電体メモリ３００の構成例を示す断面図である。図８において、３０１はシリコン基板、３０２は素子分離層、３０３は入出力回路のＭＯＳトランジスタである。また、３０４はスイッチング用のＭＯＳトランジスタ、３０５は強誘電体キャパシタである。このスイッチング用のＭＯＳトランジスタ３０４と、強誘電体キャパシタ３０５とで、いわゆる１Ｔ１Ｃ型のメモリセルを構成している。さらに、３０６は第１層間絶縁膜、３０７は第２層間絶縁膜、３０８は酸素バリア膜、３０９はアルミ配線である。
【０００４】
これらの中で、強誘電体キャパシタ３０５を構成する強誘電体膜としては、ＰＺＴ（ＰｂＺｒ_１−ＸＴｉ_ＸＯ_３）や、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等のペブロスカイト構造を有する結晶膜が用いられている。また、これらのＰＺＴや、ＳＢＴは、一般に、周知の技術であるゾルーゲル法で形成される。
このゾルーゲル法によれば、強誘電体キャパシタ３０５の下部電極膜上にアモルファス状のＰＺＴ膜やＳＢＴ膜が成膜される。そのため、ゾルーゲル法によるＰＺＴ膜やＳＢＴ膜の成膜後に、シリコン基板３０１を酸素を含む雰囲気（以下で、酸素含有雰囲気という）中で熱処理して、これらＰＺＴ膜やＳＢＴ膜を結晶化させる。
【０００５】
また、酸素バリア膜３０８は、例えばＬＰＣＶＤ（ｌｏｗｐｒｅｓｓｕｒｅｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）や、プラズマＣＶＤ等で形成されたシリコン窒化膜（ＳｉＮ）である。この酸素バリア膜３０８は、ＳＢＴ膜等を結晶化するための酸素含有雰囲気中での熱処理の過程で、第１層間絶縁膜３０６で覆われたＭＯＳトランジスタ３０３、３０４への酸素の拡散を防ぐための膜である（例えば、特許文献１参照。）。
【０００６】
さらに、このような強誘電体メモリ３００を製造する過程で、シリコン基板３０１に形成したＭＯＳトランジスタ３０３、３０４の閾値電圧が変動してしまうことがある。そのため、この種の強誘電体メモリ３００では、アルミ配線３０９を形成した後で、このアルミ配線３０９を形成したシリコン基板３０１に水素化処理を施す。
【０００７】
この水素化処理とは、例えば、水素を含む雰囲気（以下で、水素含有雰囲気という）中で、アルミ配線３０９を形成したシリコン基板を４００〜４５０［℃］程度でアニール処理することである。この水素化処理によって、第１層間絶縁膜３０６で覆われたＭＯＳトランジスタ３０３、３０４側に水素を拡散させ、そのゲート酸化膜に生じたダングリングボンド等を水素で終端させる。
【０００８】
【特許文献１】
特開２００２−１５８３３８号公報
【０００９】
【発明が解決しようとする課題】
ところで、従来方式に係る強誘電体メモリ３００の製造方法によれば、ＭＯＳトランジスタ３０３、３０４上の第１層間絶縁膜３０６上にシリコン窒化膜からなる酸素バリア膜３０８を形成し、この酸素バリア膜３０８を第１層間絶縁膜上にそのまま残した状態で、アルミ配線３０９形成後に水素化処理を行っていた。
【００１０】
しかしながら、この酸素バリア膜３０８は酸素だけでなく水素に対してもバリア性を有する。そのため、上記の水素化処理では、酸素バリア膜３０８によって第１層間絶縁膜３０６側への水素の拡散が妨げられ、この第１層間絶縁膜３０６下にあるＭＯＳトランジスタ３０３、３０４まで水素を十分に拡散させることができないという問題があった。
【００１１】
これらのＭＯＳトランジスタ３０３、３０４まで水素を十分に拡散させることができないと、例えば、そのゲート酸化膜中に生じたダングリングボンド等を水素で終端させることができず、ＭＯＳトランジスタ３０３、３０４の閾値電圧を十分に回復させることができない。
そこで、この発明はこのような問題を解決したものであって、能動素子が形成された半導体基板に強誘電体キャパシタを形成する際に、この能動素子に生じたダングリングボンド等を効率良く水素で終端させることができるようにした半導体装置の製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、能動素子が形成された半導体基板に強誘電体キャパシタを形成する方法であって、この能動素子が形成された半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜上に酸素の拡散を妨げる酸素バリア膜を形成する工程と、この酸素バリア膜上にかかるように強誘電体キャパシタ用の下部電極膜と強誘電体膜とを順次形成する工程と、この強誘電体膜が形成された半導体基板を酸素を含む雰囲気中で熱処理して当該強誘電体膜を結晶化する工程と、この強誘電体膜上に上部電極膜を形成し、当該上部電極膜と、強誘電体膜と、下部電極膜とを所定形状にパターニングして強誘電体キャパシタを形成する工程と、この酸素バリア膜をエッチングして除去する工程と、酸素バリア膜がエッチングにより除去された半導体基板に水素化処理を施す工程と、を含むことを特徴とするものである。
【００１３】
また、本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、酸素バリア膜をエッチングして除去する工程は、強誘電体キャパシタの上方を覆い、かつ能動素子の上方を露出するマスクパターンを半導体基板の上方に形成し、当該マスクパターンをマスクにして酸素バリア膜をエッチングして除去する工程であることを特徴とするものである。
【００１４】
本発明に係る第１、第２の半導体装置の製造方法によれば、能動素子が形成された半導体基板を酸素を含む雰囲気中で熱処理する前に、この半導体基板の上方に酸素バリア膜を形成しているので、酸素の能動素子への拡散を防ぐことができる。従って、この熱処理よる能動素子の特性の変動を防ぐことができる。
また、本発明に係る第１、第２の半導体装置の製造方法によれば、酸素を含む雰囲気中で半導体基板を熱処理した後、かつ、半導体基板に水素化処理を施す前に、酸素バリア膜下から能動素子を露出させている。従って、従来方式と比べて、能動素子に水素を十分に拡散させることができ、能動素子に生じたダングリングボンド等を効率良く水素で終端させることができる。これにより、能動素子の特性を所定の値までほぼ回復させることができる。
【００１５】
本発明に係る第３の半導体装置の製造方法は、ゲート絶縁膜の厚さが大きいトランジスタと、ゲート絶縁膜の厚さが小さいトランジスタの両方が形成された半導体基板に強誘電体キャパシタを形成する方法であって、このトランジスタが形成された半導体基板上に層間絶縁膜を形成する工程と、この層間絶縁膜上に酸素の拡散を妨げる酸素バリア膜を形成する工程と、この酸素バリア膜上にかかるように強誘電体キャパシタの下部電極膜と、強誘電体膜とを順次形成する工程と、この強誘電体膜が形成された半導体基板を酸素を含む雰囲気中で熱処理して当該強誘電体膜を結晶化する工程と、この強誘電体膜上に上部電極膜を形成し、当該上部電極膜と、強誘電体膜と、下部電極膜とを所定形状にパターニングして強誘電体キャパシタを形成する工程と、この強誘電体キャパシタの上方と、ゲート絶縁膜の厚さが小さいトランジスタの上方を覆い、かつゲート絶縁膜の厚さが大きいトランジスタの上方を露出するマスクパターンを半導体基板の上方に形成し、当該マスクパターンをマスクにして酸素バリア膜をエッチングして除去する工程と、この酸素バリア膜がエッチングにより除去された半導体基板に水素化処理を施す工程と、を含むことを特徴とするものである。
【００１６】
さらに、本発明に係る第４の半導体装置の製造方法は、上述した第３の半導体装置の製造方法において、ゲート絶縁膜の厚さが大きいトランジスタの当該ゲート絶縁膜の厚さは１０［ｎｍ］以上であり、ゲート絶縁膜の厚さが小さいトランジスタの該ゲート絶縁膜の厚さは１０［ｎｍ］未満であることを特徴とするものである。
【００１７】
ここで、半導体基板上にトランジスタを形成し、この半導体基板上に層間絶縁膜と酸素バリア膜とを形成し、さらに、この酸素バリア膜上にかかるように強誘電体キャパシタを形成すると、半導体基板上に形成したトランジスタの特性が変動してしまうことがある。
本発明者は、このトランジスタの特性の変動は、当該トランジスタのゲート絶縁膜の厚さに依存し、ゲート絶縁膜の厚さが小さい場合にはその特性の変動が小さく、ゲート絶縁膜の厚さが大きい場合にはその特性の変動が大きいことを発見した。具体的には、ゲート絶縁膜の厚さが概ね１０［ｎｍ］未満の場合は特性の変動が小さく、ゲート絶縁膜の厚さが概ね１０［ｎｍ］を超える場合には特性の変動が大きい。変動する特性としては、例えばトランジスタの閾値電圧（Ｖｔｈ）が挙げられる。
【００１８】
また、本発明者は、ゲート絶縁膜の厚さが大きいトランジスタにおいて、半導体装置を製造する過程でその特性が大きく変動してしまった場合でも、強誘電体キャパシタを形成した後で、このトランジスタに十分に水素を拡散させることで、このトランジスタの特性を回復できることを発見した。
本発明に係る第３、第４の半導体装置の製造方法によれば、上述した第１、第２の半導体装置の製造方法と同様に、トランジスタが形成された半導体基板を酸素を含む雰囲気中で熱処理する前に、この半導体基板の上方に酸素バリア膜を形成しているので、酸素のトランジスタへの拡散を防ぐことができる。従って、この熱処理によるトランジスタの特性の変動を防ぐことができる。
【００１９】
また、本発明に係る第３、第４の半導体装置の製造方法によれば、ゲート絶縁膜の厚さが小さいトランジスタの上方には酸素バリア膜を残し、ゲート絶縁膜の厚さが大きいトランジスタの上方から酸素バリア膜を除去した状態で、半導体基板に水素化処理を施している。
従って、ゲート絶縁膜の厚さが大きく、半導体装置を製造する過程でその特性が変動し易いトランジスタに水素を十分に拡散させることができ、このトランジスタに生じたダングリングボンド等を効率良く水素で終端させることができる。これにより、トランジスタの特性を所定の値までほぼ回復させることができる。
【００２０】
さらに、本発明に係る第３、第４の半導体装置の製造方法によれば、酸素バリア膜をエッチングして除去する際に、強誘電体キャパシタの上方と、ゲート絶縁膜の厚さが小さいトランジスタの上方とをマスクパターンで広範囲に覆うことができる。それゆえ、上述した第１の半導体装置の製造方法と比べて、強誘電体キャパシタと、マスクパターンとの合わせマージンを考慮する必要がない。半導体装置の集積度の向上に寄与することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る強誘電体メモリ１００の構成例を示す断面図である。この強誘電体メモリ１００は、複数個のメモリセルからなるメモリ回路と、このメモリ回路への信号の入出力を制御する入出力回路とを同一のシリコン基板に備えたものである。
【００２２】
図１において、１はシリコン基板、３は素子分離層、５は第１層間絶縁膜、７は第１プラグ電極、９は第２層間絶縁膜、１１は第２プラグ電極、１３はアルミ（Ａｌ）配線、２０は入出力回路のＭＯＳトランジスタ、３０はメモリセルのスイッチング用のＭＯＳトランジスタ、４０はメモリセルの強誘電体キャパシタである。これらの中で、シリコン基板１は例えばｐ型であり、ＭＯＳトランジスタ２０、３０は例えばｎＭＯＳである。また、スイッチング用のＭＯＳトランジスタ３０と、強誘電体キャパシタ４０とからなるメモリセルは、例えば１Ｔ１Ｃ型である。
【００２３】
さらに、図１に示すように、この強誘電体キャパシタ４０の周縁部の下には、シリコン窒化膜（Ｓｉ_３Ｎ_４又はＳｉＮ_Ｘ、以下でこれらをＳｉＮという）等からなる酸素バリア膜６０が僅かに残されている。この酸素バリア膜６０は、強誘電体キャパシタ４０の強誘電体膜を酸素含有雰囲気中でアニール処理（以下で、酸素アニールという）する際に、この酸素のＭＯＳトランジスタ２０、３０側への拡散を防ぐために形成された膜である。
【００２４】
この酸素バリア膜６０は、第１層間絶縁膜５を形成する工程と、強誘電体キャパシタ４０の下部電極膜を形成する工程との間で成膜され、その後、強誘電体キャパシタ４０の強誘電体膜を酸素アニールする工程と、強誘電体メモリ１００を水素化処理する工程との間で、図１に示すように、強誘電体キャパシタ４０の周縁部の下を除いて第１層間絶縁膜５上からエッチングにより除去されたものである。
【００２５】
以下、この酸素バリア膜６０の成膜工程と、そのエッチング工程を含めて、強誘電体メモリ１００の製造方法について図２（Ａ）〜図４（Ｃ）に沿って説明する。
まず始めに、図２（Ａ）に示すように、メモリ回路を形成する領域（以下で、メモリ回路形成領域という）と、入出力回路を形成する領域（以下で、入出力回路形成領域という）とを分離する素子分離層３をｐ型のシリコン基板１に形成する。この素子分離層３は、例えば周知技術のＬＯＣＯＳ（ｌｏｃａｌｏｘｉｄａｔｉｏｎｏｆｓｉｌｉｃｏｎ）法で形成する。
【００２６】
次に、図２（Ｂ）に示すように、この素子分離層３で分離されたメモリ回路形成領域のシリコン基板１上と、入出力回路形成領域のシリコン基板１上とに、シリコン酸化膜（ＳｉＯ_２）からなるゲート酸化膜２２、３２を形成する。
ここで、入出力回路形成領域に形成するゲート酸化膜２２の膜厚は、例えば１０［ｎｍ］である。また、メモリ回路形成領域に形成するゲート酸化膜３２の膜厚は、例えば７０［ｎｍ］である。ゲート酸化膜２２、３２の膜厚差は、シリコン基板１を熱酸化して当該シリコン基板１上に約１０［ｎｍ］のシリコン酸化膜を形成し、その後、フォトリソグラフィと、エッチング技術とによってメモリ回路形成領域のシリコン酸化膜だけを薄膜化することによって形成する。
【００２７】
次に、図２（Ｂ）に示すように、これらのゲート酸化膜２２、３２上にポリシリコン（ｐｏｌｙ−Ｓｉ）からなるゲート電極２４、３４を形成する。そして、これらのゲート電極２４、３４の側壁にサイドウォール２６、３６を形成する。
また、このサイドウォール２６、３６を形成する前後で、ゲート電極２４、３４をマスクにして、メモリ回路形成領域のシリコン基板１と、入出力回路形成領域のシリコン基板１とにリンやヒ素等のｎ型不純物をイオン注入し、図２（Ｂ）に示すように、ＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄｄｒａｉｎ）構造のｎ型のソースまたはドレイン拡散層（以下で、Ｓ／Ｄ拡散層という）を形成する。このようにして、シリコン基板１に入出力回路のＭＯＳトランジスタ２０と、メモリセルのスイッチング用のＭＯＳトランジスタ３０とを形成する。
【００２８】
次に、このＳ／Ｄ拡散層上、及びゲート電極２４、３４上に、図示しないチタンシリサイド（ＴｉＳｉ_Ｘ）又はコバルトシリサイド（ＣｏＳｉ_Ｘ）等を自己整合的に形成する（サリサイド）。
そして、図２（Ｃ）に示すように、これらのＳ／Ｄ拡散層２８、３８が形成されたシリコン基板１上に第１層間絶縁膜５を形成する。この第１層間絶縁膜５は例えばノンドープのシリコン酸化膜（ＮＳＧ：ｎｏｎｄｏｐｅｄｓｉｌｉｃａｔｅｇｌａｓｓ）であり、ＣＶＤによって形成する。
【００２９】
次に、この第１層間絶縁膜５上に酸素バリア膜６０を形成する。この酸素バリア膜６０は、例えばシリコン窒化膜（ＳｉＮ）や、シリコン酸化窒化膜（ＳｉＯＮ）である。この酸素バリア膜６０は、例えばプラズマＣＶＤや、熱ＣＶＤによって２０〜２００［ｎｍ］程度の厚さに形成する。
次に、フォトリソグラフィと、エッチング技術とによって、ＭＯＳトランジスタ３０のドレイン拡散層上の層間絶縁膜５を除去し、第１コンタクトホールを形成する。
【００３０】
そして、図３（Ａ）に示すように、この第１コンタクトホール内に、例えばタングステン（Ｗ）等からなる第１プラグ電極７を形成する。この第１プラグ電極７は、例えば第１コンタクトホールを埋め込むようにして酸素バリア膜６０上にＷをＣＶＤで形成し、その後、このＷの上面をＣＭＰ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）で研磨、平坦化することによって形成する。
【００３１】
次に、この第１プラグ電極７の上面を含む酸素バリア膜６０上に下部電極膜５２を形成する。この下部電極膜５２は、例えばプラチナ（Ｐｔ）等の金属材料からなる膜であり、スパッタリング法によって形成する。
尚、後述する酸素アニールより第１プラグ電極７を保護するため、下部電極に例えばＡｌ_ＸＴｉ_ＹＮ、ＴｉＮ_Ｘ、ＷＮ_Ｘ、ＩｒＯ_Ｘなど酸素バリア能を有する導電膜を単独あるいは積層して設けることが多い。
【００３２】
そして、この下部電極膜５２上に強誘電体膜５４を形成する。この強誘電体膜５４は、例えば、ＳＢＴやＰＺＴ等であり、周知技術のゾルーゲル法で形成する。即ち、Ｐｔ等の下部電極膜５２上にＳＢＴ、またはＰＺＴ等の強誘電体の原料液を回転塗布（スピンコート）し、この塗布した原料液を例えば４００℃程度で乾燥させる。この回転塗布・乾燥の工程を数回繰り返して、強誘電体膜５４を所望の膜厚に形成する。ここでは、強誘電体膜５４として、例えばＳＢＴを１００〜２００［ｎｍ］程度の厚さに形成する。
【００３３】
このようにゾルーゲル法で形成した強誘電体膜５４は、その膜構造がアモルファス状である。その後、この強誘電体膜５４上に上部電極膜５６を形成する。この上部電極膜５６は、例えばプラチナ（Ｐｔ）の金属材料からなる膜であり、スパッタリング法によって形成する。
次に、図３（Ａ）において、上部電極膜５６を形成したシリコン基板１を酸素アニールする。この酸素アニールの処理温度は例えば５００〜７００［℃］であり、その処理時間は例えば５〜３０［分］程度である。この酸素アニールによって、アモルファス状の強誘電体膜５６を結晶化させることができる。
【００３４】
また、この酸素アニール工程では、入出力回路形成領域のＭＯＳトランジスタ２０上方の第１層間絶縁膜５と、メモリ回路形成領域のＭＯＳトランジスタ３０上方の第１層間絶縁膜５は、その両方とも酸素バリア膜６０で覆われている。従って、これら両領域の第１層間絶縁膜５への酸素の拡散を酸素バリア膜６０で防ぐことができ、例えば、ゲート酸化膜２２、３２の厚膜化等を防止することができる。
【００３５】
次に、図３（Ａ）に示す上部電極膜５６上に、強誘電体キャパシタを形成する領域を開口し、他の領域を覆うレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクにして、上部電極膜５６と、強誘電体膜５４と、下部電極膜５２とを例えば連続してＲＩＥ（ｒｅａｃｔｉｖｅｉｏｎｅｔｃｈｉｎｇ）でエッチングして除去し、図３（Ｂ）に示すような強誘電体キャパシタ４０を形成する。
【００３６】
このＲＩＥによって、強誘電体膜５４の結晶構造はダメージを受けてしまうので、強誘電体キャパシタ４０の形成後に、再度、シリコン基板１を酸素アニールする。この再度の酸素アニールの処理温度は例えば６００〜７５０［℃］であり、その処理時間は例えば５〜３０［分］程度である。この酸素アニールによって、強誘電体膜５４の結晶構造を回復させることができる。
【００３７】
次に、図３（Ｂ）において、強誘電体キャパシタ４０の上面及び側面を覆うようにして酸素バリア膜６０上に水素バリア膜を形成する。この水素バリア膜は、例えばＡｌ_２Ｏ_３、ＴａＯ_ｘ等からなる膜であり、スパッタリング法等によって形成する。
さらに、フォトリソグラフィによって、強誘電体キャパシタ４０の上面及び側面、並びに、この強誘電体キャパシタ周辺の領域を覆い、他の領域上を露出するレジストパターン（図示せず）を水素バリア膜上に形成する。そして、このレジストパターンをマスクにして、水素バリア膜をエッチングして除去する。これにより、図３（Ｃ）に示すように、強誘電体キャパシタ４０の上面及び側面、並びに、この強誘電体キャパシタ周辺の領域の酸素バリア膜６０上を覆う水素バリア膜５８を形成することができる。
【００３８】
次に、図４（Ａ）に示すように、この水素バリア膜５８上を覆い、酸素バリア膜６０を露出させるレジストパターン６６をフォトリソグラフィによって形成する。そして、このレジストパターン６６をマスクにして、酸素バリア膜６０をエッチングして除去する。このようにして、強誘電体キャパシタ４０の周縁部の下に酸素バリア膜６０を残し、他の領域の第１層間絶縁膜５上からは酸素バリア膜６０を取り除く。その後、このレジストパターン６６をアッシングして除去する。
【００３９】
この後の工程は、通常の強誘電体メモリの形成方法と同じである。即ち、図４（Ｂ）に示すように、水素バリア膜５８で上面及び側面を覆われた強誘電体キャパシタ４０を覆うようにして、第１層間絶縁膜５上に第２層間絶縁膜９を形成する。この第２層間絶縁膜９は例えばリンをドープしたシリコン酸化膜（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓｓ）であり、ＣＶＤによって形成する。
【００４０】
次に、フォトリソグラフィによって、ＭＯＳトランジスタ２０のＳ／Ｄ拡散層の上方と、強誘電体キャパシタ４０の上部電極の上方と、ＭＯＳトランジスタ３０のソース拡散層の上方とを開口するレジストパターン６８を第２層間絶縁膜９上に形成する。
そして、図４（Ｂ）において、このレジストパターン６８をマスクにして、ＭＯＳトランジスタ２０のＳ／Ｄ拡散層上の層間絶縁膜５及び９と、強誘電体キャパシタ４０の上部電極上の第２層間絶縁膜９及び水素バリア膜５８と、ＭＯＳトランジスタ３０のソース拡散層上の層間絶縁膜５及び９とをエッチングして除去し、第２コンタクトホールを形成する。第２コンタクトホールを形成した後、このレジストパターン６８をアッシングして除去する。
【００４１】
次に、図４（Ｃ）に示すように、この第２コンタクトホール内に、例えばタングステン（Ｗ）等からなる第２プラグ電極１１を形成する。この第２プラグ電極１１は、例えば第１プラグ電極７と同様に、ＣＶＤと、ＣＭＰとによって形成する。
次に、この第２プラグ電極７が形成された第２層間絶縁膜９上にアルミ（Ａｌ）合金膜を形成する。そして、このＡｌ合金膜をフォトリソグラフィとエッチング技術とによって配線形状にパターニングし、上記の第２プラグ電極１１と電気的に接続するＡｌ配線１３（図１参照）を形成する。
【００４２】
その後、このＡｌ配線１３を形成したシリコン基板１を水素化処理する。この水素化処理の処理温度は例えば４００〜４５０［℃］であり、その処理時間は例えば５〜６０［分］程度である。この水素化処理では、水素が第２層間絶縁膜９を通ってＭＯＳトランジスタ２０及び３０側に拡散する。
ここで、上述したように、シリコン窒化膜等からなる酸素バリア膜６０は水素に対してもバリア膜として働く。しかしながら、図１に示したように、この第１実施形態では、酸素バリア膜６０は強誘電体キャパシタ４０の周縁部の下だけに残し、ＭＯＳトランジスタ２０、３０上方の第１層間絶縁膜５上からできるだけ酸素バリア膜６０を取り除いている。
【００４３】
従って、この水素化処理において、水素は第１層間絶縁膜５を通ってＭＯＳトランジスタ２０、３０まで拡散させることができ、強誘電体メモリ１００を製造する過程でＭＯＳトランジスタ２０、３０に生じた（例えば、ゲート酸化膜に生じた）ダングリングボンド等を水素で効率良く終端させることができる。
このように、本発明の第１実施形態にかかる強誘電体キャパシタ１００の製造方法によれば、第１層間絶縁膜５を介してシリコン基板１の上方に酸素バリア膜６０を形成した後で、このシリコン基板１を酸素アニールしているので、この酸素の第１層間絶縁膜５への拡散を酸素バリア膜６０で防ぐことができ、この酸素アニールによるＭＯＳトランジスタ２０、３０の特性の変動を防ぐことができる。例えば、この酸素アニールによるＭＯＳトランジスタ２０、３０のゲート酸化膜２２、３２の厚膜化を防ぐことができ、閾値電圧の変動等を防ぐことができる。
【００４４】
また、この酸素アニール後に、これらのＭＯＳトランジスタ２０、３０上方の第１層間絶縁膜５上から酸素バリア膜６０をできるだけ除去し、その後、シリコン基板１を水素化処理している。従って、これらのＭＯＳトランジスタ２０、３０に水素を十分に拡散させることができ、ＭＯＳトランジスタ２０、３０に生じたダングリングボンド等を効率良く水素で終端させることができる。これにより、強誘電体メモリ１００を製造する過程でＭＯＳトランジスタ２０、３０の特性が変動してしまった場合でも、この特性を所定の値までほぼ回復させることができる。
【００４５】
例えば、この強誘電体メモリ１００を製造する過程で、ＭＯＳトランジスタ２０、３０のゲート酸化膜２２、３２にダングリングボンド等が生じてしまった場合でも、これらのダングリングボンドを効率良く水素で終端させることができるので、変動してしまったＭＯＳトランジスタ２０、３０の閾値電圧を所定の値までほぼ回復させることができる。
【００４６】
この第１実施形態では、ＭＯＳトランジスタ２０が本発明の能動素子に対応し、シリコン基板１が本発明の半導体基板に対応している。また、強誘電体キャパシタ４０が本発明の強誘電体キャパシタに対応し、第１層間絶縁膜（ＮＳＧ）５が本発明の層間絶縁膜に対応している。さらに、酸素バリア膜（ＳＩＮ）６０が本発明の酸素バリア膜に対応し、下部電極膜（Ｐｔ）５２が本発明の下部電極膜に対応している。また、強誘電体膜（ＳＢＴ）５４が本発明の強誘電体膜に対応し、上部電極膜（Ｐｔ）５６が本発明の上部電極膜に対応している。さらに、レジストパターン６６が、本発明の強誘電体キャパシタの上方を覆い、かつ能動素子の上方を露出するマスクパターンに対応している。また、強誘電体メモリ１００が本発明の半導体装置に対応している。
【００４７】
尚、図４（Ａ）で説明したレジストパターン６６は、強誘電体キャパシタ４０を覆い、他の領域の酸素バリア膜６０上を格子状に開口するようなパターン形状でも良い。この場合には、ＭＯＳトランジスタ２０、３０の上方の酸素バリア膜６０は格子状にパターニングされる。従って、後工程の水素化処理で、この酸素バリア膜６０に形成された格子状の開口部から第１層間絶縁膜５に水素を拡散させることができ、ＭＯＳトランジスタ２０、３０に生じたダングリングボンド等を効率良く水素で終端させることができる。
（２）第２実施形態
上述の第１実施形態では、図４（Ａ）に示したように、強誘電体キャパシタ４０を覆い、この強誘電体キャパシタ４０以外を露出するようなレジストパターン６６をマスクにして、酸素バリア膜６０をエッチングして除去する方法について説明した。この方法によれば、ＭＯＳトランジスタ２０、３０に生じたダングリングボンド等を効率良く水素終端させることができる。
【００４８】
しかしながら、この方法によれば、強誘電体キャパシタ４０とレジストパターン６６との合わせマージンを、メモリ回路形成領域にある複数の強誘電体キャパシタ４０について個々に確保する必要がある。そのため、集積度の向上が制限される可能性がある。
即ち、フォトリソグラフィ技術では、水素バリア膜５８で覆われた強誘電体キャパシタ４０とレジストパターン６６との位置合わせに、どうしても多少の誤差が生じてしまう。例えば、図５（Ａ）の矢印で示すように、レジストパターン６６の形成位置が強誘電体キャパシタ４０の形成位置に対して位置ずれてしまう場合がある。このため、強誘電体キャパシタ４０とレジストパターン６６との合わせマージンをある程度確保する必要がある。
【００４９】
図５（Ｂ）は、図５（Ａ）に示した強誘電体メモリ１００のＡ−Ａ´矢視断面図である。上記の合わせマージンとは、具体的には、図５（Ｂ）に示すように、強誘電体キャパシタ４０の周囲に設けた余分なスペース（Ｓ）のことである。レジストパターン６６は、このスペース（Ｓ）内に入り込むような形でＸ−Ｙ平面上で一方に偏って形成される場合がある。
【００５０】
それゆえ、例えば、この強誘電体キャパシタ４０と接続しないコンタクトホール（図示せず）を第１層間絶縁膜５に形成する場合には、このコンタクトホールをスペース（Ｓ）を超えて強誘電体キャパシタ４０に近づけて形成することはできず、強誘電体メモリの集積度の向上が制限されてしまう。
そこで、この第２実施形態では、上述のような強誘電体キャパシタ４０とレジストパターンとの合わせマージンを確保する必要がなく、第１実施形態と比べて、集積度を向上できるようにした強誘電体メモリの製造方法について説明する。
【００５１】
図６（Ａ）〜（Ｃ）は、本発明の第２実施形態に係る強誘電体メモリ２００の製造方法を示す工程図である。この第２実施形態で、第１実施形態と異なる点は酸素バリア膜のパターニングの形状だけである。図３（Ｃ）に示したシリコン基板１の酸素アニール工程までは、上述した強誘電体メモリ１００の製造方法と同様である。従って、図６（Ａ）〜（Ｃ）において、図２（Ａ）〜図４（Ｃ）に対応する部分には同一符号を付し、その詳細説明は省略する。
【００５２】
図６（Ａ）において、酸素バリア膜６０で覆われたシリコン基板１を酸素アニールした後、入出力回路形成領域のＭＯＳトランジスタ２０の上方を露出し、他の領域のシリコン基板１の上方を覆うようなレジストパターン６６´を、酸素バリア膜６０及び水素バリア膜５８上に形成する。そして、このレジストパターン６６´をマスクにして、酸素バリア膜６０をエッチングして除去する。これにより、図６（Ａ）に示すように、入出力回路形成領域のＭＯＳトランジスタ２０の上方だけが酸素バリア膜６０下から露出する。
【００５３】
次に、このレジストパターン６６´をアッシングして除去する。そして、図６（Ｂ）に示すように、水素バリア膜５８で上面及び側面を覆われた強誘電体キャパシタ４０を覆うようにして、第１層間絶縁膜５及び酸素バリア膜６０上に第２層間絶縁膜を形成する。
次に、図７（Ａ）に示すように、入出力回路形成領域のＭＯＳトランジスタ２０のＳ／Ｄ拡散層上と、強誘電体キャパシタ４０の上部電極上と、メモリ回路形成領域のＭＯＳトランジスタ３０のソース拡散層上とに、それぞれ第２コンタクトホールを形成し、この第２コンタクトホール内に第２プラグ電極１１を形成する。そして、図７（Ｂ）に示すように、この第２プラグ電極１１と電気的に接続するＡｌ配線１３を第２層間絶縁膜９上に形成する。
【００５４】
その後、このＡｌ配線１３を形成したシリコン基板１を水素化処理する。この水素化処理の条件は、第１実施形態と同様に、処理温度が例えば４００〜４５０［℃］、処理時間が例えば５〜６０［分］程度である。
この水素化処理によって、水素は酸素バリア膜６０で覆われていない第１層間絶縁膜５に拡散する。従って、入出力回路のＭＯＳトランジスタ（ゲート酸化膜の厚さが約１０［ｎｍ］）２０に水素を十分に拡散させることができ、ゲート酸化膜２２に生じたダングリングボンド等を効率良く水素で終端させることができる。
【００５５】
一方、メモリ回路のスイッチング用ＭＯＳトランジスタ（ゲート酸化膜の厚さが約７［ｎｍ］）３０は、その上方が酸素バリア膜６０で覆われているので、このＭＯＳトランジスタ３０に水素を十分に拡散させることはできない。しかしながら、上述したように、ゲート酸化膜の厚さが１０［ｎｍ］未満のＭＯＳトランジスタでは、その特性の変動が小さいので水素化の効果が小さくとも問題とはならない。
【００５６】
表１は、ＭＯＳトランジスタのゲート酸化膜の厚さと、このゲート酸化膜の閾値電圧との関係を調査した結果である。
【００５７】
【表１】

【００５８】
表１に示すように、調査したＭＯＳトランジスタは、ゲート酸化膜の膜厚（以下で、Ｔ_ＯＸという）が１０［ｎｍ］のｎＭＯＳとｐＭＯＳ、及び、Ｔ_ＯＸが７０［ｎｍ］のｎＭＯＳとｐＭＯＳである。
ｎＭＯＳ（Ｔ_ＯＸ＝１０ｎｍ）とｐＭＯＳ（Ｔ_ＯＸ＝１０ｎｍ）の表中の太枠で囲んだ部分が、ＭＯＳトランジスタ２０の閾値電圧（Ｖｔｈ）に対応する部分である。また、ｎＭＯＳ（Ｔ_ＯＸ＝７ｎｍ）とｐＭＯＳ（Ｔ_ＯＸ＝７ｎｍ）の表中の太枠で囲んだ部分が、ＭＯＳトランジスタ３０の閾値電圧に対応する部分である。なお、この表１では、強誘電体キャパシタ４０を形成しない場合のＭＯＳトランジスタの閾値電圧を初期値としている。
【００５９】
表１に示すように、Ｔ_ＯＸが１０［ｎｍ］のｎＭＯＳとｐＭＯＳでは、強誘電体キャパシタを形成した後で酸素バリア膜を取り除き、その後、これらのｎＭＯＳとｐＭＯＳに水素化処理を施すことで、その閾値電圧がいずれも初期値まで回復した。また、Ｔ_ＯＸが７［ｎｍ］のｎＭＯＳとｐＭＯＳでは、強誘電体キャパシタを形成した後で酸素バリア膜を残したまま、これらのｎＭＯＳとｐＭＯＳに水素化処理を施した場合でも、その閾値電圧はその初期値と変わらない値であった。
【００６０】
このように、本発明の第２実施形態にかかる強誘電体メモリ２００の製造方法によれば、上述した強誘電体メモリ１００と同様に、ＭＯＳトランジスタ２０、３０が形成されたシリコン基板１を酸素アニールする前に、このシリコン基板１の上方に酸素バリア膜６０を形成しているので、酸素のＭＯＳトランジスタ２０、３０への拡散を防ぐことができる。従って、この酸素アニールによるＭＯＳトランジスタ２０、３０の特性（例えば、閾値電圧）の変動を防ぐことができる。
【００６１】
また、この強誘電体メモリ２００の製造方法によれば、ＭＯＳトランジスタ３０の上方には酸素バリア膜６０を残し、ＭＯＳトランジスタ２０の上方から酸素バリア膜６０を除去した状態で、シリコン基板１に水素化処理を施している。
従って、ゲート酸化膜２２の厚さが１０［ｎｍ］程度あり、強誘電体メモリを形成する過程でその特性が変動し易いＭＯＳトランジスタ２０に水素を十分に拡散させることができ、このＭＯＳトランジスタ２０に生じたダングリングボンド等を効率良く水素で終端させることができる。これにより、ＭＯＳトランジスタ２０の特性を、強誘電体キャパシタ４０の形成工程が無い場合の値までほぼ回復させることができる。
【００６２】
さらに、この強誘電体メモリ２００の製造方法によれば、酸素バリア膜６０をエッチングして除去する際に、強誘電体キャパシタ４０の上方と、スイッチング用のＭＯＳトランジスタ３０の上方とをレジストパターン６６´で広範囲に覆うことができる。それゆえ、上述した強誘電体メモリ１００の製造方法と比べて、強誘電体キャパシタ４０と、レジストパターン６６´との合わせマージンを考慮する必要がなく、強誘電体メモリの集積度の向上に寄与することができる。
【００６３】
この第２実施形態では、ＭＯＳトランジスタ２０が本発明のゲート絶縁膜の厚さが大きいトランジスタに対応し、ＭＯＳトランジスタ３０が本発明のゲート絶縁膜の厚さが小さいトランジスタに対応している。また、レジストパターン６６´が、本発明の強誘電体キャパシタの上方と、ゲート絶縁膜の厚さが小さいトランジスタの上方を覆い、かつゲート絶縁膜の厚さが大きいトランジスタの上方を露出するマスクパターンに対応している。
【００６４】
尚、上記の第１、第２実施形態では、ＭＯＳトランジスタ２０、３０の導電型がｎ型の場合について説明した。しかしながら、これらのＭＯＳトランジスタ２０、３０の導電型はｎ型に限定されるものでなく、ｐ型でも良い。この場合には、例えば、入出力回路形成領域と、メモリ回路形成領域のシリコン基板１にそれぞれｎ型のウェル拡散層を形成し、これらのｎ型のウェル拡散層上にゲート電極２４、３４をマスクにして、ｐ型のＳ／Ｄ拡散層２８、３８を形成すれば良い。
【００６５】
また、上記の第２実施形態では、ゲート絶縁膜の厚さが大きいトランジスタの一例として、入出力回路のＭＯＳトランジスタ２０の場合について説明した。しかしながら、このゲート絶縁膜の厚さが大きいトランジスタは、入出力回路のＭＯＳトランジスタに限られることはなく、高耐圧回路のＭＯＳトランジスタでも良い。
【図面の簡単な説明】
【図１】第１実施形態に係る強誘電体メモリ１００の構成例を示す図。
【図２】強誘電体メモリ１００の製造方法（その１）を示す工程図。
【図３】強誘電体メモリ１００の製造方法（その２）を示す工程図。
【図４】強誘電体メモリ１００の製造方法（その３）を示す工程図。
【図５】レジストパターン６６と強誘電体キャパシタ４０との合わせマージンを示す概念図。
【図６】第２実施形態に係る強誘電体メモリ２００の製造方法（その１）を示す工程図。
【図７】強誘電体メモリ２００の製造方法（その２）を示す工程図。
【図８】従来例に係る強誘電体メモリ３００の構成例を示す図。
【符号の説明】
１シリコン基板、３素子分離層、５第１層間絶縁膜、７第１プラグ電極、９第２層間絶縁膜、１１第２プラグ電極、１３アルミ配線、２０（入出力回路の）ＭＯＳトランジスタ、２２、３２ゲート酸化膜、２４、３４ゲート電極、２６、３６サイドウォール、２８、３８Ｓ／Ｄ拡散層、３０（スイッチング用の）トランジスタ、５０強誘電体キャパシタ、５２下部電極膜、５４強誘電体膜、５６上部電極膜、５８水素バリア膜、６０酸素バリア膜、６６、６６´ レジストパターン、６８レジストパターン、１００、２００強誘電体メモリ

Claims

能動素子が形成された半導体基板に強誘電体キャパシタを形成する方法であって、
前記能動素子が形成された前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に酸素の拡散を妨げる酸素バリア膜を形成する工程と、
前記酸素バリア膜上にかかるように前記強誘電体キャパシタ用の下部電極膜と強誘電体膜とを順次形成する工程と、
前記強誘電体膜が形成された前記半導体基板を酸素を含む雰囲気中で熱処理して当該強誘電体膜を結晶化する工程と、
前記強誘電体膜上に上部電極膜を形成し、当該上部電極膜と、前記強誘電体膜と、前記下部電極膜とを所定形状にパターニングして前記強誘電体キャパシタを形成する工程と、
前記酸素バリア膜をエッチングして除去する工程と、
前記酸素バリア膜がエッチングにより除去された前記半導体基板に水素化処理を施す工程と、を含むことを特徴とする半導体装置の製造方法。
前記酸素バリア膜をエッチングして除去する工程は、
前記強誘電体キャパシタの上方を覆い、かつ前記能動素子の上方を露出するマスクパターンを前記半導体基板の上方に形成し、当該マスクパターンをマスクにして前記酸素バリア膜をエッチングして除去する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
ゲート絶縁膜の厚さが大きいトランジスタと、ゲート絶縁膜の厚さが小さいトランジスタの両方が形成された半導体基板に強誘電体キャパシタを形成する方法であって、
前記トランジスタが形成された前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に酸素の拡散を妨げる酸素バリア膜を形成する工程と、
前記酸素バリア膜上にかかるように前記強誘電体キャパシタの下部電極膜と、強誘電体膜とを順次形成する工程と、
前記強誘電体膜が形成された前記半導体基板を酸素を含む雰囲気中で熱処理して当該強誘電体膜を結晶化する工程と、
前記強誘電体膜上に上部電極膜を形成し、当該上部電極膜と、前記強誘電体膜と、前記下部電極膜とを所定形状にパターニングして前記強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上方と、前記ゲート絶縁膜の厚さが小さい前記トランジスタの上方を覆い、かつ前記ゲート絶縁膜の厚さが大きい前記トランジスタの上方を露出するマスクパターンを前記半導体基板の上方に形成し、当該マスクパターンをマスクにして前記酸素バリア膜をエッチングして除去する工程と、
前記酸素バリア膜がエッチングにより除去された前記半導体基板に水素化処理を施す工程と、を含むことを特徴とする半導体装置の製造方法。
前記ゲート絶縁膜の厚さが大きいトランジスタの当該ゲート絶縁膜の厚さは１０［ｎｍ］以上であり、
前記ゲート絶縁膜の厚さが小さいトランジスタの該ゲート絶縁膜の厚さは１０［ｎｍ］未満であることを特徴とする請求項３に記載の半導体装置の製造方法。