JP2005010784A

JP2005010784A - 薄膜トランジスタ・アレイ基板及びその製造方法

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Publication number: JP2005010784A
Application number: JP2004179811A
Authority: JP
Inventors: Saiko Zen; 宰弘全; Yun Bok Lee; 潤復李
Original assignee: LG Philips LCD Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 2003-06-17
Filing date: 2004-06-17
Publication date: 2005-01-13
Anticipated expiration: 2024-06-17
Also published as: US7295255B2; KR100489282B1; KR20040108417A; CN1573489A; DE102004028991A1; US7170576B2; DE102004028991B4; US20040257519A1; DE102004028991A8; US20070040955A1; CN1573489B; JP4015137B2; JP2007226272A

Abstract

【課題】本発明は開口率を減少させずにスペーサを形成することができる薄膜トランジスタ・アレイ基板及びその製造方法に関するものである。
【解決手段】本発明に係る薄膜トランジスタ・アレイ基板は、基板上に形成されるゲートラインと、前記ゲートラインにゲート絶縁膜を介して交差して画素領域を決めるデータラインと、前記ゲートラインとデータラインの交差部に形成される薄膜トランジスタと、前記薄膜トランジスタと接続されるように前記画素領域に形成される画素電極と、前記基板上にインクジェット噴射方式に形成されるスペーサとを具備していて、前記データライン及びゲートラインの中の少なくとも一つは前記スペーサと重畳される領域の幅が相対的に広く形成されることを特徴とする。
【選択図】図５

Description

本発明は薄膜トランジスタ・アレイ基板に関するもので、特に開口率を減少させずにスペーサを形成することができる薄膜トランジスタ・アレイ基板及びその製造方法に関するものである。

液晶表示装置は、電界を利用して液晶の光透過率を調節することで画像を表示する。このような液晶表示装置は、上下部基板に対向するように配置された画素電極と共通電極の間に形成される電界によって液晶を駆動する。

液晶表示装置は、互いに対向して合着された薄膜トランジスタ・アレイ基板（下板）及びカラーフィルタ・アレイ基板（上板）と、これら二つの基板の間においてセルギャップを一定に維持させるためのスペーサと、そのセルギャップに満たされた液晶とを具備する。

薄膜トランジスタ・アレイ基板は、多数の信号配線及び薄膜トランジスタと、それらの上に液晶配向のために塗布された配向膜から構成される。カラーフィルタ・アレイ基板は、カラー具現のためのカラーフィルタ及び光漏れの防止のためのブラック・マトリックスと、それらの上に液晶配向のために塗布された配向膜から構成される。

スペーサは、散布方式で形成されるボール・スペーサとフォトリソグラフィ工程で形成されるパターン・スペーサに区分される。

ボール・スペーサは、散布機を利用して基板上に散布されて形成され、上／下部基板のセルギャップを維持する。しかし、ボール・スペーサは基板上に均一に散布しにくく上／下板の間で動くから、リップル（ｒｉｐｐｌｅ）現象の発生原因となる問題点がある。

パターン・スペーサは、フォトリソグラフィ工程によってパターン形態に特定位置に固定されるように形成されて、上／下板のセルギャップを維持する。しかし、パターン・スペーサは、フォトリソグラフィ工程で形成されるので、マスク工程が多くなる問題点がある。また、パターン・スペーサを形成するために基板上に全面蒸着されるパターン・スペーサ物質は、露光、現像及びエッチング工程を経ながら約９５％以上が除去されるので、材料費用及び製造費用が嵩む問題点がある。

このような問題点を解決するために、インクジェット噴射装置で形成されたスペーサを具備した薄膜トランジスタ・アレイ基板が提案された。

図１は従来のインクジェット噴射装置で形成されたスペーサを具備した薄膜トランジスタ・アレイ基板を示す平面図で、図２は図１の線I-I'に沿って切り取った薄膜トランジスタ・アレイ基板を示す断面図である。

図１及び図２を参照すれば、従来の薄膜トランジスタ・アレイ基板は、下部基板１上に交差するように形成されたゲートライン２及びデータライン４と、その交差部毎に形成された薄膜トランジスタ３０と、その交差構造に用意された画素領域３４に形成された画素電極２２と、ストレージ電極２４とゲートライン２の重畳部に形成されたストレージ・キャパシタ２８と、ストレージ・キャパシタ２８と重畳されるように形成されるスペーサ３２とを具備する。

ゲートライン２は薄膜トランジスタ３０のゲート電極６にゲート信号を供給する。このようなゲートライン２は、ゲート絶縁膜１２を介してデータライン４と重畳する領域においては第１幅Ｗ１を持つように形成されており、画素電極２２と並行する領域においては第１幅Ｗ１より広い第２幅Ｗ２を持つように形成されている。すなわち、データライン４と重畳される領域においてゲートライン２の幅を相対的に狭く形成して、データライン４に供給される画素信号とゲートライン２に供給されるゲート信号の間のカップリングによる信号歪曲を防止する。

データライン４は第３幅Ｗ３を持つように形成されて薄膜トランジスタ３０のドレイン電極１０を通じて画素電極２２に画素信号を供給する。

薄膜トランジスタ３０は、ゲートライン２のゲート信号に応答してデータライン４の画素信号が画素電極２２に充電されて維持されるようにする。このために、薄膜トランジスタ３０は、ゲートライン２に接続されたゲート電極６と、データライン４に接続されたソース電極８と、画素電極２２に接続されたドレイン電極１０とを具備する。また、薄膜トランジスタ３０は、ゲート電極６とゲート絶縁膜１２を介して重畳されながらソース電極８とドレイン電極１０との間にチャンネルを形成する活性層１４をさらに具備する。このような活性層１４上には、ソース電極８及びドレイン電極１０と、オーミック接触のためのオーミック接触層１６とがさらに形成される。

画素電極２２は、保護膜１８を貫く第１接触ホール２０aを通じて薄膜トランジスタ３０のドレイン電極１０と接続されて画素領域３４に形成される。

これによって、薄膜トランジスタ３０を通じて画素信号が供給された画素電極２２と基準電圧が供給された共通電極（図示しない）との間には電界が形成される。このような電界によって薄膜トランジスタ・アレイ基板とカラーフィルタ・アレイ基板の間において所定方向に配列された液晶分子が誘電異方性によって回転する。液晶分子の回転程度によって画素領域３４を透過する光透過率が変わることで画像を具現する。

ストレージ・キャパシタ２８は、ゲートライン２と、そのゲートライン２にゲート絶縁膜１２を介して重畳されるストレージ電極２４と、そのストレージ電極２４と保護膜１８を貫く第２接触ホール２０bを通じて接続された画素電極２２からと構成される。このようなストレージ・キャパシタ２８は、画素電極２２に充電された画素信号が次の画素信号が充電されるまで安定的に維持されるようにする。

スペーサ３２は、薄膜トランジスタ・アレイ基板とカラーフィルタ・アレイ基板との間のセルギャップを維持する。このようなスペーサ３２は、カラーフィルタ・アレイ基板のブラック・マットリックス（図示しない）と重畳される薄膜トランジスタ・アレイ基板領域に、インクジェット噴射装置を利用して形成される。すなわち、スペーサ３２は、薄膜トランジスタ・アレイ基板上に形成されるＴＦＴ３０またはストレージ・キャパシタ２８と重畳されるように形成される。

インクジェット噴射装置で形成されるスペーサ３２の製造工程を図３Ａ乃至図３Ｃを参照して詳細に説明する。

先ず、画素電極２２が形成された下部基板１上に、図３Ａに示すように、インクジェット噴射装置４０が整列される。整列されたインクジェット噴射装置４０を利用して、図３Ｂに示すように、スペーサ物質３３が下部基板１のＴＦＴ３０またはストレージ・キャパシタ２８上に噴射される。すなわち、インクジェットヘッド４４の圧電素子に電圧が印加されると、物理的な圧力が発生してスペーサ物質３３が入った容器４２とノズル４６との間の流路が収縮、弛緩を繰り返す現象によって、スペーサ物質３３がノズル４６を通じて下部基板１上に噴射される。

スペーサ物質３３がノズル４６を通じて噴射されて形成されたスペーサ３２は、図３Ｃに示すように、光源４８によって紫外線に露出するか、あるいは熱による塑成過程を経て一定な幅Ｗと高さＨを持つようになる。

従来のインクジェット方式で形成されるスペーサ３２は、粘度が低い状態でノズルを通じて下部基板１に落ちながら重力を受ける。これによって、ブラック・マットリックスと重畳されるように形成されなければならないスペーサ３２は、下部基板１上に付着する時に、広く広がって、図４に示すように、ブラック・マットリックスによって隠せるＴＦＴ３０、ストレージ・キャパシタ２８またはデータライン４と重畳しない領域に形成されるため、画素電極２２上において染みとして見える問題点がある。すなわち、下部基板１上に付着されるスペーサ３２は、高さ／広がり幅の比が小くなって、スペーサ３２はブラック・マットリックスと重畳しない画素電極２２に形成されて、画素電極２２上に染みとして見える問題点がある。

本発明の目的は、開口率を減少させずにスペーサを形成することができる薄膜トランジスタ・アレイ基板及びその製造方法を提供するものである。

前記目的を達成するために、本発明に係る薄膜トランジスタ・アレイ基板は、基板上に形成されるゲートラインと、前記ゲートラインにゲート絶縁膜を介して交差して画素領域を決めるデータラインと、前記ゲートラインとデータラインの交差部に形成される薄膜トランジスタと、前記薄膜トランジスタと接続されるように前記画素領域に形成される画素電極と、前記基板上にインクジェット噴射方式で形成されるスペーサとを具備してなり、前記データライン及びゲートラインの中の少なくともいずれかは、前記スペーサと重畳する領域の幅が相対的に広く形成されることを特徴とする。

前記データライン及び前記ゲートラインの中の少なくともいずれかの信号ラインは、前記信号ラインから前記画素領域方向に突出して前記スペーサの幅より広く形成された突出部を含むことを特徴とする。

前記突出部は、四角形を含む多角形及び円形の中のいずれかの形態に形成されることを特徴とする。

前記突出部の幅は、約３０〜５０μmに形成されることを特徴とする。

前記薄膜トランジスタ・アレイ基板は、前記ゲートラインと、そのゲートラインに前記ゲート絶縁膜及び保護膜を介して重畳される前記画素電極とからなるストレージ・キャパシタをさらに具備することを特徴とする。

前記薄膜トランジスタ・アレイ基板は、前記ゲートラインと、そのゲートラインに前記ゲート絶縁膜を介して重畳されて前記画素電極と接触するストレージ電極とからなるストレージ・キャパシタをさらに具備することを特徴とする。

前記スペーサは、半円及び半楕円の中のいずれかの形態に形成されることを特徴とする。

前記薄膜トランジスタは、前記ゲートラインと接続されたゲート電極と、前記データラインと接続されたソース電極と、前記画素電極と接続されたドレイン電極と、前記薄膜トランジスタのチャンネル部を形成する半導体層とを含むことを特徴とする。

前記半導体層は、前記データライン、前記ソース電極及び前記ドレイン電極に沿って、それらの下部に形成されることを特徴とする。

前記目的を達成するために、本発明に係る薄膜トランジスタ・アレイ基板の製造方法は、基板上にゲートラインを形成する段階と、前記ゲートラインにゲート絶縁膜を介して交差して画素領域を決めるデータラインを形成する段階と、前記ゲートラインと前記データラインの交差部に薄膜トランジスタを形成する段階と、前記薄膜トランジスタと接続されるように前記画素領域に画素電極を形成する段階と、前記画素領域を除いた基板上にインクジェット噴射方式でスペーサを形成する段階とを含んでいて、前記データライン及び前記ゲートラインの中の少なくともいずれかは前記スペーサと重畳される領域の幅が相対的に広く形成されることを特徴とする。

前記薄膜トランジスタ・アレイ基板の製造方法は、前記ゲートラインと、そのゲートラインに前記ゲート絶縁膜及び保護膜を介して重畳される前記画素電極とからなるストレージ・キャパシタを形成する段階をさらに含むことを特徴とする。

前記薄膜トランジスタ・アレイ基板の製造方法は、前記ゲートラインと、そのゲートラインに前記ゲート絶縁膜を介して重畳されて前記画素電極と接触されるストレージ電極とからなるストレージ・キャパシタを形成する段階をさらに含むことを特徴とする。

前記スペーサは、半円及び半楕円の中からいずれかの形態に形成されることを特徴とする。

上述したように、本発明に係る薄膜トランジスタ・アレイ基板及びその製造方法は、インクジェット噴射方式で形成されるスペーサと重畳されるゲートライン及びデータラインの中の少なくともいずれかの幅を相対的に広く形成する。すなわち、スペーサと重畳される突出部を相対的に広い幅でスペーサの形状と似ている円形または正四角形態に形成して、ライン部を従来より相対的に狭い幅に形成して、開口率を減少させずにスペーサを形成する。また、ゲートライン及びデータラインを含む信号ラインの面積は従来と同一であるので、信号ラインの抵抗減少を防止することができる。

［実施例］
以下、本発明の望ましい実施例を図５乃至図１４を参照して詳細に説明する。

図５は本発明の第１実施例に係る薄膜トランジスタ・アレイ基板を示す平面図で、図６は図５の線II-II'に沿って切り取った薄膜トランジスタ・アレイ基板を示す断面図である。

図５及び図６を参照すれば、本発明の第１実施例に係る薄膜トランジスタ・アレイ基板は、下部基板５１上に選択的に幅が異なるように形成されたゲートライン５２と、ゲートライン５２にゲート絶縁膜６２を介して交差するように形成されたデータライン５４と、その交差部毎に形成された薄膜トランジスタ８０と、その交差構造に用意された画素領域８４に形成された画素電極７２と、ストレージ電極７４とゲートライン５２の重畳部に形成されたストレージ・キャパシタ７８と、ストレージ・キャパシタ７８と重畳されるように形成されるスペーサ８２とを具備する。

ゲートライン５２は薄膜トランジスタ８０のゲート電極５６にゲート信号を供給する。このようなゲートライン５２は、画素領域８４を定義するライン部５２ａと、ライン部５２ａから突出した突出部５２ｂからなる。ライン部５２ａは従来のゲートラインの第１幅Ｗ１より相対的に小さな幅ｄ１を持つように形成されていて、突出部５２ｂによる画素電極７２の開口率減少を防止する。突出部５２ｂは、ストレージ電極７４と重畳されて、スペーサ８２がインクジェット噴射装置により噴射されて形成される領域として、ライン部５２ａより相対的に広い幅ｄ２に形成される。例えば、突出部５２ｂは、データライン５４と平行な幅（縦）を約３０〜５０μmに、データライン５４と垂直な幅（横）を約３０〜５０μmに形成する。このような突出部５２ｂは、円形形態のスペーサ８２の幅より広い四角形に形成されるか、あるいは図７に示したようにスペーサ８２の幅より広い円形に形成される。

データライン５４は、薄膜トランジスタ８０のドレイン電極６０を通じて画素電極７２に画素信号を供給する。

薄膜トランジスタ８０は、ゲートライン５２のゲート信号に応答してデータライン５４の画素信号が画素電極７２に充電されて維持されるようにする。このために、薄膜トランジスタ８０は、ゲートライン５２に接続されたゲート電極５６と、データライン５４に接続されたソース電極５８と、画素電極７２に接続されたドレイン電極６０とを具備する。また、薄膜トランジスタ８０は、ゲート電極５６にゲート絶縁膜６２を介して重畳されながらソース電極５８とドレイン電極６０の間にチャンネルを形成する活性層６４をさらに具備する。このような活性層６４上には、ソース電極５８及びドレイン電極６０と、オーミック接触のためのオーミック接触層６６とがさらに形成される。

画素電極７２は、保護膜６８を貫く第１接触ホール７０ａを通じて薄膜トランジスタ８０のドレイン電極６０と接続されて画素領域８４に形成される。

これによって、薄膜トランジスタ８０を通じて画素信号が供給された画素電極７２と基準電圧が供給された共通電極（図示しない）との間には電界が形成される。このような電界によって薄膜トランジスタ・アレイ基板とカラーフィルタ・アレイ基板の間において所定方向に配列された液晶分子が誘電異方性によって回転する。液晶分子の回転程度によって画素領域８４を透過する光透過率が変わることで画像を具現する。

ストレージ・キャパシタ７８は、ゲートライン５２と、そのゲートライン５２にゲート絶縁膜６２を介して重畳されるストレージ電極７４と、そのストレージ電極７４と保護膜６８を貫く第２接触ホール７０ｂを通じて接続された画素電極７２とから構成される。ここで、ストレージ電極７４は、ゲートライン５２の突出部５２ｂにゲート絶縁膜６２を介して重畳されて、ストレージ・キャパシタ７８の容量値を大きくするために、ゲートライン５２のライン部５２ａ及び突出部５２ｂと一部重畳されて”Ｔ”字形態に形成することもできる。

このようなストレージ・キャパシタ７８は、画素電極７２に充電された画素信号が次の画素信号が充電されるまで安定的に維持されるようにする。

スペーサ８２は、薄膜トランジスタ・アレイ基板とカラーフィルタ・アレイ基板との間のセルギャップを維持する。このようなスペーサ８２は、カラーフィルタ・アレイ基板のブラック・マットリックス（図示しない）と重畳されるゲートライン５２の突出部領域に、インクジェット噴射装置を利用して半円または半楕円形態に形成される。すなわち、スペーサ８２は、ストレージ・キャパシタ７８と重畳されるように形成される。

図８Ａ乃至図８Ｆは、図５及び図６に図示された本発明の第１実施例に係る薄膜トランジスタ・アレイ基板の製造方法を示す平面図及び断面図である。

図８Ａを参照すれば、第１マスク工程で下部基板５１上にゲートライン５２及びゲート電極５６を含む第１導電パターン群が形成される。

これを詳細に説明すれば、下部基板５１上にスパッタリングなどの蒸着方法を通じてゲート金属層が形成される。ゲート金属層はアルミニウム（Ａｌ）系金属、モリブデン（Ｍｏ）、銅（Ｃｕ）などのような金属からなる。引き続いて、ゲート金属層がエッチング工程を含むフォトリソグラフィ工程でパターニングされることで、ライン部５２ａと突出部５２ｂを持つゲートライン５２及びゲート電極５６を含む第１導電パターン群が形成される。

図８Ｂを参照すれば、第２マスク工程で第１導電パターン群が形成された下部基板５１上に、ゲート絶縁膜６２と、活性層６４及びオーミック接触層６６を含む半導体パターンが形成される。

これを詳細に説明すれば、ゲート絶縁膜６２は、第１導電パターン群が形成された下部基板５１上にＰＥＣＶＤ、スパッタリングなどの蒸着方法を通じて形成される。ゲート絶縁膜６２の材料としては、酸化シリコン（ＳｉＯ_ｘ）または窒化シリコン（ＳｉＮ_ｘ）などの無機絶縁物質が利用される。

ゲート絶縁膜６２が形成された下部基板５１上に、ＰＥＣＶＤ蒸着方法を通じて第１半導体層及び第２半導体層が順次的に形成される。ここで、第１半導体層には不純物がドーピングされない非晶質シリコンが利用され、第２半導体層にはＮ型またはＰ型の不純物がドーピングされた非晶質シリコンが利用される。引き続いて、第１半導体層及び第２半導体層が乾式エッチング工程を含むフォトリソグラフィ工程によってパターニングされることで、活性層６４及びオーミック接触層６６を含む半導体パターンが形成される。

図８Ｃを参照すれば、第３マスク工程で半導体パターンが形成された下部基板５１上に第２導電パターン群が形成される。

これを詳細に説明すれば、半導体パターンが形成されたゲート絶縁膜６２上に、スパッタリングなどの蒸着方法を通じてソース／ドレイン金属層が蒸着される。ここで、ソース／ドレイン金属層はクロム（Ｃｒ）、モリブデン（Ｍｏ）、銅（Ｃｕ）などが利用される。引き続いて、ソース／ドレイン金属層がエッチング工程を含むフォトリソグラフィ工程によってパターニングされることで、データライン５４、ストレージ電極７４、ソース電極５８及びドレイン電極６０を含む第２導電パターン群が形成される。その後、ソース電極５８及びドレイン電極６０をマスクとして利用した乾式エッチング工程で薄膜トランジスタのチャンネル部でオーミック接触層６６が除去されることで、活性層６４が露出する。

図８Ｄを参照すれば、第４マスク工程で第２導電パターン群が形成された下部基板５１上に、第１接触ホール及び第２接触ホール７０ａ、７０ｂを含む保護膜６８が形成される。

これを詳細に説明すれば、第２導電パターン群が形成されたゲート絶縁膜６２上に保護膜６８が形成される。保護膜６８としては、ゲート絶縁膜６２のような無機絶縁物質や誘電常数が小さなアクリル（ａｃｒｙｌ）系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される。

引き継いで、保護膜６８を、乾式エッチング工程を含むフォトリソグラフィ工程によってパターニングすることで、第１接触ホール及び第２接触ホール７０ａ、７０ｂが形成される。第１接触ホール７０ａは保護膜６８を貫いてドレイン電極６０を露出させ、第２接触ホール７０ｂは保護膜６８を貫いてストレージ電極７４を露出させる。

図８Ｅを参照すれば、第５マスク工程で保護膜６８が形成された下部基板５１上に第３導電パターン群が形成される。

これを詳細に説明すれば、保護膜６８上にスパッタリングなどの蒸着方法を通じて透明電導性物質が形成される。ここで、透明電導性物質はインジウムースズーオキサイド（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ：ＩＴＯ）、インジウムー亜鉛ーオキサイド（ＩｎｄｉｕｍＺｉｎｃＯｘｉｄｅ：ＩＺＯ）またはインジウムースズー亜鉛ーオキサイド（ＩｎｄｉｕｍＴｉｎＺｉｎｃＯｘｉｄｅ：ＩＴＺＯ）などが利用される。引き続いて、透明電導性物質が湿式エッチング工程を含むフォトリソグラフィ工程によってパターニングされることで、画素電極７２が形成される。画素電極７２は第１接触ホール７０aを通じてドレイン電極６０と接続されて、第２接触ホール７０ｂを通じてストレージ電極７４と接続される。

図８Ｆを参照すれば、画素電極７２が形成された下部基板５１上にスペーサ８２が形成される。

これを詳細に説明すれば、ゲートライン５２の突出部５２ｂと重畳する画素電極７２上にインクジェット噴射方式を通じてスペーサ物質が形成される。引き続いて、スペーサ物質が紫外線または熱による塑成工程で塑成されることで、ゲートライン５２の突出部５２ｂと重畳する所定高さと幅を持つスペーサ８２が形成される。

図９は本発明の第２実施例に係る薄膜トランジスタ・アレイ基板を示す平面図で、図１０は図９の線III-III'に沿って切り取った薄膜トランジスタ・アレイ基板を示す断面図である。

図９及び図１０を参照すれば、本発明の第２実施例に係る薄膜トランジスタ・アレイ基板は、下部基板５１上に選択的に幅が異なるように形成されたゲートライン５２と、ゲートライン５２にゲート絶縁膜６２を介して交差するように形成されたデータライン５４と、その交差部毎に形成された薄膜トランジスタ８０と、その交差構造に用意された画素領域８４に形成された画素電極７２と、画素電極７２とゲートライン５２の重畳部に形成されたストレージ・キャパシタ７８と、ゲートライン５２と重畳するように形成されるスペーサ８２とを具備する。

ゲートライン５２は薄膜トランジスタ８０のゲート電極５６にゲート信号を供給する。このようなゲートライン５２は、画素領域８４を定義するライン部５２ａと、ライン部５２ａから突出した突出部５２ｂからなる。ライン部５２ａは、従来ゲートラインの第１幅Ｗ１より相対的に小さな幅ｄ１を持つように形成されていて、突出部５２ｂによる画素電極７２の開口率の減少を防止する。突出部５２ｂは、スペーサ８２がインクジェット噴射装置に噴射されて形成される領域において、ライン部５２ａより相対的に広い幅ｄ２に形成される。例えば、突出部５２ｂは、データライン５４と平行な幅が約３０〜５０μmに、データライン５４と垂直な幅が約３０〜５０μmに形成される。このような突出部５２ｂは円形形態のスペーサ８２の幅より広い四角形に形成されるか、あるいは図１１に示したようにスペーサ８２の幅より広い円形に形成される。

データライン５４は薄膜トランジスタ８０のドレイン電極６０を通じて画素電極７２に画素信号を供給する。

薄膜トランジスタ８０は、ゲートライン５２のゲート信号に応答して、データライン５４の画素信号が画素電極７２に充電されて維持されるようにする。このために、薄膜トランジスタ８０は、ゲートライン５２に接続されたゲート電極５６と、データライン５４に接続されたソース電極５８と、画素電極７２に接続されたドレイン電極６０とを具備する。また、薄膜トランジスタ８０は、ゲート電極５６にゲート絶縁膜６２を介して重畳されながら、ソース電極５８とドレイン電極６０との間にチャンネルを形成する活性層６４をさらに具備する。このような活性層６４上には、ソース電極５８及びドレイン電極６０とオーミック接触のためのオーミック接触層６６とがさらに形成される。

画素電極７２は、保護膜６８を貫く接触ホール７０を通じて薄膜トランジスタ８０のドレイン電極６０と接続されて画素領域８４に形成される。

これによって、薄膜トランジスタ８０を通じて画素信号が供給された画素電極７２と基準電圧が供給された共通電極（図示しない）との間には電界が形成される。このような電界によって薄膜トランジスタ・アレイ基板とカラーフィルタ・アレイ基板との間において所定方向に配列された液晶分子が誘電異方性によって回転する。液晶分子の回転程度によって画素領域８４を透過する光透過率が変わることで画像を具現する。

ストレージ・キャパシタ７８は、ゲートライン５２の突出部５２ｂと、そのゲートライン５２の突出部５２ｂにゲート絶縁膜６２及び保護膜６８を介して重畳される画素電極７２から構成される。このようなストレージ・キャパシタ７８は、画素電極７２に充電された画素信号が次の画素信号が充電されるまで安定的に維持されるようにする。

スペーサ８２は、薄膜トランジスタ・アレイ基板とカラーフィルタ・アレイ基板との間のセルギャップを維持する。このようなスペーサ８２は、カラーフィルタ・アレイ基板のブラック・マットリックス（図示しない）と重畳されるゲートライン５２の突出部領域にインクジェット噴射装置を利用して半円または半楕円形態に形成される。すなわち、スペーサ８２はストレージ・キャパシタ７８と重畳するように形成される。

図１２Ａ乃至図１２Ｅは図９及び図１０に図示された薄膜トランジスタ・アレイ基板の製造方法を示す平面図及び断面図である。

図１２Ａを参照すれば、第１マスク工程で下部基板５１上にゲートライン５２及びゲート電極５６を含む第１導電パターン群が形成される。

これを詳細に説明すれば、下部基板５１上にスパッタリングなどの蒸着方法を通じてゲート金属層が形成される。ゲート金属層は、アルミニウム（Ａｌ）系金属、モリブデン（Ｍｏ）、銅（Ｃｕ）などのような金属からなる。引き続いて、ゲート金属層がエッチング工程を含むフォトリソグラフィ工程でパターニングされることで、ライン部５２ａと突出部５２ｂを持つゲートライン５２及びゲート電極５６を含む第１導電パターン群が形成される。

図１２Ｂを参照すれば、第１導電パターン群が形成された下部基板４１上にＰＥＣＶＤ、スパッタリングなどの蒸着方法を通じてゲート絶縁膜６２が形成される。ゲート絶縁膜６２の材料としては酸化シリコン（ＳｉＯ_ｘ）または窒化シリコン（ＳｉＮ_ｘ）などの無機絶縁物質が利用される。

そして、第２マスク工程で、ゲート絶縁膜６２上に積層された活性層６４及びオーミック接触層６６を含む半導体パターンと、データライン５４、ソース電極５８、ドレイン電極６０を含む第２導電パターン群が形成される。このような第２マスク工程に対しては図１３Ａ乃至図１３Ｅを参照して後述する。

図１２Ｃを参照すれば、第３マスク工程で第２導電パターン群が形成された下部基板５２上に接触ホール７０を含む保護膜６８が形成される。

引き続いて、保護膜６８を乾式エッチング工程を含むフォトリソグラフィ工程によってパターニングすることで、接触ホール７０が形成される。接触ホール７０は保護膜６８を貫いてドレイン電極６０を露出させる。

図１２Ｄを参照すれば、第４マスク工程で保護膜６８が形成された下部基板５１上に第３導電パターン群が形成される。

これを詳細に説明すれば、保護膜６８上にスパッタリングなどの蒸着方法を通じて透明電導性物質が形成される。ここで、透明電導性物質はインジウムースズーオキサイド（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ：ＩＴＯ）、インジウムー亜鉛ーオキサイド（ＩｎｄｉｕｍＺｉｎｃＯｘｉｄｅ：ＩＺＯ）またはインジウムースズー亜鉛ーオキサイド（ＩｎｄｉｕｍＴｉｎＺｉｎｃＯｘｉｄｅ：ＩＴＺＯ）などが利用される。引き続いて、透明電導性物質が湿式エッチング工程を含むフォトリソグラフィ工程によってパターニングされることで、画素電極７２が形成される。画素電極７２は接触ホール７０を通じてドレイン電極６０と接続されて、ゲートライン５２の突出部５２ｂにゲート絶縁膜６２及び保護膜６８を介して重畳されるように形成される。

図１２Ｅを参照すれば、画素電極７２が形成された下部基板５１上にスペーサ８２が形成される。

これを詳細に説明すれば、ゲートライン５２の突出部５２ｂに重畳される画素電極７２上に、インクジェット噴射方式を通じてスペーサー物質が形成される。引き続いて、スペーサ物質が紫外線または熱による塑成工程で塑成されることで、ゲートライン５２の突出部５２ｂと重畳される所定高さと幅を持つスペーサ８２が形成される。

図１３Ａ乃至図１３Ｅは薄膜トランジスタ・アレイ基板の製造工程の中、第２マスク工程を詳細に示す断面図である。

図１３Ａに示したように、ゲート絶縁膜６２上にＰＥＣＶＤ、スパッタリングなどの蒸着方法を通じて第１半導体層６３、第２半導体層６５、及びソース／ドレイン金属層６７が順次的に形成される。ここで、第１半導体層６３は不純物がドーピングされない非晶質シリコンが利用され、第２半導体層６５はＮ型またはＰ型の不純物がドーピングされた非晶質シリコンが利用される。ソース／ドレイン金属層６７は、クロム（Ｃｒ）、モリブデン（Ｍｏ）、銅（Ｃｕ）などのような金属からなる。

その次に、ソース／ドレイン金属層６７上にフォトレジスト膜を形成した後、図１３Ｂに示したように、部分露光マスク９０が下部基板５１上部に整列される。マスク９０は透明な材質であるマスク基板９２と、マスク基板９２の遮断領域Ｐ２に形成された遮断部９４と、マスク基板９２の部分露光領域Ｐ３に形成された回折露光部（または半透過部）９６とを具備する。ここで、マスク基板９２の露出した領域は露光領域Ｐ１になる。このような第２マスク９０を利用してフォトレジスト膜を露光した後，現像することで、第２マスク９０の遮断部９４と回折露光部９６にそれぞれ対応した、遮断領域Ｐ２と部分露光領域Ｐ３において段差を持つフォトレジストパターン９８が形成される。すなわち、部分露光領域Ｐ３に形成されたフォトレジストパターン９８は、遮断領域Ｐ２に形成された第１高さＨ１を持つフォトレジストパターン９８より低い第２高さＨ２を持つ。

このようなフォトレジストパターン９８をマスクとして利用した湿式エッチング工程で、ソース／ドレイン金属層６７がパターニングされることで、図１３Ｃに示すように、データライン５４、データライン５４と接続されたソース電極５８、ソース電極５８と一体化されたドレイン電極６０を含む第２導電パターン群が形成される。

そして、フォトレジストパターン９８をマスクとして利用した乾式エッチング工程で、第１半導体層６３と第２半導体層６５がパターニングされることで、図１３Ｄのように、オーミック接触層６６と活性層６４が第２導電パターン群に沿って形成される。引き続いて、酸素（Ｏ₂）プラズマを利用したアッシング（Ａｓｈｉｎｇ）工程で、部分露光領域Ｐ３に第２高さを持つフォトレジストパターン９８が除去されて、遮断領域Ｐ２において第１高さＨ１を持つフォトレジストパターン９８の高さは低くなった状態になる。このようなフォトレジストパターン９８を利用したエッチング工程で、部分露光領域Ｐ３、すなわち薄膜トランジスタのチャンネル部に形成されたソース／ドレイン金属層６７が除去される。これによって、ドレイン電極６０がソース電極５８から分離する。その次に、フォトレジストパターン９８を利用した乾式エッチング工程で、薄膜トランジスタのチャンネル部においてオーミック接触層６６が除去されることで、活性層６４が露出する。

そして、図１３Ｅに示すように、第２導電パターン群上に残っていたフォトレジストパターン９８がストリップ工程で除去される。

図１４は本発明の第３実施例に係る薄膜トランジスタ・アレイ基板を示す平面図である。

図１４を参照すれば、本発明の第３実施例に係る薄膜トランジスタ・アレイ基板は、図５及び図６に示した薄膜トランジスタ・アレイ基板と比べて、スペーサがデータラインと重畳されることを除いては、同一の構成要素を具備する。

データライン５４は薄膜トランジスタ８０のドレイン電極６０を通じて画素電極７２に画素信号を供給する。このようなデータライン５４は、画素領域８４を定義するライン部５４ａと、ライン部５４ａから突出した突出部５４ｂからなる。ライン部５４ａは従来データラインの第３幅Ｗ３（図１参照）より相対的に小さな幅ｄ４を持つように形成されて、突出部５４ｂによる画素電極７２の開口率の減少を防止する。突出部５４ｂは、スペーサ８２がインクジェット噴射装置により噴射されて形成される領域においてライン部５４ａより相対的に広い幅ｄ３に形成される。例えば、突出部５４ｂは、ゲートライン５２と平行な幅（横）が約３０〜５０μmに、ゲートライン５２と垂直な幅（縦）が約３０〜５０μmに形成される。このような突出部５４ｂは、円形形態のスペーサ８２の幅より広い四角形または円形に形成される。

スペーサ８２は薄膜トランジスタ・アレイ基板とカラーフィルタ・アレイ基板との間のセルギャップを維持する。このようなスペーサ８２はカラーフィルタ・アレイ基板のブラック・マットリックス（図示しない）と重畳されるデータライン５４の突出部５４ｂ領域に、インクジェット噴射装置を利用して半円または半楕円形態に形成される。

一方、本発明の第１乃至第３実施例に係る薄膜トランジスタ・アレイ基板のゲートライン（データライン）と対応するようにカラーフィルタ・アレイ基板のブラック・マットリックスが形成される。すなわち、ライン部と突出部を持つゲートライン（データライン）と重畳するように、カラーフィルタ・アレイ基板のブラック・マットリックスもライン部と突出部を持つように形成される。

また、本発明の第１乃至第３実施例に係る薄膜トランジスタ・アレイ基板は、例えば５マスク工程及び４マスク工程で形成されたが、その外に３マスク工程またはそれ以下の工程でも薄膜トランジスタ・アレイ基板を形成することができる。

以上説明した内容を通じて当業者であれば本発明の技術思想を逸脱しない範囲内で多様な変更及び修正ができる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるのではなく特許請求の範囲により決められなければならない。

従来の薄膜トランジスタ・アレイ基板を示す平面図である。図１の線I-I'に沿って切り取った薄膜トランジスタ・アレイ基板を示す断面図である。従来のインクジェット噴射方式により形成されるスペーサの製造工程を示す断面図である。従来のインクジェット噴射方式により形成されるスペーサの製造工程を示す断面図である。従来のインクジェット噴射方式により形成されるスペーサの製造工程を示す断面図である。ブラック・マットリックスによって遮られない画素電極に形成されたスペーサを示す平面図である。本発明の第１実施例に係る薄膜トランジスタ・アレイ基板を示す平面図である。図５の線II-II'に沿って切り取った薄膜トランジスタ・アレイ基板を示す断面図である。図５に図示された薄膜トランジスタ・アレイ基板の他の形態を示す平面図である。図５及び図６に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。図５及び図６に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。図５及び図６に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。図５及び図６に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。図５及び図６に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。図５及び図６に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。本発明の第２実施例に係る薄膜トランジスタ・アレイ基板を示す平面図である。図９の線III-III'に沿って切り取った薄膜トランジスタ・アレイ基板を示す断面図である。図９に図示された薄膜トランジスタ・アレイ基板の他の形態を示す平面図である。図９及び図１０に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。図９及び図１０に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。図９及び図１０に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。図９及び図１０に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。図９及び図１０に図示された薄膜トランジスタ・アレイ基板の製造工程を示す平面図及び断面図である。図１２Ｂに図示された薄膜トランジスタ・アレイ基板の製造工程の中、第２マスク工程を詳細に示す断面図である。図１２Ｂに図示された薄膜トランジスタ・アレイ基板の製造工程の中、第２マスク工程を詳細に示す断面図である。図１２Ｂに図示された薄膜トランジスタ・アレイ基板の製造工程の中、第２マスク工程を詳細に示す断面図である。図１２Ｂに図示された薄膜トランジスタ・アレイ基板の製造工程の中、第２マスク工程を詳細に示す断面図である。図１２Ｂに図示された薄膜トランジスタ・アレイ基板の製造工程の中、第２マスク工程を詳細に示す断面図である。本発明の第３実施例に係る薄膜トランジスタ・アレイ基板を示す平面図である。

符号の説明

２、５２・・・ゲートライン
４、５４・・・データライン
６、５６・・・ゲート電極
８、５８・・・ソース電極
１０、６０・・・ドレイン電極
１２、６２・・・ゲート絶縁膜
１４、６４・・・活性層
１６、６６・・・オーミック接触層
１８、６８・・・保護膜
２０、７０・・・接触ホール
２２、７２・・・画素電極
２４、７４・・・ストレージ電極
２８、７８・・・ストレージ・キャパシタ
３０、８０・・・薄膜トランジスタ
３２、８２・・・スペーサ
３４、８４・・・画素領域

Claims

基板上に形成されるゲートラインと、前記ゲートラインにゲート絶縁膜を介して交差して画素領域を決めるデータラインと、前記ゲートラインと前記データラインの交差部に形成される薄膜トランジスタと、前記薄膜トランジスタと接続されるように前記画素領域に形成される画素電極と、前記基板上にインクジェット噴射方式で形成されるスペーサとを具備していて、前記データライン及び前記ゲートラインの中の少なくともいずれかは前記スペーサーと重畳される領域の幅が相対的に広く形成されることを特徴とする薄膜トランジスタ・アレイ基板。
前記データライン及び前記ゲートラインの中の少なくともいずれかの信号ラインは、前記信号ラインから前記画素領域方向へ突出して前記スペーサの幅より広く形成される突出部を含むことを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
前記突出部は、四角形を含む多角形及び円形の中からいずれかの形態に形成されることを特徴とする請求項２記載の薄膜トランジスタ・アレイ基板。
前記突出部の幅は、約３０〜５０μmに形成されることを特徴とする請求項３記載の薄膜トランジスタ・アレイ基板。
前記ゲートライン、そのゲートラインに前記ゲート絶縁膜及び保護膜を介して重畳される前記画素電極からなるストレージ・キャパシタをさらに具備することを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
前記ゲートライン、そのゲートラインに前記ゲート絶縁膜を介して重畳されて前記画素電極と接触するストレージ電極からなるストレージ・キャパシタをさらに具備することを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
前記スペーサは、半円及び半楕円の中からいずれかの形態に形成されることを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
前記薄膜トランジスタは、前記ゲートラインに接続されたゲート電極と、前記データラインに接続されたソース電極と、前記画素電極に接続されたドレイン電極と、前記薄膜トランジスタのチャンネル部を形成する半導体層とを含むことを特徴とする請求項１記載の薄膜トランジスタ・アレイ基板。
前記半導体層は、前記データライン、前記ソース電極及び前記ドレイン電極に沿って、それらの下部に形成されることを特徴とする請求項８記載の薄膜トランジスタ・アレイ基板。
基板上にゲートラインを形成する段階と、前記ゲートラインにゲート絶縁膜を介して交差して画素領域を決めるデータラインを形成する段階と、前記ゲートラインと前記データラインの交差部に薄膜トランジスタを形成する段階と、前記薄膜トランジスタに接続されるように前記画素領域に画素電極を形成する段階と、前記画素領域を除いた基板上にインクジェット噴射方式でスペーサを形成する段階とを含んでいて、前記データライン及び前記ゲートラインの中の少なくともいずれかは、前記スペーサと重畳する領域の幅が相対的に広く形成されることを特徴とする薄膜トランジスタ・アレイ基板の製造方法。
前記データライン及び前記ゲートラインの中の少なくともいずれかの信号ラインは、前記信号ラインから前記画素領域方向へ突出して前記スペーサの幅より広く形成される突出部を含むことを特徴とする請求項１０記載の薄膜トランジスタ・アレイ基板の製造方法。
前記突出部は、四角形を含む多角形及び円形の中からいずれかの形態に形成されることを特徴とする請求項１１記載の薄膜トランジスタ・アレイ基板の製造方法。
前記ゲートライン、そのゲートラインに前記ゲート絶縁膜及び保護膜を介して重畳される前記画素電極からなるストレージ・キャパシタを形成する段階をさらに含むことを特徴とする請求項１０記載の薄膜トランジスタ・アレイ基板の製造方法。
前記ゲートライン、そのゲートラインに前記ゲート絶縁膜を介して重畳されて前記画素電極と接触するストレージ・電極からなるストレージ・キャパシタを形成する段階をさらに含むことを特徴とする請求項１０に記載の薄膜トランジスタ・アレイ基板の製造方法。
前記スペーサは、半円及び反楕円の中からいずれかの形態に形成されることを特徴とする請求項１０記載の薄膜トランジスタ・アレイ基板の製造方法。