JP2005080090A - 差動増幅回路の出力電圧制御回路及び電圧検出器 - Google Patents

Abstract

【課題】差動増幅回路の直流出力電圧を一定にする。
【解決手段】ダミー回路２２は、左右対称な回路構成を有する差動増幅回路２１の一方の回路と同じ回路構成を有している。差動増幅回路２１のバイアス電圧が変化して、ダミー回路２２のＭＯＳトランジスタＱ７のドレイン電圧が変化すると、演算増幅器２５から、トランジスタＱ７のドレイン電圧と基準電圧との差電圧を増幅した電圧が、バイアス電圧としてダミー回路２２と差動増幅回路２１のＭＯＳトランジスタのゲートに供給され、差動増幅回路の直流出力電圧が一定に制御される。
【選択図】 図１

Description

本発明は、差動増幅回路の出力電圧を制御する回路及び電圧検出器に関する。

無線機器の小型化のために、従来、外付けの素子で構成されていたフィルタをトランスコンダクタタンスアンプと容量とを組み合わせて実現することが行われている。
トランスコンダクタンスアンプを用いてフィルタを構成する場合、ＬＳＩ上に形成されるトランスコンダクタタンスアンプのゲインと容量にはばらつきが生じる。ゲインと容量を所望の値にするためにトランスコンダクタンスアンプのコンダクタンスｇｍを調整してｇｍと容量Ｃの比を一定に調整することが行われる。

特許文献１には、そのようなトランスコンダクタンスアンプの調整回路を簡素化するための技術について記載されている。
また、特許文献２には、トランスコンダクタンスアンプにおいて、大きなダイナミックレンジを得るための回路的工夫について記載されている。

ここで、従来の差動アンプ（トランスコンダクタンスアンプ）の一例を図３を参照して説明する。
図３において、中段のｎチャネルＭＯＳトランジスタＱ１，Ｑ２のゲートには、それぞれ位相が１８０度異なる信号Ｖｉｎ＋、Ｖｉｎ−が入力し、それぞれのソースには、下段のｎチャネルＭＯＳトランジスタＱ５とＱ６のドレインが接続されている。

中段のＭＯＳトランジスタＱ１，Ｑ２のドレイン間には抵抗Ｒ２，Ｒ３が直列に接続されており、それらの抵抗Ｒ２，Ｒ３の中点の電圧がドレイン検出電圧Ｖoとして出力される。また、中段のＭＯＳトランジスタＱ１，Ｑ２のソース間には抵抗Ｒ１が接続されている。

さらに、中段のＭＯＳトランジスタＱ１，Ｑ２のドレインには、それぞれ上段のｐチャネルＭＯＳトランジスタＱ３，Ｑ４のドレインが接続され、ｐチャネルＭＯＳトランジスタＱ３，Ｑ４のソースは電源電圧Ｖｃｃに接続されている。このＭＯＳトランジスタＱ３，Ｑ４は、能動負荷として機能する。

下段のＭＯＳトランジスタＱ５とＱ６のゲートには、直流電圧源１１からバイアス電圧Ｖ−ＢＩＡＳ１が与えられ、それぞれのソースは接地されている。
図３の回路においては、例えば、ＭＯＳトランジスタＱ５，Ｑ６のゲートバイアス電圧Ｖ−ＢＩＡＳ１を変化させて回路のコンダクタンスｇｍを変化させると、ＭＯＳトランジスタＱ１とＱ３，ＭＯＳトランジスタＱ２とＱ４を流れる電流が変化する。その結果、ＭＯＳトランジスタＱ１、Ｑ２のドレイン電圧が大幅に変化してしまうという問題点があった。また、電源電圧Ｖｃｃの変動により、ドレイン電流が変化し、その結果ドレイン電圧が変化することもある。

そのようなドレイン電圧の変化を抑制するために、ＭＯＳトランジスタＱ１，Ｑ２のドレインに抵抗Ｒ２，Ｒ３を接続し、その抵抗の中点の電圧Ｖoを検出し、その電圧Ｖoが一定になるように制御することが考えられている。
特開２００３−１４２９８７号公報（図１） 特開２００２−２３７７３３号公報（図１）

しかしながら、図３の回路のように、ＭＯＳトランジスタＱ１，Ｑ２のドレインに抵抗Ｒ２，Ｒ３を接続すると、それらの抵抗が差動増幅回路の負荷となるので差動増幅回路のゲインが低下するという問題点がある。
本発明の課題は、差動増幅回路のドレイン電圧の直流成分を一定にすることである。

本発明の差動増幅回路の出力電圧制御回路は、対称な回路構成を有する差動増幅回路の一方の回路と相似な回路構成を有するダミー回路と、前記ダミー回路の直流出力電圧と基準電圧との差電圧に応じた電圧を、前記ダミー回路の能動負荷及び前記差動増幅回路の能動負荷のバイアス電圧として供給し、前記ダミー回路と前記差動増幅回路の直流出力電圧を一定に制御する制御回路とを備える。

この発明によれば、差動増幅回路の一方の回路と相似な回路構成を有するダミー回路を設けることにより、差動増幅回路の直流出力電圧を間接的に検出することができる。そして、その検出したダミー回路の直流出力電圧が一定になるようにダミー回路と差動増幅回路のバイアス電圧を制御することで、差動増幅回路の直流出力電圧を一定に制御できる。また、本発明は、差動増幅回路と別のダミー回路の電圧を検出しているので、差動増幅回路の負荷に影響を与えない。さらに、入力信号を増幅する差動増幅回路と、直流出力電圧を検出するダミー回路が別系統となっているので、ダミー回路で検出した電圧を差動増幅回路にフィードバックするループに入力信号の交流成分が加わらない。

上記の発明において、前記差動増幅回路は、トランスコンダクタンスアンプであり、前記ダミー回路は、前記トランスコンダクタンスアンプのゲインを変化させたときに連動してゲインが変化し、前記制御回路は、前記ダミー回路のゲインが変化したときに、前記ダミー回路の直流出力電圧が一定になるように前記ダミー回路と前記トランスコンダクタンスアンプのバイアス電圧を制御するようにしても良い。

このように構成することで、トランスコンダクタンスアンプのゲインを変化させた場合でも、トランスコンダクタンスアンプの直流出力電圧を一定に制御することができる。
上記の発明において、前記ダミー回路は、第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタの能動負荷となる第２のＭＯＳトランジスタと、前記差動増幅回路と同じバイアス電圧が与えられる第３のＭＯＳトランジスタとからなり、前記制御回路は、前記第１のＭＯＳトランジスタの直流出力電圧と基準電圧との差電圧を増幅する演算増幅器を有し、該演算増幅器の出力電圧を前記ダミー回路の前記第２のＭＯＳトランジスタのゲートと前記差動増幅回路の能動負荷となる少なくとも２つのＭＯＳトランジスタのゲートにバイアス電圧として供給し、前記ダミー回路と前記差動増幅回路の出力段のＭＯＳトランジスタの直流出力電圧が基準電圧と等しくなるように制御しても良い。

例えば、ダミー回路の第１のＭＯＳトランジスタは、図１のＭＯＳトランジスタＱ７に対応し、第２のＭＯＳトランジスタは、ＭＯＳトランジスタＱ８に対応し、第３のＭＯＳトランジスタは、ＭＯＳトランジスタＱ９に対応する。また、制御回路は、図１の演算増幅器２５に対応する。また、差動増幅回路の出力段のＭＯＳトランジスタは、図１のＭＯＳトランジスタＱ１，Ｑ２に対応する。

このように構成することで、差動増幅回路の出力段のＭＯＳトランジスタの直流出力電圧を基準電圧と等しくなるように制御することができる。
上記の発明において、前記ダミー回路の第１、第２及び第３のＭＯＳトランジスタのゲート幅の比を所定の値に保ち、かつゲート幅を前記差動増幅回路のＭＯＳトランジスタのゲート幅より狭くしても良い。

このように構成することで、ダミー回路の消費電力を少なくし、かつ素子面積を小さくできる。
本発明の他の差動増幅回路の出力電圧制御回路は、左右対称な回路構成を有し、少なくとも入力信号を差動増幅する第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの能動負荷となる第３及び第４のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの電流を制御する少なくとも１つの第１の電流源とからなる差動増幅回路と、前記左右対称な差動増幅回路の一方の回路と相似な回路構成を有し、前記第１または第２のＭＯＳトランジスタに対応する第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタの能動負荷となる第６のＭＯＳトランジスタと、前記第１の電流源と同じバイアス電圧が与えられる第２の電流源とからなるダミー回路と、前記第５のＭＯＳトランジスタの直流出力電圧と基準電圧との差電圧に応じた電圧を、前記ダミー回路の前記第６のＭＯＳトランジスタのゲートと前記差動増幅回路の第３及び第４のＭＯＳトランジスタのゲートにバイアス電圧として供給し、前記ダミー回路の前記第５のＭＯＳトランジスタの直流出力電圧と前記差動増幅回路の第１及び第２のＭＯＳトランジスタの直流出力電圧を一定に制御する制御回路とを備える。

この発明によれば、左右対称な回路構成を有する差動増幅回路の一方の回路と相似なダミー回路の直流出力電圧が基準電圧と等しくなるように、差動増幅回路のゲートバイアス電圧を制御することで、差動増幅回路の直流出力電圧を一定に保つことができる。
例えば、上記の第１の電流源は、図１のＭＯＳトランジスタＱ５，Ｑ６に対応し、第２の電流源は、ＭＯＳトランジスタＱ９に対応する。また、ダミー回路の第５のＭＯＳトランジスタは、図１のＭＯＳトランジスタＱ７に対応し、ダミー回路の第６のＭＯＳトランジスタは、図１のＭＯＳトランジスタＱ８に対応する。

本発明の電圧検出器は、対称な回路構成を有する差動増幅回路と、前記差動増幅回路の対称な回路の一方の回路と相似な回路構成を有するダミー回路とを備える。
この発明によれば、差動増幅回路の直流出力電圧をダミー回路により間接的に検出することができる。

本発明の他の電圧検出器は、左右対称な回路構成を有し、少なくとも入力信号を差動増幅する第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの能動負荷となる第３及び第４のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの電流を制御する少なくとも１つの第１の電流源とからなる差動増幅回路と、前記左右対称な差動増幅回路の一方の回路と相似な回路構成を有し、前記第１または第２のＭＯＳトランジスタに対応する第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタの能動負荷となる第６のＭＯＳトランジスタと、前記第１の電流源と同じバイアス電圧が与えられる第２の電流源とからなるダミー回路とを備える。

この発明によれば、差動増幅回路に流れる電流が変化し、差動増幅回路の直流出力電圧が変化した場合に、その電圧変化をダミー回路により間接的に検出することができる。

本発明によれば、差動増幅回路の直流出力電圧をダミー回路により間接的に検出することができる。そして、その検出したダミー回路の直流出力電圧と基準電圧との差電圧を増幅してバイアス電圧として差動増幅回路に供給することで、差動増幅回路の直流出力電圧を一定に制御できる。また、差動増幅回路とは別のダミー回路により直流出力電圧を検出しているので、差動増幅回路の負荷に影響を与えない。また、ダミー回路は入力信号の増幅を行わないので、信号の交流成分がバイアス電圧に加わるのを防止できる。

以下、本発明の実施の形態を図面を参照して説明する。図１は、実施の形態の差動増幅回路（例えば、トランスコンダクタンスアンプ）と、電圧制御回路の構成を示す図である。
図１の差動増幅回路２１は、基本的には図３の回路と同じである。異なる点は、図３のＭＯＳトランジスタＱ１とＱ２のドレイン間の抵抗Ｒ２，Ｒ３を廃止し、ＭＯＳトランジスタＱ３，Ｑ４のゲートに演算増幅器２５の出力電圧を供給している点である。なお、図１において、ＡＣ＋入力、ＡＣ−入力は、ＤＣ電圧＝Ｖin＿ＤＣを含む交流の入力信号Ｖin＋、Ｖin−であり、電圧Ｖin＿ＤＣと等しい電圧が後述するダミー回路２２のＭＯＳトランジスタＱ７のゲートに与えられている。Ｉout−、Ｉout＋は、入力信号とＭＯＳトランジスタＱ１，Ｑ２のゲインにより定まる出力電流である。

ダミー回路２２は、左右対称な回路構成を有する差動増幅回路２１の一方の回路と同じ回路構成を有している。具体的には、入力信号Ｖin＋またはＶin−を増幅する差動増幅回路２１のｎチャネルＭＯＳトランジスタＱ１またはＱ２と同じ機能を有するｎチャネルＭＯＳトランジスタＱ７と、そのＭＯＳトランジスタＱ７のドレインとドレインが接続され、ソースが電源電圧ＶＣＣに接続され、能動負荷として機能するｐチャネルＭＯＳトランジスタＱ８と、ＭＯＳトランジスタＱ７のソースとドレインが接続され、ソースが接地されたｎチャネルＭＯＳトランジスタＱ９とからなる。

ダミー回路２２のＭＯＳトランジスタＱ９のゲートは、差動増幅回路２１のＭＯＳトランジスタＱ５，Ｑ６のゲートに接続されており、差動増幅回路２１のＭＯＳトランジスタＱ５，Ｑ６と同じバイアス電圧Ｖ＿ＢＩＡＳが与えられている。また、ＭＯＳトランジスタＱ７のゲートには、差動増幅回路２１のＭＯＳトランジスタＱ１，Ｑ２のゲートに入力する入力信号Ｖin＋またはＶin−に含まれる直流電圧と等しい直流バイアス電圧Ｖin＿ＤＣが直流電源２６から与えられている。

制御回路２３は、演算増幅器２５からなり、演算増幅器２５の非反転入力端子は、ダミー回路２２のＭＯＳトランジスタＱ７のドレインに接続され、反転入力端子は、基準電圧Ｖrefを生成する、高精度の直流電圧源２４に接続されている。また、演算増幅器２５の出力は、ダミー回路２２のＭＯＳトランジスタＱ８のゲートと、差動増幅回路２１のＭＯＳトランジスタＱ３，Ｑ４のゲートに接続されている。

次に、以上のような構成の回路の動作を説明する。ダミー回路２２のＭＯＳトランジスタＱ７のゲートバイアス電圧は、差動増幅回路２１のＭＯＳトランジスタＱ１，Ｑ２のゲートの入力信号に含まれる直流電圧Ｖin＿ＤＣと等しく、ＭＯＳトランジスタＱ９のゲートバイアス電圧は、差動増幅回路２１のＭＯＳトランジスタＱ５，Ｑ６のゲートバイアス電圧Ｖ＿ＢＩＡＳと等しく、ＭＯＳトランジスタＱ８のゲートバイアス電圧は、差動増幅回路２１のＭＯＳトランジスタＱ３，Ｑ４のゲートバイアス電圧と等しいので、ダミー回路２２のＭＯＳトランジスタＱ７の直流出力電圧（ドレイン電圧）は、差動増幅回路２１のＭＯＳトランジスタＱ１，Ｑ２のドレイン電圧の直流成分（直流出力電圧）と同じ値になる。

差動増幅回路２１のＭＯＳトランジスタＱ５，Ｑ６のゲートのバイアス電圧Ｖ＿ＢＩＡＳが、差動増幅回路２１のゲインを変化させるために変更されると、ＭＯＳトランジスタＱ１，Ｑ２のドレイン電流が変化し、ＭＯＳトランジスタＱ１，Ｑ２のドレイン電圧の直流成分（直流出力電圧）が変化する。

差動増幅回路２１のゲートバイアス電圧Ｖ＿ＢＩＡＳが変化すると、ダミー回路２２のＭＯＳトランジスタＱ９のゲートバイアス電圧も同様に変化し、ＭＯＳトランジスタＱ７のドレイン電圧（直流出力電圧）も、差動増幅回路２１と同様に変化する。
ＭＯＳトランジスタＱ７のドレイン電圧と基準電圧Ｖｒｅｆとの差電圧は、演算増幅器２５により増幅され、差電圧が大きくなると、ＭＯＳトランジスタＱ８に流れる電流を増減させるバイアス電圧がＭＯＳトランジスタＱ８及び差動増幅回路２１のＭＯＳトランジスタＱ３，Ｑ４に与えられる。

すなわち、差動増幅回路２１のゲートバイアス電圧Ｖ＿ＢＩＡＳがＭＯＳトランジスタＱ５，Ｑ６，Ｑ９のドレインーソース間電流を大きくする方向に変更された場合には、ＭＯＳトランジスタＱ８のゲートーソース間電圧が固定されているとすれば（実際の動作はＶ−ＢＩＡＳとＭＯＳトランジスタＱ８のゲートーソース間電圧はほぼ同時に動作するがここでは理解のために固定されているとする）、Ｑ８のドレインーソース間電圧は大きくなり、ダミー回路２２のＭＯＳトランジスタＱ７のドレイン電圧が基準電圧Ｖｒｅｆより低くなる。そして、演算増幅器２５から、ＭＯＳトランジスタＱ８に流れる電流を増やす（トランジスタＱ８のドレインーソース間電圧を減らす）方向のバイアス電圧が、ダミー回路２２のＭＯＳトランジスタＱ８と差動増幅回路２１のＭＯＳトランジスタＱ３，Ｑ４のゲートに供給される。すなわち、差動増幅回路２１のゲートバイアス電圧Ｖ＿ＢＩＡＳがＭＯＳトランジスタＱ５，Ｑ６，Ｑ９のドレインーソース間電流を大きくするのと同時に、ＭＯＳトランジスタＱ８のゲートーソース間電圧（バイアス電圧）は増える。そして、ＭＯＳトランジスタＱ７のドレイン電圧は高くなる。その結果、ダミー回路２２のＭＯＳトランジスタＱ７と、差動増幅回路２１のＭＯＳトランジスタＱ１，Ｑ２の直流出力電圧が一定の基準電圧Ｖrefに保たれる。

また、差動増幅回路２１のゲートバイアス電圧Ｖ＿ＢＩＡＳがＭＯＳトランジスタＱ５，Ｑ６，Ｑ９のドレインーソース間電流を小さくする方向に変更された場合には、ＭＯＳトランジスタＱ８のゲートーソース間電圧が固定されているとすれば、Ｑ８のドレインーソース間電圧は小さくなり、ダミー回路２２のＭＯＳトランジスタＱ７のドレイン電圧が基準電圧Ｖｒｅｆより高くなる。そして、演算増幅器２５から、ＭＯＳトランジスタＱ８に流れるドレインーソース間電流を減らす方向のバイアス電圧が、ダミー回路２２のＭＯＳトランジスタＱ８と差動増幅回路２１のＭＯＳトランジスタＱ３，Ｑ４のゲートに供給される。そして、ＭＯＳトランジスタＱ７のドレイン電圧は低くなる。その結果、ダミー回路２２のＭＯＳトランジスタＱ７と、差動増幅回路２１のＭＯＳトランジスタＱ１，Ｑ２の直流出力電圧が一定の基準電圧Ｖｒｅｆに保たれる。

上述した実施の形態によれば。左右対称な回路構成を有する差動増幅回路の一方の回路と相似（同一）な回路構成を有するダミー回路を設け、そのダミー回路の直流出力電圧が一定になるように制御することで、差動増幅回路の負荷に影響を与えずに差動増幅回路のドレイン電圧の直流成分（直流出力電圧）を一定に制御することができる。また、信号が入力する差動増幅回路と別のダミー回路２２のドレイン電圧と基準電圧Ｖｒｅｆとを比較して差動増幅回路２１にフィードバックしているので、直流出力電圧を一定に制御するためのフィードバック電圧に、入力信号の交流成分が加わらないようにできる。
〈他の実施の形態〉
ダミー回路２２は、差動増幅回路２１の一方の回路と素子サイズも含めて完全に同一である必要はなく、ダミー回路２２の各ＭＯＳトランジスタのゲート幅の比を一定に保ったまま、ゲート幅を縮小し、ＭＯＳトランジスタの電流、素子サイズを小さくしても良い。

このように構成することで、ダミー回路２２の消費電力を減らし、素子面積を小さくできる。
図２は、トランスコンダクタンスアンプを用いた１次フィルタの一例を示す図である。
トランスコンダクタンスアンプ３１は、上述した差動増幅回路等により構成され、入力信号Ｖｉｎ＋、Ｖｉｎ−を所望のゲインで増幅し、出力端子からコンデンサＣ１，Ｃ２、Ｃ３，Ｃ４及び次段のトランスコンダクタンスアンプ３２に出力する。

図３に示すように、前段のトランスコンダクタンスアンプ３１の出力電圧が、次のトランスコンダクタンスアンプ３２の入力電圧として与えられるので、前段のトランスコンダクタンスアンプ３１の直流出力電圧が変動すると、次段のトランスコンダクタンスアンプ３２のゲイン等に影響してしまう。

上述したダミー回路２２及び制御回路２３を用いることで、トランスコンダクタンスアンプの直流出力電圧を一定に制御することができる。これにより、前段のトランスコンダクタンスアンプ３１の直流電圧が次段のアンプで増幅され、信号のダイナミックレンジが狭くなる等の問題を解消できる。

本発明は、上述した実施の形態に限らず、以下のように構成しても良い。
差動増幅回路２１は、実施の形態に示した回路に限らず、公知の回路に適用できる。例えば、ＭＯＳトランジスタＱ１，Ｑ２のソースまたはドレインに共通に１つの定電流回路を接続しても良い。あるいは、実施の形態とは異なる定電流回路を使用しても良い。

また、使用するＭＯＳトランジスタも、実施の形態のようにｐチャネルとｎチャネルＭＯＳトランジスタからなる回路に限らず、ｎチャネルＭＯＳのみで構成しても良い。
また、制御回路２３は、演算増幅器２５に限らず、ダミー回路２２の直流出力電圧を一定に制御できる回路であればどのような回路でもよい。

本発明は、トランスコンダクタタンスアンプに限らず、他の差動増幅回路にも適用できる。

実施の形態の差動増幅回路と出力電圧制御回路の構成を示す図である。 トランスコンダクタンスアンプを用いたフィルタの一例を示す図である。 従来の差動増幅回路の出力電圧検出回路を示す図である。

符号の説明

Ｑ１〜Ｑ９ ＭＯＳトランジスタ
１１、１２ 直流電圧源
２１ 差動増幅回路
２２ ダミー回路
２３ 制御回路
２５ 演算増幅器

Claims (8)

1. 対称な回路構成を有する差動増幅回路の一方の回路と相似な回路構成を有するダミー回路と、
   前記ダミー回路の直流出力電圧と基準電圧との差電圧に応じた電圧を、前記ダミー回路の能動負荷及び前記差動増幅回路の能動負荷のバイアス電圧として供給し、前記ダミー回路と前記差動増幅回路の直流出力電圧を一定に制御する制御回路とを備える差動増幅回路の出力電圧制御回路。
2. 前記差動増幅回路は、トランスコンダクタンスアンプであり、
   前記ダミー回路は、前記トランスコンダクタンスアンプのゲインを変化させたときに連動してゲインが変化し、
   前記制御回路は、前記ダミー回路のゲインが変化したときに、前記ダミー回路の直流出力電圧が一定になるように前記ダミー回路と前記トランスコンダクタンスアンプのバイアス電圧を制御する請求項１記載の差動増幅回路の出力電圧制御回路。
3. 前記ダミー回路は、少なくとも第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタの能動負荷となる第２のＭＯＳトランジスタと、前記差動増幅回路と同じバイアス電圧が与えられる第３のＭＯＳトランジスタとからなり、
   前記制御回路は、前記第１のＭＯＳトランジスタの直流出力電圧と基準電圧との差電圧を増幅する演算増幅器を有し、該演算増幅器の出力電圧を前記ダミー回路の前記第２のＭＯＳトランジスタのゲートと前記差動増幅回路の能動負荷となる少なくとも２つのＭＯＳトランジスタのゲートにバイアス電圧として供給し、前記ダミー回路と前記差動増幅回路のＭＯＳトランジスタの直流出力電圧が基準電圧と等しくなるように制御する請求項１または２記載の差動増幅回路の出力電圧制御回路。
4. 前記ダミー回路の第１、第２及び第３のＭＯＳトランジスタのゲート幅の比を所定の値に保ち、かつゲート幅を前記差動増幅回路のＭＯＳトランジスタのゲート幅より狭くした請求項３記載の差動増幅回路の出力電圧制御回路。
5. 左右対称な回路構成を有し、少なくとも入力信号を差動増幅する第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの能動負荷となる第３及び第４のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの電流を制御する少なくとも１つの第１の電流源とからなる差動増幅回路と、
   前記左右対称な差動増幅回路の一方の回路と相似な回路構成を有し、前記第１または第２のＭＯＳトランジスタに対応する第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタの能動負荷となる第６のＭＯＳトランジスタと、前記第１の電流源と同じバイアス電圧が与えられる第２の電流源とからなるダミー回路と、
   前記第５のＭＯＳトランジスタの直流出力電圧と基準電圧との差電圧に応じた電圧を、前記ダミー回路の前記第６のＭＯＳトランジスタのゲートと前記差動増幅回路の第３及び第４のＭＯＳトランジスタのゲートにバイアス電圧として供給し、前記ダミー回路の前記第５のＭＯＳトランジスタの直流出力電圧と前記差動増幅回路の第１及び第２のＭＯＳトランジスタの直流出力電圧を一定に制御する制御回路とを備える差動増幅回路の出力電圧制御回路。
6. 前記第１の電流源は、ゲートに同一のバイアス電圧が与えられる第７及び第８のＭＯＳトランジスタからなり、
   前記ダミー回路の前記第２の電流源は、前記差動増幅回路の第７及び第８のＭＯＳトランジスタと同じバイアス電圧が与えられる第９のＭＯＳトランジスタとからなり、
   前記制御回路は、前記第５のＭＯＳトランジスタの直流出力電圧と基準電圧との差電圧を増幅する演算増幅器を有し、該演算増幅器の出力電圧を前記ダミー回路の前記第６のＭＯＳトランジスタのゲートと前記差動増幅回路の第３及び第４のＭＯＳトランジスタのゲートにバイアス電圧として供給する請求項５記載の差動増幅回路の出力電圧制御回路。
7. 対称な回路構成を有する差動増幅回路と、
   前記差動増幅回路の対称な回路の一方の回路と相似な回路構成を有するダミー回路とを備える電圧検出器。
8. 左右対称な回路構成を有し、少なくとも入力信号を差動増幅する第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの能動負荷となる第３及び第４のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの電流を制御する少なくとも１つの第１の電流源とからなる差動増幅回路と、
   前記左右対称な差動増幅回路の一方の回路と相似な回路構成を有し、前記第１または第２のＭＯＳトランジスタに対応する第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタの能動負荷となる第６のＭＯＳトランジスタと、前記第１の電流源と同じバイアス電圧が与えられる第２の電流源とからなるダミー回路とを備える電圧検出器。
   
   

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