JP2005079478A - メモリ装置及び電子機器 - Google Patents

Abstract

【課題】 面積の小さいメモリ装置を提供する。
【解決手段】 第１のキャパシタ層に形成された複数のキャパシタからなる第１のキャパシタ群と、第１のキャパシタ層と異なる第２のキャパシタ層に形成された複数のキャパシタからなる第２のキャパシタ群と、第１のサブビット線層に形成され、第１のキャパシタ群に電気的に接続された第１のサブビット線と、第１のサブビット線層と異なる第２のサブビット線層に形成され、第２のキャパシタ群に電気的に接続された第２のサブビット線と、第１のサブビット線及び第２のサブビット線と異なるメインビット線層に形成され、第１のサブビット線及び第２のサブビット線に電圧を供給する第１のメインビット線とを備え、第１のサブビット線、第２のサブビット線、及び第１のメインビット線は、第１のサブビット線層及び第２のサブビット線層が積層された積層方向において、互いに重なる重複領域を有して形成されたメモリ装置。
【選択図】 図２

Description

本発明はメモリ装置及び電子機器に関する。特に本発明は、特に周辺回路の面積が小さいメモリ装置に関する。

従来のメモリ装置として、“IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.11, NOVEMBER 2002, A Quasi-Matrix Ferroelectric Memory for Future Silicon Storage”（非特許文献１）に開示されたものがある。同文献に開示されたメモリ装置は、メモリセルが三次元的に積層された構成を有する。
IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.11, NOVEMBER 2002, A Quasi-Matrix Ferroelectric Memory for Future Silicon Storage

しかし、メモリセルが三次元的に積層されたメモリ装置においては、各メモリセルを選択する周辺回路が大規模になってしまうという問題が生じていた。

よって、本発明は、上記の課題を解決することのできるメモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するため、本発明の第１の形態によれば、第１のキャパシタ層に形成された複数のキャパシタからなる第１のキャパシタ群と、前記第１のキャパシタ層と異なる第２のキャパシタ層に形成された複数のキャパシタからなる第２のキャパシタ群と、第１のサブビット線層に形成され、前記第１のキャパシタ群に電気的に接続された第１のサブビット線と、前記第１のサブビット線層と異なる第２のサブビット線層に形成され、前記第２のキャパシタ群に電気的に接続された第２のサブビット線と、前記第１のサブビット線及び前記第２のサブビット線と異なるメインビット線層に形成され、前記第１のサブビット線及び前記第２のサブビット線に電圧を供給する第１のメインビット線とを備え、前記第１のサブビット線、前記第２のサブビット線、及び前記第１のメインビット線は、前記第１のサブビット線層及び前記第２のサブビット線層が積層された積層方向において、互いに重なる重複領域を有して形成されたことを特徴とするメモリ装置を提供する。

上記構成によれば、メインビット線とサブビット線の積層方向において、メインビット線の少なくとも一部がサブビット線と重なるように配置される。すなわち、メインビット線を形成するための領域を低減させることができ、代わりに他の素子、配線等を形成することができる。したがって、メモリ装置全体の面積を低減させることができるため、安価なメモリ装置を提供することができる。

前記第１のメインビット線は、前記第１のサブビット線及び前記第２のサブビット線、並びに前記重複領域の長手方向に対して略平行に設けられた平行領域と、前記第１のサブビット線及び前記第２のサブビット線に対して略垂直に設けられた垂直領域と、をさらに有することが好ましい。また、当該メモリ装置は、前記メインビット線層に形成され、少なくとも一部が前記第１のサブビット線及び前記第２のサブビット線の延在方向において前記第１のサブビット線及び前記第２のサブビット線と略同一線上にある第２のメインビット線をさらに備えてもよい。

本発明の第２の形態によれば、上記メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係るメモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、メモリ装置、特に不揮発性のメモリ装置を必要とするあらゆる装置が含まれる。

以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係るメモリ装置１００の回路構成図である。メモリ装置１００は、キャパシタアレイ２００と、メインビット線制御部３１０と、サブビット線制御部３２０と、ワード線制御部４００とを備えて構成される。キャパシタアレイ２００は、アレイ状に設けられた複数のキャパシタＣを有して構成される。本実施形態においてキャパシタアレイ２００は、８層のキャパシタ層を有し、各キャパシタ層は、ｍ行ｎ列（ｍ、ｎは自然数）のアレイ状に配置されたｍ×ｎ個のキャパシタＣを有して構成される。以下において、ｉ番目（ｊは１≦ｉ≦８を満たす整数）のキャパシタ層の、ｊ行（ｊは１≦ｊ≦ｍを満たす整数）ｋ列（ｌは１≦ｋ≦ｎを満たす整数）に設けられたキャパシタを、キャパシタＣｉｊｋとする。

メインビット線制御部３１０は、データの書き込み／読み出しを行うべき所定のキャパシタＣｉｊｋに対応するメインビット線ＭＢＬｊの電位を制御する。メインビット線制御部３１０には、ｍ本のメインビット線ＭＢＬ１〜ＭＢＬｍが電気的に接続されている。所定のメインビット線ＭＢＬｊは、各キャパシタ層においてｊ行目に設けられたキャパシタＣｉｊｋに電気的に接続されており、メインビット線制御部３１０は、メインビット線ＭＢＬｊに印加すべき電圧を制御する。すなわち、メインビット線制御部３１０は、所定のメインビット線ＭＢＬｊに印加する電圧を制御することにより、各キャパシタ層においてｊ行目に設けられたキャパシタＣｉｊｋに対するデータの書き込み、及び該キャパシタＣｉｊｋに書き込まれたデータの読み出しを制御する。

サブビット線制御部３２０は、所定のメインビット線ＭＢＬｊと該メインビット線ＭＢＬｊに対応して設けられたサブビット線ＳＢＬｉｊとを電気的に接続するか否かを切り換えるトランジスタ３４０、及び該トランジスタ３４０を制御するトランジスタ制御部３３０を有して構成される。また、サブビット線制御部３２０には、入力としてメインビット線ＭＢＬ１〜ＭＢＬｍが電気的に接続されており、出力としてサブビット線ＳＢＬ１１〜ＳＢＬ８ｍが電気的に接続されている。

また、サブビット線制御部３２０において、メインビット線ＭＢＬｊは、トランジスタ３４０のソース又はドレインに接続されており、サブビット線ＳＢＬｉｊは、該トランジスタ３４０のドレイン又はソースに接続されている。該トランジスタ３４０のゲート電極３５０は、トランジスタ制御部３３０に電気的に接続されている。そして、トランジスタ制御部３３０が、所定のトランジスタ３４０のゲート電極３５０に所定の電圧を印加して該トランジスタ３４０を導通させることにより、該トランジスタ３４０のソース又はドレインに接続されたメインビット線ＭＢＬｊが、該トランジスタ３４０のドレイン又はソースに接続されたサブビット線ＳＢＬｉｊと電気的に接続される。

また、サブビット線制御部３２０は、キャパシタアレイ２００を挟んで複数箇所に分けて設けられてよい。本実施形態においてサブビット線制御部３２０は、キャパシタアレイ２００を挟んで互いに対向するように２箇所に分けて設けられている。そして、一方のサブビット線制御部３２０は、奇数番目のキャパシタ層に設けられたキャパシタｇｊｋ（ｇ＝１、３、５、７）に接続されたサブビット線ＳＢＬｇｊに印加される電圧を制御し、他方のサブビット線制御部３２０は、偶数番目のキャパシタ層に設けられたキャパシタｈｊｋ（ｈ＝２、４、６、８）に接続されたサブビット線ＳＢＬｈｊに印加される電圧を制御する。

ワード線制御部４００は、データの書き込み／読み出しを行うべき所定のキャパシタＣｉｊｋに対応するワード線ＷＬｋの電位を制御する。ワード線制御部４００には、ｎ本のワード線ＷＬ１〜ＷＬｎが電気的に接続されている。所定のワード線ＷＬｎは、各キャパシタ層においてｋ列目に設けられたキャパシタＣｉｊｋに印加すべき電圧を制御する。すなわち、ワード線制御部４００は、所定のワード線ＷＬｋに印加する電圧を制御することにより、各キャパシタ層においてｋ列目に設けられたキャパシタＣｉｊｋに対するデータの書き込み、及び該キャパシタＣｉｊｋに書き込まれたデータの読み出しを制御する。

本実施形態においてキャパシタＣｉｊｋは、いわゆるクロスポイント構造を有する。すなわち、キャパシタＣｉｊｋは、サブビット線ＳＢＬｉｊを一方の電極とし、ワード線ＷＬｋを他方の電極として構成される。そして、該サブビット線ＳＢＬｉｊと該ワード線ＷＬｋとの間に所定の電位差を設けることにより、キャパシタＣｉｊｋにデータが書き込まれ、また、キャパシタＣｉｊｋに書き込まれたデータが読み出される。

図２は、サブビット線制御部３２０の平面レイアウトの一例を示す図である。また、図３は、図２に示すサブビット線制御部３２０の平面レイアウトの一部の拡大図である。

メインビット線ＭＢＬｊは、サブビット線ＳＢＬｉｊ（当該メインビット線ＭＢＬｊと電気的に接続されるサブビット線）と異なる層に設けられており（図４及び図５参照）、メインビット線ＭＢＬｊは、サブビット線ＳＢＬｉｊと互いに重複する重複領域３６０を有して配置される。メインビット線ＭＢＬｊは、サブビット線ＳＢＬｉｊと、重複領域３６０において、当該メインビット線ＭＢＬｊ及び当該サブビット線ＳＢＬｉｊが積層された方向において重複する（図４参照）。

本実施形態においてメインビット線ＭＢＬｊは、サブビット線ＳＢＬｉｊと略平行に配置される平行領域３６２と、サブビット線ＳＢＬｉｊと略垂直に配置される垂直領域３６４と、サブビット線ＳＢＬｉｊと互いに重複するように配置される重複領域３６０とを有する。垂直領域３６４は、一端が平行領域３６２から連続して設けられており、他端が重複領域３６０から連続して設けられている。

サブビット線ＳＢＬｉｊは、それぞれ互いに異なる層に設けられる（図４及び図５参照）。また、サブビット線ＳＢＬｉｊは、その一部又は全部がそれぞれ互いに重複する領域を有して配置される。本実施形態においてサブビット線制御部３２０は、キャパシタアレイ２００を挟んで互いに対向するように２箇所に分けて配置されており、一方のサブビット線制御部３２０が配置される領域において、奇数番目のキャパシタ層に設けられたキャパシタＣｇｊｋ（ｇ＝１、３、５、７）に接続されるサブビット線ＳＢＬｇｊが配置され、他方のサブビット線制御部３２０が配置される領域において、偶数番目のキャパシタ層に設けられたキャパシタＣｈｊｋ（ｈ＝２、４、６、８）に接続されるサブビット線ＳＢＬｈｊが配置される。

素子領域３４２は、トランジスタ３４０が設けられる領域である。各素子領域３４２は、素子分離層３４８により素子分離されている（図４及び図５参照）。素子領域３４２には、トランジスタ制御部３３０に電気的に接続された複数のゲート電極３５０が配置されている。本実施形態においてトランジスタ３４０は、２つのゲート電極３５０が設けられたマルチゲート構造を有する。また、素子領域３４２は、当該２つのゲート電極３５０により、素子領域３４２における当該２つのゲート電極３５０の間の領域である第１活性領域３８２と、それぞれのゲート電極３５０を挟んで第１活性領域３８２に対向する第２活性領域３８４及び第３活性領域３８６とに分割される。第１活性領域３８２、第２活性領域３８４、及び第３活性領域３８６は、トランジスタ３４０のソース領域またはドレイン領域を構成する。

ゲート電極３５０は、メインビット線ＭＢＬｊの平行領域３６２及びサブビット線ＳＢＬｉｊに対して略垂直に延在するように配置されている。また、ゲート電極３５０は、サブビット線ＳＢＬｉｊの延在方向における略同じ座標に設けられた複数の素子領域３４２により共有されるように配置されている。すなわち、ゲート電極３５０は、所定の素子領域３４２に設けられたトランジスタ３４０、及びゲート電極３５０が延在する方向において当該所定の素子領域３４２と略同じ座標に設けられた他の素子領域３４２に設けられたトランジスタ３４０の双方を導通させるか否かを切り換え可能に配置されている。

メインビット線ＭＢＬｊは、メインビット線コンタクト３４６を介して第１活性領域３８２において素子領域３４２と接続される。メインビット線コンタクト３４６は、ゲート電極３５０の延在方向における第１活性領域３８２（素子領域３４２）の一端において素子領域３４２と接続されるように配置されている。本実施形態においてメインビット線ＭＢＬｊは、平行領域３６２において、複数のメインビット線コンタクト３６２を介して複数の素子領域３４２と電気的に接続される。また、メインビット線ＭＢＬｊは、第１活性領域３８２の一端と重なるように、すなわち、当該一端の上層を通過するように配置されている。これにより、素子領域３４２の配置ピッチを狭くすることができるため、サブビット線制御部３２０の面積を低減させることができる。

サブビット線ＳＢＬｉｊは、素子領域３４２にサブビット線コンタクト３４４を介して電気的に接続される。サブビット線コンタクト３４４は、ゲート電極３５０の延在方向における第２活性領域３８４及び第３活性領域３８６（素子領域３４２）の他端において素子領域３４２と接続されるように配置されている。本実施形態においてサブビット線ＳＢＬｉｊは、第２活性領域３８４及び／又は第３活性領域３８６の他端と重なるように、すなわち、当該他端の上層を通過するように配置されている。すなわち、メインビット線ＭＢＬｊの平行領域３６２及びサブビット線ＳＢＬｉｊは、素子領域３４２の上層において互いに略平行になるように配置されている。

所定のメインビット線ＭＢＬｊは、隣接する他のメインビット線ＭＢＬ（ｊ＋１）に電気的に接続されたサブビット線ＳＢＬｉ（ｊ＋１）と、少なくともその一部が略同一直線上に設けられるのが望ましい。本実施形態においては、所定のメインビット線ＭＢＬｊの平行領域３６２が、隣接する他のメインビット線ＭＢＬ（ｊ＋１）に電気的に接続されたサブビット線ＳＢＬｉ（ｊ＋１）と略同一直線上に設けられている。また、メインビット線ＭＢＬｊが電気的に接続された素子領域３４２の一端は、メインビット線ＭＢＬ（ｊ＋１）が電気的に接続された素子領域３４２の他端と、ゲート電極３５０の延在方向において重なるように配置されている。

図４は、図３のＡＡ´における、サブビット線制御部３２０及びキャパシタアレイ２００の断面図である。また、図５は、図３のＢＢ´における、サブビット線制御部３２０及びキャパシタアレイ２００の断面図である。

メインビット線ＭＢＬｊ及びサブビット線ＳＢＬｉｊは、それぞれ異なる層に設けられており、メインビット線ＭＢＬｊとサブビット線ＳＢＬｉｊとの間、及び複数のサブビット線ＳＢＬｉｊの間には絶縁層３５４が設けられている。また、本実施形態においてサブビット線ＳＢＬｉｊは、キャパシタＣｉｊｋの一方の電極を構成するように設けられており、ワード線ＷＬｋは、キャパシタＣｉｊｋの他方の電極を構成するように設けられている。また、キャパシタアレイ２００において、サブビット線ＳＢＬｉｊとワード線ＷＬｋとの間に、強誘電体層３５２が設けられており、サブビット線ＳＢＬｉｊ、ワード線ＷＬｋ、及び強誘電体層３５２によりキャパシタＣｉｊｋが構成される。

図６は、比較例となるサブビット線制御部３２０の平面レイアウトを示す図である。本例では、メインビット線ＭＢＬｊ及びサブビット線ＳＢＬｉｊは、それぞれ直線的に配置されている。すなわち、メインビット線ＭＢＬｊは、メインビット線ＭＢＬｊとサブビット線ＳＢＬｉｊの積層方向において、サブビット線ＳＢＬｉｊとの重複領域を有しない。このため、メインビット線ＭＢＬｊと略垂直な方向において素子領域３４２の配置ピッチが広くなり、サブビット線制御部３２０の面積が大きくなってしまう。メモリ装置においては、サブビット線ＳＢＬｉｊの延在する方向よりも当該方向と略垂直な方向においてトランジスタ３４０を多く設ける必要があるが、本実施形態に係るメモリ装置によれば、当該略垂直な方向における素子領域の３４２の配置ピッチをきわめて狭くすることができるため、メモリ装置１００の面積を大幅に低減させることができる。

上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の一実施形態に係るメモリ装置１００の回路構成図である。 サブビット線制御部３２０の平面レイアウトの一例を示す図である。 図２に示すサブビット線制御部３２０の平面レイアウトの一部の拡大図である。 図３のＡＡ´における、サブビット線制御部３２０及びキャパシタアレイ２００の断面図である。 図３のＢＢ´における、サブビット線制御部３２０及びキャパシタアレイ２００の断面図である。 比較例となるサブビット線制御部３２０の平面レイアウトを示す図である。

符号の説明

１００・・・メモリ装置、２００・・・キャパシタアレイ、３１０・・・メインビット線制御部、３２０・・・サブビット線制御部、３３０・・・トランジスタ制御部、３４０・・・トランジスタ、３４２・・・素子領域、３４４・・・サブビット線コンタクト、３４６・・・メインビット線コンタクト、３４８・・・素子分離層、３５０・・・ゲート電極、３５２・・・強誘電体層、３５４・・・絶縁層、３６０・・・重複領域、３６２・・・メインビット線コンタクト、３６２・・・平行領域、３６４・・・垂直領域、３８２・・・第１活性領域、３８４・・・第２活性領域、３８６・・・第３活性領域、４００・・・ワード線制御部、Ｃ・・・キャパシタ、ＭＢＬ・・・メインビット線、ＳＢＬ・・・サブビット線、ＷＬ・・・ワード線、

Claims (4)

1. 第１のキャパシタ層に形成された複数のキャパシタからなる第１のキャパシタ群と、
   前記第１のキャパシタ層と異なる第２のキャパシタ層に形成された複数のキャパシタからなる第２のキャパシタ群と、
   第１のサブビット線層に形成され、前記第１のキャパシタ群に電気的に接続された第１のサブビット線と、
   前記第１のサブビット線層と異なる第２のサブビット線層に形成され、前記第２のキャパシタ群に電気的に接続された第２のサブビット線と、
   前記第１のサブビット線及び前記第２のサブビット線と異なるメインビット線層に形成され、前記第１のサブビット線及び前記第２のサブビット線に電圧を供給する第１のメインビット線と、
   を備え、
   前記第１のサブビット線、前記第２のサブビット線、及び前記第１のメインビット線は、前記第１のサブビット線層及び前記第２のサブビット線層が積層された積層方向において、互いに重なる重複領域を有して形成されたことを特徴とするメモリ装置。
2. 前記第１のメインビット線は、
   前記第１のサブビット線及び前記第２のサブビット線、並びに前記重複領域の長手方向に対して略平行に設けられた平行領域と、
   前記第１のサブビット線及び前記第２のサブビット線に対して略垂直に設けられた垂直領域と、
   をさらに有することを特徴とする請求項１に記載のメモリ装置。
3. 前記メインビット線層に形成され、少なくとも一部が前記第１のサブビット線及び前記第２のサブビット線の延在方向において前記第１のサブビット線及び前記第２のサブビット線と略同一線上にある第２のメインビット線をさらに備えたことを特徴とする請求項１に記載のメモリ装置。
4. 請求項１から３のいずれか１項に記載されたメモリ装置を備えたことを特徴とする電子機器。