[go: up one dir, main page]

JP2005078048A - Active matrix substrate, active matrix substrate manufacturing method, and liquid crystal display device - Google Patents

Active matrix substrate, active matrix substrate manufacturing method, and liquid crystal display device Download PDF

Info

Publication number
JP2005078048A
JP2005078048A JP2003312216A JP2003312216A JP2005078048A JP 2005078048 A JP2005078048 A JP 2005078048A JP 2003312216 A JP2003312216 A JP 2003312216A JP 2003312216 A JP2003312216 A JP 2003312216A JP 2005078048 A JP2005078048 A JP 2005078048A
Authority
JP
Japan
Prior art keywords
auxiliary capacitance
electrode
active matrix
conductive layer
auxiliary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003312216A
Other languages
Japanese (ja)
Inventor
Takahiro Mori
隆弘 森
Mutsumi Nakajima
睦 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2003312216A priority Critical patent/JP2005078048A/en
Publication of JP2005078048A publication Critical patent/JP2005078048A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 ラビング処理時における静電気破壊を防止できるアクティブマトリクス基板、アクティブマトリクス基板の製造方法、および液晶表示装置を提供する。
【解決手段】アクティブマトリクス基板は、基板と、基板の上に設けられた画素電極と、画素電極に対応するように設けられた補助容量とを有する。補助容量は、前記画素電極と電気的に接続された補助容量電極と、補助容量電極と対向するように配置された補助容量共通電極と、補助容量電極と補助容量共通電極との間に配置された誘電体層とを有する。アクティブマトリクス基板は、さらに、補助容量共通電極に接続された補助容量共通配線と、補助容量共通配線に電気的に接続された上層導電層と、画素電極および上層導電層と補助容量との間に設けられた層間絶縁層とを有する。上層導電層は、画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている。
【選択図】図4
PROBLEM TO BE SOLVED: To provide an active matrix substrate, an active matrix substrate manufacturing method, and a liquid crystal display device capable of preventing electrostatic breakdown during rubbing processing.
An active matrix substrate includes a substrate, a pixel electrode provided on the substrate, and an auxiliary capacitor provided so as to correspond to the pixel electrode. The auxiliary capacitance is arranged between the auxiliary capacitance electrode electrically connected to the pixel electrode, the auxiliary capacitance common electrode arranged to face the auxiliary capacitance electrode, and the auxiliary capacitance electrode and the auxiliary capacitance common electrode. And a dielectric layer. The active matrix substrate further includes an auxiliary capacitor common line connected to the auxiliary capacitor common electrode, an upper conductive layer electrically connected to the auxiliary capacitor common line, and between the pixel electrode, the upper conductive layer, and the auxiliary capacitor. And an interlayer insulating layer provided. The upper conductive layer is provided on at least a part of the periphery of the display area defined by the pixel electrode.
[Selection] Figure 4

Description

本発明は液晶表示装置に用いられるアクティブマトリクス基板等に関し、特にラビング処理が施されるアクティブマトリクス基板等に関する。   The present invention relates to an active matrix substrate used for a liquid crystal display device, and more particularly to an active matrix substrate subjected to a rubbing process.

液晶表示装置は、一般に、対向して設けられたアクティブマトリクス基板と対向基板との間に液晶層が配置された構造を有する。アクティブマトリクス基板は一般に、図1に示すようにスイッチング素子として薄膜トランジスタ(以下、TFT)1を有している。また、画素容量3の書き込み電圧保持のために、TFT1のドレインに補助容量(Cs容量)2が接続される。図1は液晶表示装置の1画素の等価回路図であり、TFT1と画素容量3および補助容量2との接続関係を示している。   A liquid crystal display device generally has a structure in which a liquid crystal layer is disposed between an active matrix substrate and a counter substrate which are provided to face each other. An active matrix substrate generally has a thin film transistor (hereinafter referred to as TFT) 1 as a switching element as shown in FIG. In addition, an auxiliary capacitor (Cs capacitor) 2 is connected to the drain of the TFT 1 in order to hold the writing voltage of the pixel capacitor 3. FIG. 1 is an equivalent circuit diagram of one pixel of the liquid crystal display device, and shows a connection relationship between the TFT 1, the pixel capacitor 3 and the auxiliary capacitor 2.

図2(a)は、図1に対応する液晶表示装置のレイアウトパターンである。なお、図2では対向電極を省略している。図2(b)は図2(a)のA0−A1−A2ラインに対応する断面図である。   FIG. 2A shows a layout pattern of the liquid crystal display device corresponding to FIG. In FIG. 2, the counter electrode is omitted. FIG. 2B is a cross-sectional view corresponding to the line A0-A1-A2 in FIG.

図2(a)および(b)に示すように、アクティブマトリクス基板は、主面にベースコート膜29が形成された基板25の上に、行方向(図の左右方向)に配列されたゲート配線4および補助容量共通配線12と、列方向(図の上下方向)に配列されたソース配線5と、行列状に配列された画素電極6とを有している。ゲート配線4とソース配線5との交差点近傍には、TFT1が設けられている。TFT1のゲート電極4aおよびソース電極5aは、それぞれ、ゲート配線4およびソース配線5と電気的に接続されている。また、TFT1のドレイン電極28は、画素電極6および補助容量電極7aと電気的に接続されている。   As shown in FIGS. 2A and 2B, the active matrix substrate includes gate wirings 4 arranged in a row direction (left-right direction in the figure) on a substrate 25 having a base coat film 29 formed on the main surface. The auxiliary capacitance common wiring 12, the source wiring 5 arranged in the column direction (vertical direction in the figure), and the pixel electrodes 6 arranged in a matrix form. A TFT 1 is provided in the vicinity of an intersection between the gate wiring 4 and the source wiring 5. The gate electrode 4a and the source electrode 5a of the TFT 1 are electrically connected to the gate wiring 4 and the source wiring 5, respectively. The drain electrode 28 of the TFT 1 is electrically connected to the pixel electrode 6 and the auxiliary capacitance electrode 7a.

図2(b)に示すように、画素電極6とTFT1のドレイン電極28とは、層間絶縁膜24に設けられたコンタクトホール9を介して電気的に接続されている。また、ドレイン電極28と半導体層7とは、層間絶縁膜11およびゲート絶縁層10に設けられたコンタクトホール8を介して電気的に接続されている。ソース電極5aは、コンタクトホール8を介して半導体層7と電気的に接続されている。   As shown in FIG. 2B, the pixel electrode 6 and the drain electrode 28 of the TFT 1 are electrically connected through a contact hole 9 provided in the interlayer insulating film 24. Further, the drain electrode 28 and the semiconductor layer 7 are electrically connected through a contact hole 8 provided in the interlayer insulating film 11 and the gate insulating layer 10. The source electrode 5 a is electrically connected to the semiconductor layer 7 through the contact hole 8.

補助容量2は、互いに対向する補助容量共通電極12aおよび補助容量電極7aと、これらの間に配置された誘電体層10aとで構成されている。補助容量共通電極12aは補助容量共通配線12と共通の層で構成されており、補助容量共通電極12aと補助容量共通配線12とは電気的に接続されている。補助容量2の誘電体層10aは、TFT1のゲート絶縁層10と共通の層で構成されている。また、補助容量電極7aはTFT1の半導体層7と共通の層で構成されており、補助容量電極7aと半導体層7とは電気的に接続されている。   The auxiliary capacitance 2 includes an auxiliary capacitance common electrode 12a and an auxiliary capacitance electrode 7a facing each other, and a dielectric layer 10a disposed therebetween. The auxiliary capacitance common electrode 12a is composed of a common layer with the auxiliary capacitance common wiring 12, and the auxiliary capacitance common electrode 12a and the auxiliary capacitance common wiring 12 are electrically connected. The dielectric layer 10a of the auxiliary capacitor 2 is composed of a common layer with the gate insulating layer 10 of the TFT1. The auxiliary capacitance electrode 7a is composed of a common layer with the semiconductor layer 7 of the TFT 1, and the auxiliary capacitance electrode 7a and the semiconductor layer 7 are electrically connected.

液晶表示装置の製造工程において、液晶層を所定の方向に配向させるために、基板表面に設けられた高分子膜をラビング布で擦るラビング処理が行われる。アクティブマトリクス基板にラビング処理を施すと、摩擦により、ラビング布およびアクティブマトリクス基板が帯電する。静電気を帯びたラビング布と、画素電極6上の高分子膜とが接触すると、補助容量2の誘電体層10aが静電気破壊(ESD)する。   In the manufacturing process of the liquid crystal display device, in order to align the liquid crystal layer in a predetermined direction, a rubbing process is performed in which a polymer film provided on the substrate surface is rubbed with a rubbing cloth. When the active matrix substrate is rubbed, the rubbing cloth and the active matrix substrate are charged by friction. When the rubbing cloth charged with static electricity and the polymer film on the pixel electrode 6 come into contact with each other, the dielectric layer 10a of the auxiliary capacitor 2 undergoes electrostatic breakdown (ESD).

これは、上記静電気に起因して、瞬間的な大電流が、コンタクトホール8、9を介して、画素電極6、ソース電極5a、ドレイン電極28および半導体層7を流れることにより、誘電体層10aに局在的な強電界が印加されるためである。また、誘電体層10aを構成するゲート絶縁層10の膜厚は一般に100nm程度と薄いため、電気耐圧が低く、静電気による破壊が発生しやすい。   This is because, due to the static electricity, an instantaneous large current flows through the pixel electrode 6, the source electrode 5a, the drain electrode 28, and the semiconductor layer 7 through the contact holes 8 and 9, thereby causing the dielectric layer 10a. This is because a local strong electric field is applied to the. Further, since the gate insulating layer 10 constituting the dielectric layer 10a is generally as thin as about 100 nm, the electric withstand voltage is low and breakdown due to static electricity is likely to occur.

さらに、静電気によって印加される電界があまりに大きいと、誘電体層10aだけでなく、補助容量共通電極12aとドレイン電極28との間の層間絶縁膜11や、補助容量共通電極12aと画素電極6との間の層間絶縁膜24および層間絶縁膜11も破壊される場合がある。   Furthermore, if the electric field applied by static electricity is too large, not only the dielectric layer 10a but also the interlayer insulating film 11 between the auxiliary capacitance common electrode 12a and the drain electrode 28, the auxiliary capacitance common electrode 12a and the pixel electrode 6 The interlayer insulating film 24 and the interlayer insulating film 11 between them may also be destroyed.

上記静電気破壊を防止するために、信号線を互いに短絡させるためのショートリングを用いる方法がある。以下、図3を参照しながら説明する。   In order to prevent the electrostatic breakdown, there is a method using a short ring for short-circuiting signal lines. Hereinafter, a description will be given with reference to FIG.

ショートリング(共通配線)15は、複数のアクティブマトリクス基板14が切り出される前の母基板16の周囲に設けられる。ショートリング15は、アクティブマトリクス基板14を切り出す際に除去されるため、アクティブマトリクス基板14の外形の外側に形成される。各アクティブマトリクス基板の補助容量共通配線、ソース配線およびゲート配線のすべての信号線17は、このショートリング15によって互いに短絡される。   The short ring (common wiring) 15 is provided around the mother substrate 16 before the plurality of active matrix substrates 14 are cut out. Since the short ring 15 is removed when the active matrix substrate 14 is cut out, the short ring 15 is formed outside the outer shape of the active matrix substrate 14. All signal lines 17 of the auxiliary capacitor common line, source line and gate line of each active matrix substrate are short-circuited by this short ring 15.

また、特許文献1は、スイッチング素子としてMIM素子を用いた液晶表示装置のアクティブマトリクス基板において、ラビング処理時に発生する静電気による絶縁層の破壊を防止するために、表示領域の外周に導電部材を設けることを開示している。
特開平6−27495号公報
Further, in Patent Document 1, a conductive member is provided on the outer periphery of a display region in an active matrix substrate of a liquid crystal display device using an MIM element as a switching element, in order to prevent an insulating layer from being destroyed by static electricity generated during rubbing processing. It is disclosed.
JP-A-6-27495

しかしながら、上述したショートリングを設ける方法(図3)や、導電部材を設ける方法(特許文献1)ではアクティブマトリクス基板が有する絶縁層の静電気破壊を十分に防止することができない。   However, the above-described method of providing the short ring (FIG. 3) and the method of providing the conductive member (Patent Document 1) cannot sufficiently prevent the electrostatic breakdown of the insulating layer of the active matrix substrate.

本発明は上記の課題を解決するためになされたものであり、ラビング処理時における静電気破壊を防止できるアクティブマトリクス基板、アクティブマトリクス基板の製造方法、および液晶表示装置を提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an active matrix substrate, an active matrix substrate manufacturing method, and a liquid crystal display device that can prevent electrostatic breakdown during rubbing.

本発明のアクティブマトリクス基板は、基板と、前記基板の上に設けられた複数の画素電極と前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、前記補助容量共通電極に接続された補助容量共通配線と、前記補助容量共通配線に電気的に接続された上層導電層と、前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層とを有し、前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられており、これにより上記の課題が解決される。   The active matrix substrate of the present invention includes a substrate, a plurality of pixel electrodes provided on the substrate, and a plurality of auxiliary capacitors provided so as to correspond to the plurality of pixel electrodes. Each of the plurality of pixel electrodes, an auxiliary capacitance electrode electrically connected to each of the plurality of pixel electrodes, an auxiliary capacitance common electrode arranged to face the auxiliary capacitance electrode, and the auxiliary capacitance electrode and the auxiliary capacitance common A plurality of auxiliary capacitors having a dielectric layer disposed between the electrodes, an auxiliary capacitor common line connected to the auxiliary capacitor common electrode, and an upper conductive layer electrically connected to the auxiliary capacitor common line And a plurality of pixel electrodes and an interlayer insulating layer provided between the upper conductive layer and the plurality of auxiliary capacitors, wherein the upper conductive layer is a display area defined by the plurality of pixel electrodes. Provided on at least a portion of the peripheral, thereby the above problems can be solved.

ある実施形態では、前記表示領域は互いに隣接する2辺を含む略四角形状を有しており、前記上層導電層は、前記表示領域の前記2辺に沿って設けられている。   In one embodiment, the display region has a substantially rectangular shape including two sides adjacent to each other, and the upper conductive layer is provided along the two sides of the display region.

ある実施形態では、前記上層導電層は、前記表示領域を包囲するように設けられている。   In one embodiment, the upper conductive layer is provided so as to surround the display area.

ある実施形態では、前記表示領域の周辺に不純物吸着電極を有する。   In one embodiment, an impurity adsorption electrode is provided around the display region.

本発明のアクティブマトリクス基板の製造方法は、基板と、前記基板の上に設けられた複数の画素電極と前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、前記補助容量共通電極に接続された補助容量共通配線と、前記補助容量共通配線に電気的に接続された上層導電層と、前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層と、前記複数の画素電極を覆うように設けられた配向膜とを有し、前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている、アクティブマトリクス基板の製造方法であって、前記配向膜を形成する工程を包含し、前記配向膜を形成する工程は、(a)少なくとも前記複数の画素電極を覆うように膜を形成する工程と、(b)ラビング布が前記複数の画素電極の上の前記膜をラビングする前に、前記ラビング布と前記上層導電層とを接触させるか、または、前記ラビング布と前記上層導電層の上に配置された前記膜とを接触させる工程と、(c)前記工程(b)の後に前記膜をラビングすることによって、前記膜の表面を所定の方向に配向させる工程とを包含し、これにより上記の課題が解決される。   The manufacturing method of the active matrix substrate of the present invention includes a substrate, a plurality of pixel electrodes provided on the substrate, and a plurality of auxiliary capacitors provided so as to correspond to the plurality of pixel electrodes. Each of the storage capacitors includes a storage capacitor electrode electrically connected to each of the plurality of pixel electrodes, a storage capacitor common electrode disposed to face the storage capacitor electrode, the storage capacitor electrode, A plurality of auxiliary capacitors having a dielectric layer disposed between the auxiliary capacitor common electrode, an auxiliary capacitor common line connected to the auxiliary capacitor common electrode, and electrically connected to the auxiliary capacitor common line An upper conductive layer, the plurality of pixel electrodes, an interlayer insulating layer provided between the upper conductive layer and the plurality of auxiliary capacitors, and an alignment film provided to cover the plurality of pixel electrodes. And before The upper conductive layer is a method for manufacturing an active matrix substrate, which is provided in at least a part of the periphery of the display region defined by the plurality of pixel electrodes, and includes the step of forming the alignment film, The step of forming an alignment film includes (a) a step of forming a film so as to cover at least the plurality of pixel electrodes, and (b) a rubbing cloth before rubbing the film on the plurality of pixel electrodes. Contacting the rubbing cloth and the upper conductive layer, or contacting the rubbing cloth and the film disposed on the upper conductive layer; and (c) after the step (b), A step of orienting the surface of the film in a predetermined direction by rubbing the film, thereby solving the above-mentioned problems.

本発明の液晶表示装置は、基板と、前記基板の上に設けられた複数の画素電極と前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、前記補助容量共通電極に接続された補助容量共通配線と、前記補助容量共通配線に電気的に接続された上層導電層と、前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層と、前記複数の画素電極を覆うように設けられた配向膜とを有し、前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている、アクティブマトリクス基板と、前記アクティブマトリクス基板の周囲のシール領域に配置されたシール材によって、前記アクティブマトリクス基板と貼り合わせられた対向基板と、前記アクティブマトリクス基板と前記対向基板と前記シール材とによって包囲された空間に配置された液晶層とを有し、前記上層導電層は、前記アクティブマトリクス基板の前記シール領域の内側に配置されており、これにより上記の課題が解決される。   The liquid crystal display device of the present invention includes a substrate, a plurality of pixel electrodes provided on the substrate, and a plurality of auxiliary capacitors provided to correspond to the plurality of pixel electrodes, wherein the plurality of auxiliary capacitors are provided. Each of the plurality of pixel electrodes, an auxiliary capacitance electrode electrically connected to each of the plurality of pixel electrodes, an auxiliary capacitance common electrode arranged to face the auxiliary capacitance electrode, and the auxiliary capacitance electrode and the auxiliary capacitance common A plurality of auxiliary capacitors having a dielectric layer disposed between the electrodes, an auxiliary capacitor common line connected to the auxiliary capacitor common electrode, and an upper conductive layer electrically connected to the auxiliary capacitor common line An interlayer insulating layer provided between the plurality of pixel electrodes and the upper conductive layer and the plurality of auxiliary capacitors, and an alignment film provided so as to cover the plurality of pixel electrodes, The upper conductive layer is the composite layer. The active matrix substrate is bonded to the active matrix substrate by an active matrix substrate provided in at least a part of the periphery of the display region defined by the pixel electrode and a sealing material disposed in a seal region around the active matrix substrate. And a liquid crystal layer disposed in a space surrounded by the active matrix substrate, the counter substrate and the sealing material, and the upper conductive layer is formed in the sealing region of the active matrix substrate. It arrange | positions inside and the said subject is solved by this.

ある実施形態では、前記アクティブマトリクス基板は、前記シール領域の内側に配置された不純物吸着電極を有する。   In one embodiment, the active matrix substrate has an impurity adsorption electrode disposed inside the seal region.

本発明により、ラビング処理時における静電気破壊を防止できるアクティブマトリクス基板、アクティブマトリクス基板の製造方法、および液晶表示装置が提供される。   The present invention provides an active matrix substrate, an active matrix substrate manufacturing method, and a liquid crystal display device that can prevent electrostatic breakdown during rubbing.

以下、図面を参照しながら本発明によるアクティブマトリクス基板の実施形態を説明する。   Embodiments of an active matrix substrate according to the present invention will be described below with reference to the drawings.

(実施形態1)
図4(a)は、本実施形態のアクティブマトリクス基板100の部分的なレイアウトパターンを示す模式図であり、図4(b)は図4(a)のA3−A4ラインに対応する断面図である。図5はアクティブマトリクス基板100の全体的な模式図である。なお、図4(a)のA0−A1−A2ラインに対応する断面図は図2(b)と同じである。図6はアクティブマトリクス基板100を備える液晶表示装置の等価回路図である。
(Embodiment 1)
4A is a schematic diagram showing a partial layout pattern of the active matrix substrate 100 of the present embodiment, and FIG. 4B is a cross-sectional view corresponding to the line A3-A4 in FIG. 4A. is there. FIG. 5 is an overall schematic diagram of the active matrix substrate 100. The cross-sectional view corresponding to the line A0-A1-A2 in FIG. 4A is the same as FIG. FIG. 6 is an equivalent circuit diagram of a liquid crystal display device including the active matrix substrate 100.

図4(a)に示すように本実施形態のアクティブマトリクス基板100は、基板25と、行列状に配列された画素電極6と、複数の画素電極6のそれぞれに対応するように設けられた補助容量2とを有している。補助容量2は、画素電極6と電気的に接続された補助容量電極7aと、補助容量電極7aと対向するように配置された補助容量共通電極12aと、補助容量電極7aと補助容量共通電極12aとの間に配置された誘電体層10aとを有している。   As shown in FIG. 4A, the active matrix substrate 100 of the present embodiment is an auxiliary matrix provided so as to correspond to the substrate 25, the pixel electrodes 6 arranged in a matrix, and the plurality of pixel electrodes 6, respectively. And a capacity 2. The auxiliary capacitance 2 includes an auxiliary capacitance electrode 7a electrically connected to the pixel electrode 6, an auxiliary capacitance common electrode 12a disposed so as to face the auxiliary capacitance electrode 7a, an auxiliary capacitance electrode 7a, and an auxiliary capacitance common electrode 12a. And a dielectric layer 10a disposed between the two.

アクティブマトリクス基板100はさらに、補助容量共通電極12aに電気的に接続されている補助容量共通配線12と、補助容量共通配線12に電気的に接続されている上層導電層22と、画素電極6および上層導電層22と補助容量2との間に設けられている層間絶縁層24とを有している。上層導電層22は、表示領域34の周辺に設けられた非表示領域35に設けられている。また、上層導電層22は、図5に示すように表示領域34を完全に取り囲むように形成されている。ここで、表示領域34とは、複数の画素電極6が配列された領域によって規定され、実質的に表示に寄与する領域である。これに対して、非表示領域35とは、表示領域34の周辺に設けられ、駆動回路や端子が設けられる領域であり、実質的に表示に寄与しない領域である。図5において上記表示領域34は、点線13によって包囲された領域で示されている。   The active matrix substrate 100 further includes an auxiliary capacitance common wiring 12 electrically connected to the auxiliary capacitance common electrode 12a, an upper conductive layer 22 electrically connected to the auxiliary capacitance common wiring 12, the pixel electrode 6 and An interlayer insulating layer 24 provided between the upper conductive layer 22 and the auxiliary capacitor 2 is provided. The upper conductive layer 22 is provided in a non-display area 35 provided around the display area 34. The upper conductive layer 22 is formed so as to completely surround the display region 34 as shown in FIG. Here, the display area 34 is defined by an area where a plurality of pixel electrodes 6 are arranged and substantially contributes to display. On the other hand, the non-display area 35 is an area provided around the display area 34 and provided with a drive circuit and a terminal, and does not substantially contribute to display. In FIG. 5, the display area 34 is indicated by an area surrounded by a dotted line 13.

アクティブマトリクス基板100は、さらに、画素電極6を覆うように、アクティブマトリクス基板の最表面に配向膜(不図示)を有している。   The active matrix substrate 100 further has an alignment film (not shown) on the outermost surface of the active matrix substrate so as to cover the pixel electrodes 6.

この配向膜は、ラビング方法を用いて形成される。以下、配向膜の形成方法を説明する。   This alignment film is formed using a rubbing method. Hereinafter, a method for forming the alignment film will be described.

まず、画素電極6を覆うように基板上に所定の膜(例えばポリイミド膜などの高分子膜)を形成する。上記高分子膜は、画素電極6に加えて上層導電層22を覆うように形成されてもよい。次にラビングローラを用いて上記高分子膜にラビング処理を施す。ラビングローラは、ラビング布が表面に貼り付けられた回転ロールである。ラビングローラを基板100に対して相対移動させながらラビングローラを回転させることにより、ラビング布で上記高分子膜を擦る(ラビングする)。ラビングローラは、上記高分子膜において、アクティブマトリクス基板100の端部(非表示領域35)から中央方向に向かってラビングされるように相対移動させる。   First, a predetermined film (for example, a polymer film such as a polyimide film) is formed on the substrate so as to cover the pixel electrode 6. The polymer film may be formed so as to cover the upper conductive layer 22 in addition to the pixel electrode 6. Next, the polymer film is rubbed using a rubbing roller. The rubbing roller is a rotating roll having a rubbing cloth attached to the surface. The polymer film is rubbed (rubbed) with a rubbing cloth by rotating the rubbing roller while moving the rubbing roller relative to the substrate 100. The rubbing roller is moved relative to the polymer film so as to be rubbed from the end (non-display area 35) of the active matrix substrate 100 toward the center.

以上の工程により、高分子膜表面が所定の方向に配向され、配向膜が形成される。   Through the above steps, the surface of the polymer film is aligned in a predetermined direction, and an alignment film is formed.

本実施形態のアクティブマトリクス基板100では、上層導電層22が、層間絶縁層24の上で、かつ、非表示領域35に、表示領域34を完全に取り囲むように設けられている。従って、アクティブマトリクス基板100にラビング処理を施す際に、アクティブマトリクス基板100の端部から中央に向かってラビングローラを基板100に対して相対移動させれば、ラビング布は、画素電極上に配置された高分子膜をラビングする前に、上層導電層22と接触する(上層導電層22上に高分子膜が配置されていない場合)か、または上層導電層22の上に配置された高分子膜と接触する(上層導電層22上に高分子膜が配置されている場合)。すなわち、静電気を帯びたラビング布と、直接、または高分子膜を介して最初に接触する導電体は、上層導電層22である。   In the active matrix substrate 100 of this embodiment, the upper conductive layer 22 is provided on the interlayer insulating layer 24 and in the non-display region 35 so as to completely surround the display region 34. Therefore, when the rubbing process is performed on the active matrix substrate 100, the rubbing cloth is disposed on the pixel electrode if the rubbing roller is moved relative to the substrate 100 from the end of the active matrix substrate 100 toward the center. Before rubbing the polymer film, the polymer film is in contact with the upper conductive layer 22 (when no polymer film is disposed on the upper conductive layer 22) or the polymer film disposed on the upper conductive layer 22 (When a polymer film is disposed on the upper conductive layer 22). That is, the conductor that first contacts the rubbing cloth charged with static electricity directly or via the polymer film is the upper conductive layer 22.

静電気を帯びたラビング布と、上層導電層22、または、上層導電層22上の高分子膜とが接触すると、上層導電層22とラビング布とが同電位になろうとする。具体的には、例えば、摩擦によってラビング布がプラスに帯電し、上層導電層22がマイナスに帯電した場合、ラビング布と上層導電層22とが同電位になろうとする。上層導電層22は補助容量共通配線12を介して補助容量共通電極12aと電気的に接続されているので、補助容量共通電極12aの電荷は補助容量共通配線12を経由して上層導電層22に移動し、さらにラビング布に移動する。以上のようにして、上層導電層22とラビング布とが同電位になる。また、これと同時に、上層導電層22に接続された補助容量共通配線12および補助容量共通電極12aと、ラビング布および上層導電層22とが同電位になる。   When the rubbing cloth charged with static electricity contacts the upper conductive layer 22 or the polymer film on the upper conductive layer 22, the upper conductive layer 22 and the rubbing cloth tend to be at the same potential. Specifically, for example, when the rubbing cloth is positively charged by friction and the upper conductive layer 22 is negatively charged, the rubbing cloth and the upper conductive layer 22 tend to be at the same potential. Since the upper conductive layer 22 is electrically connected to the auxiliary capacitance common electrode 12 a via the auxiliary capacitance common wiring 12, the charge of the auxiliary capacitance common electrode 12 a is transferred to the upper conductive layer 22 via the auxiliary capacitance common wiring 12. Move and further move to the rubbing cloth. As described above, the upper conductive layer 22 and the rubbing cloth have the same potential. At the same time, the auxiliary capacitance common wiring 12 and the auxiliary capacitance common electrode 12a connected to the upper conductive layer 22, and the rubbing cloth and the upper conductive layer 22 have the same potential.

上述したようにラビング布が上層導電層22または上層導電層22の上に配置された高分子膜と接触した後、ラビング布は、画素電極6上の高分子膜、および、上層導電層22または上層導電層22上の高分子膜と接触する。   As described above, after the rubbing cloth comes into contact with the upper conductive layer 22 or the polymer film disposed on the upper conductive layer 22, the rubbing cloth has the polymer film on the pixel electrode 6 and the upper conductive layer 22 or Contact with the polymer film on the upper conductive layer 22.

画素電極6上の高分子膜とラビング布とが接触することにより、画素電極6は、上層導電層22およびラビング布と同電位になろうとする。上述したように、上層導電層22は、補助容量共通配線12を介して補助容量共通電極12aと電気的に接続されており、画素電極は、補助容量電極7aと電気的に接続されているので、補助容量共通電極12aと補助容量電極7aとが同電位になる。したがって、補助容量電極7aと補助容量共通電極12aとの間に配置された誘電体層10aの静電気破壊が防止される。   When the polymer film on the pixel electrode 6 and the rubbing cloth come into contact with each other, the pixel electrode 6 tends to have the same potential as that of the upper conductive layer 22 and the rubbing cloth. As described above, the upper conductive layer 22 is electrically connected to the auxiliary capacitance common electrode 12a via the auxiliary capacitance common wiring 12, and the pixel electrode is electrically connected to the auxiliary capacitance electrode 7a. The auxiliary capacitance common electrode 12a and the auxiliary capacitance electrode 7a have the same potential. Accordingly, electrostatic breakdown of the dielectric layer 10a disposed between the auxiliary capacitance electrode 7a and the auxiliary capacitance common electrode 12a is prevented.

これに対して、補助容量共通電極12aと電気的に接続されない上層導電層を形成した場合、ラビング布と上層導電層との間に静電気が生じても、補助容量共通電極の電位は変化しない。一方、静電気を帯びたラビング布と画素電極上の高分子膜とが接触すると、ラビング布と画素電極とが同電位になり、画素電極と電気的に接続された補助容量電極がラビング布と同電位になる。したがって、補助容量電極と補助容量共通電極との間に電位差が生じ、補助容量電極と補助容量共通電極との間に配置された誘電体層が静電気破壊されてしまう。   On the other hand, when an upper conductive layer that is not electrically connected to the auxiliary capacitance common electrode 12a is formed, even if static electricity is generated between the rubbing cloth and the upper conductive layer, the potential of the auxiliary capacitance common electrode does not change. On the other hand, when the rubbing cloth charged with static electricity contacts the polymer film on the pixel electrode, the rubbing cloth and the pixel electrode are at the same potential, and the auxiliary capacitance electrode electrically connected to the pixel electrode is the same as the rubbing cloth. Become potential. Therefore, a potential difference is generated between the auxiliary capacitance electrode and the auxiliary capacitance common electrode, and the dielectric layer disposed between the auxiliary capacitance electrode and the auxiliary capacitance common electrode is electrostatically destroyed.

また、本実施形態のアクティブマトリクス基板100では、上層導電層22がアクティブマトリクス基板100内の非表示領域35に設けられているので、図3に示したショートリングを有するアクティブマトリクス基板に比べて誘電体層10aの静電気破壊をより防止できる。以下、詳細に説明する。   Further, in the active matrix substrate 100 of the present embodiment, the upper conductive layer 22 is provided in the non-display region 35 in the active matrix substrate 100, so that the dielectric layer is more in comparison with the active matrix substrate having the short ring shown in FIG. The electrostatic breakdown of the body layer 10a can be further prevented. Details will be described below.

図3に示すように、ショートリング15は、母基板から複数のアクティブマトリクス基板に分割する際に除去されるため、アクティブマトリクス基板の外形の外側に形成される。母基板16に対してラビング布30を矢印23の方向に投入し、ラビング布30と母基板16との摩擦帯電により、静電気を帯びたラビング布30とショートリング15の一部分37とが接触した場合、ラビング布30とショートリング15との電位が同じになろうとする。したがって、図3の矢印18に示すように補助容量共通電極12aの電荷がショートリング15を通ってラビング布30に向かって移動する。   As shown in FIG. 3, since the short ring 15 is removed when the mother substrate is divided into a plurality of active matrix substrates, the short ring 15 is formed outside the outer shape of the active matrix substrate. When the rubbing cloth 30 is inserted in the direction of the arrow 23 with respect to the mother board 16, and the rubbing cloth 30 charged with static electricity and the portion 37 of the short ring 15 come into contact with each other due to frictional charging between the rubbing cloth 30 and the mother board 16. The potentials of the rubbing cloth 30 and the short ring 15 are about to be the same. Therefore, as indicated by an arrow 18 in FIG. 3, the charge of the auxiliary capacitance common electrode 12 a moves through the short ring 15 toward the rubbing cloth 30.

しかしながら、上述したようにショートリング15はアクティブマトリクス基板の外形の外側に形成されるため、補助容量共通電極12aからショートリング15までの距離は、本実施形態の補助容量共通電極12aから上層導電層22までの距離に比べて長い。具体的には、例えば、3.7型パネルでは、補助容量共通電極12aからショートリング15までの電荷移動距離は15mm〜200mm程度で、配線抵抗値換算で2kΩ〜5kΩ程度であるのに対し、本実施形態の場合、補助容量共通電極12aから上層導電層22までの電荷移動距離は0.1mm〜28mm程度、配線抵抗値換算では10Ω〜2kΩ程度である。さらに、従来のショートリング15を用いた場合、アクティブマトリクス基板のサイズを大きくすれば電荷移動距離が顕著に長くなってしまう。   However, since the short ring 15 is formed outside the outer shape of the active matrix substrate as described above, the distance from the auxiliary capacitance common electrode 12a to the short ring 15 is the upper conductive layer from the auxiliary capacitance common electrode 12a of the present embodiment. Longer than the distance up to 22. Specifically, for example, in the 3.7 type panel, the charge transfer distance from the auxiliary capacitance common electrode 12a to the short ring 15 is about 15 mm to 200 mm, and is about 2 kΩ to 5 kΩ in terms of wiring resistance value. In the case of this embodiment, the charge transfer distance from the auxiliary capacitance common electrode 12a to the upper conductive layer 22 is about 0.1 mm to 28 mm, and is about 10Ω to 2 kΩ in terms of wiring resistance value. Further, when the conventional short ring 15 is used, if the size of the active matrix substrate is increased, the charge transfer distance becomes significantly longer.

以上説明したように、本実施形態のアクティブマトリクス基板100では電荷移動距離が従来よりも短いので、ラビング工程において、補助容量共通電極12aと補助容量電極7aとの間の電位差を十分に低減することができ、従来よりも補助容量共通電極12aと補助容量電極7aとの間に配置された誘電体層10aの静電気破壊を防止できる。   As described above, in the active matrix substrate 100 of the present embodiment, the charge transfer distance is shorter than that of the conventional one, so that the potential difference between the auxiliary capacitance common electrode 12a and the auxiliary capacitance electrode 7a is sufficiently reduced in the rubbing process. Therefore, it is possible to prevent electrostatic breakdown of the dielectric layer 10a disposed between the auxiliary capacitance common electrode 12a and the auxiliary capacitance electrode 7a as compared with the conventional case.

以下、実施形態1のアクティブマトリクス基板100をより詳細に説明する。   Hereinafter, the active matrix substrate 100 of Embodiment 1 will be described in more detail.

図2(a)、図4(a)および図4(b)に示すように、アクティブマトリクス基板100は、ベースコート膜29が主面に形成された基板25の上に、行方向に配列されたゲート配線4および補助容量共通配線12と、列方向に配列されたソース配線5とを有している。ゲート配線4とソース配線5との交差点近傍には、TFT1などのスイッチング素子が設けられている。なお、ベースコート膜29は省略可能である。   As shown in FIGS. 2A, 4A, and 4B, the active matrix substrate 100 is arranged in the row direction on the substrate 25 on which the base coat film 29 is formed on the main surface. The gate wiring 4 and the auxiliary capacitance common wiring 12 and the source wiring 5 arranged in the column direction are provided. A switching element such as TFT 1 is provided in the vicinity of the intersection of the gate wiring 4 and the source wiring 5. The base coat film 29 can be omitted.

TFT1のゲート電極4aおよびソース電極5aは、それぞれ、ゲート配線4およびソース配線5と電気的に接続されている。また、TFT1のドレイン電極28は、画素電極6および補助容量電極7aとコンタクトホール9を介して電気的に接続されている。   The gate electrode 4a and the source electrode 5a of the TFT 1 are electrically connected to the gate wiring 4 and the source wiring 5, respectively. The drain electrode 28 of the TFT 1 is electrically connected to the pixel electrode 6 and the auxiliary capacitance electrode 7 a through the contact hole 9.

容量素子2は、誘電体層10aと、誘電体層10aを挟んで互いに対向する補助容量共通電極12aおよび補助容量電極7aとで形成されている。本実施形態では図4(a)に示すように、補助容量共通電極12aは補助容量共通配線12と共通の層で形成されている。また、図4(a)および図2(a)に示すように、補助容量電極7aはTFT1の半導体層7と共通の層で形成されており、誘電体層10aはTFT1のゲート絶縁層10と共通の層で形成されている。   The capacitive element 2 is formed by a dielectric layer 10a, and an auxiliary capacitance common electrode 12a and an auxiliary capacitance electrode 7a facing each other with the dielectric layer 10a interposed therebetween. In the present embodiment, as shown in FIG. 4A, the auxiliary capacitance common electrode 12 a is formed of a common layer with the auxiliary capacitance common wiring 12. 4A and 2A, the auxiliary capacitance electrode 7a is formed of a common layer with the semiconductor layer 7 of the TFT 1, and the dielectric layer 10a is formed with the gate insulating layer 10 of the TFT 1. It is formed of a common layer.

なお、TFT1は図2(a)に例示したトップゲート型に限られず、例えばボトムゲート型であってもよい。また、容量素子2の構成も図2(a)および図4(a)に示した構成に限定されない。補助容量共通電極12aは補助容量共通配線12と電気的に接続されていればよく、補助容量共通配線12と異なる導電層で形成されていてもよい。また、補助容量電極7aも、半導体層7と異なる導電層で形成されていてもよい。また、図4(a)では、補助容量電極7aが補助容量共通電極12aよりも基板25側に配置されている場合を例示しているが、補助容量共通電極12aが容量電極7aよりも基板25側に配置されていてもよい。   The TFT 1 is not limited to the top gate type illustrated in FIG. 2A, and may be, for example, a bottom gate type. Further, the configuration of the capacitive element 2 is not limited to the configuration shown in FIGS. 2 (a) and 4 (a). The auxiliary capacitance common electrode 12 a only needs to be electrically connected to the auxiliary capacitance common wiring 12, and may be formed of a conductive layer different from the auxiliary capacitance common wiring 12. The auxiliary capacitance electrode 7 a may also be formed of a conductive layer different from the semiconductor layer 7. 4A illustrates the case where the auxiliary capacitance electrode 7a is disposed on the substrate 25 side with respect to the auxiliary capacitance common electrode 12a. However, the auxiliary capacitance common electrode 12a is closer to the substrate 25 than the capacitance electrode 7a. It may be arranged on the side.

補助容量共通電極12aと上層導電層22との電気的接続は、例えば以下のように形成される。   The electrical connection between the auxiliary capacitance common electrode 12a and the upper conductive layer 22 is formed as follows, for example.

図4(b)に示すように、補助容量共通電極12aと電気的に接続された補助容量配線12は行方向に延びるように形成されており、非表示領域35の上層導電層22の下部まで延設される。上層導電層22と補助容量配線12との間には、基板25側から層間絶縁層11、下層導電層20、および層間絶縁層24がこの順で形成される。層間絶縁層11および層間絶縁層24にはそれぞれ、コンタクトホール19およびコンタクトホール39が設けられる。補助容量共通電極12aと上層導電層22とは、補助容量配線12、コンタクトホール19、下層導電層20およびコンタクトホール39を介して互いに電気的に接続される。   As shown in FIG. 4B, the auxiliary capacitance line 12 electrically connected to the auxiliary capacitance common electrode 12a is formed to extend in the row direction, and extends to the lower portion of the upper conductive layer 22 in the non-display area 35. It is extended. Between the upper conductive layer 22 and the auxiliary capacitance wiring 12, the interlayer insulating layer 11, the lower conductive layer 20, and the interlayer insulating layer 24 are formed in this order from the substrate 25 side. A contact hole 19 and a contact hole 39 are provided in the interlayer insulating layer 11 and the interlayer insulating layer 24, respectively. The auxiliary capacitance common electrode 12a and the upper conductive layer 22 are electrically connected to each other through the auxiliary capacitance wiring 12, the contact hole 19, the lower conductive layer 20, and the contact hole 39.

上層導電層22(および下層導電層20)は、図5に示すように、画素表示領域34を取り囲むように形成される。上層導電層22には、配線27および端子パッド26を介して、画素容量に印加される電圧を保持するために所定のDCまたはACの電圧が印加される。上層導電層22には、例えば共通電圧(対向基板側)と同じ電圧が印加される。   The upper conductive layer 22 (and the lower conductive layer 20) is formed so as to surround the pixel display region 34, as shown in FIG. A predetermined DC or AC voltage is applied to the upper conductive layer 22 through the wiring 27 and the terminal pad 26 in order to maintain the voltage applied to the pixel capacitor. For example, the same voltage as the common voltage (on the opposite substrate side) is applied to the upper conductive layer 22.

上層導電層22は、例えば、画素電極6と同じ材料(例えばITO)を用いて、同じ工程で形成される。下層導電層20は、例えばゲート配線5と同じ材料を用いて、同じ工程で形成される。   The upper conductive layer 22 is formed in the same process using, for example, the same material (for example, ITO) as the pixel electrode 6. The lower conductive layer 20 is formed in the same process using, for example, the same material as the gate wiring 5.

アクティブマトリクス基板100は、図4および図5に示すように、上層不純物吸着電極21および下層不純物吸着電極31で構成される不純物吸着電極を有している。   As shown in FIGS. 4 and 5, the active matrix substrate 100 has an impurity adsorption electrode composed of an upper layer impurity adsorption electrode 21 and a lower layer impurity adsorption electrode 31.

アクティブマトリクス基板100を用いて液晶表示装置を作製する場合、アクティブマトリクス基板100と共通電極が設けられた対向基板とをシール材によって貼り合わせ、アクティブマトリクス基板100と対向基板とシール材とによって包囲された領域に液晶材料が注入される。シール材は、アクティブマトリクス基板100および対向基板の周囲(端部)のシール領域に形成される。   In the case of manufacturing a liquid crystal display device using the active matrix substrate 100, the active matrix substrate 100 and the counter substrate provided with the common electrode are bonded to each other with a sealing material, and the active matrix substrate 100, the counter substrate, and the sealing material are surrounded. A liquid crystal material is injected into the region. The sealing material is formed in a sealing region around (the end part) of the active matrix substrate 100 and the counter substrate.

液晶表示装置では、シール材やカラーフィルタなどから液晶層にイオン性不純物が溶け出すことがある。また、液晶材料自体が不純物を含んでいる場合がある。液晶層が上記不純物を含んでいる場合、表示むらやコントラスト比の低下など、表示品位が低下するという問題がある。   In a liquid crystal display device, ionic impurities may be dissolved into a liquid crystal layer from a sealing material or a color filter. In addition, the liquid crystal material itself may contain impurities. When the liquid crystal layer contains the impurities, there is a problem that display quality is deteriorated, such as display unevenness and a decrease in contrast ratio.

アクティブマトリクス基板100に上記不純物吸着電極を設ければ、この不純物を不純物吸着電極に吸着させることができる。したがって、表示領域内の液晶層中に不純物が混入するのを抑制できるため、液晶表示装置の表示品位の低下を抑制できる。   If the impurity adsorption electrode is provided on the active matrix substrate 100, the impurity can be adsorbed on the impurity adsorption electrode. Therefore, impurities can be prevented from being mixed into the liquid crystal layer in the display region, so that deterioration in display quality of the liquid crystal display device can be suppressed.

なお、上層導電層22は、アクティブマトリクス基板100のシール領域の内側に設けることが好ましい。シール領域の外側に設ける場合に比べて、補助容量共通電極12aから上層導電層22までの電荷移動距離を短くでき、補助容量共通電極12aに存在する電荷を移動させ易いからである。また、上層導電層22が外気(大気)に触れるのを防止できるので上層導電層22が腐食する恐れがない。さらに、基板のサイズを小さくすることができる。   The upper conductive layer 22 is preferably provided inside the seal region of the active matrix substrate 100. This is because the charge transfer distance from the auxiliary capacitance common electrode 12a to the upper conductive layer 22 can be shortened compared to the case where the charge is provided outside the seal region, and the charge existing in the auxiliary capacitance common electrode 12a can be easily transferred. In addition, since the upper conductive layer 22 can be prevented from coming into contact with the outside air (atmosphere), the upper conductive layer 22 is not corroded. Furthermore, the size of the substrate can be reduced.

以下、不純物吸着電極をより具体的に説明する。   Hereinafter, the impurity adsorption electrode will be described more specifically.

不純物吸着電極は上層不純物吸着電極21および下層不純物吸着電極31で構成される。上層不純物吸着電極21と下層不純物吸着電極31とはコンタクトホール9を介して電気的に接続されている。不純物吸着電極21および31は、例えば、非表示領域35において、上層導電層22と表示領域34との間に、表示領域34を取り囲むように形成される。また、不純物吸着電極21および31は、基板100のシール領域よりも基板中央側(表示領域34側)の非表示領域35に設けられる。不純物吸着電極21および31は、図5に示すように、例えば配線33および端子パッド26を介してDC電圧(例えば8〜12V程度)が液晶表示装置の駆動時に印加される。   The impurity adsorption electrode includes an upper layer impurity adsorption electrode 21 and a lower layer impurity adsorption electrode 31. The upper impurity adsorption electrode 21 and the lower impurity adsorption electrode 31 are electrically connected via the contact hole 9. The impurity adsorption electrodes 21 and 31 are formed, for example, so as to surround the display region 34 between the upper conductive layer 22 and the display region 34 in the non-display region 35. Further, the impurity adsorption electrodes 21 and 31 are provided in the non-display region 35 on the substrate center side (display region 34 side) with respect to the seal region of the substrate 100. As shown in FIG. 5, the impurity adsorption electrodes 21 and 31 are applied with a DC voltage (for example, about 8 to 12 V), for example, via the wiring 33 and the terminal pad 26 when the liquid crystal display device is driven.

不純物吸着電極21および31は、表示領域34の周辺の一部のみに設けられていてもよいが、図5に示すように表示領域34を取り囲むように形成されていれば、液晶層内で、非表示領域35から表示領域34に不純物が入り込むのをより完全に防ぐことができる。   The impurity adsorption electrodes 21 and 31 may be provided only in a part of the periphery of the display region 34. However, if the impurity adsorption electrodes 21 and 31 are formed so as to surround the display region 34 as shown in FIG. Impurities can be more completely prevented from entering the display area 34 from the non-display area 35.

なお、不純物吸着電極は省略可能である。不純物吸着電極を有しないアクティブマトリクス基板100Aの模式図を図7に示す。   The impurity adsorption electrode can be omitted. FIG. 7 shows a schematic diagram of an active matrix substrate 100A having no impurity adsorption electrode.

(実施形態2)
図8に実施形態2のアクティブマトリクス基板102の模式的な平面図を示す。
(Embodiment 2)
FIG. 8 is a schematic plan view of the active matrix substrate 102 of the second embodiment.

実施形態1のアクティブマトリクス基板100では、上層電極22が表示領域34の全体を取り囲むように非表示領域35に形成されていたのに対し、本実施形態2のアクティブマトリクス基板102は、上層電極22が表示領域34の周辺の一部のみに形成されている。   In the active matrix substrate 100 of the first embodiment, the upper layer electrode 22 is formed in the non-display area 35 so as to surround the entire display area 34, whereas in the active matrix substrate 102 of the second embodiment, the upper layer electrode 22 is formed. Is formed only in a part of the periphery of the display area 34.

なお、アクティブマトリクス基板102において、上層電極22以外の構造はアクティブマトリクス基板100と同じである。   In the active matrix substrate 102, the structure other than the upper layer electrode 22 is the same as that of the active matrix substrate 100.

実施形態2のアクティブマトリクス基板102では、ラビング方向と交差する表示領域34の2辺に沿って上層導電層22が形成されている。すなわち、上層導電層22が四角形状の表示領域34の1つの角に隣接する2辺に沿って形成されており、図8の矢印23の方向に、アクティブマトリクス基板102の1つの角から略対角線方向に向かってラビングが行われる(基板正面から見てラビング投入方向が左上である)。   In the active matrix substrate 102 according to the second embodiment, the upper conductive layer 22 is formed along two sides of the display region 34 that intersects the rubbing direction. That is, the upper conductive layer 22 is formed along two sides adjacent to one corner of the rectangular display region 34, and is substantially diagonal from one corner of the active matrix substrate 102 in the direction of the arrow 23 in FIG. The rubbing is performed in the direction (the rubbing input direction is the upper left as viewed from the front of the substrate).

アクティブマトリクス基板102のように、表示領域34の周辺の一部のみに上層電極22を形成した場合であっても、ラビング方向を考慮して所定の領域に上層導電層22を形成すれば、ラビング工程において、ラビング布と画素電極6上の高分子膜とが接触するのに先立って、ラビング布を上層導電層22または上層導電層上の高分子膜と接触させることができる。したがって、補助容量共通電極12aの電荷をラビング布に向かって移動させることができるので、実施形態1と同様に誘電体層10aの静電気破壊を防止できる。   Even when the upper layer electrode 22 is formed only in a part of the periphery of the display region 34 as in the active matrix substrate 102, if the upper layer conductive layer 22 is formed in a predetermined region in consideration of the rubbing direction, the rubbing is performed. In the process, the rubbing cloth can be brought into contact with the upper conductive layer 22 or the polymer film on the upper conductive layer before the rubbing cloth and the polymer film on the pixel electrode 6 come into contact with each other. Therefore, since the charge of the auxiliary capacitance common electrode 12a can be moved toward the rubbing cloth, the electrostatic breakdown of the dielectric layer 10a can be prevented as in the first embodiment.

なお、上層導電層22が形成される場所は図8に例示したものに限定されない。例えば、アクティブマトリクス基板102のいずれかの辺の延びる方向と平行な方向にラビングする場合、ラビング方向と交差する表示領域34の1辺(ラビング方向の上流側の辺)に沿って上層導電層22を形成すればよい。   The place where the upper conductive layer 22 is formed is not limited to that illustrated in FIG. For example, when rubbing in a direction parallel to the extending direction of any side of the active matrix substrate 102, the upper conductive layer 22 along one side (upstream side in the rubbing direction) of the display region 34 intersecting the rubbing direction. May be formed.

なお、ラビング布の投入方向は、液晶表示装置の液晶分子のチルト方向を測定すれば、知ることができる。   Note that the direction of inserting the rubbing cloth can be known by measuring the tilt direction of the liquid crystal molecules of the liquid crystal display device.

本発明は、ラビング処理を行う液晶表示装置用アクティブマトリクス基板に好適に利用される。   The present invention is suitably used for an active matrix substrate for a liquid crystal display device that performs a rubbing process.

一般的な液晶表示装置の1画素の等価回路図である。It is an equivalent circuit diagram of one pixel of a general liquid crystal display device. (a)は、図1に対応する液晶表示装置のレイアウトパターン示す模式図であり、(b)は(a)のA0−A1−A2ラインに対応する断面図である。(A) is a schematic diagram which shows the layout pattern of the liquid crystal display device corresponding to FIG. 1, (b) is sectional drawing corresponding to the A0-A1-A2 line of (a). 従来のショートリングを説明するための図である。It is a figure for demonstrating the conventional short ring. (a)は本発明の実施形態1のアクティブマトリクス基板のレイアウトパターンを示す模式図であり、(b)は(a)のA3−A4ラインに対応する断面図である。(A) is a schematic diagram which shows the layout pattern of the active matrix substrate of Embodiment 1 of this invention, (b) is sectional drawing corresponding to the A3-A4 line of (a). 実施形態1のアクティブマトリクス基板の模式図である。1 is a schematic diagram of an active matrix substrate of Embodiment 1. FIG. 実施形態1のアクティブマトリクス基板を備える液晶表示装置の等価回路図である。2 is an equivalent circuit diagram of a liquid crystal display device including the active matrix substrate of Embodiment 1. FIG. 実施形態1の改変例のアクティブマトリクス基板の模式図である。6 is a schematic diagram of an active matrix substrate of a modification example of Embodiment 1. FIG. 実施形態2のアクティブマトリクス基板の模式図である。6 is a schematic diagram of an active matrix substrate of Embodiment 2. FIG.

符号の説明Explanation of symbols

1 TFT
2 補助容量
3 画素容量
4 ゲート配線
4a ゲート電極
5 ソース配線
5a ソース電極
6 画素電極
7 半導体層
7a 補助容量電極
8 コンタクトホール
9 コンタクトホール
10 ゲート絶縁層
10a 誘電体層
11 層間絶縁層
12 補助容量共通配線
12a 補助容量共通電極
14 アクティブマトリクス基板
15 ショートリング
16 母基板
17 信号線
20 下層導電層
21 上層不純物吸着層
22 上層導電層
24 層間絶縁層
25 基板
26 端子パッド
27 配線
28 ドレイン電極
29 ベースコート膜
30 ラビング布
31 下層不純物吸着層
33 配線
34 表示領域
35 非表示領域
36 電荷
100 アクティブマトリクス基板
102 アクティブマトリクス基板
1 TFT
2 Auxiliary Capacitor 3 Pixel Capacitance 4 Gate Wiring 4a Gate Electrode 5 Source Wiring 5a Source Electrode 6 Pixel Electrode 7 Semiconductor Layer 7a Auxiliary Capacitance Electrode 8 Contact Hole 9 Contact Hole 10 Gate Insulating Layer 10a Dielectric Layer 11 Interlayer Insulating Layer 12 Auxiliary Capacitor Common Wiring 12a Auxiliary capacitance common electrode 14 Active matrix substrate 15 Short ring 16 Mother substrate 17 Signal line 20 Lower conductive layer 21 Upper layer impurity adsorption layer 22 Upper conductive layer 24 Interlayer insulating layer 25 Substrate 26 Terminal pad 27 Wiring 28 Drain electrode 29 Base coat film 30 Rubbing cloth 31 Lower layer impurity adsorption layer 33 Wiring 34 Display area 35 Non-display area 36 Charge 100 Active matrix substrate 102 Active matrix substrate

Claims (7)

基板と、
前記基板の上に設けられた複数の画素電極と
前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、
前記補助容量共通電極に接続された補助容量共通配線と、
前記補助容量共通配線に電気的に接続された上層導電層と、
前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層とを有し、
前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている、アクティブマトリクス基板。
A substrate,
A plurality of pixel electrodes provided on the substrate and a plurality of auxiliary capacitors provided so as to correspond to the plurality of pixel electrodes, wherein each of the plurality of auxiliary capacitors is each of the plurality of pixel electrodes An auxiliary capacitance electrode electrically connected to the auxiliary capacitance electrode, an auxiliary capacitance common electrode arranged to face the auxiliary capacitance electrode, and a dielectric layer arranged between the auxiliary capacitance electrode and the auxiliary capacitance common electrode A plurality of auxiliary capacities,
A storage capacitor common line connected to the storage capacitor common electrode;
An upper conductive layer electrically connected to the auxiliary capacitance common wiring;
An interlayer insulating layer provided between the plurality of pixel electrodes and the upper conductive layer and the plurality of auxiliary capacitors;
The upper conductive layer is an active matrix substrate provided on at least a part of a periphery of a display region defined by the plurality of pixel electrodes.
前記表示領域は互いに隣接する2辺を含む略四角形状を有しており、
前記上層導電層は、前記表示領域の前記2辺に沿って設けられている、請求項1に記載のアクティブマトリクス基板。
The display area has a substantially square shape including two sides adjacent to each other,
The active matrix substrate according to claim 1, wherein the upper conductive layer is provided along the two sides of the display region.
前記上層導電層は、前記表示領域を包囲するように設けられている、請求項1または2に記載のアクティブマトリクス基板。   The active matrix substrate according to claim 1, wherein the upper conductive layer is provided so as to surround the display region. 前記表示領域の周辺に不純物吸着電極を有する、請求項1から3のいずれかに記載のアクティブマトリクス基板。   The active matrix substrate according to claim 1, further comprising an impurity adsorption electrode around the display area. 基板と、
前記基板の上に設けられた複数の画素電極と
前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、
前記補助容量共通電極に接続された補助容量共通配線と、
前記補助容量共通配線に電気的に接続された上層導電層と、
前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層と、
前記複数の画素電極を覆うように設けられた配向膜とを有し、
前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている、アクティブマトリクス基板の製造方法であって、
前記配向膜を形成する工程を包含し、前記配向膜を形成する工程は、
(a)少なくとも前記複数の画素電極を覆うように膜を形成する工程と、
(b)ラビング布が前記複数の画素電極の上の前記膜をラビングする前に、前記ラビング布と前記上層導電層とを接触させるか、または、前記ラビング布と前記上層導電層の上に配置された前記膜とを接触させる工程と、
(c)前記工程(b)の後に前記膜をラビングすることによって、前記膜の表面を所定の方向に配向させる工程とを包含する、アクティブマトリクス基板の製造方法。
A substrate,
A plurality of pixel electrodes provided on the substrate and a plurality of auxiliary capacitors provided so as to correspond to the plurality of pixel electrodes, wherein each of the plurality of auxiliary capacitors is each of the plurality of pixel electrodes An auxiliary capacitance electrode electrically connected to the auxiliary capacitance electrode, an auxiliary capacitance common electrode arranged to face the auxiliary capacitance electrode, and a dielectric layer arranged between the auxiliary capacitance electrode and the auxiliary capacitance common electrode A plurality of auxiliary capacities,
A storage capacitor common line connected to the storage capacitor common electrode;
An upper conductive layer electrically connected to the auxiliary capacitance common wiring;
An interlayer insulating layer provided between the plurality of pixel electrodes and the upper conductive layer and the plurality of auxiliary capacitors;
An alignment film provided to cover the plurality of pixel electrodes,
The upper conductive layer is a method for manufacturing an active matrix substrate, which is provided at least at a part of the periphery of a display region defined by the plurality of pixel electrodes,
Including the step of forming the alignment film, the step of forming the alignment film,
(A) forming a film so as to cover at least the plurality of pixel electrodes;
(B) Before the rubbing cloth rubs the film on the plurality of pixel electrodes, the rubbing cloth and the upper conductive layer are brought into contact with each other, or disposed on the rubbing cloth and the upper conductive layer. Contacting the applied membrane;
(C) A method of manufacturing an active matrix substrate, including the step of orienting the surface of the film in a predetermined direction by rubbing the film after the step (b).
基板と、
前記基板の上に設けられた複数の画素電極と
前記複数の画素電極に対応するように設けられた複数の補助容量であって、前記複数の補助容量のそれぞれは、前記複数の画素電極のそれぞれと電気的に接続された補助容量電極と、前記補助容量電極と対向するように配置された補助容量共通電極と、前記補助容量電極と前記補助容量共通電極との間に配置された誘電体層とを有する複数の補助容量と、
前記補助容量共通電極に接続された補助容量共通配線と、
前記補助容量共通配線に電気的に接続された上層導電層と、
前記複数の画素電極および前記上層導電層と前記複数の補助容量との間に設けられた層間絶縁層と、
前記複数の画素電極を覆うように設けられた配向膜とを有し、
前記上層導電層は、前記複数の画素電極によって規定される表示領域の周辺の少なくとも一部に設けられている、アクティブマトリクス基板と、
前記アクティブマトリクス基板の周囲のシール領域に配置されたシール材によって、前記アクティブマトリクス基板と貼り合わせられた対向基板と、
前記アクティブマトリクス基板と前記対向基板と前記シール材とによって包囲された空間に配置された液晶層とを有し、
前記上層導電層は、前記アクティブマトリクス基板の前記シール領域の内側に配置されている、液晶表示装置。
A substrate,
A plurality of pixel electrodes provided on the substrate and a plurality of auxiliary capacitors provided so as to correspond to the plurality of pixel electrodes, wherein each of the plurality of auxiliary capacitors is each of the plurality of pixel electrodes An auxiliary capacitance electrode electrically connected to the auxiliary capacitance electrode, an auxiliary capacitance common electrode arranged to face the auxiliary capacitance electrode, and a dielectric layer arranged between the auxiliary capacitance electrode and the auxiliary capacitance common electrode A plurality of auxiliary capacities,
A storage capacitor common line connected to the storage capacitor common electrode;
An upper conductive layer electrically connected to the auxiliary capacitance common wiring;
An interlayer insulating layer provided between the plurality of pixel electrodes and the upper conductive layer and the plurality of auxiliary capacitors;
An alignment film provided to cover the plurality of pixel electrodes,
The upper conductive layer is provided on at least a part of the periphery of the display area defined by the plurality of pixel electrodes;
A counter substrate bonded to the active matrix substrate by a sealing material disposed in a sealing region around the active matrix substrate;
A liquid crystal layer disposed in a space surrounded by the active matrix substrate, the counter substrate, and the sealing material;
The upper conductive layer is a liquid crystal display device disposed inside the seal region of the active matrix substrate.
前記アクティブマトリクス基板は、前記シール領域の内側に配置された不純物吸着電極を有する、請求項6に記載の液晶表示装置。

The liquid crystal display device according to claim 6, wherein the active matrix substrate has an impurity adsorption electrode disposed inside the seal region.

JP2003312216A 2003-09-04 2003-09-04 Active matrix substrate, active matrix substrate manufacturing method, and liquid crystal display device Pending JP2005078048A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003312216A JP2005078048A (en) 2003-09-04 2003-09-04 Active matrix substrate, active matrix substrate manufacturing method, and liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003312216A JP2005078048A (en) 2003-09-04 2003-09-04 Active matrix substrate, active matrix substrate manufacturing method, and liquid crystal display device

Publications (1)

Publication Number Publication Date
JP2005078048A true JP2005078048A (en) 2005-03-24

Family

ID=34413533

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003312216A Pending JP2005078048A (en) 2003-09-04 2003-09-04 Active matrix substrate, active matrix substrate manufacturing method, and liquid crystal display device

Country Status (1)

Country Link
JP (1) JP2005078048A (en)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007279172A (en) * 2006-04-04 2007-10-25 Sony Corp Liquid crystal display device and video display device
JP2008058497A (en) * 2006-08-30 2008-03-13 Sony Corp Liquid crystal display device and video display device
JP2009069725A (en) * 2007-09-18 2009-04-02 Epson Imaging Devices Corp Liquid crystal panel
JP2012208302A (en) * 2011-03-29 2012-10-25 Seiko Epson Corp Liquid crystal device and projection type display device
KR20130048434A (en) * 2011-11-02 2013-05-10 엘지디스플레이 주식회사 Liquid crystal display cell and manufacturing method of thereof
WO2013183220A1 (en) * 2012-06-05 2013-12-12 シャープ株式会社 Method for manufacturing thin film transistor substrate

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007279172A (en) * 2006-04-04 2007-10-25 Sony Corp Liquid crystal display device and video display device
JP2008058497A (en) * 2006-08-30 2008-03-13 Sony Corp Liquid crystal display device and video display device
US8081153B2 (en) 2006-08-30 2011-12-20 Sony Corporation Liquid crystal display device and video display device
JP2009069725A (en) * 2007-09-18 2009-04-02 Epson Imaging Devices Corp Liquid crystal panel
JP2012208302A (en) * 2011-03-29 2012-10-25 Seiko Epson Corp Liquid crystal device and projection type display device
KR20130048434A (en) * 2011-11-02 2013-05-10 엘지디스플레이 주식회사 Liquid crystal display cell and manufacturing method of thereof
KR101910174B1 (en) * 2011-11-02 2018-10-22 엘지디스플레이 주식회사 Liquid Crystal Display Cell and Manufacturing Method of thereof
WO2013183220A1 (en) * 2012-06-05 2013-12-12 シャープ株式会社 Method for manufacturing thin film transistor substrate

Similar Documents

Publication Publication Date Title
TWI576735B (en) Touch display panel and test method thereof
JP3689003B2 (en) Active matrix liquid crystal display device
US11906859B2 (en) Display substrate and display device
US7483107B2 (en) Array substrate and display panel having the same
KR101098084B1 (en) Liquid crystal display device
CN101750800B (en) Liquid crystal display element
US7968881B2 (en) Thin film transistor substrate and display device having electrode plates on storage capacitors
JP2000338510A (en) Liquid crystal display device
US6384878B1 (en) Liquid crystal display having an electrostatic protection circuit
US10546879B2 (en) Array substrate and display device
CN105278190B (en) Liquid crystal display device
JPH1152427A (en) Liquid crystal display
CN105785679A (en) Array substrate, display panel and display device
US7460203B2 (en) Liquid crystal display device
US10884542B2 (en) Display device
JP4650471B2 (en) Liquid crystal display device, manufacturing method thereof and electronic apparatus
JP2005078048A (en) Active matrix substrate, active matrix substrate manufacturing method, and liquid crystal display device
JP2001305565A (en) Liquid crystal display
JP2004272028A (en) Display device substrate and display device having the same
JP5997958B2 (en) Display device and array substrate
US8634035B2 (en) Liquid crystal display device
CN105739201A (en) Display panel and display device
US11990482B2 (en) Array substrate and electronic device
CN100545720C (en) Display device
JP2009069725A (en) Liquid crystal panel