JP2005072292A

JP2005072292A - Thin film transistor manufacturing method

Info

Publication number: JP2005072292A
Application number: JP2003300699A
Authority: JP
Inventors: Tadahisa Toyama; 忠久当山
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2003-08-26
Filing date: 2003-08-26
Publication date: 2005-03-17

Abstract

【課題】ＬＤＤ構造のポリシリコン薄膜トランジスタのトランジスタ特性を改善する。
【解決手段】ＮＭＯＳポリシリコン薄膜トランジスタの製造に際し、ポリシリコン薄膜にリンイオンを高濃度で注入し、次いで炉アニール処理による活性化を行ない、次いでポリシリコン薄膜にリンイオンを低濃度で注入し、次いで高圧水蒸気雰囲気中での熱処理による活性化を行なったところ、実線で示すＶｇ−Ｉｄ特性を有する本発明品が得られた。比較のために、ポリシリコン薄膜にリンイオンを高濃度で注入し、次いでポリシリコン薄膜にリンイオンを低濃度で注入し、次いで炉アニール処理による活性化を行なったところ、点線で示すＶｇ−Ｉｄ特性を有する比較品が得られた。この場合、オン電流が１桁程度改善されている。
【選択図】図１２PROBLEM TO BE SOLVED: To improve transistor characteristics of a polysilicon thin film transistor having an LDD structure.
In manufacturing an NMOS polysilicon thin film transistor, phosphorus ions are implanted into a polysilicon thin film at a high concentration, then activated by a furnace annealing treatment, then phosphorus ions are implanted into the polysilicon thin film at a low concentration, and then high-pressure water vapor is introduced. When activation was performed by heat treatment in an atmosphere, a product of the present invention having Vg-Id characteristics indicated by a solid line was obtained. For comparison, phosphorus ions are implanted at a high concentration into the polysilicon thin film, then phosphorus ions are implanted at a low concentration into the polysilicon thin film, and then activated by furnace annealing treatment. The Vg-Id characteristic indicated by the dotted line is obtained. A comparative product was obtained. In this case, the on-current is improved by about one digit.
[Selection] FIG.

Description

この発明は薄膜トランジスタの製造方法に関する。 The present invention relates to a method for manufacturing a thin film transistor.

従来の薄膜トランジスタには、ＬＤＤ(Lightly Doped Drain）構造と呼ばれるもので、ポリシリコンなどの半導体薄膜のチャネル領域の両側を不純物低濃度領域とし、その両側を不純物高濃度領域とすることにより耐圧を向上したものがある。半導体薄膜がポリシリコンの場合は、特に、リーク電流が大きいため、ＬＤＤ構造はこのリーク電流を低減する効果もある。一般的に、薄膜トランジスタでは、ゲート絶縁膜をデバイス領域に形成された島状の半導体薄膜上に形成する際、半導体薄膜を島状に形成する工程で該半導体薄膜の表面に不純物が形成され、その界面に不純物が残るため、薄膜トランジスタの動作が安定しないという問題を有している。この対応として、デバイス領域に形成された島状の半導体薄膜を酸化シリコンからなるゲート絶縁膜で覆い、そして、半導体薄膜とゲート絶縁膜との界面を清浄化するため、高圧水蒸気雰囲気中で熱処理を行なって、半導体薄膜のゲート絶縁膜と接する面側に酸化膜を形成する方法が提案されている（例えば、特許文献１参照）。 A conventional thin film transistor is called an LDD (Lightly Doped Drain) structure, and the breakdown voltage is improved by making both sides of a channel region of a semiconductor thin film such as polysilicon into a low impurity concentration region and both sides into a high impurity concentration region. There is what I did. When the semiconductor thin film is polysilicon, since the leakage current is particularly large, the LDD structure has an effect of reducing the leakage current. In general, in a thin film transistor, when a gate insulating film is formed on an island-shaped semiconductor thin film formed in a device region, impurities are formed on the surface of the semiconductor thin film in the step of forming the semiconductor thin film into an island shape. Since impurities remain at the interface, there is a problem that the operation of the thin film transistor is not stable. In response, the island-shaped semiconductor thin film formed in the device region is covered with a gate insulating film made of silicon oxide, and heat treatment is performed in a high-pressure steam atmosphere to clean the interface between the semiconductor thin film and the gate insulating film. Therefore, a method of forming an oxide film on the side of the semiconductor thin film that contacts the gate insulating film has been proposed (see, for example, Patent Document 1).

特開２００２−３１３８０８号公報JP 2002-313808 A

しかしながら、特許文献１に記載された方法では、ゲート絶縁膜の形成にあたり、まず堆積法により初期ゲート絶縁膜を形成し、その後、熱処理を施すことによって酸化を行い、半導体薄膜とゲート絶縁膜との界面を半導体薄膜の表面から内部へと作り込むものであり、ソース領域およびドレイン領域への不純物イオンの注入は、ゲート絶縁膜形成後に行われるものである。このため、しきい値電圧の安定という効果は得られるが、オン電流や移動度の向上など薄膜トランジスタの基本的特性に関する改善は得られないものである。 However, in the method described in Patent Document 1, in forming the gate insulating film, first, an initial gate insulating film is formed by a deposition method, and then oxidation is performed by performing a heat treatment, whereby the semiconductor thin film and the gate insulating film are formed. The interface is formed from the surface of the semiconductor thin film to the inside, and the impurity ions are implanted into the source region and the drain region after the gate insulating film is formed. For this reason, the effect of stabilizing the threshold voltage can be obtained, but improvement on the basic characteristics of the thin film transistor such as improvement of the on-current and mobility cannot be obtained.

そこで、この発明は、トランジスタ特性を改善することができる薄膜トランジスタの製造方法を提供することを目的とする。 Accordingly, an object of the present invention is to provide a method of manufacturing a thin film transistor that can improve transistor characteristics.

請求項１に記載の発明は、半導体薄膜のチャネル領域の両側の不純物低濃度領域およびその両側の不純物高濃度領域の活性化処理を行なう薄膜トランジスタの製造方法において、前記活性化処理の最終処理として、前記不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記活性化処理として、前記不純物高濃度領域を炉アニール処理し、次いで前記不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記活性化処理として、前記不純物高濃度領域および前記不純物低濃度領域を炉アニール処理し、次いで高圧水蒸気雰囲気中で熱処理することを特徴とするものである。
請求項４に記載の発明は、請求項２または３に記載の発明において、前記炉アニール処理は温度４００℃以上で行ない、前記高圧水蒸気雰囲気中での熱処理は圧力１ＭＰａ以上、温度３００〜４００℃で行なうことを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記活性化処理として、前記不純物高濃度領域および前記不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記高圧水蒸気雰囲気中での熱処理は圧力１ＭＰａ以上、温度３００〜４００℃で行なうことを特徴とするものである。
請求項７に記載の発明は、請求項５に記載の発明において、前記不純物低濃度領域をリンイオンをドーズ量３×１０¹³ａｔｍ／ｃｍ²以下で注入して形成することを特徴とするものである。 According to a first aspect of the present invention, in the method of manufacturing a thin film transistor that performs the activation treatment of the impurity low concentration region on both sides of the channel region of the semiconductor thin film and the impurity high concentration region on both sides thereof, as the final treatment of the activation treatment, The impurity low concentration region is heat-treated in a high-pressure steam atmosphere.
The invention according to claim 2 is the invention according to claim 1, wherein as the activation treatment, the impurity high concentration region is subjected to a furnace annealing treatment, and then the impurity low concentration region is heat-treated in a high-pressure steam atmosphere. It is characterized by.
The invention according to claim 3 is the invention according to claim 1, wherein as the activation treatment, the high impurity concentration region and the low impurity concentration region are annealed in a furnace, and then heat-treated in a high-pressure steam atmosphere. It is characterized by.
The invention according to claim 4 is the invention according to claim 2 or 3, wherein the furnace annealing is performed at a temperature of 400 ° C. or higher, and the heat treatment in the high-pressure steam atmosphere is a pressure of 1 MPa or higher and a temperature of 300 to 400 ° C. It is characterized in that it is performed in.
The invention according to claim 5 is characterized in that, in the invention according to claim 1, as the activation treatment, the high impurity concentration region and the low impurity concentration region are heat-treated in a high-pressure steam atmosphere. is there.
The invention according to claim 6 is the invention according to claim 5, wherein the heat treatment in the high-pressure steam atmosphere is performed at a pressure of 1 MPa or more and a temperature of 300 to 400 ° C.
A seventh aspect of the invention is characterized in that, in the fifth aspect of the invention, the low impurity concentration region is formed by implanting phosphorus ions at a dose of 3 × 10 ¹³ atm / cm ² or less. is there.

この発明によれば、活性化処理の最終処理として、不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することにより、薄膜トランジスタの特性を改善することがことができる。この場合、活性化処理として、不純物高濃度領域を炉アニール処理し、次いで不純物低濃度領域を高圧水蒸気雰囲気中で熱処理することにより、特に、オン電流を著しく改善する効果を奏する。 According to the present invention, as a final process of the activation process, the characteristics of the thin film transistor can be improved by heat-treating the low impurity concentration region in a high-pressure steam atmosphere. In this case, as the activation treatment, an annealing process is performed on the high impurity concentration region, and then the low impurity concentration region is heat-treated in a high-pressure steam atmosphere.

図１はこの発明の製造方法により製造された薄膜トランジスタを備えた液晶表示素子の一例の要部の断面図を示したものである。この液晶表示素子では、ガラス基板１上の画素回路部形成領域に画素電極２およびこの画素電極２に接続されたＮＭＯＳ薄膜トランジスタ３が設けられ、ガラス基板１上の周辺駆動回路部形成領域にＮＭＯＳ薄膜トランジスタ４とＰＭＯＳ薄膜トランジスタ５とからなるＣＭＯＳ薄膜トランジスタが設けられている。 FIG. 1 shows a cross-sectional view of a main part of an example of a liquid crystal display element having a thin film transistor manufactured by the manufacturing method of the present invention. In this liquid crystal display element, a pixel electrode 2 and an NMOS thin film transistor 3 connected to the pixel electrode 2 are provided in a pixel circuit portion formation region on the glass substrate 1, and an NMOS thin film transistor is provided in a peripheral drive circuit portion formation region on the glass substrate 1. 4 and a PMOS thin film transistor 5 are provided.

各薄膜トランジスタ３、４、５は、ガラス基板１の上面に設けられた第１および第２の下地絶縁膜６、７の上面の各所定の箇所に設けられたポリシリコン薄膜８、９、１０を備えている。この場合、第１の下地絶縁膜６は窒化シリコンからなり、第２の下地絶縁膜７は酸化シリコンからなっている。しかし、これに限らず、第１の下地絶縁膜６を酸化シリコンによって形成し、第２の下地絶縁膜７を窒化シリコンによって形成してもよく、また、下地絶縁膜を酸化シリコンのみまたは窒化シリコンのみによって形成してもよい。 Each thin film transistor 3, 4, 5 has polysilicon thin films 8, 9, 10 provided at predetermined positions on the upper surfaces of the first and second base insulating films 6, 7 provided on the upper surface of the glass substrate 1. I have. In this case, the first base insulating film 6 is made of silicon nitride, and the second base insulating film 7 is made of silicon oxide. However, the present invention is not limited to this, and the first base insulating film 6 may be formed of silicon oxide and the second base insulating film 7 may be formed of silicon nitride, and the base insulating film may be silicon oxide alone or silicon nitride. You may form only.

ＮＭＯＳ薄膜トランジスタ３、４はＬＤＤ構造となっている。すなわち、ＮＭＯＳ薄膜トランジスタ３、４のポリシリコン薄膜８、９の所定の領域は真性領域からなるチャネル領域８ａ、９ａとされ、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂとされ、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃとされている。一方、ＰＭＯＳ薄膜トランジスタ５のポリシリコン薄膜１０の所定の領域は真性領域からなるチャネル領域１０ａとされ、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂとされている。 The NMOS thin film transistors 3 and 4 have an LDD structure. That is, predetermined regions of the polysilicon thin films 8 and 9 of the NMOS thin film transistors 3 and 4 are channel regions 8a and 9a made of intrinsic regions, and both sides thereof are source / drain regions 8b and 9b made of n-type impurity low concentration regions. Furthermore, both sides thereof are source / drain regions 8c and 9c made of n-type impurity high concentration regions. On the other hand, a predetermined region of the polysilicon thin film 10 of the PMOS thin film transistor 5 is a channel region 10a made of an intrinsic region, and both sides thereof are a source / drain region 10b made of a p-type impurity high concentration region.

ポリシリコン薄膜８、９、１０を含む第２の下地絶縁膜７の上面には酸化シリコンからなるゲート絶縁膜１１が設けられている。各ポリシリコン薄膜８、９、１０のチャネル領域８ａ、９ａ、１０ａ上におけるゲート絶縁膜１１の上面の各所定の箇所にはゲート電極１２、１３、１４が設けられている。ポリシリコン薄膜８の一方のソース・ドレイン領域８ｃ上におけるゲート絶縁膜１１の上面の所定の箇所には、画素電極２および当該一方のソース・ドレイン領域８ｃとの間で補助容量部を形成する補助容量電極１５が設けられている。 A gate insulating film 11 made of silicon oxide is provided on the upper surface of the second base insulating film 7 including the polysilicon thin films 8, 9 and 10. Gate electrodes 12, 13, and 14 are provided at predetermined positions on the upper surface of the gate insulating film 11 on the channel regions 8 a, 9 a, and 10 a of the polysilicon thin films 8, 9, and 10. An auxiliary capacitor portion is formed between the pixel electrode 2 and the one source / drain region 8c at a predetermined position on the upper surface of the gate insulating film 11 on the one source / drain region 8c of the polysilicon thin film 8. A capacitive electrode 15 is provided.

ゲート電極１２、１３、１４および補助容量電極１５を含むゲート絶縁膜１１の上面には酸化シリコンからなる層間絶縁膜１６が設けられている。ポリシリコン薄膜８のソース・ドレイン領域８ｃ上における層間絶縁膜１６およびゲート絶縁膜１１にはコンタクトホール１７が設けられている。ポリシリコン薄膜９のソース・ドレイン領域９ｃ上における層間絶縁膜１６およびゲート絶縁膜１１にはコンタクトホール１８が設けられている。ポリシリコン薄膜１０のソース・ドレイン領域１０ｂ上における層間絶縁膜１６およびゲート絶縁膜１１にはコンタクトホール１９が設けられている。 An interlayer insulating film 16 made of silicon oxide is provided on the upper surface of the gate insulating film 11 including the gate electrodes 12, 13, 14 and the auxiliary capacitance electrode 15. Contact holes 17 are provided in the interlayer insulating film 16 and the gate insulating film 11 on the source / drain regions 8 c of the polysilicon thin film 8. Contact holes 18 are provided in the interlayer insulating film 16 and the gate insulating film 11 on the source / drain regions 9 c of the polysilicon thin film 9. Contact holes 19 are provided in the interlayer insulating film 16 and the gate insulating film 11 on the source / drain regions 10 b of the polysilicon thin film 10.

各コンタクトホール１７、１８、１９内およびその各近傍の層間絶縁膜１６の上面の各所定の箇所にはソース・ドレイン電極２０、２１、２２が設けられている。ソース・ドレイン電極２０、２１、２２を含む層間絶縁膜１６の上面には窒化シリコンからなるオーバーコート膜２３が設けられている。オーバーコート膜２３の上面の所定の箇所には画素電極２が設けられている。画素電極２は、オーバーコート膜２３の所定の箇所に設けられたコンタクトホール２４を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極２０に接続されている。 Source / drain electrodes 20, 21, 22 are provided at predetermined positions on the upper surface of the interlayer insulating film 16 in and near the contact holes 17, 18, 19. An overcoat film 23 made of silicon nitride is provided on the upper surface of the interlayer insulating film 16 including the source / drain electrodes 20, 21, 22. A pixel electrode 2 is provided at a predetermined location on the upper surface of the overcoat film 23. The pixel electrode 2 is connected to one source / drain electrode 20 of the NMOS thin film transistor 3 through a contact hole 24 provided at a predetermined position of the overcoat film 23.

次に、上記構成の液晶表示素子の製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面にプラズマＣＶＤ法により窒化シリコンからなる第１の下地絶縁膜６、酸化シリコンからなる第２の下地絶縁膜７および真性なアモルファスシリコン薄膜３１を連続して成膜する。次に、エキシマレーザを照射することにより、アモルファスシリコン薄膜３１を多結晶化し、真性なポリシリコン薄膜３２とする。次に、ポリシリコン薄膜３２をフォトリソグラフィ法によりパターニングすることにより、図３に示すように、第２の下地絶縁膜７の上面の各所定の箇所にポリシリコン薄膜８、９、１０を形成する。 Next, an example of a manufacturing method of the liquid crystal display element having the above configuration will be described. First, as shown in FIG. 2, a first base insulating film 6 made of silicon nitride, a second base insulating film 7 made of silicon oxide, and an intrinsic amorphous silicon thin film 31 are formed on the upper surface of the glass substrate 1 by plasma CVD. Films are continuously formed. Next, the amorphous silicon thin film 31 is polycrystallized by irradiating an excimer laser to form an intrinsic polysilicon thin film 32. Next, the polysilicon thin film 32 is patterned by photolithography to form polysilicon thin films 8, 9, and 10 at predetermined locations on the upper surface of the second base insulating film 7, as shown in FIG. .

次に、図４に示すように、ポリシリコン薄膜８、９、１０を含む第２の下地絶縁膜７の上面にプラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜１１を成膜する。次に、ゲート絶縁膜１１の上面に、塗布法等により形成されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、第１の不純物注入マスク３３を形成する。この場合、ポリシリコン薄膜８、９のｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃ形成領域に対応する領域における第１の不純物注入マスク３３には開口部３４が形成されている。 Next, as shown in FIG. 4, a gate insulating film 11 made of silicon oxide is formed on the upper surface of the second base insulating film 7 including the polysilicon thin films 8, 9, 10 by plasma CVD. Next, a first impurity implantation mask 33 is formed on the upper surface of the gate insulating film 11 by patterning a resist film formed by a coating method or the like by a photolithography method. In this case, an opening 34 is formed in the first impurity implantation mask 33 in the region corresponding to the source / drain regions 8c, 9c forming region consisting of the n-type impurity high concentration region of the polysilicon thin films 8, 9.

この第１の不純物注入マスク３３のポリシリコン薄膜８、９上を覆う部分の幅は、図１におけるｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃに対応するように、ゲート電極１２、１３の幅よりも大きく形成される。次に、第１の不純物注入マスク３３をマスクとしてｎ型不純物を高濃度に注入する。一例として、リンイオンをドーズ量１×１０¹⁵〜５×１０¹⁵ａｔｍ／ｃｍ²の条件で注入する。この後、第１の不純物注入マスク３３を剥離する。 The width of the portion of the first impurity implantation mask 33 covering the polysilicon thin films 8 and 9 corresponds to the source / drain regions 8c and 9c made of n-type impurity high concentration regions in FIG. , 13 is formed larger than the width of 13. Next, n-type impurities are implanted at a high concentration using the first impurity implantation mask 33 as a mask. As an example, phosphorus ions are implanted under the condition of a dose of 1 × 10 ^{15 to} 5 × 10 ¹⁵ atm / cm ² . Thereafter, the first impurity implantation mask 33 is peeled off.

次に、図５に示すように、各ポリシリコン薄膜８、９、１０のチャネル領域８ａ、９ａ、１０ａ（図１参照）上におけるゲート絶縁膜１１の上面の各所定の箇所に、スパッタ法により成膜されたＡｌ、Ｍｏ、Ｍｏ−Ｗ合金等からなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極１２、１３、１４を形成する。この場合、ゲート電極１２および１３の長さは、それぞれ、対応する各ポリシリコン薄膜８、９のｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃの間隔よりも小さく形成する。また、これらのゲート電極１２、１３、１４の形成と同時に、ポリシリコン薄膜８の一方のソース・ドレイン領域８ｃ上におけるゲート絶縁膜１１の上面の所定の箇所に補助容量電極１５を形成する。 Next, as shown in FIG. 5, sputtering is performed on each predetermined portion of the upper surface of the gate insulating film 11 on the channel regions 8a, 9a and 10a (see FIG. 1) of the polysilicon thin films 8, 9, and 10. The gate electrodes 12, 13, and 14 are formed by patterning the formed metal film made of Al, Mo, Mo—W alloy, or the like by photolithography. In this case, the lengths of the gate electrodes 12 and 13 are formed smaller than the interval between the source / drain regions 8c and 9c made of the n-type impurity high concentration regions of the corresponding polysilicon thin films 8 and 9, respectively. Simultaneously with the formation of these gate electrodes 12, 13, and 14, the auxiliary capacitance electrode 15 is formed at a predetermined location on the upper surface of the gate insulating film 11 on one source / drain region 8 c of the polysilicon thin film 8.

次に、ゲート電極１２、１３および補助容量電極１５を含むゲート絶縁膜１１の上面に、塗布法等により形成されたレジスト膜をフォトリソグラフィ法によりパターニングすることにより、第２の不純物注入マスク３５を形成する。この場合、ポリシリコン薄膜１０に対応する領域における第２の不純物注入マスク３５には開口部３６が形成されている。次に、第２の不純物注入マスク３５およびゲート電極１４をマスクとしてｐ型不純物を高濃度に注入する。一例として、ボロンンイオンをドーズ量１×１０¹⁵〜５×１０¹⁵ａｔｍ／ｃｍ²の条件で注入する。この後、第２の不純物注入マスク３５を剥離する。 Next, a second impurity implantation mask 35 is formed by patterning a resist film formed by a coating method or the like on the upper surface of the gate insulating film 11 including the gate electrodes 12 and 13 and the auxiliary capacitance electrode 15 by a photolithography method. Form. In this case, an opening 36 is formed in the second impurity implantation mask 35 in a region corresponding to the polysilicon thin film 10. Next, a high concentration of p-type impurities is implanted using second impurity implantation mask 35 and gate electrode 14 as a mask. As an example, boron ions are implanted under the condition of a dose of 1 × 10 ^{15 to} 5 × 10 ¹⁵ atm / cm ² . Thereafter, the second impurity implantation mask 35 is peeled off.

次に、図６に示すように、炉アニール処理による活性化を行なう。炉アニール処理による活性化は、窒素雰囲気中において４００℃以上の温度で２時間以上行なう。これにより、ポリシリコン薄膜８、９のｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃおよびポリシリコン薄膜１０のｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂが活性化される。 Next, as shown in FIG. 6, activation by furnace annealing is performed. Activation by furnace annealing is performed at a temperature of 400 ° C. or higher for 2 hours or more in a nitrogen atmosphere. As a result, the source / drain regions 8c, 9c made of the n-type impurity high concentration region of the polysilicon thin films 8, 9 and the source / drain region 10b made of the p-type impurity high concentration region of the polysilicon thin film 10 are activated.

次に、図７に示すように、ゲート電極１２、１３、１４および補助容量電極１５を第３の不純物注入マスクとしてｎ型不純物を低濃度に注入する。一例として、リンイオンをドーズ量１×１０¹³〜３×１０¹³ａｔｍ／ｃｍ²の条件で注入する。 Next, as shown in FIG. 7, n-type impurities are implanted at a low concentration using the gate electrodes 12, 13, and 14 and the auxiliary capacitance electrode 15 as a third impurity implantation mask. As an example, phosphorus ions are implanted under the condition of a dose of 1 × 10 ^{13 to} 3 × 10 ¹³ atm / cm ² .

すると、ポリシリコン薄膜８、９のゲート電極１２、１３下の領域は真性領域からなるチャネル領域８ａ、９ａとなり、その両側はｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂとなり、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃとなる。この場合、補助容量電極１５下のポリシリコン薄膜８は、ｎ型不純物が低濃度に注入されないが、そのままｎ型不純物高濃度領域となる。また、ポリシリコン薄膜１０のゲート電極１４下の領域は真性領域からなるチャネル領域１０ａとなり、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂとなる。 Then, regions under the gate electrodes 12 and 13 of the polysilicon thin films 8 and 9 become channel regions 8a and 9a made of intrinsic regions, and both sides thereof become source / drain regions 8b and 9b made of n-type impurity low concentration regions, Both sides thereof become source / drain regions 8c and 9c made of n-type impurity high concentration regions. In this case, the polysilicon thin film 8 under the auxiliary capacitance electrode 15 is not implanted with a low concentration of n-type impurities, but becomes a high concentration region of n-type impurities as it is. The region under the gate electrode 14 of the polysilicon thin film 10 becomes a channel region 10a made of an intrinsic region, and both sides thereof become a source / drain region 10b made of a p-type impurity high concentration region.

この場合、図７に示すように、ポリシリコン薄膜８、９においては、ゲート電極１２、１３をマスクとしてｎ型不純物を低濃度に注入しているので、チャネル領域８ａ、９ａは自己整合的に形成される。また、図５に示すように、ポリシリコン薄膜１０においては、ゲート電極１４をマスクとしてｐ型不純物を高濃度に注入しているので、チャネル領域１０ｂは自己整合的に形成される。 In this case, as shown in FIG. 7, in the polysilicon thin films 8 and 9, the n-type impurity is implanted at a low concentration using the gate electrodes 12 and 13 as a mask, so that the channel regions 8a and 9a are self-aligned. It is formed. Further, as shown in FIG. 5, in the polysilicon thin film 10, since the p-type impurity is implanted at a high concentration using the gate electrode 14 as a mask, the channel region 10b is formed in a self-aligned manner.

次に、図８に示すように、高圧水蒸気雰囲気中での熱処理による活性化を行なう。高圧水蒸気雰囲気中での熱処理による活性化は、圧力１ＭＰａ以上の高圧水蒸気雰囲気中において３００〜４００℃程度の温度で２時間以上行なう。これにより、ポリシリコン薄膜８、９のｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂが活性化され、同時に、結晶の欠陥修復が行なわれる。また、このとき、ｎ型およびｐ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃ、１０ｂにおいては、結晶の欠陥修復が行なわれる。 Next, as shown in FIG. 8, activation is performed by heat treatment in a high-pressure steam atmosphere. Activation by heat treatment in a high-pressure steam atmosphere is performed at a temperature of about 300 to 400 ° C. for 2 hours or more in a high-pressure steam atmosphere at a pressure of 1 MPa or more. As a result, the source / drain regions 8b and 9b made of the n-type impurity low-concentration regions of the polysilicon thin films 8 and 9 are activated, and at the same time, crystal defects are repaired. At this time, in the source / drain regions 8c, 9c, and 10b composed of the n-type and p-type impurity high-concentration regions, crystal defects are repaired.

次に、図９に示すように、ゲート電極１２、１３、１４および補助容量電極１５を含むゲート絶縁膜１１の上面にプラズマＣＶＤ法により酸化シリコンからなる層間絶縁膜１６を成膜する。次に、フォトリソグラフィ法により、ポリシリコン薄膜８、９のソース・ドレイン領域８ｃ、９ｃ上における層間絶縁膜１６にコンタクトホール１７、１８を形成するとともに、ポリシリコン薄膜１０のソース・ドレイン領域１０ｂ上における層間絶縁膜１６にコンタクトホール１９を形成する。 Next, as shown in FIG. 9, an interlayer insulating film 16 made of silicon oxide is formed on the upper surface of the gate insulating film 11 including the gate electrodes 12, 13, 14 and the auxiliary capacitance electrode 15 by plasma CVD. Next, contact holes 17 and 18 are formed in the interlayer insulating film 16 on the source / drain regions 8c and 9c of the polysilicon thin films 8 and 9 by photolithography, and on the source / drain regions 10b of the polysilicon thin film 10 A contact hole 19 is formed in the interlayer insulating film 16 in FIG.

次に、図１０に示すように、各コンタクトホール１７、１８、１９およびその各近傍の層間絶縁膜１６の上面の各所定の箇所に、スパッタ法により連続して成膜されたＭｏ膜、Ａｌ−Ｔｉ−Ｎｄ膜およびＩＴＯコンタクト用のＭｏ膜をフォトリソグラフィ法により連続してパターニングすることにより、ソース・ドレイン電極２０、２１、２２を形成する。 Next, as shown in FIG. 10, a Mo film, Al, which is continuously formed by sputtering at respective predetermined positions on the upper surfaces of the contact holes 17, 18, 19 and the interlayer insulating film 16 in the vicinity thereof. The source / drain electrodes 20, 21 and 22 are formed by successively patterning the Ti-Nd film and the Mo film for ITO contact by photolithography.

次に、図１に示すように、ソース・ドレイン電極２０、２１、２２を含む層間絶縁膜１６の上面にプラズマＣＶＤ法により窒化シリコンからなるオーバーコート膜２３を成膜する。次に、ＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極８ｃ上におけるオーバーコート膜２３の所定の箇所にフォトリソグラフィ法によりコンタクトホール２４を形成する。次に、オーバーコート膜２３の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、画素電極２をコンタクトホール２４を介してＮＭＯＳ薄膜トランジスタ３の一方のソース・ドレイン電極８ｃに接続させて形成する。かくして、図１に示す液晶表示素子が得られる。 Next, as shown in FIG. 1, an overcoat film 23 made of silicon nitride is formed on the upper surface of the interlayer insulating film 16 including the source / drain electrodes 20, 21, 22 by plasma CVD. Next, a contact hole 24 is formed at a predetermined position of the overcoat film 23 on one source / drain electrode 8c of the NMOS thin film transistor 3 by photolithography. Next, by patterning an ITO film formed by sputtering at a predetermined location on the upper surface of the overcoat film 23 by photolithography, the pixel electrode 2 is connected to one of the NMOS thin film transistors 3 through the contact hole 24. It is formed so as to be connected to the source / drain electrode 8c. Thus, the liquid crystal display element shown in FIG. 1 is obtained.

ここで、上記実施形態では、図６に示す炉アニール処理により、ポリシリコン薄膜８、９のｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃおよびポリシリコン薄膜１０のｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂの活性化を行った後、図７に示すように、ゲート電極１２、１３、１４を不純物注入マスクとしてｎ型不純物を低濃度に注入してポリシリコン薄膜８、９のゲート電極１２、１３下のチャネル領域８ａ、９ａの両側にｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂを形成し、次に、図８に示す高圧水蒸気雰囲気中での熱処理により、ポリシリコン薄膜８、９のｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂを活性化しているが、図６に示す炉アニール処理を行わず、ｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂを形成した後、図８に示す高圧水蒸気雰囲気中で熱処理を行い、ポリシリコン薄膜８、９のｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂと共にｎ型不純物高濃度領域からなるソース・ドレイン領域８ｃ、９ｃおよびポリシリコン薄膜１０のｐ型不純物高濃度領域からなるソース・ドレイン領域１０ｂの活性化を行うようにしてもよい。 Here, in the above embodiment, the source / drain regions 8c and 9c composed of the n-type impurity high concentration regions of the polysilicon thin films 8 and 9 and the p type impurity high concentration of the polysilicon thin film 10 by the furnace annealing shown in FIG. After the activation of the source / drain region 10b comprising the region, as shown in FIG. 7, the n-type impurity is implanted at a low concentration using the gate electrodes 12, 13, and 14 as an impurity implantation mask, and the polysilicon thin film 8 and Source / drain regions 8b, 9b made of n-type impurity low-concentration regions are formed on both sides of the channel regions 8a, 9a below the gate electrodes 12, 13 of the gate electrode 9, and then heat treatment in a high-pressure steam atmosphere shown in FIG. As a result, the source / drain regions 8b and 9b composed of the n-type impurity low concentration regions of the polysilicon thin films 8 and 9 are activated, but the furnace annealing process shown in FIG. First, after forming the source / drain regions 8b and 9b composed of the n-type impurity low-concentration regions, heat treatment is performed in a high-pressure steam atmosphere shown in FIG. The source / drain regions 8b, 9b and the source / drain regions 10b composed of the n-type impurity high concentration region and the p-type impurity high concentration region of the polysilicon thin film 10 are activated together with the source / drain regions 8b, 9b. Also good.

次に、実験結果について説明する。ＮＭＯＳ薄膜トランジスタ３、４のｎ型不純物低濃度領域からなるソース・ドレイン領域８ｂ、９ｂのシート抵抗と当該領域８ｂ、９ｂへのリンイオン注入量との関係を調べたところ、図１１に示す結果が得られた。この図において、黒三角は、図６に示す工程において、窒素雰囲気中において４５０℃程度の温度で炉アニール処理を行ない、図８に示す工程において、圧力１ＭＰａの高圧水蒸気雰囲気中において３５０℃程度の温度で熱処理を行なった場合である（以下、本発明品１という）。 Next, experimental results will be described. When the relationship between the sheet resistance of the source / drain regions 8b and 9b composed of the n-type impurity low concentration regions of the NMOS thin film transistors 3 and 4 and the amount of phosphorus ions implanted into the regions 8b and 9b was examined, the result shown in FIG. 11 was obtained. It was. In this figure, the black triangle indicates that the furnace annealing process is performed at a temperature of about 450 ° C. in a nitrogen atmosphere in the step shown in FIG. 6, and the temperature shown in FIG. 8 is about 350 ° C. in a high-pressure steam atmosphere at a pressure of 1 MPa. This is a case where heat treatment is performed at a temperature (hereinafter referred to as the present product 1).

なお、黒丸は、図６に示す工程において、炉アニール処理を行なわずに、図８に示す工程において、圧力１ＭＰａの高圧水蒸気雰囲気中において３５０℃程度の温度で熱処理を行なった場合である（以下、本発明品２という）。また、比較のために、黒四角は、図６に示す工程において、炉アニール処理を行なわずに、図８に示す工程において、窒素雰囲気中において４５０℃程度の温度で炉アニール処理を行なった場合である（以下、比較品という）。 The black circle is a case where the furnace annealing process is not performed in the process shown in FIG. 6 and the heat treatment is performed at a temperature of about 350 ° C. in a high-pressure steam atmosphere at a pressure of 1 MPa in the process shown in FIG. , Referred to as the present invention product 2) For comparison, the black square shows the case where the furnace annealing process is not performed in the process shown in FIG. 6 and the furnace annealing process is performed at a temperature of about 450 ° C. in a nitrogen atmosphere in the process shown in FIG. (Hereinafter referred to as a comparative product).

さて、図１１から明らかなように、黒三角で示す本発明品１のシート抵抗は、黒四角で示す比較品と比較して、リンイオン注入量が１×１０¹⁵ａｔｍ／ｃｍ²以下であると小さくなっている。また、黒丸で示す本発明品２のシート抵抗は、黒四角で示す比較品と比較して、リンイオン注入量が１×１０¹⁴ａｔｍ／ｃｍ²以下であると小さくなっている。ちなみに、上記実施形態の場合には、リンイオン注入量は１×１０¹³〜３×１０¹³ａｔｍ／ｃｍ²であるので、本発明品１、２のシート抵抗は、比較品と比較して、かなり小さくなる。 As is clear from FIG. 11, the sheet resistance of the product 1 of the present invention indicated by a black triangle is such that the phosphorus ion implantation amount is 1 × 10 ¹⁵ atm / cm ² or less as compared with the comparative product indicated by a black square. It is getting smaller. Further, the sheet resistance of the product 2 of the present invention indicated by a black circle is smaller when the phosphorus ion implantation amount is 1 × 10 ¹⁴ atm / cm ² or less than the comparative product indicated by a black square. Incidentally, in the case of the above embodiment, since the phosphorus ion implantation amount is 1 × 10 ^{13 to} 3 × 10 ¹³ atm / cm ² , the sheet resistance of the products 1 and 2 of the present invention is considerably higher than that of the comparative product. Get smaller.

次に、リンイオン注入量を１×１０¹³ａｔｍ／ｃｍ²とし、本発明品１および比較品のＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）特性を調べたところ、図１２に示す結果が得られた。この図において、実線は本発明品１の場合であり、点線は比較品の場合である。図１２から明らかなように、実線で示す本発明品１の場合には、点線で示す比較品と比較して、オン電流が１桁程度改善され、トランジスタ特性が著しく改善されている。また、オン電流が改善されていることから移動度も改善されていることが理解される。ここで、本発明品２については、特に、Ｖｇ−Ｉｄ特性を示さないが、本発明品２のシート抵抗は本発明品１と近似しているので、そのＶｇ−Ｉｄ特性は本発明品１の特性と類似し、比較品より大幅に改善されていることは明らかである。 Next, when the phosphorus ion implantation amount was set to 1 × 10 ¹³ atm / cm ² and the Vg (gate voltage) -Id (drain current) characteristics of the product 1 of the present invention and the comparative product were examined, the result shown in FIG. 12 was obtained. It was. In this figure, the solid line is the case of the product 1 of the present invention, and the dotted line is the case of the comparative product. As apparent from FIG. 12, in the case of the product 1 of the present invention indicated by the solid line, the on-current is improved by about one digit and the transistor characteristics are remarkably improved as compared with the comparative product indicated by the dotted line. Further, it is understood that the mobility is also improved because the on-current is improved. Here, the product 2 of the present invention does not exhibit the Vg-Id characteristic in particular, but the sheet resistance of the product 2 of the present invention is similar to that of the product 1 of the present invention, so that the Vg-Id characteristic is the product 1 of the present invention. It is clear that it is similar to the above characteristics and is significantly improved over the comparative product.

ところで、図１１に示すように、リンイオン注入量が３×１０¹³ａｔｍ／ｃｍ²以下の領域においては、シート抵抗は、黒丸で示す本発明品２の方が黒三角で示す本発明品１よりも小さくなっている。したがって、リンイオン注入量が３×１０¹³ａｔｍ／ｃｍ²以下の領域においては、黒丸で示す本発明品２の方が黒三角で示す本発明品１よりも、トランジスタ特性が改善され、より好ましい。 By the way, as shown in FIG. 11, in the region where the phosphorus ion implantation amount is 3 × 10 ¹³ atm / cm ² or less, the sheet resistance of the product 2 of the present invention indicated by a black circle is greater than that of the product 1 of the present invention indicated by a black triangle. Is also getting smaller. Therefore, in the region where the phosphorus ion implantation amount is 3 × 10 ¹³ atm / cm ² or less, the product 2 of the present invention indicated by a black circle is more preferable than the product 1 of the present invention indicated by a black triangle because the transistor characteristics are improved.

以上の実験結果をまとめると、図１１において、上記実施形態の如く、リンイオン注入量を１×１０¹³〜３×１０¹³ａｔｍ／ｃｍ²とすると、シート抵抗は、黒三角で示す本発明品１および黒丸で示す本発明品２の方が黒四角で示す比較品よりもかなり小さく、トランジスタ特性が著しく改善されていることが確認された。また、図１１において、リンイオン注入量が３×１０¹³ａｔｍ／ｃｍ²以下の領域においては、黒丸で示す本発明品２の方が黒三角で示す本発明品１よりも、シート抵抗が小さく、より好ましいことが確認された。 Summarizing the above experimental results, as shown in FIG. 11, when the phosphorus ion implantation amount is set to 1 × 10 ^{13 to} 3 × 10 ¹³ atm / cm ² in FIG. The product 2 of the present invention indicated by black circles is considerably smaller than the comparative product indicated by black squares, and it was confirmed that the transistor characteristics were remarkably improved. In FIG. 11, in the region where the phosphorus ion implantation amount is 3 × 10 ¹³ atm / cm ² or less, the product 2 of the present invention indicated by a black circle has a smaller sheet resistance than the product 1 of the present invention indicated by a black triangle, It was confirmed that it was more preferable.

さらに、図６に示す工程において、炉アニール処理を行なわずに、図８に示す工程において、窒素雰囲気中において４５０℃程度の温度で炉アニール処理を行ない、次いで圧力１ＭＰａの高圧水蒸気雰囲気中において３５０℃程度の温度で熱処理を行なった場合も、比較品と比較して、トランジスタ特性が著しく改善されていることが確認された。 Further, in the step shown in FIG. 6, the furnace annealing treatment is not performed, and in the step shown in FIG. 8, the furnace annealing treatment is performed at a temperature of about 450 ° C. in a nitrogen atmosphere, and then 350 ° C. in a high-pressure steam atmosphere at a pressure of 1 MPa. It was confirmed that the transistor characteristics were remarkably improved when heat treatment was performed at a temperature of about 0 ° C. as compared with the comparative product.

なお、上記実施形態では、図４および図５に示すように、ｎ型不純物を高濃度に注入し、次いでゲート電極１２、１３、１４等を形成し、次いでｐ型不純物を高濃度に注入しているが、これに限らず、ｐ型不純物を高濃度に注入し、次いでゲート電極１２、１３、１４等を形成し、次いでｎ型不純物を高濃度に注入するようにしてもよい。 In the above embodiment, as shown in FIGS. 4 and 5, n-type impurities are implanted at a high concentration, then gate electrodes 12, 13, 14 and the like are formed, and then p-type impurities are implanted at a high concentration. However, the present invention is not limited to this, and p-type impurities may be implanted at a high concentration, then the gate electrodes 12, 13, 14 and the like may be formed, and then n-type impurities may be implanted at a high concentration.

また、図３に示すように、ポリシリコン薄膜８、９、１０をパターン形成した後に、ポリシリコン薄膜８、９、１０の表面の残留有機物質を除去するために、酸素プラズマエッチング処理を行なうようにしてもよい。また、図１に示すオーバーコート膜２３を成膜した後に、ポリシリコン薄膜８、９、１０のダングリングボンドを減少させるために、水素化処理を行なうようにしてもよい。 Further, as shown in FIG. 3, after patterning the polysilicon thin films 8, 9, and 10, an oxygen plasma etching process is performed to remove residual organic substances on the surfaces of the polysilicon thin films 8, 9, and 10. It may be. Further, after the overcoat film 23 shown in FIG. 1 is formed, a hydrogenation process may be performed in order to reduce dangling bonds in the polysilicon thin films 8, 9, and 10.

さらに、上記実施形態では、ＮＭＯＳ薄膜トランジスタをＬＤＤ構造とした場合で説明したが、これとは逆にＰＭＯＳ薄膜トランジスタをＬＤＤ構造とする場合にも適用可能である。また、この発明は、アクティブマトリックス型の液晶表示素子に限らず、アクティブマトリックス型の有機ＥＬ（エレクトロルミネセンス）表示素子等の他の素子にも幅広く適用することができる。 Furthermore, in the above-described embodiment, the case where the NMOS thin film transistor has the LDD structure has been described, but conversely, the present invention can also be applied to the case where the PMOS thin film transistor has the LDD structure. The present invention is not limited to the active matrix type liquid crystal display element, and can be widely applied to other elements such as an active matrix type organic EL (electroluminescence) display element.

この発明の製造方法により製造された薄膜トランジスタを備えた液晶表示素子の要部の断面図。Sectional drawing of the principal part of the liquid crystal display element provided with the thin-film transistor manufactured by the manufacturing method of this invention. 図１に示す液晶表示素子の製造に際し、当初の工程の断面図。Sectional drawing of an original process in the case of manufacture of the liquid crystal display element shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG. 本発明品１、２および比較品のシート抵抗とリンイオン注入量との関係を示す図。The figure which shows the relationship between the sheet resistance and phosphorus ion implantation amount of this invention products 1 and 2 and a comparative product. 本発明品１および比較品のＶｇ−Ｉｄ特性を示す図。The figure which shows the Vg-Id characteristic of this invention product 1 and a comparative product.

Explanation of symbols

１ガラス基板
２画素電極
３、４ＮＭＯＳ薄膜トランジスタ
５ＰＭＯＳ薄膜トランジスタ
８、９、１０ポリシリコン薄膜
１１ゲート絶縁膜
１２、１３、１４ゲート電極
１６層間絶縁膜
２０、２１、２２ソース電極
２３オーバーコート膜 1 Glass substrate 2 Pixel electrode 3, 4 NMOS thin film transistor 5 PMOS thin film transistor 8, 9, 10 Polysilicon thin film 11 Gate insulating film 12, 13, 14 Gate electrode 16 Interlayer insulating film 20, 21, 22 Source electrode 23 Overcoat film

Claims

In a method of manufacturing a thin film transistor for activating a low impurity concentration region on both sides of a channel region of a semiconductor thin film and a high impurity concentration region on both sides of the channel region, the low concentration impurity region is formed in a high-pressure steam atmosphere as a final process of the activation process A method for manufacturing a thin film transistor, characterized in that heat treatment is performed in the film.

2. The method of manufacturing a thin film transistor according to claim 1, wherein, as the activation treatment, the high impurity concentration region is subjected to furnace annealing, and then the low impurity concentration region is heat-treated in a high-pressure steam atmosphere.

2. The method of manufacturing a thin film transistor according to claim 1, wherein, as the activation treatment, the high impurity concentration region and the low impurity concentration region are subjected to furnace annealing, and then heat-treated in a high-pressure steam atmosphere.

4. The thin film transistor according to claim 2, wherein the furnace annealing is performed at a temperature of 400 ° C. or higher, and the heat treatment in the high-pressure steam atmosphere is performed at a pressure of 1 MPa or higher and a temperature of 300 to 400 ° C. Production method.

2. The method of manufacturing a thin film transistor according to claim 1, wherein, as the activation treatment, the high impurity concentration region and the low impurity concentration region are heat-treated in a high-pressure steam atmosphere.

6. The method of manufacturing a thin film transistor according to claim 5, wherein the heat treatment in the high-pressure steam atmosphere is performed at a pressure of 1 MPa or more and a temperature of 300 to 400.degree.

6. The method of manufacturing a thin film transistor according to claim 5, wherein the low impurity concentration region is formed by implanting phosphorus ions at a dose of 3 × 10 ¹³ atm / cm ² or less.