JP2005065364A - 半導体集積回路および磁気ディスク記憶装置 - Google Patents

Abstract

【課題】ハードディスク装置などの情報機器の制御用ＬＳＩの開発期間を短縮することができる半導体集積回路技術を提供する。
【解決手段】ＰＷＭ変調回路（ＰＷＭ１〜ＰＷＭ７）と該ＰＷＭ変調回路で生成されたＰＷＭ制御パルスにより駆動される出力ドライバ回路（ＤＲＶ１〜ＤＲＶ７）との組（チャネル）を複数個（１１１〜１１７）設け、かつ任意に組合せ可能に構成するとともに、外部からロードしたプログラムによって任意の演算処理を実行可能なプログラマブルな演算回路（１７３，１７６）と、外部からロードしたプログラムによって任意の手順で上記演算回路およびチャネルを動作させる制御信号を生成するプログラマブルなシーケンス制御回路（１７５）と、上記プログラムをロードするためのポート（１７１，１７２）とを設けるようにした。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、回転駆動用の３相ブラシレスモータやアクチュエータとして機能する直流モータ、直流電源を発生するＤＣ−ＤＣコンバータなどＰＷＭ（パルス幅変調）制御駆動可能な複数のドライバを制御する制御用半導体集積回路に適用して有効な技術に関するものであって、たとえばハードディスク（ハード・ディスク・ドライブ）装置などの情報機器の駆動制御装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ハードディスク装置における磁気ディスクの回転には、一般にスピンドルモータと呼ばれる３相ブラシレスモータが用いられており、スピンドルモータで磁気ディスクを高速で回転させ、この回転している磁気ディスクに表面にリード／ライト用の磁気ヘッドを近接させてボイスコイルモータなどのアクチュエータにより磁気ディスクの径方向へ移動させながら情報の書込みまたは読み取りを行なっている。
【０００３】
従来、スピンドルモータとアクチュエータとでは駆動の仕方が異なるのでそれぞれ異なる仕様で設計された制御回路で駆動制御が行なわれていた。一方、ハードディスク装置に代表される小型情報機器の分野では低価格化に対する要求が高いため、ハードディスク装置では、スピンドルモータやアクチュエータの駆動制御およびこれらの制御に必要な直流電源電圧を生成する電源回路を、１つの半導体チップ上に集積化し低コスト化を図るようになって来ている。
スピンドルモータの駆動制御回路とボイスコイルモータの駆動制御回路とを１チップ化した発明としては例えば特許文献１に開示されているものがある。
【０００４】
【特許文献１】
特開２００１−２７５３８７号公報
【０００５】
【発明が解決しようとする課題】
従来のハードディスク装置の駆動制御系は、一般にアナログ制御回路と出力段（ドライバ）とから構成されており、出力段の形態もＡＢ級パワーアンプ、フルブリッジ回路、ハイサイドドライバ、ローサイドドライバなど様々の形態を有している。
【０００６】
また、ハードディスク装置においては、メーカー毎さらには装置毎にスピンドルモータやボイスコイルモータの駆動制御に関する仕様が異なっており、制御用ＬＳＩメーカーはユーザーである装置メーカーが機種変更をするたびにＬＳＩの仕様変更を強いられる。そのため、上記のようにスピンドルモータの駆動制御回路とボイスコイルモータの駆動制御回路とを１チップ化した制御用ＬＳＩでは、新しい仕様に対応したＬＳＩを開発するための期間が長くなるとともに、短期間に開発を終了するには非常に多くの人手を必要とし、コストアップを招くという課題がある。
【０００７】
かかる課題は、ハードディスク装置のみでなく、同様なハードウェア構成を有するＤＶＤ（ディジタルビデオディスク）装置や複数のアクチュエータを有するプリンタなどの情報機器、ＯＡ機器、ロボット、自動車などにおいても生じる課題である。
【０００８】
本発明の目的は、ハードディスク装置などの情報機器の制御用ＬＳＩの開発期間を短縮することができる半導体集積回路技術を提供することにある。
本発明の他の目的は、ハードディスク装置などの情報機器において仕様変更があっても速やかに対応することができる柔軟性の高い制御用ＬＳＩを提供することにある。
本発明の他の目的は、同一種類であっても互いに仕様の異なる情報機器に対応することができる汎用性の高い制御用ＬＳＩを提供することにある。
【０００９】
本発明のさらに他の目的は、ハードディスク装置やＤＶＤ装置、プリンタなど互いに機能の異なる情報機器、ＯＡ機器、ロボット、自動車など複数のモータやアクチュエータを有する装置に対応することができる汎用性の高い制御用ＬＳＩを提供することにある。
本発明の前記ならびにそのほかの目的と特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、ＰＷＭ変調回路と該ＰＷＭ変調回路で生成されたＰＷＭ制御パルスにより駆動される出力ドライバ回路との組（以下、チャネルと称する）を複数個（望ましくは７個以上）設け、かつ任意に組合せ可能に構成するとともに、外部からロードしたプログラムによって任意の演算処理を実行可能なプログラマブルな演算回路と、外部からロードしたプログラムによって任意の手順で上記演算回路およびチャネルを動作させる制御信号を生成するプログラマブルなシーケンス制御回路と、上記プログラムをロードするためのポートとを設けるようにしたものである。
【００１１】
上記した手段によれば、上記複数のチャネルのうち３つのチャネルを使用することで３相ブラシレスモータの駆動回路を実現し、２つのチャネルを使用することでアクチュエータの駆動回路を実現し、１つのチャネルを使用することでＤＣ−ＤＣコンバータの駆動回路を実現することができ、さらにプログラマブルなシーケンス制御回路によってそれらの駆動回路を制御対象に応じて適宜動作させることができるため、ハードディスク装置やＤＶＤ装置、プリンタなど互いに機能の異なる情報機器に対応することができる汎用性の高い制御用ＬＳＩを提供することができる。
【００１２】
また、上記演算回路における演算の内容を変更することで仕様の異なる装置に対応することができる。さらに、各チャネルにＰＷＭ変調回路を設けているので、ＤＳＰなどを汎用の制御装置による制御に比べて、制御対象がモータの場合にはトルクリップルが小さく、アクチュエータの場合には高速応答制御が可能で、スイッチングレギュレータの場合には電源の安定化が可能となり、本発明の制御用ＬＳＩを使用したシステムの性能を従来の専用に設計された制御用ＬＳＩを使用したシステムと同程度の性能にすることができる。
【００１３】
また、本発明の制御用ＬＳＩにおいては、望ましくは、それぞれのＬＳＩに特有の機能を持たせることができるようにするため、カスタムロジックもしくはＦＰＧＡ（フィールドプログラマブル・ロジックアレイ）のような論理変更可能なロジック回路を内蔵させる。これにより、汎用性および柔軟性が高く、使用する装置に応じて性能もしくは機能を高めることができる制御用ＬＳＩを提供することができる。
【００１４】
本出願の第２の発明は、半導体基板の一方の面に絶縁体からなる分離帯によって互いに電気的に分離された第１の素子形成領域および第２の素子形成領域を設け、前記第１の素子形成領域には埋込み絶縁層を形成し、前記第２の素子形成領域は少なくともその一辺が前記半導体基板の縁部まで延設するように形成するとともに、前記第２の素子形成領域には埋込み絶縁層を形成せずに前記第１の素子形成領域に形成されたトランジスタ素子よりも大きな電流が流されるトランジスタ素子を形成するようにした。
【００１５】
かかる手段によれば、埋込み絶縁層のない第２の素子形成領域に形成されたトランジスタ素子に大きな電流が流されて熱が発生しても、その熱は速やかに基板側へ伝達されて放熱されるため、極端に温度が高くなって出力トランジスタの特性が変化するのを回避することができる。
【００１６】
【発明の実施の形態】
以下、本発明の好適な実施態様を、図面を参照しながら説明する。
図１は、本発明に係る制御用ＬＳＩの一実施例の概略構成を示す。本実施例の制御用ＬＳＩは、符号１１１〜１１７で示すように、ＰＷＭ変調回路ＰＷＭ１〜ＰＷＭ７と該ＰＷＭ変調回路で生成されたＰＷＭ制御パルスにより駆動される出力ドライバ回路ＤＲＶ１〜ＤＲＶ７との組合わせが７チャネル設けられている。
また、外部端子に接続され外部のデバイスに流れる電流を検出するための３個の電流センス用抵抗Ｒｓ１〜Ｒｓ３およびこれらの抵抗の両端子間の電位差を増幅する電流センス用アンプ１２１，１２３，１２５が設けられている。
【００１７】
さらに、外部端子に接続され端子間の電位差を増幅する３個の電圧センス用アンプ１２２，１２４，１２６も設けられている。尚、電流センスアンプおよび電圧センスアンプの個数は必要に応じて増やしても良い。
そして、これらのアンプ１２１〜１２６に対して共通のＡＤ変換回路１３０が設けられており、ＡＤ変換回路１３０は各アンプの出力端子との間に設けられたスイッチＳＷ１〜ＳＷ６によっていずれか１つのアンプの出力が入力されることにより、複数のアンプのアナログ出力を時分割でディジタル信号に変換して内部バス１４０上へ出力するように構成されている。
【００１８】
また、本実施例の制御用ＬＳＩには、上記７チャネルのＰＷＭ変調回路ＰＷＭ１〜ＰＷＭ７を制御して出力ドライバ回路ＤＲＶ１〜ＤＲＶ７を駆動させるための出力制御回路１５１，１５２，１５３が設けられている。なお、これらの出力制御回路１５１，１５２，１５３は、制御回路全体ではなく後述のようにレジスタやＤＳＰ（ディジタルシグナルプロセッサ）と一体となって制御回路を構成する座標変換回路などの専用回路やカウンタなどからなる。
【００１９】
本実施例では、出力制御回路１５１，１５２，１５３はチャネルセレクタ１６０を介して上記７チャネルのＰＷＭ変調回路ＰＷＭ１〜ＰＷＭ７に接続可能にされており、７チャネルのＰＷＭ変調回路ＰＷＭ１〜ＰＷＭ７のいずれをも制御可能に構成されている。出力制御回路１５１，１５２，１５３がＤＣ−ＤＣコンバータを制御するための回路として用意される場合、何ら専用回路が不要で単に内部バス１４０上の信号をＰＷＭ変調回路ＰＷＭ１〜ＰＷＭ７へ供給するバッファないしはパスとして機能する回路とすることができる。
【００２０】
また、本実施例の制御用ＬＳＩには、マイクロプロセッサなど外部の装置との間でシリアル方式で信号のやり取りを行なうシリアル入出力インタフェース１７１、同じくパラレル方式で信号のやり取りを行なうパラレル入出力インタフェース１７２、加減算回路や乗除算回路およびマイクロプログラム方式の制御部などからなる公知のＤＳＰと同様な構成を有するＤＳＰユニット１７３、外部からロードされた制御用プログラムなどを記憶するＲＡＭ（ランダムアクセスメモリ）などからなるメモリ１７４、該メモリ１７４に格納されているプログラムに従ってチップ内部の制御信号を順次生成するシーケンサ１７５、データの一時保存に用いられるレジスタＲＥＧ０〜ＲＥＧ１５，ＲＥＧ．Ａ〜ＲＥＧ．Ｆからなるレジスタ群１７６が設けられている。
【００２１】
上記シーケンサ１７５は、メモリ１７４に格納されているプログラムの命令を順次読み出すためのアドレスを生成するプログラムカウンタや読み出された命令コードをデコードするデコーダなどから構成することができる。メモリ１７４としては、ＲＡＭの代わりに書込み消去可能なフラッシュメモリもしくはＥＥＰＲＯＭのような不揮発性メモリを用いても良い。不揮発性メモリを使用した場合には、シーケンス制御用プログラムの他に、ＤＣ−ＤＣコンバータなどチップ内部の回路のバラツキを調整するためのデータを同じメモリに記憶させるようにすることができる。
【００２２】
さらに、本実施例の制御用ＬＳＩには、チップ内部の動作に必要なクロック信号φｃを生成するための発振回路１８１や基準となる電圧Ｖｒｅｆを生成する基準電圧生成回路１８２、基準電圧Ｖｒｅｆと電源電圧Ｖｃｃとを比較して電源電圧が立ち上がっているか判定するコンパレータ１８３、該コンパレータ１８３の出力に基づいてリセット信号ＲＳを生成するパワーオンリセット回路１８４などが設けられている。
【００２３】
上記のような構成を有する制御用ＬＳＩにあっては、３相ブラシレスモータとボイスコイルモータとＤＣ−ＤＣコンバータをそれぞれ１つずつ有するハードディスク装置やＤＶＤ装置などの制御システム（図２参照）を構成する場合は勿論、３相ブラシレスモータは持たず代わりにステッピングモータやＤＣモータなどのアクチュエータを２個有するプリンタなどの制御システム、３相ブラシレスモータを２個有するロボットなどの制御システム（図３参照）を構成する場合にも利用することができるため、極めて汎用性が高いＬＳＩである。
【００２４】
図２の制御システムでは、チャネル１１１〜１１３の出力端子に３相ブラシレスモータ（スピンドルモータ）Ｍ１のＵ相、Ｖ相、Ｗ相の各コイルの一端が接続され、チャネル１１４と１１６の出力端子にボイスコイルモータＶＣＭのコイルの端子がそれぞれ接続され、チャネル１１７の出力端子にＤＣ−ＤＣコンバータの電圧変換用コイルＬの一端が接続される。そして、出力制御回路１５１はスピンドルモータ出力制御回路として機能し、出力制御回路１５２はボイスコイルモータ出力制御回路として機能し、出力制御回路１５３はＤＣ−ＤＣコンバータ出力制御回路として機能するように構成される。このシステムでは、アンプ１２２とチャネル１１５は未使用とされる。
【００２５】
図３の制御システムでは、チャネル１１１〜１１３の出力端子に第１の３相ブラシレスモータＭ１のＵ相、Ｖ相、Ｗ相の各コイルの一端が接続され、チャネル１１４〜１１６の出力端子に第２の３相ブラシレスモータＭ２のＵ相、Ｖ相、Ｗ相の各コイルの一端が接続され、チャネル１１７の出力端子にＤＣ−ＤＣコンバータの電圧変換用コイルＬの一端が接続される。そして、出力制御回路１５１および１５２は共にスピンドルモータ出力制御回路として機能し、出力制御回路１５３はＤＣ−ＤＣコンバータ出力制御回路として機能するように構成される。このシステムでは、アンプ１２２と１２４は未使用とされる。
【００２６】
図４にはセンサレス３相ブラシレスモータのＰＷＭ制御方式の駆動制御回路の一般的な構成例を、また図５には図４の駆動制御回路を図１のハードウェアの構成要素で実現する場合の構成の仕方を、図６には図２または図３のシステムにおける３相ブラシレスモータの制御部の各機能を図１のハードウェアの各回路に割り当てる場合の構成の一例を示す。
【００２７】
図４に示されているように、センサレス３相ブラシレスモータのＰＷＭ制御方式の駆動制御回路は、電流センス用抵抗Ｒｓ１またはＲｓ２，Ｒｓ３とアンプ１２１または１２３，１２５により検出された電流Ｉｓｅｎｓに基づいて、３相コイルＵ，Ｖ，Ｗの各電流ｉｕｃ，ｉｖｃ，ｉｗｃをリアルタイムで再現する３相コイル電流再現回路２３１と、再現電流ｉｕｃ，ｉｖｃ，ｉｗｃを２相ＤＣ電流ｉｄ，ｉｑに座標変換するｕｖｗ／ｄｑ変換回路２３２と、変換された電流ｉｄ，ｉｑと電流指令値Ｉｄ，Ｉｑとの差分をとる減算器２３３と、電流ｉｄ，ｉｑと電流指令値Ｉｄ，Ｉｑとが等しくなるように出力電圧Ｖｄ，Ｖｑを調整する電圧制御回路２３４と、電圧Ｖｄ，Ｖｑを逆座標変換して３相交流電圧Ｖｕ，Ｖｖ，Ｖｗを生成するｄｑ／ｕｖｗ変換回路２３５と、電圧Ｖｄ，Ｖｑおよびｉｄ，ｉｑと回転速度信号ωとから軸誤差Δθを演算する軸誤差演算回路２３６と、算出された軸誤差Δθと所定値「０」との差分をとる減算器２３７と、回転速度信号ωを生成する位相制御回路２３８と、回転速度信号ωを積分する積分回路２３８とから構成されており、位相制御回路２３８と積分回路２３９により軸誤差Δθが「０」になるようにＰＬＬ（フェーズロックドループ）制御が行なわれる。図４に示されている回路は、一般にベクトル制御部と呼ばれる。
【００２８】
このベクトル制御部は、適切なトルクでモータを駆動するために電流再現部２３１からの再現電流ｉｕｃ，ｉｖｃ，ｉｗｃと外部のコントローラからの電流指令値Ｉｄ，Ｉｑに基づいて３相正弦波電圧値Ｖｕ，Ｖｖ，Ｖｗの振幅と位相を制御するもので、かかるベクトル制御部は公知のベクトル制御部と同様の構成であるので詳しい説明は省略する。位相制御回路２３８で検出された回転速度信号ωは図外のコントローラに対しても供給され、コントローラは検出された回転数に応じて回転速度信号ωが一定となるように電流指令値を送ってくる。
【００２９】
図４の駆動制御回路を図１のハードウェアの構成要素で実現する場合の構成の仕方を示す図５において、図１および図４に示されている回路と同一の回路には同一の符号が付されている。符号Ｍが付されているのは３相ブラシレスモータである。なお、図５においては、ｄｑ／ｕｖｗ変換回路２３５とＰＷＭ変調回路ＰＷＭ１〜ＰＷＭ７との間のチャネルセレクタは図示が省略されている。電流センス用抵抗Ｒｓ１（Ｒｓ２）の両端子に接続されたアンプ１２１（１２３）の出力（検出電流Ｉｓｅｎｓ）がＡＤ変換回路１３０によりディジタル信号に変換されて３相コイル電流再現回路２３１へ入力されていることからも、制御部２３０はディジタル回路であることが分かる。
【００３０】
図５と図４とを比較すると明らかなように、図５においては、図４の制御部２３０を構成する回路のうち、３相コイル電流再現回路２３１と、ｕｖｗ／ｄｑ変換回路２３２と、ｄｑ／ｕｖｗ変換回路２３５と、軸誤差演算回路２３６と、減算器２３７のみが示され、電圧制御回路２３４と位相制御回路２３８と積分回路２３８は示されておらず、代わりにフィルタＦＬＴ１，ＦＬＴ２，ＦＬＴ３およびカウンタＣＮＴが示されている。
【００３１】
これは、ディジタル回路では、電流制御回路２３４と位相制御回路２３８と積分回路２３８の機能はフィルタ演算処理とカウンタ処理により実現できるためである。軸誤差演算回路２３６に関しても演算処理でその機能を実現することができるが、専用回路として設けても良い。減算器は図４では２３３と２３７の２つであるのに対し、図５では２３３ａ，２３３ｂ，２３７の３つが示されているのは、図４ではもともと２つの減算器からなる２３３の減算器を図示の都合で１つとして示しているためであり、減算器に関しては図４と図５とでは何ら相違はない。
【００３２】
図２または図３のシステムにおける３相ブラシレスモータの制御部の各機能を図１のハードウェアの各回路に割り当てる場合の構成の一例を示す図６において、図１および図４に示されている回路と同一の回路には同一の符号が付されている。図６において、３相ブラシレスモータの制御部は、出力制御回路１５１（または１５２）と、ＤＳＰ１７３と、シーケンサ１７４と、レジスタ群１７６とによって構成される。
【００３３】
図６と図４とを比較すると明らかなように、図６においては、図４の制御部２３０を構成する回路のうち、３相コイル電流再現回路２３１の機能を有するユニットＵＮＩＴ１と、ｕｖｗ／ｄｑ変換回路２３２およびｄｑ／ｕｖｗ変換回路２３５の機能を有するユニットＵＮＩＴ２のみが示され、軸誤差演算回路２３６と、減算器２３７と、電流制御回路２３４と位相制御回路２３８と積分回路２３９は示されておらず、代わりにカウンタＣＮＴが示されている。これは、前述したように、ディジタル回路では、電流制御回路２３４と軸誤差演算回路２３６と位相制御回路２３８と積分回路２３９の機能はフィルタ演算処理とカウンタ処理により実現できるためである。
【００３４】
また、図６と図５とを比較すると明らかなように、図６においては、図５の制御部２３０を構成する回路のうち、フィルタＦＬＴ１，ＦＬＴ２，ＦＬＴ３および減算器２３３ａ，２３３ｂ，２３７は示されていない。これは、ディジタル回路では、フィルタＦＬＴ１，ＦＬＴ２，ＦＬＴ３の機能はＤＳＰとレジスタとを使用したフィルタ演算処理で実現でき、また減算器２３３ａ，２３３ｂ，２３７の機能は例えばＤＳＰに内蔵されている演算器で実現できるためである。
【００３５】
一方、３相コイル電流再現回路２３１の機能と、ｕｖｗ／ｄｑ変換回路２３２およびｄｑ／ｕｖｗ変換回路２３５の機能は、ディジタル演算処理の高速化を図るため、この実施例では３相コイル電流再現回路２３１の機能を有するユニットＵＮＩＴ１と、ｕｖｗ／ｄｑ変換回路２３２およびｄｑ／ｕｖｗ変換回路２３５の機能を有するユニットＵＮＩＴ２を出力制御回路１５１に３相ブラシレスモータ専用のハードウェアとして設けている。カウンタに関しては、その機能をＤＳＰ内の演算器を用いて実現することが可能であるが、そのようにすると充分な速度が得られない。そこで、この実施例においては、カウンタ回路ＣＮＴも出力制御回路１５１に３相ブラシレスモータ専用のハードウェアとして設けている。
【００３６】
なお、３相コイル電流再現回路２３１の機能を有するユニットＵＮＩＴ１と、ｕｖｗ／ｄｑ変換回路２３２およびｄｑ／ｕｖｗ変換回路２３５の機能を有するユニットＵＮＩＴ２と、カウンタ回路ＣＮＴとを出力制御回路１５１のみならず、出力制御回路１５２にも設けることにより、図３に示すような２つの３相ブラシレスモータを駆動制御するシステムを比較的容易に構成することができるが、ユニットＵＮＩＴ１とユニットＵＮＩＴ２とカウンタ回路ＣＮＴとを出力制御回路１５１にのみ設けたとしても、それほど高い回転速度が要求されない場合、即ち高速のＰＷＭキャリアや高速の電流サンプリングが要求されない場合には、この出力制御回路１５１を２つの３相ブラシレスモータの制御に時分割で使用することができる。また、かかる時分割制御はチャネルセレクタ１６０を適宜切り替えることで可能である。
【００３７】
さらに、この実施例においては、３相コイル電流再現回路２３１の機能を有するユニットＵＮＩＴ１は、その実現の仕方がユーザーであるシステムメーカーによって異なり、ユーザーがそれぞれ独自に蓄積したノウハウによる制御技術によって定義することが望ましいため、ＦＰＧＡもしくはカスタム論理回路としてチップ上に搭載するようにされている。ＦＰＧＡへのプログラミング（例えば素子間もしくは回路間の結線情報等の書込み）は、制御用ＬＳＩの提供を受けたユーザが行なうことができるが、メーカがユーザから回路設計データ等の情報を入手してＬＳＩの製造工程（例えばテスト工程等）で行なうようにしてもよい。
【００３８】
この実施例で使用されるＤＳＰ２７３は、図６に示されているように、アキュームレータ等の演算レジスタ７３１と、加減乗除算や積和演算、三角関数演算等の複雑な演算が可能なＡＬＵ（演算論理ユニット）７３２と、演算制御用マイクロプログラムを格納するＲＡＭもしくは不揮発性メモリからなるマイクロプログラムメモリ７３３と、該メモリからマイクロ命令を順次読み出してＡＬＵ７３２や演算レジスタ７３１に対する制御信号を生成し制御するデコーダなどからなるマイクロシーケンサ７３４とから構成されている。ユーザーが要求するフィルタの伝達関数を実現するための専用のシーケンサとしてマイクロシーケンサがＤＳＰユニットをシーケンサ１７５のプログラムとは独立に制御するので高速のフィルタ演算が可能となる。例えばマイクロプロセッサ制御では実現困難な１００ｋＨｚ以上のＰＷＭ制御や或いは高精度の高速回転制御が可能となる。その他のＤＳＰユニット７３１の構成は、公知のＤＳＰと同様であるので詳しい設明は省略する。
【００３９】
本実施例の制御用ＬＳＩにおいては、上記マイクロプログラムメモリ７３３がＲＡＭもしくは不揮発性メモリで構成され、シリアルポート１７１またはパラレルポート１７２からマイクロプログラムをロードすることができるように構成されているため、このマイクロプログラムを書き換えることで、例えば図５に示されているフィルタＦＬＴ１〜ＦＬＴ３の伝達関数を変更して１次のフィルタや２次あるいは３次のフィルタを実現することができる。そのため、システムの柔軟性が高く、使用する３相ブラシレスモータに応じた最適な制御を行なえる制御回路を構築することができる。
【００４０】
また、本実施例の制御用ＬＳＩにおいては、シーケンス制御用プログラムを格納するメモリ１７４もＲＡＭもしくは不揮発性メモリで構成され、シリアルポート１７１またはパラレルポート１７２からプログラムをロードすることができるように構成されている。そのため、このシーケンス制御用プログラムを書き換えることで、例えばチャネルセレクタ１６０等の切替え制御信号を変更して図２に示されているような１個の３相ブラシレスモータと１個のアクチュエータと１個のＤＣ−ＤＣコンバータを駆動制御する制御回路を構築したり、図３に示されているような２個の３相ブラシレスモータと１個のＤＣ−ＤＣコンバータを駆動制御する制御回路を構築することができる。
【００４１】
しかも、上記演算制御用プログラムおよびシーケンス制御用プログラムは、ＭＡＴＬＡＢ等のシステム開発支援用のソフトウェア（開発ツール）を利用して基本アーキテクチャを設計した後、専用のコンパイラでシーケンサ１７５や７３４が解読可能な言語に変換することで効率良く作成することができる。作成されたプログラムは、ユーザーがシリアルポート１７１またはパラレルポート１７２からチップ内のマイクロプログラムメモリ７３３やメモリ１７４に書き込むことができるが、メーカーにおいて書き込むようにしても良い。また、メーカーがメモリにプログラムをロードする場合はパラレルポート１７２を使用し、ユーザーがそのプログラムを変更する場合はシリアルポートを使用するというようなポートの使い分けを行なうことも可能である。
【００４２】
図７には、アクチュエータの一例としてのボイスコイルモータＶＣＭをＰＷＭ駆動制御する制御回路の構成例を示す。図７において、図１に示されている回路と同一の回路には同一の符号を付して重複した説明は省略する。
図７に示されているように、ボイスコイルモータＶＣＭの制御部は、ドライバＤＲＶ４，ＤＲＶ５に流れる電流を検出するセンス用抵抗Ｒｓ２（Ｒｓ１）の端子間電圧を増幅するアンプ１２３（１２１）と、該アンプの出力をディジタル信号に変換するＡＤ変換回路１３０と、外部のコントローラからの電流指令値ＩｖｃｍとＡＤ変換回路１３０の出力との差をとる減算器ＳＵＢと、フィルタＦＬＴ４と、フィルタＦＬＴ４の出力を反転するインバータＩＮＶと、ＰＷＭ変調回路ＰＷＭ４，ＰＷＭ５とから構成することができる。
【００４３】
ここで、減算器ＳＵＢはＤＳＰ１７３内のＡＬＵ７３２によって、またはフィルタＦＬＴ４はＤＳＰ１７３とレジスタ群１７６内のいずれかのレジスタとによって実現することができる。また、インバータＩＮＶもＤＳＰ１７３を使用して実現できるが、スピードが遅くなるのとインバータ回路の占有面積は非常に小さいのでアクチュエータ駆動制御用の専用回路として出力制御回路１５２（または１５１と１５２）に設けておくようにするのが良い。これによって、メモリ１７４内のシーケンス制御用プログラムとＤＳＰ１７３内の演算用制御プログラムを書き換えることで、ＤＳＰ１７３とレジスタ群１７６とチャネル１１４および１１５（または１１６）を使用してボイスコイルモータＶＣＭの駆動制御回路を構築することができる。また、減算器ＳＵＢとフィルタＦＬＴ５を出力制御回路１５２（または１５１と１５２）にさらに専用回路として設けておくようにしても良い。
【００４４】
図７の実施例では、電流を検出して駆動制御信号を生成しているが、ボイスコイルモータＶＣＭのコイルの両端子間の電圧を検出して駆動制御信号を生成し、速度制御をすることも可能である。その場合には、アンプ１２４を用いて検出したコイルの両端子間の電圧をディジタル信号に変換して制御回路にフィードバックさせるように構成すればよい。
【００４５】
図８には、ＤＣ−ＤＣコンバータをＰＷＭ駆動制御する制御回路の構成例を示す。図８において、図１に示されている回路と同一の回路には同一の符号を付して重複した説明は省略する。
図８に示されているように、ＤＣ−ＤＣコンバータの制御部は、出力電圧Ｖｏｕｔを検出するアンプ１２６と、該アンプの出力をディジタル信号に変換するＡＤ変換回路１３０と、外部のコントローラからの電圧指令値Ｖｏ１^＊とＡＤ変換回路１３０の出力との差をとる減算器ＳＵＢと、フィルタＦＬＴ５と、ＰＷＭ変調回路ＰＷＭ７とから構成することができる。また、アンプ１２５と電流センス抵抗Ｒｓ３とＡＤ変換回路１３０によって電流帰還のマイナーループを構成して、ＤＣ−ＤＣコンバータの応答を改善しても良い。
【００４６】
ここで、減算器ＳＵＢはＤＳＰ１７３内のＡＬＵ７３２によって、またはフィルタＦＬＴ５はＤＳＰ１７３とレジスタ群１７６内のいずれかのレジスタとによって実現することができる。従って、メモリ１７４内のシーケンス制御用プログラムとＤＳＰ１７３内の演算用制御プログラムを書き換えることで、ＤＳＰ１７３とレジスタ群１７６とチャネル１１７を使用してＤＣ−ＤＣコンバータの駆動制御回路を構築することができる。
【００４７】
上記の説明から分かるように、図８のようなＤＣ−ＤＣコンバータ制御部を構成できるようにするためには、図１の出力制御回路１５３に何ら専用回路を設けておく必要はない。ただし、出力制御回路１５３に減算器ＳＵＢとフィルタＦＬＴ５を専用回路として設けておくようにしても良い。これにより、ＤＳＰ１７３とレジスタ群１７６を使用して駆動制御回路を構成する場合に比べて処理速度を速めることができる。
【００４８】
図９には、図５や図７、図８に示されているような制御部を構成するフィルタＦＬＴ１〜ＦＬＴ５として、例えば伝達関数Ｈ（ｚ）が、次式
Ｈ（ｚ）＝ｋ・［｛１＋ｂ１・（ｚ）^−１｝／｛１−ａ１・（ｚ）^−１｝］
で表わされる１次のＩＩＲフィルタを用いる場合のフィルタの構成例を示す。
【００４９】
図９より、ＩＩＲフィルタを実現するには、ＤＳＰ１７３とレジスタ群１７６を用いて、以下のような手順で演算を実行するようにＤＳＰの演算用プログラムを作成しておけば良いことが分かる。
（１） ＯＵＴＡ’（Ｎ）＊ａ１＋ＩＮ（Ｎ）→ＯＵＴＡ（Ｎ）
（２） ＯＵＴＡ’（Ｎ）＊ｂ１＋ＯＵＴＡ（Ｎ）→ＯＵＴＣ（Ｎ）
（３） ＯＵＴＣ（Ｎ）＊ｋ→ＯＵＴ（Ｎ）
（４） ＯＵＴＡ（Ｎ）→ＯＵＴＡ’（Ｎ）
また、（１）の演算結果ＯＵＴＡ（Ｎ）は例えばレジスタＲＥＧ０に、（２）の演算結果ＯＵＴＣ（Ｎ）はレジスタＲＥＧ２に、（３）の演算結果ＯＵＴ（Ｎ）はレジスタＲＥＧ３に、（４）の演算結果ＯＵＴＡ’（Ｎ）はレジスタＲＥＧ１に入れるように、シーケンス制御用プログラムを作成しておけば良い。
【００５０】
図１０には、図１に示されているチャネル１１１〜１１７を構成するＰＷＭ変調回路ＰＷＭ１〜ＰＷＭ７の具体的な回路例が示されている。この実施例のＰＷＭ変調回路ＰＷＭ１〜ＰＷＭ７はディジタル回路で構成したものである。具体的には、アップダウンカウンタＣＮＴ１と、該カウンタＣＮＴ１の計数値と所定の比較値Ａとを比較するディジタルコンパレータＣＭＰ１と、カウンタＣＮＴ１の計数値と所定の比較値Ｂとを比較するディジタルコンパレータＣＭＰ２と、コンパレータＣＭＰ１とＣＭＰ２の出力を入力とする論理回路ＬＧとから構成されている。論理回路ＬＧは、例えばコンパレータＣＭＰ１およびコンパレータＣＭＰ２の出力によってトグルするＲＳ型フリップフロップなどを用いて構成することができる。カウンタも１つでなく、各コンパレータＣＭＰ１，ＣＭＰ２に対応して２つ設けるようにしても良い。
【００５１】
従来のスピンドルモータのＰＷＭ制御回路に用いられているＰＷＭ変調回路は、所定の周期、振幅を有する三角波発生回路と、発生された三角波と制御電圧とを比較するアナログコンパレータなどからなるアナログＰＷＭ変調回路により構成されることが多い。このようなアナログＰＷＭ変調回路を図１に示されているチャネル１１１〜１１７を構成するＰＷＭ変調回路ＰＷＭ１〜ＰＷＭ７として用いることも可能であるが、アナログ回路で実現しようとすると周期を変えたり振幅を変えたりすることができる三角波発生回路は複雑な回路構成を有することになるとともに、アナログコンパレータも精度の高いことが要求される。また、ＰＷＭ変調のリニアリティ確保のため精度の良い三角波発振器が必要である。従って、図１０のような構成のディジタルＰＷＭ変調回路を用いることにより、回路全体を簡略化することができる。
【００５２】
なお、図１０のディジタルＰＷＭ変調回路においては、アップダウンカウンタＣＮＴ１を動作させるクロックＣＬＫの周波数を変えることでアナログＰＷＭ変調回路の三角波発生回路で生成される三角波の周期を変えたのと同様の結果が得られる。また、ディジタルコンパレータＣＭＰ１，ＣＭＰ２に入力される比較値Ａ（またはＢ）を変えることでアナログＰＷＭ変調回路の三角波発生回路で生成される三角波の振幅を変えたのと同様の結果が得られ、比較値Ｂ（またはＡ）を変えることで出力される制御パルスＰｐｗｍのパルス幅を変えることができる。
【００５３】
図１１（Ａ），（Ｂ）には、図１に示されているチャネル１１１〜１１７を構成するドライバＤＲＶ１〜ＤＲＶ７の具体的な回路例が示されている。このうち図１１（Ａ）のドライバは、同期整流制御を行なうのに適したドライバで、２個の直列形態のＮチャネルＭＯＳＦＥＴからなる出力トランジスタ Ｑ１，Ｑ２と、これらのトランジスタＱ１，Ｑ２のゲート端子を制御する差動アンプＡＭＰ１とから構成されている。差動アンプＡＭＰ１の入力には前段のＰＷＭ変調回路からのパルス幅制御された駆動パルスＰｐｗｍが入力され、出力トランジスタＱ１とＱ２は相補的にオン、オフされる。出力トランジスタＱ１とＱ２は、外部端子に接続されたコイルに比較的大きな電流を流すことができるいわゆるパワーＭＯＳと呼ばれる高耐圧、高出力のＭＯＳＦＥＴであり、ＭＯＳＦＥＴの代わりにバイポーラ・トランジスタを用いても良い。
【００５４】
図１１（Ｂ）のドライバは、ＮチャネルＭＯＳＦＥＴからなる出力トランジスタＱ１と、Ｑ１のソース端子に逆方向接続されたショットキーダイオードＤ１と、出力トランジスタＱ１のゲート端子を制御する差動アンプＡＭＰ１とから構成したものである。
【００５５】
図１２には、本発明に係る制御用ＬＳＩの各構成要素とその実現方法を図表に纏めたものを示す。
図１２から分かるように、本発明に係る制御用ＬＳＩは、構成要素が回路の目的に応じて、専用ハードウェアと、プログラマブルなハードウェアと、プログラマブルなシーケンサ（制御装置）と、ユーザー設計論理の４つに分類される。このように目的別に構成要素の性質を異ならせることにより、汎用性が高く、目的のシステムに応じた機能を有する回路を容易に実現することができる制御用ＬＳＩを低価格で提供することが可能となる。なお、この実施例では、ＤＳＰはプログラマブルなハードウェアとプログラマブルなシーケンサの両方に属している。
【００５６】
図１３は、本発明に係る制御用ＬＳＩを、ハードディスク型磁気記憶装置（以下、単にハードディスク装置と称する）におけるディスク回転用スピンドルモータと、アーム移動用ボイスコイルモータと、電源用ＤＣ−ＤＣコンバータを駆動制御する制御装置に使用した場合のシステム全体の構成例を示す。なお、図１３の制御回路１００は、ハードディスクの制御装置を機能的に示したもので、図示されているような回路ブロックが独立した回路として存在するものではない。
【００５７】
図１３に示されているように、この実施例のハードディスク装置は、磁気ディスク３００と、該磁気ディスク３００を高速回転駆動させるスピンドルモータ３１０、磁気ディスク３００上の記憶トラックに対して情報のリード／ライトを行なう磁気ヘッドＨＤを先端に有するアーム３２０、このアームを介して磁気ヘッドＨＤを前記磁気ディスク３００上にて移動させるボイスコイルモータ３４０、磁気ディスク３００の外側に配置されディスク回転停止時にアーム３２０を支持するランプ３５０、上記スピンドルモータ３１０とボイスコイルモータ３４０を駆動制御する駆動制御回路１００、ハードディスク装置全体の動作を制御するとともにスピンドルモータ３１０に対する電流指令値やボイスコイルモータ３４０に対する電流指令値を出力するコントローラ２００などを有する。
【００５８】
前記コントローラ２００はマイクロコンピュータ（ＣＰＵ）などで構成され、コントローラ２００から出力された駆動電流指令値は前記モータ駆動回路１００へ送られる。駆動電流指令値には、スピンドルモータ３１０の制御に関するもの（Ｉｄ，Ｉｑ）とボイスコイルモータ３４０の制御に関するもの（Ｉｖｃｍ）とがあり、スピンドルモータ３１０とボイスコイルモータ３４０はそれぞれ別個に駆動制御される。コントローラ２００から前記モータ駆動回路１００へはＤＣ−ＤＣコンバータからなるレギュレータに対する電圧指令値Ｖｏ１^＊も送られる。図１３には示されていないが、アーム３２０には磁気ヘッドＨＤを駆動して磁気ディスク３００に対する書込みを行なったり読出し信号に基づいて位置情報を検出したりする信号処理用ＩＣが別途設けられる。
【００５９】
駆動制御回路１００は、スピンドルモータドライバ４００と、磁気ヘッドをディスクの径方向へ移動させるボイスコイルモータドライバ５００と、入出力ポート７００とを有し、コントローラ２００から供給される制御信号に従って動作し、磁気ヘッドを所望のトラックへシーク移動させたり磁気ヘッドの相対速度を一定にするように、ボイスコイルモータ３４０とスピンドルモータ３１０を制御する。また、駆動制御回路１００は、ＤＣ−ＤＣコンバータからなるレギュレータ６００と、電源モニタ回路８００とを有し、レギュレータ６００は５ＶのようなＩＣ用の電源電圧Ｖｃｃ２を降圧して３．３Ｖのような内部電源電圧Ｖｒｅｇ１〜Ｖｒｅｇ３の生成を行なうように構成されている。生成された電源電圧Ｖｒｅｇ１〜Ｖｒｅｇ３はコントローラ２００に対しても供給される。電源モニタ回路８００は、Ｖｒｅｇ１〜Ｖｒｅｇ３を監視して内部電圧の立ち上がりを示すパワーオン検出信号Ｐ−ＯＮを生成したり、コントローラ２００に対してリセット信号ＲＳを出力したりする。パワーオン検出信号Ｐ−ＯＮによって、制御用ＬＳＩ１００に対して電源電圧Ｖｃｃ１を供給する電源スイッチＰＳＷがオン、オフ制御される。
【００６０】
コントローラ２００は、マイクロコンピュータなどからなり、ヘッドの信号処理回路から送信されてくる読出しデータを取り込んで誤り訂正処理を行なったり、ホストコンピュータからの書込みデータに対して誤り訂正符号化処理を行なって信号処理回路へ出力したりする。信号処理回路は、磁気記録に適した変調／復調処理や磁気記録特性を考慮した波形整形等の信号処理を行なったり、リード／ライトＩＣからの信号を受けて上記磁気ヘッドＨＤの位置情報を読み取ったりする機能を有する。
【００６１】
また、コントローラ２００は、パソコン本体のマイクロコンピュータなどのホストコンピュータに接続される。コントローラ２００は、動作モードに応じてシステム各部の制御を行なうとともに、ホストコンピュータから供給されるアドレス情報に基づいてセクタ位置などを算出したりもする。磁気ディスクから高速で読み出されたリードデータを一時的に記憶するバッファ用のキャッシュメモリが設けられることもある。
【００６２】
次に、本出願の第２発明について説明する。
前記実施例の制御用ＬＳＩにおいては、出力ドライバ回路ＤＲＶ１〜ＤＲＶ７を構成する出力トランジスタＱ１，Ｑ２が高耐圧、高出力のＭＯＳＦＥＴで構成され、この高耐圧、高出力のＭＯＳＦＥＴが他の回路を構成する素子とともに１つの半導体チップ上に形成されている。
【００６３】
従来、かかる高耐圧、高出力のＭＯＳＦＥＴが他の回路を構成する素子とともに１つの半導体チップ上に形成されるＬＳＩにおいては、図２３に示すように、酸化シリコンのような絶縁膜により形成された分離帯１１と埋込み絶縁層１４で囲まれた島状の半導体領域１２を半導体基板１０上に設け、この島状領域１２に高耐圧、高出力のＭＯＳＦＥＴを、またその外側の領域１３に他の回路を構成する素子を形成するようにしているものが多い。なお、図２３（Ａ）は半導体チップの平面図、図２３（Ｂ）は（Ａ）におけるＢ−Ｂ’線に沿って切断した断面構造を示す断面図である。
【００６４】
モータを駆動する出力ドライバ回路の出力トランジスタのようなトランジスタには、非常に大きな電流が流れるためそこで発生する熱も多くなる。ところが、酸化シリコンその他半導体装置で使用される絶縁膜は熱伝導率が低いため、上記のように絶縁膜により形成された分離帯１１と埋込み絶縁層１４で周囲が囲まれた島状の半導体領域１２に高耐圧、高出力の出力トランジスタを形成した半導体集積回路においては、出力トランジスタで生じる熱が充分に放熱されず特性が劣化するおそれがあるという課題がある。第２の発明は、このような課題を解決するための技術を提供するものである。
【００６５】
図１４に、本発明を適用した半導体集積回路の基板の構造の第１実施例を示す。なお、図１４は、半導体ウェハ上の隣接する２つのチップ２０ａ，２０ｂを示したもので、各チップ上にそれぞれ図１に示すような制御用ＬＳＩが形成される。また、図１４（Ａ）において、一点鎖線はウェハから各チップを切断する際のスクライブラインに相当する。また、図１４（Ｂ）は（Ａ）におけるＢ−Ｂ’線に沿って切断した断面構造を示す断面図である。
【００６６】
図１４の実施例は、隣接する２つのチップ２０ａ，２０ｂの境界に、２つのチップに跨って出力トランジスタの形成領域１２を設けたものである。出力トランジスタの形成領域１２の外側には絶縁膜からなるウォール状の分離帯１１により分離された素子形成領域１３が設けられ、この素子形成領域１３に出力トランジスタを除く回路素子が形成されている。また、素子形成領域１３の下側には埋込み絶縁層１４が形成され、素子形成領域１３は基板１０と完全に絶縁されている。分離帯１１は、例えばチップの表面に溝を切ってその内側に絶縁材料を充填するいわゆるトレンチアイソレーション技術により形成することができる。
【００６７】
一方、出力トランジスタの形成領域１２の下側には絶縁層が設けられておらず、基板１０と接している。そのため、形成領域１２の出力トランジスタに比較的大きな電流が流されてその温度が上昇しても熱が基板１０へ伝わって極端に高温になるのが回避され、それによって出力トランジスタの特性変化も抑制することができる。しかも、この実施例では、出力トランジスタの形成領域１２が２つのチップに跨って形成されているため、チップの縁部まで有効に利用することができ、図２３のようにチップの内側に設けられている場合に比べて素子形成領域１３の面積を狭めることがない。つまり、従来に比べてチップサイズを小さくすることができる。
【００６８】
図１５は、本発明を適用した半導体集積回路の基板の構造の第２実施例を示す。断面構造は図１４（Ｂ）と同じである。
この第２実施例は、隣接する２つのチップ２０ａ，２０ｂの境界に、２つのチップに跨って出力トランジスタの形成領域１２を設けるとともに、この出力トランジスタの形成領域１２の外側に設けられたウォール状の分離帯１１を、五角形に形成したものである。絶縁膜からなる分離帯１１により囲まれた出力トランジスタ形成領域１１の下側には埋め込み絶縁層が設けられていないとともに、分離帯１１の外側の素子形成領域１３の下側には埋め込み絶縁層１４が形成され、素子形成領域１３は基板１０と完全に絶縁されている。
【００６９】
この実施例では、特に制限されるものでないが、出力トランジスタ形成領域１２の内側の矩形領域１２ａに出力トランジスタが形成され、素子形成領域１３に出力トランジスタを除く回路素子が形成される。この実施例においても、第１実施例と同様な効果が得られるとともに、分離帯１１の形状が多角形であるため、プロセスでの熱応力やパッケージの応力により各角部に生じる歪みが緩和されるという利点がある。五角形の代わりに６角形や８角形などの多角形にしても良い。
【００７０】
また、図１６に示すように、分離帯１１の形状を円形としても良い。この場合が応力による歪みを最も小さくすることができる。さらに、図１４〜図１６には２つのチップに跨るように出力トランジスタ形成領域１２を形成した場合を示したが、図１７に示すように、各チップ２０ａ，２０ｂ，２０ｃ，２０ｄ……の４隅にそれぞれ隣接するチップ間に跨るように分離帯１１で囲まれた出力トランジスタ形成領域１２を設けるようにしても良い。
【００７１】
図１８は、本発明を適用した半導体集積回路の基板構造の他の実施例を示す。この実施例は、図１の制御用ＬＳＩの各チャネル１１１〜１１７の出力ドライバ回路ＤＲＶ１〜ＤＲＶ７毎に出力トランジスタＱ１，Ｑ２を、絶縁膜からなる分離帯１１’で分離された出力トランジスタ形成領域１２ａ〜１２ｇに形成するようにしたものである。そして、これらの出力トランジスタ形成領域１２ａ〜１２ｇ全体を囲むように分離帯１１が設けられ、外側が他の回路の素子形成領域１３とされている。この実施例のように、チャネル毎に出力トランジスタ形成領域１２ａ〜１２ｇが分離帯１１’で分離されていることで、ラッチアップが起きにくくなるという利点がある。
【００７２】
また、前記実施例と同様に、素子形成領域１３に対応して埋込み絶縁層１４が形成されており、分離帯１１の内側の領域には埋込み絶縁層が形成されない。さらに、この埋込み絶縁層を持たない分離帯１１の内側領域は隣接するチップ間に跨って設けられている。図１８に示されている一点鎖線は、各チップの境界を示すスクライブラインとみなすことができる。分離帯１１の内側の領域には埋込み絶縁層が形成されないため、前記実施例と同様に、分離帯１１の内側の領域に形成された出力トランジスタは比較的大きな電流が流されても、熱が基板１０へ伝わり、出力トランジスタが極端に高温になるのが回避され、出力トランジスタの特性劣化を抑制することができる。
【００７３】
分離帯１１の内側の領域には埋込み絶縁層が形成されないため、図１８（Ｂ）のように、分離帯１１’は分離帯１１と異なりその下端が埋込み絶縁層に接しないことになり、出力トランジスタ形成領域１２ａ〜１２ｇ同士は基板１０を介して電気的に完全に分離された状態にないが、各領域１２ａ〜１２ｇの距離Ｄを適切に設定することにより、実用上問題ない程度までラッチアップ強度を充分に高めることができる。
【００７４】
次に、上記実施例のような構造の半導体集積回路を形成可能にするウェハの製造方法について説明する。
図１９は、上記実施例の半導体集積回路を形成するウェハの第１の製造方法の手順を工程順に示す。
先ず、第１の工程（Ａ）では、単結晶シリコンのようなベアウェハＷＦ１の表面の出力トランジスタ形成領域１２となる部位ＡＲ１以外の領域ＡＲ２を選択エッチングする。次に工程（Ｂ）で全面酸化し工程（Ｃ）でＡＲ１部のシリコンが露出するまで全面を表面研磨し、さらにウェハＷＦ１の表面をスパッタエッチング等で清浄化する。別の方法としてＡＲ１上の表面に適当なマスクＭＳＫ（ナイトライド膜等）を形成し、選択酸化を行なって領域ＡＲ２の表面に酸化膜ＳｉＯ_２を形成する、次の工程（Ｃ）では上記マスクＭＳＫを除去してウェハＷＦ１の全面に対して、ＡＲ１部の全面を表面研磨し、さらにウェハＷＦ１の表面をスパッタエッチング等で清浄化する。このようにシリコン上に段差を付け全面酸化後平坦化する方法やマスクを使用して部分酸化領域を形成後平坦化する方法等で作成する。
【００７５】
しかる後、工程（Ｄ）で、別途表面をスパッタエッチング等で清浄化したウェハＷＦ２を持って来て互いの清浄化面同士が向き合うようにして２枚のウェハを貼り合わせ高温で処理してより強固に結合させる。そして、最後の工程（Ｅ）では、後から貼り合わせたウェハＷＦ２の裏面を所望の厚みになるまで研磨して完成する。
【００７６】
図２０は、上記実施例の半導体集積回路を形成するウェハの第２の製造方法の手順を工程順に示す。
先ず、第１の工程（Ａ）では、ベアウェハＷＦ１の表面全体に酸化膜ＳｉＯ_２を形成する。第２の工程（Ｂ）では、ウェハＷＦ１の出力トランジスタ形成領域１２となる部位ＡＲ１の酸化膜ＳｉＯ_２を選択エッチングする。次の工程（Ｃ）では、ウェハＷＦ１の全面にポリシリコン層Ｐ−Ｓｉを形成する。別の方法として、エピタキシャル成長技術を使ってＡＲ１部に基板と同じ結晶方位を持つ良好な結晶を成長させるとともに酸化膜上のＡＲ２ではポリシリコンを成長させることもできる。
第４の工程（Ｄ）ではウェハＷＦ１の全面研磨を行ない出力トランジスタ形成領域（ＡＲ１）以外の領域ＡＲ２の酸化膜上のポリシリコンを除去し、さらにウェハＷＦ１の表面をスパッタエッチング等で清浄化する。
【００７７】
その後は図１９の工程（Ｄ），（Ｅ）と同様であり、先ず工程（Ｅ）で、別途表面をスパッタエッチング等で清浄化したウェハＷＦ２を持って来て互いの清浄化面同士が向き合うようにして２枚のウェハを貼り合わせ高温で処理してより強固に結合させる。そして、最後の工程（Ｆ）では、後から貼り合わせたウェハＷＦ２の裏面を所望の厚みになるまで研磨して完成する。
【００７８】
図２１は、上記実施例の半導体集積回路を形成するウェハの第３の製造方法の手順を工程順に示す。
この実施例では、先ず、図１９の工程（Ａ）〜（Ｃ）と同様な手順で、ベアウェハＷＦ１の出力トランジスタ形成領域１２となる部位ＡＲ１以外の領域ＡＲ２の表面に酸化膜ＳｉＯ_２を形成する（Ａ）。次に、別のウェハＷＦ２を用意して表面から水素イオンを打ち込んでイオン打込み層ＨＩＬを形成し、ウェハＷＦ１，ＷＦ２の表面をスパッタエッチング等で清浄化する（Ｂ）。
【００７９】
イオン打込みをしたウェハＷＦ２はイオン打込み層ＨＩＬの部分の結合強度が低下するという特性を有する。そこで、表面をスパッタエッチング等で清浄化したウェハＷＦ１とＷＦ２の清浄化面同士が向き合うようにして２枚のウェハを貼り合わせ高温で処理してより強固に結合させる（Ｃ）。それから、ウェハＷＦ２をイオン打込み層ＨＩＬに沿って剥がし、剥がされたウェハＷＦ２を所望の厚みになるまで研磨して完成する（Ｄ）。
【００８０】
なお、図２０の工程（Ａ）〜（Ｄ）と同様な手順で、ベアウェハＷＦ１の出力トランジスタ形成領域１２となる部位ＡＲ１以外の領域ＡＲ２の表面に酸化膜ＳｉＯ_２を形成したウェハを形成し、これに対して図２１の工程（Ｂ）〜（Ｄ）を適用して所望のウェハを得るようにしても良い。
【００８１】
また、図２２（Ａ）のように、ベアウェハＷＦ１の出力トランジスタ形成領域１２となる部位ＡＲ１以外の領域ＡＲ２に、酸素イオンを高濃度、高エネルギーで表面から深いところまで打ち込んでから、高温の熱処理を行なって図２２（Ｂ）のように選択的に埋込み絶縁層１４を形成するようにしても良い。
【００８２】
以上、本発明者によってなされた発明を実施態様にもとづき具体的に説明したが、本発明は上記実施態様に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例の制御用ＬＳＩにおいては、３相モータやアクチュエータ、スイッチングレギュレータのコイルに電流を流す出力ドライバ回路の出力トランジスタとしてオンチップのパワーＭＯＳＦＥＴを用いるようにした例を説明したが、この出力トランジスタは他の回路とは別個の半導体チップに形成されたパワーＩＣにより構成しても良い。その場合、制御用ＬＳＩとパワーＩＣをセラミックのような絶縁基板上に搭載して１つのパッケージに実装して、いわゆるモジュールとして構成するのが望ましい。
【００８３】
また、以上の説明では主として、本発明者によってなされた発明をその背景となった利用分野であるハードディスク記憶装置の制御用ＬＳＩに適用した場合について説明したが、それに限定されるものではなく、例えばポリゴンミラーを回転させるモータや軸流ファンモータなどのブラシレスモータと、ボイスコイルモータやステッピングモータ、ソレノイドなどのアクチュエータを有する情報機器やＯＡ機器などの制御用ＬＳＩに広く利用することができる。
【００８４】
【発明の効果】本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。すなわち、本発明に従うと、ハードディスク装置などの情報機器の制御用ＬＳＩの開発期間を短縮することができるようになる。また、本発明に従うと、ハードディスク装置などの情報機器において仕様変更があっても速やかに対応することができる柔軟性の高い制御用ＬＳＩを実現することができる。
【００８５】さらに、本発明に従うと、同一種類であっても互いに仕様の異なる情報機器に対応することができるとともに、ハードディスク装置やＤＶＤ装置、プリンタなど互いに機能の異なる情報機器、ＯＡ機器、ロボット、自動車など複数のモータやアクチュエータを有する装置に幅広く対応することができる汎用性の高い制御用ＬＳＩを実現することができる。
【図面の簡単な説明】
【図１】本発明に係る制御用ＬＳＩの一実施例の概略構成を示すブロック図である。
【図２】実施例の制御用ＬＳＩを３相ブラシレスモータとボイスコイルモータとＤＣ−ＤＣコンバータをそれぞれ１つずつ有する装置の制御用ＬＳＩとして用いたシステムの構成例を示す回路構成図である。
【図３】実施例の制御用ＬＳＩを２個の３相ブラシレスモータとＤＣ−ＤＣコンバータを有する装置の制御用ＬＳＩとして用いたシステムの構成例を示す回路構成図である。
【図４】センサレス３相ブラシレスモータのＰＷＭ制御方式の駆動制御回路の一般的な構成例を示すブロック図である。
【図５】図４の駆動制御回路を図１のハードウェアの構成要素で実現する場合の構成の仕方を示すブロック図である。
【図６】図２または図３のシステムにおける３相ブラシレスモータの制御部の各機能を図１のハードウェアの各回路に割り当てる場合の構成の一例を示すブロック図である。
【図７】アクチュエータの一例としてのボイスコイルモータＶＣＭをＰＷＭ駆動制御する制御回路の構成例を示すブロック図である。
【図８】ＤＣ−ＤＣコンバータをＰＷＭ駆動制御する制御回路の構成例を示すブロック図である。
【図９】図５や図７、図８に示されているような制御部を構成するフィルタの構成例を示す説明図である。
【図１０】ＰＷＭ変調回路の構成例を示すブロック図である。
【図１１】図１１（Ａ），（Ｂ）はそれぞれ出力ドライバ回路の構成例を示す回路図である。
【図１２】本発明に係る制御用ＬＳＩの各構成要素とその実現方法を纏めた図表である。
【図１３】本発明に係る制御用ＬＳＩを、ハードディスク型磁気記憶装置におけるディスク回転用スピンドルモータと、アーム移動用ボイスコイルモータと、電源用ＤＣ−ＤＣコンバータを駆動制御する制御装置に使用した場合のシステム全体の構成例を示すブロック図である。
【図１４】（Ａ）は本発明を適用した半導体集積回路の基板の第１実施例を示す平面図、（Ｂ）はその断面図である。
【図１５】本発明を適用した半導体集積回路の基板の第２実施例を示す平面図である。
【図１６】本発明を適用した半導体集積回路の基板の第３実施例を示す平面図である。
【図１７】本発明を適用した半導体集積回路の基板の第４実施例を示すウェハ平面図である。
【図１８】本発明を適用した半導体集積回路の基板の第５実施例を示すウェハ平面図である。
【図１９】実施例の半導体集積回路を形成するウェハの第１の製造方法の手順を工程順に示す断面説明図である。
【図２０】実施例の半導体集積回路を形成するウェハの第２の製造方法の手順を工程順に示す断面説明図である。
【図２１】実施例の半導体集積回路を形成するウェハの第３の製造方法の手順を工程順に示す断面説明図である。
【図２２】実施例の半導体集積回路を形成するウェハの第４の製造方法の手順を工程順に示す断面説明図である。
【図２３】（Ａ）は従来の高耐圧、高出力のトランジスタを有する半導体集積回路の基板の構成例を示す平面図、（Ｂ）はその断面図である。
【符号の説明】
１００ 制御用半導体集積回路（制御用ＬＳＩ）
１１１〜１１７ チャネル（ＰＷＭ変調回路＆出力ドライバ回路）
１１０ 出力ドライバ回路
１２１，１２３，１２５ 電流検出用アンプ
１２２，１２４，１２６ 電圧検出用アンプ
１３０ ＡＤ変換回路
１４０ バス
１５１〜１５３ 出力制御回路
１６０ チャネルセレクタ
１７１ シリアルポート
１７２ パラレルポート
１７３ ＤＰＳ（プログラマブル演算回路）
１７５ シーケンス制御部
１７６ レジスタ群
３００ 磁気ディスク
３１０ スピンドルモータ
３２０ アーム
３４０ ボイスコイルモータ
ＰＷＭ１〜ＰＷＭ７ ＰＷＭ変調回路
ＤＲＶ１〜ＤＲＶ７ 出力ドライバ回路
Ｒｓ１〜Ｒｓ３ 電流センス用抵抗

Claims (23)

1. ＰＷＭ変調回路と該ＰＷＭ変調回路で生成されたＰＷＭ制御パルスにより駆動される出力ドライバ回路との組を複数個備え、外部からロードしたプログラムによって任意の演算処理を実行可能なプログラマブルな演算回路と、外部からロードしたプログラムによって任意の手順で前記演算回路およびチャネルを動作させる制御信号を生成するプログラマブルなシーケンス制御回路と、前記プログラムを読み込むためのポートと、読み込まれたプログラムを格納するメモリとを備えていることを特徴とする制御用半導体集積回路。
2. 前記演算回路と前記シーケンス制御回路に接続されたバスと、該バスに接続され前記演算回路における演算結果を保持可能な複数のレジスタとを有することを特徴とする請求項１に記載の制御用半導体集積回路。
3. 前記メモリは書込み可能な不揮発性メモリであることを特徴とする請求項１または２に記載の制御用半導体集積回路。
4. 前記出力ドライバ回路もしくは前記出力ドライバ回路によって駆動される負荷手段に流れる電流を検出する複数の電流検出手段を有することを特徴とする請求項１〜３のいずれかに記載の制御用半導体集積回路。
5. 前記電流検出手段により検出された電流値をディジタル値に変換するＡＤ変換回路を備えることを特徴とする請求項４に記載の制御用半導体集積回路。
6. 前記複数の電流検出手段により検出された電流値を前記ＡＤ変換回路により時分割でディジタル値に変換させるための切替え手段を備えることを特徴とする請求項５に記載の制御用半導体集積回路。
7. 所定の負荷手段を駆動制御するための専用の回路を含む出力制御回路を有することを特徴とする請求項１〜６のいずれかに記載の制御用半導体集積回路。
8. 複数の出力制御回路を備え、そのうち１つの出力制御回路は、３相ブラシレスモータをＰＷＭ駆動制御するための制御回路の一部構成する専用の回路を含むことを特徴とする請求項７に記載のことを特徴とする制御用半導体集積回路。
9. 前記専用の回路は、前記電流検出手段により検出された電流に基づいて３相ブラシレスモータの各コイルに流れる電流を再現する電流再現回路と、直交座標の信号と極座標の信号とを変換する座標変換回路であることを特徴とする請求項８に記載の制御用半導体集積回路。
10. 前記電流再現回路は、任意の論理を構成可能な可変論理回路もしくはカスタム論理回路により構成されることを特徴とする請求項９に記載の制御用半導体集積回路。
11. 前記出力制御回路を任意のＰＷＭ変調回路と出力ドライバ回路との組に接続する選択手段を備えることを特徴とする請求項７〜１０のいずれかに記載の制御用半導体集積回路。
12. 前記選択手段は前記シーケンス制御回路からの信号によって制御されることを特徴とする請求項１０に記載の制御用半導体集積回路。
13. 前記演算回路はディジタルシグナルプロセッサであることを特徴とする請求項１〜１２のいずれかに記載の制御用半導体集積回路。
14. 前記出力ドライバ回路は、外部端子に接続された負荷手段に駆動電流を流すパワー・トランジスタを有することを特徴とする請求項１〜１３のいずれかに記載の制御用半導体集積回路。
15. 請求項１〜１４のいずれかに記載の制御用半導体集積回路と、磁気記憶ディスクを回転駆動するスピンドルモータと、前記磁気記憶ディスク上の記憶トラックに対して情報のリード／ライトを行う磁気ヘッドと、この磁気ヘッドを前記磁気記憶ディスク上にて移動させるボイスコイルモータとを有し、前記スピンドルモータと前記ボイスコイルモータが、前記制御用半導体集積回路によって駆動制御されるように構成されてなることを特徴とする磁気ディスク記憶装置。
16. 電圧変換用のコイルを備え、該コイルは前記制御用半導体集積回路によりスイッチング電流が流されることにより直流電圧を発生するように構成されていることを特徴とする請求項１５に記載の磁気ディスク記憶装置。
17. 半導体基板の一方の面に絶縁体からなる分離帯によって互いに電気的に分離された第１の素子形成領域および第２の素子形成領域を有し、前記第１の素子形成領域には埋込み絶縁層が形成され、前記第２の素子形成領域は少なくともその一辺が前記半導体基板の縁部まで延設するように形成され、前記第２の素子形成領域には埋込み絶縁層が形成されず前記第１の素子形成領域に形成されたトランジスタ素子よりも大きな電流が流されるトランジスタ素子が形成されていることを特徴とする半導体集積回路。
18. 前記第１の素子形成領域と第２の素子形成領域とを電気的に分離する分離帯は、前記半導体基板の一方の面において多角形もしくは円の一部を成すように形成されていることを特徴とする請求項１７に記載の半導体集積回路。
19. 前記第１の素子形成領域は前記分離帯によってその周囲が囲まれていることを特徴とする請求項１７または１８に記載の半導体集積回路。
20. 前記分離帯の下端は前記埋込み絶縁層に接していることを特徴とする請求項１９に記載の半導体集積回路。
21. 前記第２の素子形成領域には該第２の素子形成領域に形成されるトランジスタ素子を囲むように第２の分離帯が形成されてなることを特徴とする請求項１７〜２０のいずれかに記載の半導体集積回路。
22. 前記第２の分離帯の下端は前記埋込み絶縁層に接していないことを特徴とする請求項２１に記載の半導体集積回路。
23. 前記第２の素子形成領域が１つの半導体基板上に複数形成されていることを特徴とする請求項１７〜２２のいずれかに記載の半導体集積回路。

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