[go: up one dir, main page]

JP2005064521A - 集積回路の銅配線用拡散バリア - Google Patents

集積回路の銅配線用拡散バリア Download PDF

Info

Publication number
JP2005064521A
JP2005064521A JP2004235690A JP2004235690A JP2005064521A JP 2005064521 A JP2005064521 A JP 2005064521A JP 2004235690 A JP2004235690 A JP 2004235690A JP 2004235690 A JP2004235690 A JP 2004235690A JP 2005064521 A JP2005064521 A JP 2005064521A
Authority
JP
Japan
Prior art keywords
layer
diffusion barrier
forming
copper
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004235690A
Other languages
English (en)
Inventor
Stephan Grunow
グルノウ ステファン
Satyavolu S Papa Rao
エス.パパ ラオ サティヤヴォリュ
Noel M Russell
エム.ラッセル ノエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JP2005064521A publication Critical patent/JP2005064521A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H10W20/035
    • H10W20/048
    • H10P14/43

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】集積回路の銅線用の改良された拡散バリアを提供する。
【解決手段】銅線用拡散バリアを形成する方法であって、
半導体を供給すること、
前記半導体上に誘電体層を形成すること、
前記誘電体層中にトレンチを形成すること、
化学気相成長法(CVD)を用いて前記トレンチ中に窒化チタンケイ素を含む拡散バリアを形成すること、及び
前記拡散バリア上に体心立方構造をもつアルファ相タンタル(α‐Ta)層を形成することを含む方法が提供される。
【選択図】図1b

Description

本発明は、一般的に集積回路分野に関係し、より具体的には集積回路中の銅線(銅配線)用の改良された拡散バリアに関するものである。
銅は、集積回路中の金属接続線を形成するために益々用いられるようになっている。銅は、高い回路動作周波数を可能にする低抵抗率線を形成する。加えて、銅は、伝統的なアルミニウム又はアルミニウム合金金属接続に比較して、エレクトロマイグレーション不良になり難い。
銅の使用に加えて、低誘電定数(低k)の誘電材料が用いられるようになり、銅層が形成される半導体表面上に層を形成する。一般的に、銅は、これらの誘電体層に拡散する傾向があり、誘電体層中に形成された銅金属接続線を封入するためにバリア層が用いられる。低k誘電体層が用いられた時に、銅の拡散が悪化し、かつ適切な集積回路性能を維持しながら、銅の拡散を防止するためには、現行の方法ではしばしば不適切である。
それ故、集積回路の銅線用の改良された拡散バリアが必要になる。
(本発明の概要)
集積回路の銅線用拡散バリアを形成する方法が提供される。この方法は、半導体を供給すること及び半導体上に低k誘電体層を形成することを含んでいる。トレンチ及び/又はバイアが、低k誘電体層中に形成され、かつ窒化チタンケイ素を含む拡散バリアが、化学気相成長(化学蒸着)法(CVD)を用いてトレンチ(及び/又はバイア)中に形成される。第一の実施形態では、拡散バリアは、300℃〜500℃の温度範囲、0.1〜50トールの間の圧力下で、TDMAT[((CHN)Ti]の分解により形成される。更なる実施形態では、拡散バリアは、((CN)Tiの分解により形成され、かつ一層更なる実施形態では、拡散バリアは、((CH)(C)N)Tiの分解により形成される。CVD蒸着の後、この拡散バリアは、ケイ素含有環境下で、350℃〜500℃の間の温度で加熱される。この拡散バリア上に、体心立方構造をもつアルファ相タンタル(α‐Ta)層が形成され、かつこのアルファ相タンタル上に銅が形成されてトレンチ(及び/又はバイア)を充填する。このα‐Ta層は、20〜1,000オングストロームの厚さであり、銅Kα線放射を用い約38.5(2‐シータ)にX線回折ピークを有する。
図面を通して、同様な又は類似の特徴を説明するために共通の参照数字が用いられる。この図面は、基準化するために作図されたものではなく、単に具体的な説明のために提供されるものである。
(本発明の詳細な説明)
本発明の以下の説明は、図1a〜1bを中心に行われるが、本発明は、任意の半導体構造に利用されてもよい。本発明の方法は、集積回路の銅金属線用の改良された拡散バリアを提供する。
図1(a)には、半導体5上に形成された誘電体層10が示される。半導体は、トランジスタ、コンデンサ、抵抗、ダイオード、誘導子などの電子デバイスを含むであろう。これらの種々のデバイスは、銅金属線によって接続されて、集積回路を形成するであろう。この電子デバイスは、すっきりさせるために図から省略されている。種々の電子デバイスを形成した後、多くの層が半導体5上に形成される。集積回路の要求に応じて、半導体5上に任意の数の層が形成されてもよい。図1(a)では、誘電体層10は、半導体5の上に示されている。しかし、本発明の観点から離れることなく、図1(a)中に示される半導体と誘電体層10の間に任意の数の層が形成されてもよいことに留意しなければならない。本発明の実施形態において、誘電体層10は、酸化ケイ素を含んで形成される。本発明の更なる実施形態において、シロキサン、シルセスキオキサン、キセロゲル、オルガノシリケートガラス(OSG)、メチルシルセスキオキサン(MSQ)、有機ポリマー及びその他の適切なスピンオンガラス材料などの低k誘電体材料が、誘電体層10を形成するために使用できる。本発明の目的のために、低k誘電体は、3.9より小さい誘電定数をもつ材料であると考えることができ、これは二酸化ケイ素の誘電定数である。トレンチ15は、標準的処理技術を用いて誘電体層10中に形成される。このような技術は、誘電体層10上にホトレシストパターン層を形成すること、及び続いて誘電体層10の露光領域を異方性エッチングすることを含む。トレンチは、図1(a)に示されるような単一の幅15であってもよく、又は本発明の観点から離れることなく、多数の幅を含むことができる。加えて、トレンチは、図1(a)に示されるように誘電体層中に完全に形成されてもよく、又は銅線上の誘電体層中に形成されてもよい。更に、トレンチは、トレンチ中に形成された銅が下にある銅線と電気的に接触するように、形成されてもよい。これらの特徴は、すっきりさせるために、本開示の図から省略された。また、このトレンチは、シングル又はデユアルダマシン埋込み方式を用いて形成できる。
誘電体層10中にトレンチ15を形成した後、化学気相成長法(CVD)を用いて、窒化チタンケイ素(TiNSi)20の適応した拡散バリアがトレンチ中に形成される。第一の実施形態では、このTiNSi層20は、20〜200オングストロームの厚さである。第一の実施形態では、TiNSi層を形成するために用いたCVD法は、先ず金属有機化学気相成長法(MOCVD)を用いて窒化チタン(TiN)を形成することを含む。好ましくは、MOCVD法は、TDMAT、((CHN)Ti、の熱分解を含む。TDMATは、液体であり、かつHe又はNなどのキャリヤガスを用いて反応容器に導入されることが好ましい。この分解は、300℃〜500℃の温度範囲、0.1〜50トールの圧力で行われることが好ましい。代わりの実施形態では、前駆体が((CN)Tiであるように、CHに代わってCを用いることができる。別の実施形態では、前駆体が((CH)(C)N)Tiであることが好ましいであろう。最初のTiN層の形成に続いて、この材料は、約1.5〜3W/cmのプラズマ密度のプラズマに暴露され、好ましくは水素と窒素の混合物を用いて、TiN層に付加剤をしみ込ませ(densify)、かつ炭素含有TiN層で炭素種を窒素種で置き換える。前記した最初のTiN層の蒸着ステップ及びそれに続くプラズマ処理は、多数回繰り返されて、多層プラズマ処理TiN層を形成することができる。本発明の好適な実施形態では、20〜40オングストロームの厚みをそれぞれ有する2層のプラズマ処理TiN層が形成される。最後のプラズマ処理に続いて、シラン、ジシラン、又は膜中にケイ素を生成できるその他の任意の環境で加熱ステップが行われる。このステップは、約350℃〜500℃の温度、0.1〜50トールの圧力で、約5〜240秒間行われることが好ましい。これは、TiNSi層20の形成を生む。CVDを用いてTiNSi層の形成は、従来使用した材料を超える全く異なる利点を提供する。TiNSi層は、タンタル、窒化タンタル、窒化チタン、タンタルケイ素、窒化チタン、タングステン、又は窒化タングステンなどの伝統的バリア材料よりも優れた拡散バリア特性を示す。その上、物理的蒸着法(PVD)により蒸着される場合、上記の材料は、低誘電定数(低k)材料が下にある誘電体層10を形成するために用いられる時、誘電体ボイドをより生み易くなる。低k誘電体材料は、一般的に、二酸化ケイ素、リン酸シリケートガラス(PSG)、ボロンドープPSG(BPSG)、又はテトラエチルオルトシリケート(TEOS)などの高誘電定数材料よりさらに低密度及び/又はさらに多孔性であり、かついっそうボイド生成し易い。
バリア層の裂け目は、続いて行われる銅の電気化学的堆積(ECD)時に、多孔性低k誘電体と銅電解質溶液の間で反応を起こさせるかもしれない。適応したCVDによるTiNSi薄膜の使用は、この誘電体ボイド生成メカニズムの排除に有効である。さらに、CVDによるTiNSiは、CVDによるTaSiN膜に比較して低抵抗率を示し、良好な拡散バリア特性を与えるので、CVDによるTaSiNを超える利点を提供する。それ故、上に掲載したその他の材料は、低k誘電体材料上のバリア層形成用として適切でないであろう。
TiNSi層20を形成後、体心立方構造をもつアルファ相タンタル(α‐Ta)層30が、TiNSi層20上に形成される。CVDによるTiNSi層上部のα‐Ta層は、重要であり、バリアと銅の界面の濡れ性、したがって、信頼性を改良する。このα‐Ta層30は、20〜1,000オングストロームの厚さであり、かつ物理的蒸着法(PVD)、化学気相成長法(CVD)及び原子層堆積(ALD)などの任意の数の技術を用いて形成できる。PVDを用いてα‐Ta層30を形成する実施形態で、TaターゲットにDC電源から100〜1,000ワットが適用され、アルゴンガスを満たしたPVD室でプラズマを発生させる。プラズマを発生後、室内のTaターゲットに5kW〜30kWの電力が適用される。その結果作成されたα‐Ta層は、18マイクロ‐オーム‐センチメートル(μΩ‐cm)より大きい、より具体的には約25μΩ‐cmの低抵抗率をもつ。図2に示したように、本発明のα‐Taは、約38.5(2‐シータ)にX線(110)回折のピークをもつ。図2に示した回折ピークは、TiNSi層上に400オングストロームのα‐Ta層を堆積させて測定される。図2に示したX線回折ピークは、二次元検出装置を用いて50KeV及び40mAで、点状の銅Kα1及びKα2線源を用いて得られる。
α‐Ta層30を形成後、銅又は銅合金40を用いてトレンチを充填するか、又は導電性シード層を堆積させた後に続いてトレンチを充填する。このために電気化学的堆積(これに限定するものではない)を含む多くの方法が用いられる。代表的な銅プロセスは、薄膜の導電性シード層を堆積させること、トレンチ(及び/又はバイア)に銅を充填すること、及び化学機械研磨(CMP)を用いて全ての過剰な銅を除去することを含む。銅又は銅合金接続構造40を形成後、表面保護層(capping layer)50が銅接続構造40上に形成されてもよい。表面保護層は、窒化ケイ素又は任意のその他の適切な材料を含むことができる。表面保護層を形成後、集積回路の製造を完成するために、その他の構成部品が形成されてもよい。
具体的な実施形態を参照して本発明を説明したが、この説明は、限定的な意味で解釈されることを意図していない。この具体的な実施形態の変性及び組み合わせ、並びに本発明のその他の実施形態は、本説明に照らせば当業者には明らかであろう。したがって、添付した特許請求の範囲が、全てのこのような変性及び実施形態を包含するものである。
以上の説明に関してさらに以下の項を開示する。
(1)銅配線用拡散バリアを形成する方法であって、
半導体を供給すること、
前記半導体上に誘電体層を形成すること、
前記誘電体層中にトレンチを形成すること、
化学蒸着法(CVD)を用いて前記トレンチ中に窒化チタンケイ素を含む拡散バリアを形成すること、及び
前記拡散バリア上に体心立方構造をもつアルファ相タンタル(α‐Ta)層を形成することを含む方法。
(2)前記拡散バリアが、約300℃〜500℃の温度範囲、かつ0.1〜50トールの圧力で、TDMAT((CHN)Tiの分解により形成される第1項記載の方法。
(3)前記拡散バリアが、((CN)Tiの分解により形成される第1項記載の方法。
(4)前記拡散バリアが、((CH)(C)N)Tiの分解により形成される第1項記載の方法。
(5)350℃〜500℃の温度で、ケイ素含有環境中で前記拡散バリアを加熱することを更に含む第2項記載の方法。
(6)0.1〜50トールで、約5〜240秒間前記加熱を行うことを更に含む第5項記載の方法。
(7)前記α‐Ta層が、20〜1,000オングストローム厚さである第1項記載の方法。
(8)前記α‐Ta層が、約38.5(2‐シータ)にX線回折ピークをもつ第7項記載の方法。
(9)集積回路銅配線を形成する方法であって、
半導体を供給すること、
前記半導体上に低k誘電体層を形成すること、
前記低k誘電体層中にトレンチを形成すること、
化学蒸着法(CVD)を用いて前記トレンチ中に窒化チタンケイ素を含む拡散バリアを形成すること、
前記拡散バリア上に体心立方構造をもつアルファ相タンタル(α‐Ta)層であって、20〜1,000オングストローム厚さで、約38.5(2‐シータ)にX線回折ピークをもつα‐Ta層を形成すること、及び
前記アルファ相タンタル(α‐Ta)層上の前記トレンチ中に銅を形成することを含む方法。
(10)前記拡散バリアが、約300℃〜500℃の温度範囲、かつ0.1〜50トールの圧力で、TDMAT((CHN)Tiの分解により形成される第9項記載の方法。
(11)前記拡散バリアが、((CN)Tiの分解により形成される第9項記載の方法。
(12)前記拡散バリアが、((CH)(C)N)Tiの分解により形成される第9項記載の方法。
(13)350℃〜500℃の温度で、ケイ素含有環境中で前記拡散バリアを加熱することを更に含む第10項記載の方法。
(14)0.1〜50トールで、約5〜240秒間前記加熱を行うことを更に含む第13項記載の方法。
(15)前記α‐Ta層が、20〜1,000オングストローム厚さである第14項記載の方法。
(16)前記α‐Ta層が、約38.5(2‐シータ)にX線回折ピークをもつ第15項記載の方法。
(17)集積回路中に銅配線用の改良された拡散バリアを形成する方法が開示される。低k誘電体層(10)が半導体(5)上に形成される。トレンチ(15)が低k誘電体層(10)中に形成され、かつTiNSi層(20)がこのトレンチ中に形成される。α‐Ta層(30)がTiNSi層(20)上に形成され、続いて銅(40)がトレンチ(15)中に形成され、トレンチ(15)を満たす。
本発明の実施形態を説明する断面図である。 本発明の実施形態を説明する断面図である。 図2は、本発明のα‐タンタル層に対するX線回折スペクトルである。
符号の説明
5 半導体
10 誘電体層
15 トレンチ
20 TiNSi層(拡散バリア)
30 α‐Ta層
40 銅
50 表面保護層

Claims (1)

  1. 銅配線用拡散バリアを形成する方法であって、
    半導体を供給すること、
    前記半導体上に誘電体層を形成すること、
    前記誘電体層中にトレンチを形成すること、
    化学蒸着法(CVD)を用いて前記トレンチ中に窒化チタンケイ素を含む拡散バリアを形成すること、及び
    前記拡散バリア上に体心立方構造をもつアルファ相タンタル(α‐Ta)層を形成することを含む方法。
JP2004235690A 2003-08-14 2004-08-13 集積回路の銅配線用拡散バリア Pending JP2005064521A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/640,733 US20050037613A1 (en) 2003-08-14 2003-08-14 Diffusion barrier for copper lines in integrated circuits

Publications (1)

Publication Number Publication Date
JP2005064521A true JP2005064521A (ja) 2005-03-10

Family

ID=33565267

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004235690A Pending JP2005064521A (ja) 2003-08-14 2004-08-13 集積回路の銅配線用拡散バリア

Country Status (4)

Country Link
US (1) US20050037613A1 (ja)
EP (1) EP1507289A3 (ja)
JP (1) JP2005064521A (ja)
TW (1) TW200520153A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645677B2 (en) * 2004-03-16 2010-01-12 Ishikawajima-Harima Heavy Industries Co., Ltd. Method for manufacturing semiconductor device
KR100685902B1 (ko) * 2005-08-29 2007-02-26 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 그 제조 방법
KR100800647B1 (ko) * 2006-08-29 2008-02-01 동부일렉트로닉스 주식회사 반도체 소자의 게이트 전극 형성 방법
US9704798B2 (en) * 2013-12-20 2017-07-11 Intel Corporation Using materials with different etch rates to fill trenches in semiconductor devices
KR102271003B1 (ko) * 2014-07-11 2021-06-29 삼성전자주식회사 반도체 소자의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5221449A (en) * 1990-10-26 1993-06-22 International Business Machines Corporation Method of making Alpha-Ta thin films
EP0751566A3 (en) * 1995-06-30 1997-02-26 Ibm Metal thin film barrier for electrical connections
US20020142589A1 (en) * 2001-01-31 2002-10-03 Applied Materials, Inc. Method of obtaining low temperature alpha-ta thin films using wafer bias
US6596643B2 (en) * 2001-05-07 2003-07-22 Applied Materials, Inc. CVD TiSiN barrier for copper integration
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US6727592B1 (en) * 2002-02-22 2004-04-27 Advanced Micro Devices, Inc. Copper interconnect with improved barrier layer

Also Published As

Publication number Publication date
EP1507289A2 (en) 2005-02-16
TW200520153A (en) 2005-06-16
EP1507289A3 (en) 2005-03-23
US20050037613A1 (en) 2005-02-17

Similar Documents

Publication Publication Date Title
US7425506B1 (en) Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
US6797608B1 (en) Method of forming multilayer diffusion barrier for copper interconnections
US8178439B2 (en) Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
KR102542758B1 (ko) 상호접속부를 위한 루테늄 금속 피처 충전
US6939800B1 (en) Dielectric barrier films for use as copper barrier layers in semiconductor trench and via structures
KR102740084B1 (ko) 상호접속부를 위한 선택적 상향식 금속 피처 충전
US8119519B2 (en) Semiconductor device manufacturing method
US9059259B2 (en) Hard mask for back-end-of-line (BEOL) interconnect structure
TWI827553B (zh) 用於內連線的釕金屬特徵部填補
US12354908B2 (en) Amorphous layers for reducing copper diffusion and method forming same
CN101728319A (zh) 通过硅/锗浸泡改进金属线的形成
TW202201786A (zh) 半導體裝置
JP4152202B2 (ja) 半導体装置の製造方法
US9953864B2 (en) Interconnect structure
US6713874B1 (en) Semiconductor devices with dual nature capping/arc layers on organic-doped silica glass inter-layer dielectrics
JP2005005383A (ja) 半導体装置および半導体装置の製造方法
WO2023014486A1 (en) Barrier schemes for metallization using manganese and graphene
JP2005064521A (ja) 集積回路の銅配線用拡散バリア
JP2002164351A (ja) 自己整合型銅キャップ拡散障壁形成方法
KR100891524B1 (ko) 반도체 소자의 제조방법
KR100920040B1 (ko) 반도체 소자의 배선 및 그의 형성방법