JP2005062914A - メモリモジュールおよびメモリ用補助モジュール - Google Patents

Abstract

【課題】Ａ０〜Ａ１１信号しか出力しないＰＣでもＳＤＲＡＭのアクセスできない領域をアクセス可能とし、かつ、新旧の機種にかかわらず共通のメモリモジュールを接続可能とすることを課題とする。
【解決手段】接続されたＰＣ（コンピュータ本体）から上位アドレス信号Ａ１２を入力し、入力したＡ１２信号の状態が未使用状態とは異なる状態になるか否かを判別して判別結果に対応する状態の判別信号を生成し、判別信号が変化状態であるとき、ＰＣからＡ０〜Ａ１２信号を入力してメモリチップ２０に供給し、判別信号が非変化状態であるとき、ＰＣからＡ０〜Ａ１１信号およびセレクト信号を入力し、入力したセレクト信号に基づいてＡ１２信号を生成し、当該Ａ１２信号および入力したＡ０〜Ａ１１信号をメモリチップ２０に供給する構成にした。
【選択図】 図１４

Description

【０００１】
【発明の属する技術分野】
本発明は、コンピュータ本体に接続可能なメモリモジュールおよびメモリ用補助モジュールに関する。
【０００２】
【従来の技術】
従来より、コンピュータ本体のソケット（スロット）にメモリモジュールを接続することにより、コンピュータのメモリを増設することが行われている。メモリモジュールとしては、１２８Ｍ（メガ）ビットＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を８個実装した１２８ＭバイトのＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）や、１２８ＭビットＳＤＲＡＭを１６個実装した２５６ＭバイトのＤＩＭＭ等が用いられている。通常、１２８ＭビットＳＤＲＡＭのアドレス信号端子はＡ０〜Ａ１１の１２個設けられており、行アドレス（Ｒｏｗ Ａｄｄｒｅｓｓ）の信号線１２本および列アドレス（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）の信号線１０本を接続可能となっている。そして、コンピュータ本体からＡ０〜Ａ１１のアドレス信号が入力されると、全ＳＤＲＡＭの１２８Ｍビット全領域について、対応するアドレスのデータを読み書きすることができる。
上記２５６ＭバイトのＤＩＭＭでは、ＳＤＲＡＭが二つのブロックのＳＤＲＡＭ群に分割されて２バンク（ＢＡＮＫ）とされている。そして、Ａ０〜Ａ１１のアドレス信号の他に、アクセスを行うＳＤＲＡＭ群の複数のバンクのそれぞれに対応した複数のチップセレクト信号を入力することにより、ＤＩＭＭの２５６Ｍバイト全領域について、対応するバンクおよびアドレスのデータを読み書き可能となっている。このように、バンクのいずれかを選択する複数のチップセレクト信号を利用することにより、コンピュータ本体が扱うことの可能なメモリ容量を増加させることが可能となっている。
また、特許３０２２２５５号公報（特許文献１参照。）に開示された技術のように、コンピュータ本体から入力される最上位のアドレス信号の状態に応じてアクセスさせるメモリチップを切り替えるモジュールも知られている。
【０００３】
【特許文献１】
特許３０２２２５５号公報（段落００１４−００５４、第１−８図）
【０００４】
【発明が解決しようとする課題】
上述した従来の技術においては、次のような課題があった。
近年、２５６ＭビットＳＤＲＡＭを８個実装した２５６ＭバイトのＤＩＭＭが用いられるようになってきた。しかし、同２５６ＭビットＳＤＲＡＭの全メモリ領域にアクセスするためにはＡ０〜Ａ１２の行アドレスの信号をＳＤＲＡＭに入力する必要があるため、旧機種のようにＡ０〜Ａ１１のアドレス信号しか出力しないコンピュータ本体では同ＤＩＭＭを接続することはできるものの、ＳＤＲＡＭの２５６Ｍビットのうちの半分の１２８Ｍビットの領域しか扱うことができなかった。特許３０２２２５５号公報に開示されたモジュールを用いても、最上位のアドレス信号Ａ１１の状態に応じてアクセスするメモリチップが切り替わるだけであり、同様のことが言える。
また、新旧の機種にかかわらず共通のメモリモジュールを提供したいという希望もあった。
【０００５】
本発明は、上記課題にかんがみてなされたもので、新旧の機種にかかわらずコンピュータ本体に接続して問題なくメモリチップへアクセスすることが可能なメモリモジュールおよびメモリ用補助モジュールの提供を目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１にかかる発明は、所定の倍数に基づいて段階的に容量が変化するメモリチップを搭載するとともに、コンピュータ本体に接続されたときに、所定数のアドレス信号と、当該所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号とに対応して、データのアクセスを実現可能な規格化されたメモリモジュールであって、上記アドレス信号のいずれかが段階的に変化する上記メモリチップの容量に対応しており、搭載している上記メモリチップの容量に上記コンピュータ本体が対応していない場合、擬似的に上記メモリチップの容量が低い段階のものであるように装うことを実現可能なメモリ用回路と、搭載している上記メモリチップの容量に上記コンピュータ本体が対応しているか否かを判別し、上記メモリ用回路の動作を決定する判別回路とを具備する構成としてある。
本メモリモジュールがメモリチップの容量に対応したコンピュータ本体に装着されたとき、判別回路にて、搭載しているメモリチップの容量にコンピュータ本体が対応していると判別されてメモリ用回路の動作が決定される。すると、メモリ用回路にて、搭載しているメモリチップの容量に対応してデータのアクセスを実現する。一方、本メモリモジュールがメモリチップの容量に対応していないコンピュータ本体に装着されたとき、判別回路にて、搭載しているメモリチップの容量にコンピュータ本体が対応していないと判別されてメモリ用回路の動作が決定される。すると、メモリ用回路にて、擬似的にメモリチップの容量が低い段階のものであるように装ってデータのアクセスを実現する。
すなわち、コンピュータ本体がメモリチップの容量に対応していなくても、擬似的にメモリチップの容量が低い段階のものであるように装ってデータのアクセスを実現するので、このようなコンピュータ本体からメモリチップへ問題なくアクセスすることが可能である。むろん、コンピュータ本体がメモリチップの容量に対応していると、搭載しているメモリチップの容量に対応してデータのアクセスを実現するので、このようなコンピュータ本体からメモリチップへ問題なくアクセスすることが可能である。従って、新旧の機種にかかわわらずメモリモジュールを共通化させ、機種別のメモリモジュールを製造する必要がなくなる。
【０００７】
また、請求項２にかかる発明では、規格化された本メモリモジュールは、第一のコンピュータ本体または第二のコンピュータ本体に接続されて、メモリチップへのアクセスをコンピュータ本体から可能とする。本メモリモジュールに設けられたメモリチップは、上記所定数のアドレス信号と上位アドレス信号とを入力して対応するデータのアクセスが可能である。
本メモリモジュールが第二のコンピュータ本体に接続されたとき、コンピュータ本体からメモリ用回路へは、所定数のアドレス信号が入力される。当該所定数のアドレス信号には、未使用状態とは異なる状態となりうる上位アドレス信号が含まれている。すると、判別回路にて、変化状態を表す判別信号が生成される。このとき、メモリ用回路にて、接続されたコンピュータ本体からの上記所定数のアドレス信号がメモリチップに供給されるので、コンピュータ本体からは入力された所定数のアドレス信号に対応するデータへのアクセスが可能である。
【０００８】
本メモリモジュールが第一のコンピュータ本体に接続されたとき、コンピュータ本体からメモリ用回路へは、第二所定数のアドレス信号と、常時所定の未使用状態である上位アドレス信号と、同第二所定数のアドレス信号に対応した容量のメモリ空間のそれぞれについて選択状態または非選択状態を表す複数のセレクト信号とが入力される。すると、判別回路にて、非変化状態を表す判別信号が生成される。このとき、メモリ用回路にて、上位アドレス信号がセレクト信号に基づいて生成される。生成された上位アドレス信号は入力された第二所定数のアドレス信号とともにメモリチップに供給されるので、コンピュータ本体からは生成された上位アドレス信号および入力された第二所定数のアドレス信号に対応するデータへのアクセスが可能となる。
【０００９】
すなわち、コンピュータ本体から入力されるアドレス信号だけでは全メモリ領域にアクセスできないメモリチップであっても、セレクト信号に基づいて同第二所定数のアドレス信号以外のアドレス信号が生成されるので、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能となる。例えば、コンピュータ本体が旧機種であって１２８Ｍビット以下のＤＲＡＭしか全メモリ領域にアクセスできないアドレス信号を出力する場合に、２５６Ｍビット以上のＤＲＡＭに対して１２８Ｍビットより大きいメモリ領域にアクセスすることが可能となる。また、より多くのメモリ領域にアクセスできる新機種のようなコンピュータ本体に接続されても、入力される全数のアドレス信号に対応した容量のメモリ領域にアクセスすることが可能である。従って、新旧の機種にかかわわらずメモリモジュールを共通化させ、機種別のメモリモジュールを製造する必要がなくなる。
むろん、様々なメモリ容量のメモリチップに対して本発明を適用可能である。
【００１０】
ここで、上記メモリチップは、一つのみ設けられていてもよいし、複数設けられていてもよい。メモリチップに対しては、データの書き込みおよび読み出しが可能である以外にも、データの書き込みのみが可能であってもよいし、データの読み出しのみが可能であってもよく、これらの場合であっても本発明にいうアクセス可能に該当する。従って、ＳＤＲＡＭ、ＲＯＭ、等、様々なメモリチップを採用することが可能である。
また、上記上位アドレス信号を生成することによりメモリチップの全領域にアクセス可能となるとメモリ容量を有効に利用できて好適であるものの、上位アドレス信号は、第二所定数のアドレス信号に追加されたアドレス信号であればよいため、メモリチップの全領域にアクセス可能とさせる必要はない。この場合でも、上位アドレス信号を生成してメモリチップに供給することにより、第二所定数のアドレス信号に対応した容量のメモリ空間よりも多い容量のメモリ領域にアクセス可能とさせることができる。
【００１１】
さらに、請求項３にかかる発明では、メモリチップは、さらに選択状態または非選択状態を表すメモリ用セレクト信号を入力し、このメモリ用セレクト信号が選択状態であるときに所定数のアドレス信号に対応するデータのアクセスが可能である。
本メモリモジュールが第二のコンピュータ本体に接続されたとき、コンピュータ本体からメモリ用回路へは、さらに所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号が入力される。このとき、メモリ用回路にて、接続されたコンピュータ本体からの上記所定数のアドレス信号とセレクト信号がメモリチップに供給されるので、コンピュータ本体からはセレクト信号が選択状態であるときに入力された所定数のアドレス信号に対応するデータへのアクセスが可能である。
本メモリモジュールが第一のコンピュータ本体に接続されたとき、メモリ用回路にて、さらにメモリ用セレクト信号がセレクト信号に基づいて生成される。生成されたメモリ用セレクト信号はメモリチップに供給されるので、同メモリ用セレクト信号が選択状態であるときにメモリチップはアクセス可能となる。メモリ用セレクト信号を生成することにより、コンピュータ本体からアクセス可能なメモリチップ数を増やすことができるので、コンピュータ本体が扱うことができるメモリ容量を大きくとることが可能である。
【００１２】
ここで、請求項６にかかる発明のように、上記メモリ用回路は、上記第一および第二のコンピュータ本体から電源電圧を入力して上記メモリチップに供給するための電源ラインを有し、上記判別回路は、上記電源ラインの電位が所定の閾電位から小さいか否かを判別して当該閾電位から小さいと判別したときにオン状態を表すとともにそれ以外のときにオフ状態を表すリセット信号を生成する安定判別回路と、上記リセット信号がオフ状態であるときのみ上記上位アドレス信号が上記未使用状態から異なる状態になるか否かを判別して当該異なる状態になると判別したときに上記判別信号を上記変化状態にして保持するとともに上記上位アドレス信号が上記未使用状態のままであるときには上記判別信号を上記非変化状態に保持する状態保持回路とを備える構成としてもよい。電源ラインの電位が所定の閾電位から大きくなって電源電圧が安定したときのみ上位アドレス信号が上記未使用状態から異なる状態になるか否かが判別されるので、より確実に判別信号が生成される。
【００１３】
また、上記メモリ用回路は、上記メモリチップにアクセスする前に読み出されるデータが書き込まれた不揮発性メモリを有し、上記判別回路は、上記リセット信号がオン状態からオフ状態に切り替わってオフ状態が継続するときに、上記不揮発性メモリからデータの読み出しが開始されたか否かを判別して当該データの読み出しが開始されていないと判別したときにオン状態のマスク信号を生成するとともに同データの読み出しが開始されたと判別したときにオフ状態のマスク信号を生成する読込開始判別回路を備え、上記状態保持回路は、上記マスク信号がオフ状態であるときのみ上記上位アドレス信号が上記未使用状態から異なる状態になるか否かを判別して当該異なる状態になると判別したときに上記判別信号を上記変化状態にして保持するとともに上記上位アドレス信号が上記未使用状態のままであるときには上記判別信号を上記非変化状態に保持する構成としてもよい。電源電圧が安定した後メモリチップにアクセスする前に上位アドレス信号が上記未使用状態から異なる状態になるか否かが判別されるので、さらに確実に判別信号が生成される。
【００１４】
さらに、上記状態保持回路は、上記上位アドレス信号を入力して当該上位アドレス信号の電位と所定の第二閾電位との大小を比較して同上位アドレス信号が上記未使用状態であるときに所定の第一電位の比較結果を出力するとともに同上位アドレス信号が上記未使用状態とは異なる状態であるときに所定の第二電位の比較結果を出力する比較回路と、同比較結果が同第二電位でありかつ上記マスク信号がオフ状態であるときに所定の第三電位の信号を出力するとともに同比較結果が同第一電位であるかまたは上記マスク信号がオン状態であるときに所定の第四電位の信号を出力するゲート回路と、このゲート回路から出力される信号が同四電位であるときに上記判別信号を上記非変化状態にするとともに同第三電位になると上記判別信号を上記変化状態にして保持する保持回路とを備える構成としてもよい。さらに確実に判別信号を生成する具体例を提供することができる。
【００１５】
さらに、請求項４にかかる発明のように、上記メモリ用回路は、上記メモリチップの上位アドレス信号の信号線への接続を、上記判別信号が上記変化状態であるときに上記コンピュータ本体からの上位アドレス信号の信号線とし、上記判別信号が上記非変化状態であるときに上記セレクト信号に基づいて生成された上位アドレス信号の信号線とする第一のスイッチ回路と、上記メモリチップのメモリ用セレクト信号の信号線への接続を、上記判別信号が上記変化状態であるときに上記コンピュータ本体からのセレクト信号の信号線とし、上記判別信号が上記非変化状態であるときに上記セレクト信号に基づいて生成されたメモリ用セレクト信号の信号線とする第二のスイッチ回路とを備える構成としてもよい。これにより、メモリチップに供給する上位アドレス信号とメモリ用セレクト信号とが確実に切り替わる。
【００１６】
本メモリモジュールが第一のコンピュータ本体に接続されたときに上記メモリ用セレクト信号を生成する構成は、様々考えられる。その一例として、上記メモリ用回路は、上記入力した複数のセレクト信号のいずれかが上記メモリ空間の選択状態であるときに上記メモリ用セレクト信号を上記メモリチップの選択状態とし、同入力した複数のセレクト信号の全てが上記メモリ空間の非選択状態であるときに上記メモリ用セレクト信号を上記メモリチップの非選択状態としてもよい。すなわち、複数のセレクト信号にて複数のメモリ空間のいずれかが選択された状態でメモリ用セレクト信号はメモリチップを選択した状態となり、複数のセレクト信号にて複数のメモリ空間全てが選択されていない状態でメモリ用セレクト信号はメモリチップを選択しない状態となる。これにより、適切にメモリ用セレクト信号を生成することができる。
【００１７】
例えば、セレクト信号とメモリ用セレクト信号がローのときに選択状態であってハイのときに非選択状態である場合、複数のセレクト信号をＡＮＤゲートに入力して同ゲートからの出力をメモリ用セレクト信号とすることが可能である。また、セレクト信号とメモリ用セレクト信号がハイのときに選択状態であってローのときに非選択状態である場合、複数のセレクト信号をＯＲゲートに入力して同ゲートからの出力をメモリ用セレクト信号とすることが可能である。なお、セレクト信号とメモリ用セレクト信号とで選択状態と非選択状態の信号の状態が異なる場合、ＮＡＮＤゲートやＮＯＲゲート等を使用してメモリ用セレクト信号を生成することが可能である。
【００１８】
第一のコンピュータ本体が上記第二所定数のアドレス信号に対応した容量の二つのメモリ空間のそれぞれについて選択状態または非選択状態を表す二種類のセレクト信号を生成する場合、上記メモリ用回路は、上記二種類のセレクト信号のいずれかを上記コンピュータ本体から入力して上記追加アドレス信号として上記メモリチップに供給する構成としてもよい。すなわち、簡易な構成にて、二種類のセレクト信号のいずれかが追加アドレス信号とされ、メモリチップに供給される。むろん、三種類以上のセレクト信号を生成する場合に、複数のセレクト信号から追加アドレス信号を生成することも可能である。
【００１９】
コンピュータ本体には、省電力のために使用していないバンクのメモリチップをスリープさせる信号を出力するものもある。そこで、請求項５にかかる発明は、上記メモリチップは、パルス状のクロック信号および同クロック信号入力の有効状態または無効状態を表すメモリ用クロックイネーブル信号を入力して同クロックイネーブル信号が有効状態であるときに同クロック信号に基づいて動作可能であり、上記第一のコンピュータ本体は、上記クロック信号および上記第二所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて上記クロック信号入力の有効状態または無効状態を表す複数のクロックイネーブル信号を生成し、上記第二のコンピュータ本体は、上記クロック信号および上記所定数のアドレス信号に対応した容量のメモリ空間について上記クロック信号入力の有効状態または無効状態を表すクロックイネーブル信号を生成し、上記メモリ用回路は、上記判別信号が上記変化状態であるとき、上記メモリチップのメモリ用クロックイネーブル信号への接続を上記コンピュータ本体からのクロックイネーブル信号の信号線とし、上記判別信号が上記非変化状態であるとき、上記コンピュータ本体から上記クロック信号および上記複数のクロックイネーブル信号を入力して当該複数のクロックイネーブル信号に基づいて上記メモリ用クロックイネーブル信号を生成し、上記メモリチップのメモリ用クロックイネーブル信号への接続を同生成したメモリ用クロックイネーブル信号の信号線とする第三のスイッチ回路を備える構成としてある。
【００２０】
上記メモリチップは、クロック信号と、同クロック信号入力の有効状態または無効状態を表すメモリ用クロックイネーブル信号とを入力して、同クロックイネーブル信号が有効状態であるときに同クロック信号に基づいて動作可能である。
本メモリモジュールが第二のコンピュータ本体に接続されたとき、コンピュータ本体からメモリ用回路へは、さらにパルス状のクロック信号と、所定数のアドレス信号に対応した容量のメモリ空間についてクロック信号入力の有効状態または無効状態を表すクロックイネーブル信号とが入力される。このとき、コンピュータ本体からのクロックイネーブル信号がメモリチップに供給され、第二のコンピュータ本体からのクロックイネーブル信号が有効状態であるときにメモリチップは動作可能となる。
本メモリモジュールが第一のコンピュータ本体に接続されたとき、コンピュータ本体からメモリ用回路へは、さらにパルス状のクロック信号と、第二所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについての複数のクロックイネーブル信号とが入力される。このとき、メモリ用クロックイネーブル信号は、メモリ用回路にて複数のクロックイネーブル信号に基づいて生成される。生成されたメモリ用クロックイネーブル信号は、クロック信号とともにメモリチップに供給されるので、同メモリ用クロックイネーブル信号が有効状態であるときにメモリチップは動作可能となる。すなわち、コンピュータ本体から複数のメモリ空間に対して複数のクロックイネーブル信号が出力されているときに、適切にメモリチップに対してアクセス可能にさせることができる。
以上により、メモリチップに供給するメモリ用クロックイネーブル信号が確実に切り替わる。
【００２１】
本メモリモジュールが第一のコンピュータ本体に接続されたときにメモリ用クロックイネーブル信号を生成する構成は、様々考えられる。その一例として、上記メモリ用回路は、上記入力した複数のクロックイネーブル信号のいずれかが上記メモリ空間のクロック信号入力の有効状態であるときに上記メモリ用クロックイネーブル信号を上記メモリチップのクロック信号入力の有効状態とし、同入力した複数のクロックイネーブル信号の全てが上記メモリ空間のクロック信号入力の無効状態であるときに上記メモリ用クロックイネーブル信号を上記メモリチップのクロック信号入力の無効状態とする構成としてもよい。
【００２２】
すなわち、複数のクロックイネーブル信号にて複数のメモリ空間のいずれかのクロック信号入力が有効とされた状態でメモリ用クロックイネーブル信号はメモリチップのクロック信号入力を有効とした状態となり、複数のクロックイネーブル信号にて複数のメモリ空間全てのクロック信号入力が無効とされた状態でメモリ用クロックイネーブル信号はメモリチップのクロック信号入力を無効とした状態となる。これにより、適切にメモリ用クロックイネーブル信号を生成することができる。なお、メモリ用クロックイネーブル信号は、上記メモリ用セレクト信号と同様のゲート等を使用して生成することが可能である。
【００２３】
また、メモリチップが実装される前のメモリモジュールであっても、メモリチップを実装することにより、同様の作用、効果が得られる。そこで、所定の倍数に基づいて段階的に容量が変化するメモリチップを搭載可能であり、当該メモリチップが搭載されてコンピュータ本体に接続されたときに、所定数のアドレス信号と、当該所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号とに対応して、データのアクセスを実現可能な規格化されたメモリモジュールに用いられるメモリ用補助モジュールであって、上記アドレス信号のいずれかが段階的に変化する上記メモリチップの容量に対応しており、搭載している上記メモリチップの容量に上記コンピュータ本体が対応していない場合、擬似的に上記メモリチップの容量が低い段階のものであるように装うことを実現可能なメモリ用回路と、搭載している上記メモリチップの容量に上記コンピュータ本体が対応しているか否かを判別し、上記メモリ用回路の動作を決定する判別回路とを具備する構成としてもよい。
すなわち、本発明は、メモリチップを備えていないメモリ用補助モジュールであっても有効である。また、請求項２〜請求項８に記載した構成をメモリ用補助モジュールに対応させることも可能である。
【００２４】
【発明の効果】
以上説明したように、請求項１、請求項９にかかる発明によれば、新旧の機種にかかわらずコンピュータ本体に接続して問題なくメモリチップへアクセスすることが可能となり、機種別のメモリモジュールを用意する必要が無くなる。
請求項２、請求項３にかかる発明では、旧機種のようなコンピュータ本体から入力されるアドレス信号だけでは全メモリ領域にアクセスできなくても、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることを可能として、メモリ領域を有効利用することが可能となり、かつ、より多くのメモリ領域にアクセスできる新機種のようなコンピュータ本体にも接続可能であるので、機種別のメモリモジュールを用意する必要が無くなる。
請求項４にかかる発明では、メモリチップに供給する上位アドレス信号とメモリ用セレクト信号とを確実に切り替えることが可能となる。請求項５にかかる発明では、メモリチップに供給するクロックイネーブル信号を確実に切り替えることが可能となる。
請求項６にかかる発明では、より確実に判別信号が生成され、接続されるコンピュータ本体の新旧の機種が違ってもメモリチップに対してより確実にアクセスすることが可能となる。請求項７、請求項８にかかる発明では、さらに確実に判別信号が生成され、接続されるコンピュータ本体の新旧の機種が違ってもメモリチップに対してさらに確実にアクセスすることが可能となる。
【００２５】
【発明の実施の形態】
以下、下記の順序に従って本発明の実施形態を説明する。
（１）第一の実施形態にかかるメモリモジュールの構成：
（２）メモリモジュールの作用：
（３）変形例：
（４）第二の実施形態にかかるメモリモジュールの構成：
【００２６】
（１）第一の実施形態にかかるメモリモジュールの構成：
図１は、本発明の第一の実施形態にかかるメモリモジュール１０の外観を示す正面図である。なお、上下左右の位置関係を説明するときには、同図を基準として説明する。
本メモリモジュール１０は、規格化された形状のプリント基板１０ａに、８個の２５６ＭビットＳＤＲＡＭ２０、複数のゲートＩＣ３１、図示しない抵抗回路、等が実装されている。ＳＤＲＡＭ２０は、アドレス信号の数（行アドレスと列アドレスの合計をＮａとする）に対応して所定の倍数２のＮａ乗に基づいて段階的に記憶容量が変化するメモリチップである。また、基板１０ａの下側縁部には、正面側と背面側とに各８４ピンとされた１６８ピン端子４０が形成されている。同メモリモジュール１０は、デスクトップ型パーソナルコンピュータ（ＰＣ）用の増設メモリカードであり、ＤＩＭＭ仕様とされた１６８ピン端子４０をデスクトップ型ＰＣ（コンピュータ本体）のマザーボード９０のコネクタ（スロット）９１に挿入可能である。コネクタ９１には、端子４０の配置に対応して、１６８箇所の導通部を形成してある。同コネクタ９１は、規格化された１６８ピンのＤＩＭＭを装着可能な形状とされている。メモリモジュール１０を上方からコネクタ９１に挿入すると、マザーボード９０に対して略垂直に取り付けることができ、デスクトップ型ＰＣに接続することができる。その結果、デスクトップ型ＰＣのメモリを増設することができる。
【００２７】
メモリモジュール１０が接続されるデスクトップ型ＰＣは、最新機種ではなく、２５６Ｍバイトのメモリ容量を扱う際に１２８Ｍバイトずつ２バンクとして扱うようになっている。従って、例えば１２８ＭビットＳＤＲＡＭを１６個実装した２５６ＭバイトのＤＩＭＭを増設するのに好適な構成となっている。
図２は、デスクトップ型ＰＣ（第一のコンピュータ本体）のコネクタ９１と、１２８ＭビットＳＤＲＡＭを１６個実装した従来の２５６ＭバイトのＤＩＭＭを用いたとして形成される仮想的なメモリ空間との配線上の対応関係の一部を示している。
図において、１２８Ｍビット仮想メモリＲ１１〜Ｒ１８，Ｒ２１〜Ｒ２８は８個ずつＳＤＲＡＭ群のブロックとされ、２バンクとされている。ここで、図の上側のＳＤＲＡＭ群をＢＡＮＫ１と呼び、下側のＳＤＲＡＭ群をＢＡＮＫ２と呼ぶことにする。コネクタ９１には、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１、Ｄ０〜Ｄ６３、ＣＳ０、ＣＳ１、ＣＫＥ１、ＣＫＥ２、等の各種信号線の接続部が形成されている。
【００２８】
ここで、ＣＬＫ信号はクロック信号を意味しており、ＰＣが所定周波数のパルス状のクロック信号を生成してＣＬＫ信号線に供給する。
ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号はＳＤＲＡＭに対して行アドレスを与えるタイミングを伝える信号を意味しており、ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）信号はＳＤＲＡＭに対して列アドレスを与えるタイミングを伝える信号を意味している。Ａ０〜Ａ１１信号は、メモリ空間内のアドレスを指定する第二所定数（１２種類）のアドレス信号を意味している。８ビットのデータが入出力可能な１２８ＭビットＳＤＲＡＭを実装したＤＩＭＭでは、行アドレスとして１２種類、列アドレスとして１０種類のアドレス信号がＳＤＲＡＭに供給される。ＰＣは、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１信号を生成し、ＣＬＫ信号に合わせて信号線に供給する。
【００２９】
Ｄ０〜Ｄ６３信号は、６４種類のデータ信号を意味している。６４本のデータ信号線は８本ずつ８組に分けられ、ＳＤＲＡＭ群中の各ＳＤＲＡＭに８本ずつ接続されている。
ＣＳ０、ＣＳ１信号は、アクセスするＳＤＲＡＭ群を選択するチップセレクト信号（セレクト信号）であり、各ＳＤＲＡＭ群のそれぞれについて選択状態または非選択状態を表す信号である。同信号は、ＳＤＲＡＭ群の選択状態がＬ（ロー）、非選択状態がＨ（ハイ）で表された負論理の信号である。ＣＳ０、ＣＳ１信号は、同時にＬとなることはなく、ＳＤＲＡＭにアクセスする際にいずれか一つのみＬとなるようになっている。
【００３０】
ＣＫＥ１、ＣＫＥ２信号は、二つのＳＤＲＡＭ群のそれぞれについてＣＬＫ信号入力の有効状態または無効状態を表すクロックイネーブル信号であり、クロック信号入力の有効状態がＨ、無効状態がＬの正論理の信号である。ＰＣは、ＣＳ０、ＣＳ１、ＣＫＥ１、ＣＫＥ２信号を生成し、ＣＬＫ信号に合わせて信号線に供給する。
これらの他、コネクタ９１には、二種類の拡張アドレス信号ＢＡ０、ＢＡ１の信号線や、電源ライン、等の接続部も形成されている。
そして、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１、Ｄ０〜Ｄ６３信号はＢＡＮＫ１，２の両方に供給され、ＣＳ０、ＣＫＥ０信号はＢＡＮＫ１に供給され、ＣＳ１、ＣＫＥ１信号はＢＡＮＫ２に供給されている。
【００３１】
図３は、各ＳＤＲＡＭ群内の仮想メモリに対応する従来の１２８ＭビットＳＤＲＡＭの端子と同端子に接続される信号線の要部を示している。なお、ＳＤＲＡＭ内に端子名を記載するとともにＳＤＲＡＭ外に信号線名を記載している。
同ＳＤＲＡＭは、セレクト信号と、Ａ０〜Ａ１１信号を入力して、同セレクト信号がＬ（選択状態）であるときにＡ０〜Ａ１１信号に対応するデータのアクセスが可能なメモリである。また、クロックイネーブル信号をＣＫＥ端子に入力して同クロックイネーブル信号がＨ（有効状態）であるときにＣＬＫ信号に基づいて動作可能である。
【００３２】
ＢＡＮＫ１内の仮想メモリＲ１１に対しては、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１、Ｄ０〜Ｄ７信号線が、それぞれ、クロック信号入力端子ＣＬＫ、行アドレス信号入力端子ＲＡＳ、列アドレス信号入力端子ＣＡＳ、アドレス信号入力端子Ａ０〜Ａ１１、データ信号入出力端子Ｄ０〜Ｄ７に接続され、対応する信号が同端子から入出力される仕様となっている。なお、同じＢＡＮＫ１内の別の仮想メモリＲ１２〜Ｒ１８に対するデータ信号入出力端子Ｄ０〜Ｄ７には、異なる８本ずつのデータ信号線が接続される仕様である。また、ＣＳ０、ＣＫＥ０信号線が、それぞれ、チップセレクト信号入力端子ＣＳ、クロックイネーブル信号入力端子ＣＫＥに接続され、ＢＡＮＫ１について選択状態または非選択状態を表すチップセレクト信号がＣＳ端子に入力され、同ＢＡＮＫ１についてクロック信号入力の有効状態または無効状態を表すクロックイネーブル信号がＣＫＥ端子に入力される仕様となっている。仮想メモリＲ１２〜Ｒ１８についても、同じＣＳ０、ＣＫＥ０信号線が接続される仕様である。
【００３３】
一方、ＢＡＮＫ２内の仮想メモリＲ２１に対して、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１、Ｄ０〜Ｄ７端子については仮想メモリＲ１１と同じ信号線が接続される仕様である。そして、ＣＳ１、ＣＫＥ１信号線が、それぞれ、ＣＳ、ＣＫＥ端子に接続され、ＢＡＮＫ２について選択状態または非選択状態を表すチップセレクト信号がＣＳ端子に入力され、同ＢＡＮＫ２についてクロック信号入力の有効状態または無効状態を表すクロックイネーブル信号がＣＫＥ端子に入力される仕様となっている。仮想メモリＲ２２〜Ｒ２８についても、同じＣＳ１、ＣＫＥ１信号線が接続される仕様である。
なお、１２８ＭビットＳＤＲＡＭは、拡張アドレス信号を入力可能なＢＡ０、ＢＡ１端子等も備えている。従って、行アドレスとして１２ビット、列アドレスとして１０ビット、拡張アドレスとして２ビットの計２４ビットを入力し、アドレスに対応する８ビットのデータを入出力するので、２の２４乗×８ビット、すなわち、１２８Ｍビットのメモリ空間を有している。
【００３４】
図４は、上記デスクトップ型ＰＣがコネクタ９１から出力する信号の状態を表したタイミングチャートである。
本デスクトップ型ＰＣは、省電力のために使用していないバンクのメモリをスリープさせるようにクロックイネーブル信号を出力する。ＢＡＮＫ１のＳＤＲＡＭにアクセスするとき、同ＳＤＲＡＭをスリープ状態から解除させるためにＣＫＥ０信号をＬ→Ｈに立ち上げる（タイミングｔ１）。同ＳＤＲＡＭにアクセスするとき、ＣＳ０信号をＨ→Ｌに立ち下げる（タイミングｔ２）。ＢＡＮＫ１のＳＤＲＡＭへのアクセスを終了するときには、ＣＳ０信号をＬ→Ｈに立ち上げる（タイミングｔ３）。ＢＡＮＫ１のＳＤＲＡＭをスリープ状態にするときにはＣＫＥ０信号をＨ→Ｌに立ち下げ、ＢＡＮＫ２のＳＤＲＡＭにアクセスするとき、同ＳＤＲＡＭをスリープ状態から解除させるためにＣＫＥ１信号をＬ→Ｈに立ち上げる（タイミングｔ４）。ＢＡＮＫ２のＳＤＲＡＭにアクセスするとき、ＣＳ１信号をＨ→Ｌに立ち下げ（タイミングｔ５）、同ＳＤＲＡＭへのアクセスを終了するときには、ＣＳ１信号をＬ→Ｈに立ち上げる（タイミングｔ６）。両ＢＡＮＫ１，２のＳＤＲＡＭをスリープ状態にするときには、両ＣＫＥ０、ＣＫＥ１信号をＬの状態にする。
【００３５】
このように、本デスクトップ型ＰＣは、ＣＳ０、ＣＳ１信号が同時にはＬとならないように、第二所定数のアドレス信号に対応した容量（１２８Ｍビット×８）の二つのメモリ空間のそれぞれについて二つのセレクト信号を生成する。また、ＣＫＥ０、ＣＫＥ１信号が同時にはＨとならないように、二つのメモリ空間のそれぞれについて二つのクロックイネーブル信号を生成する。
【００３６】
近年、２５６ＭビットＳＤＲＡＭを８個実装した２５６ＭバイトのＤＩＭＭが用いられるようになってきた。図５は、上記デスクトップ型ＰＣを用いたときに２５６ＭビットＳＤＲＡＭの端子と同端子に接続可能な信号線の要部を示している。
２５６ＭビットＳＤＲＡＭは、メモリ用セレクト信号と、第二所定数のアドレス信号Ａ０〜Ａ１１より多い複数のアドレス信号Ａ０〜Ａ１２を入力して、同メモリ用セレクト信号がＬ（選択状態）であるときにＡ０〜Ａ１２信号に対応するデータのアクセスが可能なメモリである。また、メモリ用クロックイネーブル信号をＣＫＥ端子に入力して同メモリ用クロックイネーブル信号がＨ（有効状態）であるときにＣＬＫ信号に基づいて動作可能である。
【００３７】
図に示すように、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ｄ０〜Ｄ７端子については、対応する信号が存在するため、信号を直接入力可能である。しかし、アドレス信号入力端子については、Ａ１２端子に対応する信号が常時電圧レベルＬ（所定の未使用状態）であるため、メモリ容量の半分である１２８Ｍビットの領域にしかアクセスできないことになる。また、ＣＳ、ＣＫＥ端子に直接相当する信号は存在せず、ＣＳ０、ＣＳＫ０信号、または、ＣＳ１、ＣＳＫ１信号を入力すると、結局のところ１２８Ｍビットの領域にしかアクセスできず、Ａ０〜Ａ１１のアドレス信号しか出力しないコンピュータ本体では２５６ＭビットＳＤＲＡＭの半分の領域しか扱うことができないことになる。
本メモリモジュール１０は、後述するメモリ用回路により、Ａ０〜Ａ１１信号よりも上位のＡ１２のアドレス信号（追加アドレス信号）を生成し、Ａ０〜Ａ１１信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能である。
【００３８】
図６は、メモリモジュール１０の回路の要部を示した回路図である。図の２５６ＭビットＳＤＲＡＭ２０は、図１で示した８個のＳＤＲＡＭ２０のうちの一つ（例えば、一番左端のＳＤＲＡＭ）を代表して示している。実際には、同じような回路が８個のＳＤＲＡＭ２０全てに対して形成してある。各ＳＤＲＡＭ２０に対しては、Ｄ０〜Ｄ７端子に接続されるデータ信号線の種類が異なるのみであり、残りの端子には同じデータ信号線が接続されている。なお、分かりやすく説明するため、ＲＡＳ、ＣＡＳ、Ａ０〜Ａ１１、Ｄ０〜Ｄ７端子については入出力される信号名のみを記載しているが、実際にはこれらの信号の信号線は１６８ピン端子４０に接続されている。
【００３９】
図において、メモリ用回路３０と端子４０とから、メモリ用補助モジュール１２が構成される。メモリ用回路３０は、ＡＮＤゲート３１ａ、ＯＲゲート３１ｂを備えている。同ゲート３１ａ，ｂは、ゲートＩＣ３１内に設けられている。
ＡＮＤゲート３１ａの二つの入力端子には、それぞれ端子４０内のＣＳ０端子４１ａ、ＣＳ１端子４１ｂが接続されている。また、ＡＮＤゲート３１ａの出力端子には、ＳＤＲＡＭ２０のＣＳ端子が接続されている。そして、１２８ＭビットＳＤＲＡＭ用のセレクト信号であるＣＳ０、ＣＳ１信号の論理積がメモリ用セレクト信号ＣＳとして２５６ＭビットＳＤＲＡＭ２０のＣＳ端子に供給される。すなわち、本メモリモジュール１０は、入力したＣＳ０、ＣＳ１信号のいずれかがＬ（１２８Ｍビット仮想メモリのメモリ空間の選択状態）であるときにメモリ用セレクト信号ＣＳをＬ（２５６ＭビットＳＤＲＡＭの選択状態）とし、入力したＣＳ０、ＣＳ１信号の全てがＨ（１２８Ｍビット仮想メモリのメモリ空間の非選択状態）であるときにＣＳ信号をＨ（２５６ＭビットＳＤＲＡＭの非選択状態）とする。同回路にて、複数のセレクト信号を入力し、入力した複数のセレクト信号に基づいて、適切にメモリ用セレクト信号を生成することができる。
【００４０】
また、ＳＤＲＡＭ２０のＡ１２端子には、ＣＳ１が接続されている。すなわち、ＣＳ１信号がＬであるときにはＡ１２端子から入力されるＡ１２信号は「０」となり、ＣＳ０信号がＬであるときはＣＳ１信号がＨであってＡ１２端子から入力されるＡ１２信号は「１」となる。同回路にて、複数のセレクト信号を入力し、入力したセレクト信号に基づいて、簡易な構成ながら第二所定数のアドレス信号Ａ０〜Ａ１１に追加された追加アドレス信号Ａ１２を生成することができる。この追加アドレス信号Ａ１２は、Ａ０〜Ａ１１信号にて表されるアドレスよりも上位のアドレスを表すことが可能な信号とされている。すると、図７に示すように、２５６ＭビットＳＤＲＡＭ２０の半分のメモリ領域がＣＳ０信号＝Ｌすなわち上記ＢＡＮＫ１に割り当てられ、残りの半分のメモリ領域がＣＳ１信号＝Ｌすなわち上記ＢＡＮＫ２に割り当てられる。なお、上述した可能メモリＲ１１〜Ｒ１８，Ｒ２１〜Ｒ２８に対応して割り当てられるメモリ領域に同じ符号を付している。図に示すように、例えば、ＢＡＮＫ１に割り当てられた仮想メモリＲ１１と、ＢＡＮＫ２に割り当てられた仮想メモリＲ２１とが、左端にある同じ２５６ＭビットＳＤＲＡＭ２０の内部に設けられていることが分かる。このように、セレクト信号に応じて同一のＳＤＲＡＭのメモリ領域を使い分けることができ、本メモリモジュールを擬似的に１２８ＭビットＳＤＲＡＭを使用した２バンク構成のメモリモジュールとして扱うことが可能となる。
なお、二種類のセレクト信号ＣＳ０，ＣＳ１からＡ１２信号を生成してＡ１２端子に入力する際には、ＣＳ１信号をＡ１２端子に入力する代わりに、ＣＳ０信号をＡ１２端子に入力するようにしてもよい。
【００４１】
このように、メモリ用回路３０は、デスクトップ型ＰＣから第二所定数のアドレス信号Ａ０〜Ａ１１と複数のセレクト信号ＣＳ０，ＣＳ１とを入力して、メモリ用セレクト信号ＣＳと追加アドレス信号Ａ１２とを生成し、ＣＳ信号、追加アドレス信号Ａ１２、第二所定数のアドレス信号Ａ０〜Ａ１１を２５６ＭビットＳＤＲＡＭ２０に供給することにより対応するデータへのアクセスをデスクトップ型ＰＣから可能とする。
デスクトップ型ＰＣには、使用していないバンクの１２８ＭビットＳＤＲＡＭをスリープさせる複数のクロックイネーブル信号を出力するものもある。そこで、メモリ用回路３０は、デスクトップ型ＰＣからＣＬＫ信号および複数のクロックイネーブル信号ＣＫＥ０，ＣＫＥ１を入力し、入力したＣＫＥ０、ＣＫＥ１信号に基づいてメモリ用クロックイネーブル信号ＣＫＥを生成してＣＬＫ信号とともにＳＤＲＡＭ２０に供給する。
【００４２】
ＳＤＲＡＭ２０のＣＬＫ端子には、端子４０内のＣＬＫ端子４１ｃが接続されている。従って、メモリ用回路３０は、ＣＬＫ信号をデスクトップ型ＰＣから入力してＳＤＲＡＭ２０に供給するようになっている。
また、ＯＲゲート３１ｂの二つの入力端子には、それぞれ端子４０内のＣＫＥ０端子４１ｄ、ＣＫＥ１端子４１ｅが接続されている。同ＯＲゲート３１ｂの出力端子には、ＳＤＲＡＭ２０のＣＫＥ端子が接続されている。そして、１２８ＭビットＳＤＲＡＭ用のＣＫＥ０、ＣＫＥ１信号の論理和がＣＫＥ信号として２５６ＭビットＳＤＲＡＭ２０のＣＫＥ端子に供給される。すなわち、本メモリモジュール１０は、入力したＣＫＥ０、ＣＫＥ１信号のいずれかがＨ（１２８Ｍビット仮想メモリのメモリ空間のクロック信号入力の有効状態）であるときにＣＫＥ信号をＨ（２５６ＭビットＳＤＲＡＭのクロック信号入力の有効状態）とし、入力したＣＫＥ０、ＣＫＥ１の全てがＬ（１２８Ｍビット仮想メモリのメモリ空間のクロック信号入力の無効状態）であるときにＣＫＥ信号をＬ（２５６ＭビットＳＤＲＡＭのクロック信号入力の無効状態）とする。
【００４３】
（２）メモリモジュールの作用：
次に、図８に示すタイミングチャートを参照しながら、本メモリモジュール１０の作用を説明する。なお、タイミングｔ１〜ｔ７は、図４と同じタイミングとしている。
ＣＫＥ０信号がＬ→Ｈに立ち上がって（タイミングｔ１）ＢＡＮＫ１の仮想メモリをスリープ状態から解除させる状態となると、ＯＲゲート３１ｂの入力端子の一方にＨが入力されるので、ＯＲゲート３１ｂから出力されるＣＫＥ信号はＨ（有効状態）となる。また、ＣＫＥ０信号がＨ→Ｌに立ち下がるとともにＣＫＥ１信号がＬ→Ｈに立ち上がって（タイミングｔ４）ＢＡＮＫ２の仮想メモリをスリープ状態から解除させる状態となっても、ＯＲゲート３１ｂの入力端子の一方にＨが入力されるので、ＯＲゲート３１ｂから出力されるＣＫＥ信号はＨ（有効状態）となる。一方、ＣＫＥ１信号がＨ→Ｌに立ち下がって（タイミングｔ７）両ＢＡＮＫ１，２の仮想メモリをスリープさせる状態になると、ＯＲゲート３１ｂの両入力端子にＬが入力されるので、ＯＲゲート３１ｂから出力されるＣＫＥ信号はＬ（無効状態）となる。
【００４４】
すると、２５６ＭビットＳＤＲＡＭ２０は、両ＢＡＮＫ１，２の仮想メモリをスリープ状態にさせるときのみＣＫＥ端子にＬが入力され、ＣＬＫ信号入力が無効となる。一方、ＢＡＮＫ１，２のいずれかの仮想メモリをスリープ状態から解除させる状態となるとＣＫＥ端子にＨが入力され、ＣＬＫ信号入力が有効となって入力されるＣＬＫ信号に基づいて動作する。
このように、デスクトップ型ＰＣから複数の１２８Ｍビット仮想メモリのメモリ空間に対して複数のクロックイネーブル信号が出力されているときに、適切に２５６ＭビットＳＤＲＡＭに対してアクセス可能にさせることができる。
【００４５】
ＣＫＥ０信号がＨであるときにＣＳ０信号がＨ→Ｌに立ち下がって（タイミングｔ２）ＢＡＮＫ１の仮想メモリにアクセスする状態となると、ＡＮＤゲート３１ａの入力端子の一方にＬが入力されるので、ＡＮＤゲート３１ａから出力されるＣＳ信号はＬ（選択状態）となる。このとき、ＣＳ１信号はＨであるので、Ａ１２信号は１を意味するＨとなり、ＳＤＲＡＭ２０のＡ１２端子にはＨが入力される。
また、ＣＫＥ１信号がＨであるときにＣＳ１信号がＨ→Ｌに立ち下がって（タイミングｔ５）ＢＡＮＫ２の仮想メモリにアクセスする状態となっても、ＡＮＤゲート３１ａの入力端子の一方にＬが入力されるので、ＡＮＤゲート３１ａから出力されるＣＳ信号はＬ（選択状態）となる。このとき、ＣＳ１信号はＬであるので、Ａ１２信号は０を意味するＬとなり、ＳＤＲＡＭ２０のＡ１２端子にはＬが入力される。
【００４６】
すると、２５６ＭビットＳＤＲＡＭ２０は、デスクトップ型ＰＣから両ＢＡＮＫ１，２の仮想メモリにアクセスする状態となるとＣＳ端子にＬが入力され、同デスクトップ型ＰＣからアクセス可能となる。
ここで、ＢＡＮＫ１の仮想メモリにアクセスする状態であるときにはＡ１２信号が１となり、ＢＡＮＫ２の仮想メモリにアクセスする状態であるときにはＡ１２信号が０となるので、デスクトップ型ＰＣからは追加アドレス信号Ａ１２と第二所定数のアドレス信号Ａ０〜Ａ１１に対応する２５６Ｍビット分のデータへのアクセスが可能となる。
【００４７】
このように、コンピュータ本体から入力される第二所定数のアドレス信号Ａ０〜Ａ１１だけでは１２８Ｍビットのメモリ領域にしかアクセスできない２５６Ｍビットメモリであっても、セレクト信号に基づいてＡ０〜Ａ１１信号以外の追加アドレス信号Ａ１２が生成されるので、従来ではアクセスできなかったメモリ領域に対してコンピュータ本体からアクセスすることが可能となり、メモリ領域を有効利用することが可能となる。その結果、２５６ＭビットＳＤＲＡＭを使用したメモリモジュールでありながら、あたかも１２８ＭビットＳＤＲＡＭを使用して２バンク構成としたメモリモジュールのようにしてコンピュータ本体からアクセスすることが可能となる。現在、２５６ＭビットＳＤＲＡＭがＳＤＲＡＭの主流となり、１２８ＭビットＳＤＲＡＭを入手することが困難となってきているが、本発明により最新機種ではないコンピュータ本体であっても２５６ＭビットＳＤＲＡＭを実装したメモリモジュールを有効に利用することが可能となる。
また、複数のセレクト信号ＣＳ０，ＣＳ１からメモリ用セレクト信号ＣＳを生成することにより、コンピュータ本体からアクセス可能なメモリ数を増やすことができるので、コンピュータ本体が扱うことができるメモリ容量を大きくとることが可能である。
【００４８】
（３）変形例：
本発明のメモリモジュールは、様々な変形例が考えられる。
上述したメモリモジュール１０はＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）無しのＤＩＭＭであるが、ＥＣＣ付きのメモリモジュールであってもＥＣＣ用のメモリが増えるだけであり、本発明を適用可能である。むろん、ＤＩＭＭ以外にも、ＳＩＭＭ等であってもよい。
ＳＤＲＡＭには、データ信号入出力端子が１６本のメモリもある。このようなメモリであっても、コンピュータ本体が生成する第二所定数のアドレス信号よりも多い複数のアドレス信号を入力可能なメモリであれば、本発明を適用することにより、メモリ領域を有効利用することが可能となる。むろん、データ信号入出力端子が８本、１６本以外のメモリに対しても本発明を適用可能である。また、データの読み出しのみ可能なＲＯＭ等であっても、本発明を適用可能である。
さらに、コンピュータ本体が第二所定数のアドレス信号だけで１２８Ｍビットメモリまで扱うことが可能なもの以外であっても、本発明を適用可能である。例えば、６４Ｍビットメモリまで扱うことが可能なコンピュータ本体である場合、本発明を適用することにより、１２８Ｍビットメモリを扱うことが可能になるし、後述するように２５６Ｍビット以上のメモリ容量を有するメモリも扱うことが可能となる。また、２５６Ｍビットメモリまで扱うことが可能なコンピュータ本体である場合、本発明を適用することにより、５１２Ｍビット以上のメモリ容量を有するメモリを扱うことが可能となる。
【００４９】
セレクト信号とメモリ用セレクト信号が正論理である場合、図９に示すように、ＡＮＤゲート３１ａの代わりにＯＲゲート３２ａを使用すればよい。すると、ＣＳ０、ＣＳ１信号のいずれかがＨ（選択状態）であるときにメモリ用セレクト信号ＣＳがＨ（選択状態）となり、ＳＤＲＡＭに対してアクセス可能となる。
また、クロックイネーブル信号とメモリ用クロックイネーブル信号が負論理である場合、同図に示すように、ＯＲゲート３１ｂの代わりにＡＮＤゲート３２ｂを使用すればよい。すると、ＣＫＥ０、ＣＫＥ１信号のいずれかがＬ（有効状態）であるときにＣＫＥ信号がＬ（有効状態）となり、ＳＤＲＡＭはＣＬＫ信号に基づいて動作可能となる。
【００５０】
さらに、本発明のメモリモジュールに実装されるメモリにメモリ用セレクト信号を供給しなくても、本メモリモジュールを動作させることが可能である。コンピュータ本体が第二所定数のアドレス信号に対応した容量の二つのメモリ空間のそれぞれについて二種類のセレクト信号を生成する場合、メモリ用セレクト信号を生成せず、実装されたメモリのＣＳ端子を常時選択状態としておいてもよい。むろん、メモリは、第二所定数のアドレス信号より多い複数のアドレス信号を入力して対応するデータのアクセスが可能であればよく、ＣＳ端子が設けられていなくてもよい。
この場合、メモリ用回路は、コンピュータ本体から第二所定数のアドレス信号とセレクト信号とを入力し、入力したセレクト信号に基づいて第二所定数のアドレス信号に追加された追加アドレス信号を生成し、当該追加アドレス信号と入力した第二所定数のアドレス信号とをメモリに供給することにより対応するデータへのアクセスをコンピュータ本体から可能とすればよい。上記の例では、コンピュータ本体から入力される二種類のセレクト信号のいずれかを追加アドレス信号としてメモリに供給することにより、セレクト信号に応じて同一のメモリのメモリ領域を使い分けることができ、メモリ領域を有効利用することが可能となる。
【００５１】
追加アドレス信号は、メモリに入力可能な最上位アドレスを表すアドレス信号以外であってもよい。図１０は、別の変形例にかかるメモリモジュールに実装された２５６ＭビットＳＤＲＡＭに入力される信号の要部を示したブロック図である。Ａ１１、Ａ１２端子が列アドレス入力に用いられず行アドレス入力にのみ用いられる場合、端子から入力されるＡ０〜Ａ１０信号を２５６ＭビットＳＤＲＡＭのＡ０〜Ａ１０端子に入力するとともにＡ１１信号を２５６ＭビットＳＤＲＡＭのＡ１２端子に入力し、ＣＳ１信号を追加アドレス信号としてＡ１１端子に入力してもよい。また、Ａ１０〜Ａ１２端子が行アドレス入力にのみ用いられるＳＤＲＡＭである場合、１６８ピン端子から入力されるＡ０〜Ａ９信号をＳＤＲＡＭのＡ０〜Ａ９端子に入力するとともにＡ１０、Ａ１１信号をそれぞれＳＤＲＡＭのＡ１１、Ａ１２端子に入力し、ＣＳ１信号を追加アドレス信号としてＡ１０端子に入力してもよい。むろん、Ａ０端子が行アドレス入力にのみ用いられる場合には、１６８ピン端子から入力されるＣＳ１信号を追加アドレス信号としてＡ０端子に入力してもよい。
【００５２】
また、三以上のバンクを選択する三種類以上のセレクト信号から複数の追加アドレス信号を生成してもよい。図１１は、別の変形例にかかるメモリモジュールの回路の要部を示した回路図である。
本メモリモジュールは、５１２ＭビットＳＤＲＡＭを８個実装した５１２ＭバイトのＤＩＭＭである。同５１２ＭビットＳＤＲＡＭは、１４種類のアドレス信号Ａ０〜Ａ１３を入力可能であり、デスクトップ型ＰＣから入力される第二所定数のアドレス信号Ａ０〜Ａ１１と比べて二種類多く、同ＳＤＲＡＭの全メモリ領域にアクセスするためにはアドレス信号をさらに二種類必要とする。図の５１２ＭビットＳＤＲＡＭは、８個のＳＤＲＡＭのうちの一つを代表して示している。一方、デスクトップ型ＰＣは、５１２Ｍバイトのメモリ容量を扱う際に１２８Ｍバイトずつ４バンクとして扱うようになっているものを例にとって説明する。
【００５３】
図において、メモリ用回路５０は、ＡＮＤゲート５１ａ〜ｄ、ＯＲゲート５１ｅ〜ｇを備えている。
ＡＮＤゲート５１ａの二つの入力端子にはそれぞれ１６８ピン端子４０内のＣＳ０、ＣＳ１端子が接続され、ＡＮＤゲート５１ｂの二つの入力端子にはそれぞれ１６８ピン端子４０内のＣＳ２、ＣＳ３端子が接続されている。ＡＮＤゲート５１ｃの二つの入力端子にはそれぞれＡＮＤゲート５１ａ，ｂの出力端子が接続されている。また、ＡＮＤゲート５１ｃの出力端子には、ＳＤＲＡＭのＣＳ端子が接続されている。すなわち、本メモリモジュールは、入力した複数のセレクト信号ＣＳ０〜ＣＳ３のいずれかがＬ（１２８Ｍビット仮想メモリのメモリ空間の選択状態）であるときにメモリ用セレクト信号ＣＳをＬ（５１２ＭビットＳＤＲＡＭの選択状態）とし、入力したＣＳ０〜ＣＳ３信号の全てがＨ（１２８Ｍビット仮想メモリのメモリ空間の非選択状態）であるときにＣＳ信号をＨ（５１２ＭビットＳＤＲＡＭの非選択状態）とする。
【００５４】
ＳＤＲＡＭのＡ１３端子には、ＡＮＤゲート５１ｂの出力端子が接続されている。また、ＡＮＤゲート５１ｄの二つの入力端子にはそれぞれ端子４０内のＣＳ１、ＣＳ３端子が接続されている。そして、ＳＤＲＡＭのＡ１２端子には、ＡＮＤゲート５１ｃの出力端子が接続されている。
すなわち、図１２に示すように、ＣＳ０〜ＣＳ３信号が順に０，１，１，１であるときＡ１３、Ａ１２信号はそれぞれ１，１となり、ＣＳ０〜ＣＳ３信号が順に１，０，１，１であるときＡ１３、Ａ１２信号はそれぞれ１，０となる。また、ＣＳ０〜ＣＳ３信号が順に１，１，０，１であるときＡ１３、Ａ１２信号はそれぞれ０，１となり、ＣＳ０〜ＣＳ３信号が順に１，１，１，０であるときＡ１３、Ａ１２信号はそれぞれ０，０となる。このように、ＬとなるＣＳ０〜ＣＳ３信号が異なればＡ１３、Ａ１２信号の組み合わせも異なるので、同回路にて、複数のセレクト信号を入力し、入力したセレクト信号に基づいて、第二所定数のアドレス信号Ａ０〜Ａ１１に追加された追加アドレス信号Ａ１２，Ａ１３を生成することができる。その結果、５１２ＭビットＳＤＲＡＭ２０のメモリ領域の１／４ずつがＣＳ０〜ＣＳ３信号＝ＬすなわちＢＡＮＫ１〜ＢＡＮＫ４に割り当てられる。
【００５５】
なお、Ａ１３信号を生成してＡ１３端子に入力する際には、ＣＳ２、ＣＳ３信号の論理積を入力する代わりに、ＣＳ０、ＣＳ１信号の論理積を入力してもよい。また、Ａ１２信号を生成してＡ１２端子に入力する際には、ＣＳ１、ＣＳ３信号の論理積を入力する代わりに、ＣＳ０、ＣＳ２信号の論理積を入力してもよい。
このようなメモリ用回路５０であっても、デスクトップ型ＰＣから第二所定数のアドレス信号Ａ０〜Ａ１１と複数のセレクト信号ＣＳ０〜ＣＳ３とを入力して、メモリ用セレクト信号ＣＳと追加アドレス信号Ａ１２，Ａ１３とを生成し、ＣＳ信号、追加アドレス信号Ａ１２，Ａ１３、第二所定数のアドレス信号Ａ０〜Ａ１１を５１２ＭビットＳＤＲＡＭに供給することにより全メモリ領域について対応するデータへのアクセスをデスクトップ型ＰＣから可能とする。
【００５６】
また、ＯＲゲート５１ｅの二つの入力端子にはそれぞれ端子４０内のＣＫＥ０、ＣＫＥ１端子が接続され、ＯＲゲート５１ｆの二つの入力端子にはそれぞれ端子４０内のＣＫＥ２、ＣＫＥ３端子が接続されている。ＯＲゲート５１ｇの二つの入力端子にはそれぞれＯＲゲート５１ｅ，ｆの出力端子が接続されている。また、ＯＲゲート５１ｇの出力端子には、ＳＤＲＡＭのＣＫＥ端子が接続されている。すなわち、本メモリモジュールは、入力した複数のクロックイネーブル信号ＣＫＥ０〜ＣＫＥ３のいずれかがＨ（１２８Ｍビット仮想メモリのメモリ空間のクロック信号入力の有効状態）であるときにメモリ用クロックイネーブル信号ＣＫＥをＨ（５１２ＭビットＳＤＲＡＭのクロック信号入力の有効状態）とし、入力したＣＫＥ０〜ＣＫＥ３信号の全てがＬ（１２８Ｍビット仮想メモリのメモリ空間のクロック信号入力の無効状態）であるときにＣＫＥ信号をＬ（５１２ＭビットＳＤＲＡＭのクロック信号入力の無効状態）とする。従って、デスクトップ型ＰＣから複数の１２８Ｍビット仮想メモリのメモリ空間に対して複数のクロックイネーブル信号が出力されているときに、適切に５１２ＭビットＳＤＲＡＭに対してアクセス可能にさせることができる。
【００５７】
むろん、コンピュータ本体が、１２８Ｍバイトずつ３バンクを扱うものである場合、メモリモジュールにはＣＳ３、ＣＫＥ３信号が入力されないことになるが、図１１で示した回路を利用して５１２ＭビットＳＤＲＡＭのうち、１２８×３＝３８４Ｍビット分のメモリ領域を使用することが可能となる。この場合、５１２ＭビットＳＤＲＡＭの全メモリ領域は使用されないことになるが、第二所定数のアドレス信号Ａ０〜Ａ１１だけでアクセス可能な１２８Ｍビットのメモリ領域よりは広い領域をコンピュータ本体から扱うことが可能となるので、５１２ＭビットＳＤＲＡＭのメモリ領域を有効利用することが可能となることに変わりはない。
【００５８】
なお、メモリモジュールに、Ａ０〜Ａ１４信号を入力可能な１Ｇ（ギガ）ビットＳＤＲＡＭを実装する場合でも、コンピュータ本体が第二所定数のアドレス信号Ａ０〜Ａ１１と８種類のセレクト信号ＣＳ０〜ＣＳ７とを生成可能であれば、本発明を適用可能である。このとき、メモリ用回路は、コンピュータ本体からＡ０〜Ａ１１信号とＣＳ０〜ＣＳ７信号とを入力して、メモリ用セレクト信号ＣＳと追加アドレス信号Ａ１２〜Ａ１４とを生成し、ＣＳ信号、追加アドレス信号Ａ１２〜Ａ１４、第二所定数のアドレス信号Ａ０〜Ａ１１を１ＧビットＳＤＲＡＭに供給することにより全メモリ領域について対応するデータへのアクセスをデスクトップ型ＰＣから可能とする。また、８種類のクロックイネーブル信号ＣＫＥ０〜ＣＫＥ７を入力して、メモリ用クロックイネーブル信号ＣＫＥを生成することができる。
【００５９】
さらに、メモリが実装される前のメモリモジュールであっても、メモリを実装することにより、第二所定数のアドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることが可能となる。従って、図６で示したように、メモリモジュール１０からＳＤＲＡＭ２０を除いたメモリ用補助モジュール１２であっても本発明は有効である。むろん、メモリ用補助モジュールは、メモリを装着するためのメモリソケットを備えていてもよいし、メモリを半田付け可能な形状としたものであってもよい。
【００６０】
（４）第二の実施形態にかかるメモリモジュールの構成：
第一の実施形態では、搭載しているメモリチップの容量にコンピュータ本体が対応していない場合、メモリ用回路が擬似的にメモリチップの容量が低い段階のものであるように装うことを実現することが可能である。その結果、コンピュータ本体から入力される第二所定数のアドレス信号だけでは全メモリ領域にアクセスできないメモリチップであっても、同アドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることを可能として、メモリ領域を有効利用することが可能となる点で有用である。しかし、新機種のＰＣのようにＡ１２信号（第二所定数のアドレス信号にて表されるアドレスよりも上位のアドレスを表す上位アドレス信号）を生成するコンピュータ本体には、コンピュータ本体からのＡ１２信号が無視されるため、そのままでは接続することができない。そこで、第二の実施形態では、より多くのメモリ領域にアクセスできる新機種のようなコンピュータ本体にも接続可能なメモリモジュールについて説明する。
【００６１】
図１３に示すように、１２８Ｍバイトに対応した第一のＰＣ（第一のコンピュータ本体）の場合、上位アドレス信号Ａ１２は、第二所定数のアドレス信号Ａ０〜Ａ１１の上位となり、常時、電圧レベルがＬ（所定の未使用状態）とされている。一方、２５６Ｍバイトに対応した第二のＰＣ（第二のコンピュータ本体）の場合、Ａ１２信号は、第二所定数より多い所定数のアドレス信号Ａ０〜Ａ１２に含まれ、適宜、電圧レベルがＨ（未使用状態とは異なる状態）になったりＬになったりする。そこで、Ａ１２信号がＨになるか否かを判別することにより、搭載しているメモリチップの容量にコンピュータ本体が対応しているか否かを判別し、メモリ用回路の動作を決定する。
なお、第二のＰＣは、クロック信号ＣＬＫ、Ａ０〜Ａ１２信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号ＣＳ０、Ａ０〜Ａ１２信号に対応した容量のメモリ空間についてＣＬＫ信号入力の有効状態または無効状態を表すＣＫＥ０信号、等を生成する。
【００６２】
図１４は第二の実施形態にかかるメモリモジュールの回路の要部を示す回路図である。なお、第一の実施形態と構成が同じものについては、同じ符号を付して詳しい説明を省略する。本メモリモジュール１１０は、ＳＤＲＡＭ２０、メモリ用回路６０、判別回路７０を備えるとともに、１６８ピン端子４０が設けられている。メモリ用補助モジュールは、メモリ用回路６０と判別回路７０と端子４０とから構成される。
メモリ用回路６０は、ＡＮＤゲート６１ａ、ＯＲゲート６１ｂの他、ＥＥＰＲＯＭ６２、汎用的なスイッチＩＣ内に設けられたスイッチ回路６３〜６５、抵抗素子６６を備えている。各スイッチ回路６３〜６５は、端子とされた二つの入力部と一つの出力部と切替信号入力部を備えるとともに、切替信号入力部に入力される信号の電圧レベルがＨであるかＬであるかに応じて入力部の一方のみを出力部と電気的に接続する。
第一のスイッチ回路６３の二つの入力部には、それぞれ、端子４０内のＣＳ１端子４１ｂ、Ａ１２端子４１ｆが接続されている。第二のスイッチ回路６４の二つの入力部には、それぞれ、端子４０内のＣＳ１端子４１ｂ、一端を電源ラインＶｃｃ（端子４０内のＶｃｃ端子４１ｈ）に接続された抵抗素子６６の他端が接続されている。第三のスイッチ回路６５の二つの入力部には、それぞれ、端子４０内のＣＫＥ１端子４１ｅ、グランド（端子４０内のＧＮＤ端子４１ｉ）が接続されている。スイッチ回路６３〜６５の切替信号入力部には、判別回路７０からの１２８ＥＮ信号が入力されている。
【００６３】
ＡＮＤゲート６１ａの二つの入力端子には、それぞれ、端子４０内のＣＳ０端子４１ａ、第二のスイッチ回路６４の出力部が接続されている。ＡＮＤゲート６１ａの出力端子には、ＳＤＲＡＭ２０のＣＳ端子が接続されている。ＳＤＲＡＭ２０のＡ１２端子には、第一のスイッチ回路６３の出力部が接続されている。ＯＲゲート６１ｂの二つの入力端子には、それぞれ、端子４０内のＣＫＥ０端子４１ｄ、第三のスイッチ回路６５の出力部が接続されている。ＯＲゲート６１ｂの出力端子には、ＳＤＲＡＭ２０のＣＫＥ端子が接続されている。
【００６４】
ＥＥＰＲＯＭ６２は、所定の規格であるいわゆるプラグアンドプレイ機能を実現させるための不揮発性メモリであり、ＥＥＰＲＯＭアレー、アドレスデコーダ、データレジスタ、制御回路、等から構成され、メモリチップにアクセスする前に読み出されるデータが書き込まれている。同ＥＥＰＲＯＭ６２は、ＩＩＣバスを介してアクセス可能とされた所定数の端子を有するＩＣであり、シリアルクロック入力端子ＳＣＬが端子４０内のＳＣＬ端子４１ｇに接続されるとともに、シリアルデータ入出力端子ＳＤＡが端子４０内のＳＤＡ端子に接続されている。ＳＣＬ端子から入力されるシリアルクロックを基準として、ＰＣは、ＳＤＡ端子からシリアルデータの入出力の制御を行ったり、ＥＥＰＲＯＭアレーに対するデータの読み書きの制御を行う。ＥＥＰＲＯＭからＩＤが読み出されると、ＰＣは増設されたメモリの仕様を認識することができ、その後、ＰＣはメモリモジュールのＳＤＲＡＭに対して最適な状態でアクセスすることができる。
判別回路７０は、端子４０内のＡ１２端子４１ｆ、ＳＣＬ端子４１ｇ、Ｖｃｃ端子４１ｈ、ＧＮＤ端子４１ｉ等に接続され、Ａ１２信号やＳＣＬ信号やＶｃｃ電位やＧＮＤ電位を入力し、２５６ＥＮ信号や同２５６ＥＮ信号を反転させた１２８ＥＮ信号を生成する。
【００６５】
図１５に示すように、判別回路７０は、各回路７１〜７７から構成されている。
安定判別回路７１では、電源ラインＶｃｃとグランドＧＮＤとの間に抵抗素子７１ｂ（Ｖｃｃ側）と抵抗素子７１ｃ（ＧＮＤ側）が直列接続されている。ここで、抵抗素子７１ｂ，ｃの抵抗値をそれぞれＲ１，Ｒ２とすると、中間連結部で分圧された電位Ｖｔｈは、Ｒ２／（Ｒ１＋Ｒ２）となる。汎用品とされたリセットＩＣ７１ａでは、Ｖｉｎ端子に抵抗素子７１ｂ，ｃの中間連結部が接続され、一端をＧＮＤに接続されたコンデンサ７１ｄの他端がＣ端子に接続されている。同リセットＩＣ７１ａは、電位Ｖｔｈが所定の閾電位から小さいか否か（例えば３．３Ｖ以下か否か）を判別し、当該閾電位から小さいと判別したときにオン状態を表すとともにそれ以外のときにオフ状態を表すリセット信号を生成して出力端子ＯＵＴから出力する。本実施形態では、Ｖｔｈが閾電位から小さいと判別したときに電圧レベルＬ、Ｖｔｈが閾電位から大きいと判別したときに電圧レベルＨの負論理のリセット信号ＲＥＳＥＴを生成するものとして説明する。
【００６６】
読込開始判別回路７２は、例えば汎用的なフリップフロップＩＣに設けられ、Ｒ−Ｓ−ＦＦ（リセットセットフリップフロップ）の動作も可能なＤ−ＦＦ（Ｄフリップフロップ）７２ａから構成されている。ＦＦ７２ａでは、プリセット端子Ｐ１と入力端子Ｄ１とがＶｃｃに接続され、リセット端子Ｒ１がリセットＩＣ７１ａのＯＵＴ端子に接続され、クロック信号入力端子Ｃ１にＳＣＬ信号が入力され、出力端子Ｑ１が二入力ＯＲゲート（論理和のゲート回路）７４の一方の入力端子に接続されている。ここで、Ｒ１端子がＬ（オン状態）であるとき、ＦＦ７２ａはリセット状態となり、入力端子Ｄ１，Ｃ１の電圧レベルの状態にかかわらずＱ１端子からオン状態のマスク信号ＭＡＳＫを生成して出力する。本実施形態では、Ｈがオン状態、Ｌがオフ状態の正論理のＭＡＳＫ信号であるとして説明する。Ｒ１端子がＨ（オフ状態）になると、ＦＦ７２ａはリセット状態が解除され、出力端子Ｑ１はＳＣＬ信号の立ち下がり（Ｈ→Ｌ）時点のＤ１端子の電圧レベルに対応した電圧レベルとなる。本実施形態では、ＳＣＬ信号が立ち下がった時にＤ１端子の電圧レベルを反転したＬのＭＡＳＫ信号が生成されてＱ１端子から出力されるものとして説明する。
ＥＥＰＲＯＭからデータを読み出すのはメモリチップにアクセスする前であり、ＥＥＰＲＯＭからデータを読み出すためにはパルス状のＳＣＬ信号が供給される必要がある。従って、本回路７２は、リセット信号がオン状態からオフ状態に切り替わってオフ状態が継続するときに、ＥＥＰＲＯＭからデータの読み出しが開始されたか否かを判別して当該データの読み出しが開始されていないと判別したときにオン状態のマスク信号を生成するとともに同データの読み出しが開始されたと判別したときにオフ状態のマスク信号を生成する。
【００６７】
比較回路７３では、ＶｃｃとＧＮＤとの間に抵抗素子７３ｂ（Ｖｃｃ側）と抵抗素子７３ｃ（ＧＮＤ側）が直列接続されている。ここで、抵抗素子７３ｂ，ｃの抵抗値をそれぞれＲ３，Ｒ４とすると、中間連結部で分圧された電位ＶＩＬ（所定の第二閾電位）は、Ｒ４／（Ｒ３＋Ｒ４）となる。汎用的なＩＣとされた比較器７３ａでは、＋入力端子に抵抗素子７３ｂ，ｃの中間連結部が接続され、−端子にＡ１２信号が入力され、出力端子が二入力ＯＲゲート７４の一方の入力端子に接続されている。本実施形態の比較器７３ａは、Ａ１２信号を反転出力するものであり、Ａ１２信号の電位と第二閾電位ＶＩＬとの大小を比較し、Ａ１２信号がＬ（未使用状態）であるときに所定の第一電位の比較結果（本実施形態ではＨ）を出力するとともにＡ１２信号がＨ（未使用状態とは異なる状態）であるときに所定の第二電位の比較結果（本実施形態ではＬ）を出力する。
【００６８】
ＯＲゲート７４は、入力信号の論理和を出力する回路であり、上記比較結果が第二電位Ｌであり、かつ、ＭＡＳＫ信号がＬ（オフ状態）であるときに所定の第三電位Ｌの信号を出力し、上記比較結果が第一電位Ｈであるか、または、ＭＡＳＫ信号がＨ（オン状態）であるときに所定の第四電位Ｈの信号を出力する。
【００６９】
保持回路７５は、例えば汎用的なフリップフロップＩＣに設けられ、Ｒ−Ｓ−ＦＦの動作も可能なＤ−ＦＦ７５ａから構成されている。ＦＦ７５ａでは、プリセット端子Ｐ２がＯＲゲート７４の出力端子に接続され、リセット端子Ｒ２がリセットＩＣ７１ａのＯＵＴ端子に接続され、入力端子Ｄ２がＶｃｃに接続され、クロック信号入力端子Ｃ２がＧＮＤに接続され、出力端子Ｑ２がスイッチ回路７６の入力部に接続されている。Ｃ２端子がＧＮＤに接続されているため、ＦＦ７５ａはＲ−Ｓ−ＦＦとして動作する。ここで、Ｐ２端子が上記第四電位Ｈであるとき、ＦＦ７５ａはプリセットが解除された状態となり、入力端子Ｄ２の電圧レベルに対応してＱ２端子から非変化状態（本実施形態ではＬ）の判別信号を生成して出力する。Ｐ２端子が上記第三電位Ｌになると、ＦＦ７５ａはプリセット状態となり、入力端子Ｄ２の電圧レベルに対応してＱ２端子から変化状態（本実施形態ではＨ）の判別信号を生成して保持し、出力する。
上記回路７３〜７５は、マスク信号がオフ状態すなわちリセット信号がオフ状態であるときのみ上位アドレス信号が未使用状態から異なる状態になるか否かを判別して判別結果に対応する状態の判別信号を生成する状態保持回路となる。
【００７０】
スイッチ回路７６では、例えばジャンパ線７６ａが「１」に接続されると上記生成された判別信号が２５６ＥＮ信号とされ、ジャンパ線７６ａが「２」に接続されると２５６ＥＮ信号がＬとされる。反転器７７は、判別信号の電圧レベルを反転し、１２８ＥＮ信号とされる。ここで、２５６ＥＮ信号がＨ（１２８ＥＮ信号がＬ）であるとき未変化状態とは異なる状態を表す判別信号が生成され、メモリモジュール１１０が装着されたＰＣは２５６Ｍバイト仕様（第二のＰＣ）であると判別されたことになり、２５６ＥＮ信号がＬ（１２８ＥＮ信号がＨ）であるとき未変化状態を表す判別信号が生成され、メモリモジュール１１０が装着されたＰＣは１２８Ｍバイト仕様（第一のＰＣ）であると判別されたことになる。本実施形態では、判別信号の一種である１２８ＥＮ信号をメモリ用回路のスイッチ回路６３〜６５に出力することにより、メモリ用回路６０の動作を決定する。
【００７１】
次に、図１６と図１７のタイミングチャートを参照して、本メモリモジュール１１０の作用を説明する。なお、各タイミングチャートでは、上側が電圧レベルＨ、下側が電圧レベルＬである。また、ＳＣＬ信号は、電源オン直後にＨとされ、ＥＥＰＲＯＭからデータを読み出すまでＨが保持されるものとする。
図１６は、１２８Ｍバイト仕様の第一のＰＣに本メモリモジュールが装着された場合を示している。
ＰＣの電源をオンにすると（タイミングｔ１１）、しばらくの間、電位Ｖｔｈが所定の閾電位以下であるので、リセットＩＣ７１ａはＯＵＴ端子からＬ（オン状態）のＲＥＳＥＴ信号を出力する。当該ＲＥＳＥＴ信号が入力されたＦＦ７２ａはリセット状態となり、Ｑ１端子からＨ（オン状態）のＭＡＳＫ信号が出力される。すると、ＯＲゲート７４の出力は、比較器７３ａの比較結果の状態にかかわらず第四電位Ｈとされる。当該第四電位ＨがＰ２端子に入力されたＦＦ７５ａはプリセットが解除された状態となり、Ｑ２端子からＬ（非変化状態）の判別信号が生成され、２５６ＥＮ信号として出力されるとともに、反転された判別信号が１２８ＥＮ信号として出力される。
その結果、スイッチ回路６３は、ＳＤＲＡＭ２０のＡ１２信号の信号線への接続を、ＰＣからのセレクト信号に基づいて生成された上位アドレス信号（本実施形態ではＣＳ１信号）の信号線とする。スイッチ回路６４は、ＳＤＲＡＭ２０のＣＳ信号の信号線への接続を、ＰＣからのセレクト信号に基づいて生成されたメモリ用セレクト信号（本実施形態ではＣＳ１信号）の信号線とする。スイッチ回路６５は、ＳＤＲＡＭ２０のＣＫＥ信号の信号線への接続を、ＰＣからのクロックイネーブル信号に基づいて生成されたメモリ用クロックイネーブル信号（本実施形態ではＣＫＥ１信号）の信号線とする。
【００７２】
電位Ｖｔｈが所定の閾電位以上となると（タイミングｔ１２）、リセットＩＣ７１ａはＯＵＴ端子からＨ（オフ状態）のＲＥＳＥＴ信号を出力する。当該ＲＥＳＥＴ信号が入力されたＦＦ７２ａはリセット状態が解除されるが、ＳＣＬ信号がＨのままであるときにはＱ１端子の電圧出力はＨが保持され、Ｑ１端子からＨ（オン状態）のＭＡＳＫ信号が出力され続ける。すると、ＯＲゲート７４の出力はＡ１２信号の状態にかかわらず第四電位Ｈのままとなり、ＦＦ７５ａのＱ２端子の電圧出力はＬ（非変化状態）のままとなる。
【００７３】
その後、ＳＣＬ信号がＨ→Ｌとなると（タイミングｔ１３）、ＦＦ７２ａはＱ１端子からＬ（オフ状態）のＭＡＳＫ信号を出力する。しかし、Ａ１２信号がＬ（未使用状態）であると比較器７３ａの出力は第一電位Ｈのままであるので、ＯＲゲート７４の出力は第四電位Ｈのままとされる。当該第四電位ＨがＰ２端子に入力されたＦＦ７５ａはプリセットが解除された状態が継続し、Ｑ２端子からＬ（非変化状態）の判別信号が生成され続け、２５６ＥＮ信号、１２８ＥＮ信号は変化しない。
すると、スイッチ回路６３〜６５は切り替わらず、ＰＣからのセレクト信号に基づいて生成された上位アドレス信号（ＣＳ１信号）がＳＤＲＡＭ２０にＡ１２端子に入力され、ＰＣからのセレクト信号に基づいて生成されたメモリ用セレクト信号（ＣＳ１信号）がＳＤＲＡＭ２０のＣＳ端子に入力され、ＰＣからのクロックイネーブル信号に基づいて生成されたメモリ用クロックイネーブル信号（ＣＫＥ１信号）がＳＤＲＡＭ２０のＣＫＥ端子に入力される。その結果、第一の実施形態と同じ作用となり、１２８Ｍバイト仕様のＰＣから入力されるＡ０〜Ａ１１信号だけではアクセスできないメモリ領域に対してＰＣからアクセスすることを可能として、メモリ領域を有効利用することが可能となる。
【００７４】
図１７は、２５６Ｍバイト仕様の第二のＰＣに本メモリモジュールが装着された場合を示している。
ＰＣの電源をオンにすると（タイミングｔ２１）、しばらくの間、電位Ｖｔｈが所定の閾電位以下であるので、リセットＩＣ７１ａはＯＵＴ端子からＬ（オン状態）のＲＥＳＥＴ信号を出力する。当該ＲＥＳＥＴ信号が入力されたＦＦ７２ａは、Ｑ１端子からＨ（オン状態）のＭＡＳＫ信号を出力する。すると、ＯＲゲート７４の出力は、比較器７３ａの比較結果の状態にかかわらず第四電位Ｈとされる。当該第四電位ＨがＰ２端子に入力されたＦＦ７５ａは、Ｑ２端子からＬ（非変化状態）の判別信号を２５６ＥＮ信号として出力し、反転された判別信号が１２８ＥＮ信号として出力される。
【００７５】
電位Ｖｔｈが所定の閾電位以上となると（タイミングｔ２２）、リセットＩＣ７１ａはＯＵＴ端子からＨ（オフ状態）のＲＥＳＥＴ信号を出力する。当該ＲＥＳＥＴ信号が入力されたＦＦ７２ａは、ＳＣＬ信号がＨのままであるときにはＱ１端子の電圧レベルＨの出力を保持するので、Ｑ１端子からＨ（オン状態）のＭＡＳＫ信号が出力され続ける。すると、ＯＲゲート７４の出力はＡ１２信号の状態にかかわらず第四電位Ｈのままとなり、ＦＦ７５ａのＱ２端子の電圧出力はＬ（非変化状態）のままとなる。このように、Ｖｃｃの電位が所定の閾電位以上となって電源電圧が安定したときのみ上位アドレス信号Ａ１２が未使用状態から異なる状態になるか否かが判別されるので、確実に誤動作を防止して判別信号を生成することができる。
【００７６】
その後、ＳＣＬ信号がＨ→Ｌとなると（タイミングｔ２３）、ＦＦ７２ａはＱ１端子からＬ（オフ状態）のＭＡＳＫ信号を出力する。ここで、Ａ１２信号がＬ（未使用状態）であると比較器７３ａの出力は第一電位Ｈのままとされる。このように、電源電圧が安定した後メモリチップにアクセスする前に上位アドレス信号が未使用状態から異なる状態になるか否かが判別されるので、確実に誤動作を防止して判別信号を生成することができる。
２５６Ｍバイト仕様のＰＣの場合、Ａ１２信号がＨになることがあり（タイミングｔ２４）、このとき比較器７３ａの出力は第二電位Ｌとなる。ＯＲゲート７４は、ＬのＭＡＳＫ信号と第二電位Ｌとが入力されるので、出力は第三電位Ｌに切り替わる。当該第三電位ＬがＰ２端子に入力されたＦＦ７５ａはプリセット状態となり、Ｑ２端子からＨ（変化状態）の判別信号が生成されて保持され、２５６ＥＮ信号はＨとなり、１２８ＥＮ信号はＬとなる。その後、Ａ１２信号がＬに切り替わって比較器７３ａの出力がＨに切り替わることがあっても（例えばタイミングｔ２５）、ＦＦ７５ａの状態保持機能により、Ｈの判別信号は保持される。
このようにして、判別回路７０は、メモリ用回路６０の動作を決定する。
【００７７】
すると、スイッチ回路６３は、ＳＤＲＡＭ２０のＡ１２信号の信号線への接続を、ＰＣからの上位アドレス信号Ａ１２の信号線とする。スイッチ回路６４は、入力部を抵抗素子６６側として電圧レベルＨとする結果、ＡＮＤゲート６１ａがＰＣからのＣＳ０信号をそのままＳＤＲＡＭ２０のＣＳ端子に伝えるため、ＳＤＲＡＭ２０のＣＳ信号の信号線への接続を、ＰＣからのＣＳ０信号の信号線とする。スイッチ回路６５は、入力部をＧＮＤとして電圧レベルをＬとする結果、ＯＲゲート６１ｂがＰＣからのＣＫＥ０信号をそのままＳＤＲＡＭ２０のＣＫＥ端子に伝えるため、ＳＤＲＡＭ２０のＣＫＥ信号の信号線への接続を、ＰＣからのＣＫＥ０信号の信号線とする。すなわち、ＰＣからのＡ１２信号、ＣＳ０信号、ＣＫＥ０信号が、それぞれ、ＳＤＲＡＭ２０のＡ１２端子、ＣＳ端子、ＣＫＥ端子に入力され、搭載しているメモリチップの容量に対応してデータをアクセスすることが可能である。従って、２５６Ｍバイト仕様のＰＣに接続されても、本メモリモジュールは入力される全数のアドレス信号に対応した容量のメモリ領域にアクセスすることが可能である。
以上説明したように、本メモリモジュールおよびメモリ用補助モジュールは、旧機種のようなコンピュータ本体から入力されるアドレス信号だけではアクセスできないメモリ領域に対してコンピュータ本体からアクセスすることを可能として、メモリ領域を有効利用することが可能となり、かつ、より多くのメモリ領域にアクセスできる新機種のようなコンピュータ本体にも接続可能であるので、機種別のメモリモジュールを用意する必要が無い。
【００７８】
第二の実施形態のメモリモジュールも、様々な変形例が考えられる。
上位アドレス信号Ａ１２の未使用状態がＨである第一のＰＣと第二のＰＣとに対しては、例えば比較器にて反転させないようにすれば、同様にして共通のメモリモジュールを接続可能となる。
未使用状態とは異なる状態を判別する際には、上位アドレス信号Ａ１２の電圧レベルの変化Ｌ→ＨまたはＨ→Ｌを検出することにより判別してもよい。
比較器の出力とＦＦのＱ１端子の出力をともに反転させた状態とすれば、ＯＲゲート７４の代わりにＮＡＮＤゲートまたはＡＮＤゲートを使用可能である。
ＦＦのＱ２端子の出力を反転させた状態にすれば、未変化状態がＨ、変化状態がＬの判別信号を生成して２５６ＥＮとすることも可能である。
読込開始判別回路７２を省略してもよい。この場合、ＦＦ７２ａの代わりに反転器を用意し、リセットＩＣのＯＵＴ端子からのＲＥＳＥＴ信号をこの反転器に入力し、同反転器からの出力をＭＡＳＫ信号の代わりとしてＯＲゲート７４に入力すればよい。
比較回路７３を省略してもよい。この場合、比較器７３ａの代わりに反転器を用意し、上位アドレス信号Ａ１２をこの反転器に入力し、同反転器からの出力をＯＲゲート７４に入力すればよい。
【００７９】
メモリチップが１Ｇビットの容量とされてアドレス信号Ａ０〜Ａ１３を入力して対応するデータのアクセスが可能であり、Ａ０〜Ａ１２信号を扱うことができる第一のＰＣとＡ０〜Ａ１３信号を扱うことができる第二のＰＣとがある場合、接続されたＰＣから上位アドレス信号Ａ１３を入力して未使用状態とは異なる状態になるか否かを判別して判別結果に対応する状態の判別信号を生成してもよい。上述した実施形態では、Ａ１２信号が、段階的に変化する２５６Ｍビットメモリチップの容量に対応しているが、この場合には、Ａ１３信号が、段階的に変化する１Ｇビットメモリチップの容量に対応していることになる。Ａ０〜Ａ１１信号を扱うことができる第一のＰＣとＡ０〜Ａ１３信号を扱うことができる第二のＰＣとがある場合、Ａ１１信号とＡ１２信号のいずれかを上位アドレス信号とすれば、判別信号を生成することができる。この場合、Ａ１１信号とＡ１２信号のいずれかが、段階的に変化する１Ｇビットメモリチップの容量に対応していることになる。
また、メモリチップが４Ｇビットの容量とされてアドレス信号Ａ０〜Ａ１４を入力して対応するデータのアクセスが可能であり、Ａ０〜Ａ１３信号を扱うことができる第一のＰＣとＡ０〜Ａ１４信号を扱うことができる第二のＰＣとがある場合、接続されたＰＣから上位アドレス信号Ａ１４を入力して未使用状態とは異なる状態になるか否かを判別して判別結果に対応する状態の判別信号を生成してもよい。
この他、第一の実施形態で述べた各種変形例が、第二の実施形態にも適用可能である。
以上説明したように、本発明によると、種々の態様により、新旧の機種にかかわらずコンピュータ本体に接続して問題なくメモリチップへアクセスすることが可能となり、機種別のメモリモジュールを用意する必要を無くすことが可能となる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態にかかるメモリモジュールの外観を示す正面図である。
【図２】デスクトップ型ＰＣのコネクタと従来の１２８ＭビットＳＤＲＡＭとの配線上の対応関係の一部を示す図である。
【図３】各ＳＤＲＡＭ群内の従来の１２８ＭビットＳＤＲＡＭの端子と同端子に接続される信号線の要部を示す図である。
【図４】デスクトップ型ＰＣがコネクタから出力する信号の状態を表すタイミングチャートである。
【図５】上記デスクトップ型ＰＣを用いたときに２５６ＭビットＳＤＲＡＭの端子と同端子に接続可能な信号線の要部を示す図である。
【図６】メモリモジュールの回路の要部を示す回路図である。
【図７】２５６Ｍビットのメモリ領域に割り当てられる１２８Ｍビットのメモリ空間の様子を模式的に示す図である。
【図８】各種信号の状態を表すタイミングチャートである。
【図９】変形例にかかるメモリモジュールの回路の要部を示す回路図である。
【図１０】別の変形例にかかるメモリモジュールに実装されたＳＤＲＡＭに入力される信号の要部を示すブロック図である。
【図１１】別の変形例にかかるメモリモジュールの回路の要部を示す回路図である。
【図１２】ＣＳ０〜ＣＳ３信号の状態とＡ１２、Ａ１３信号との対応関係を示す表形式の図である。
【図１３】ＰＣが出力する上位アドレス信号の状態の違いを説明する図である。
【図１４】第二の実施形態にかかるメモリモジュールの回路の要部を示す回路図である。
【図１５】判別回路を示す回路図である。
【図１６】１２８Ｍバイトに対応したＰＣに接続されたときの各種信号の状態を表すタイミングチャートである。
【図１７】２５６Ｍバイトに対応したＰＣに接続されたときの各種信号の状態を表すタイミングチャートである。
【符号の説明】
１０，１１０…メモリモジュール
１０ａ…プリント基板
１２…メモリ用補助モジュール
２０…２５６ＭビットＳＤＲＡＭ（メモリチップ）
３０，５０，６０…メモリ用回路
３１…ゲートＩＣ
３１ａ，６１ａ…ＡＮＤゲート
３１ｂ，６１ｂ…ＯＲゲート
４０…１６８ピン端子
６２…ＥＥＰＲＯＭ（不揮発性メモリ）
６３…第一のスイッチ回路
６４…第二のスイッチ回路
６５…第三のスイッチ回路
７０…判別回路
７１…安定判別回路
７１ａ…リセットＩＣ
７２…読込開始判別回路
７３…比較回路
７３ａ…比較器
７４…ＯＲゲート（ゲート回路）
７５…保持回路
７２ａ，７５ａ…フリップフロップ
９０…マザーボード
９１…コネクタ
Ｒ１１〜Ｒ１８，Ｒ２１〜Ｒ２８…仮想メモリ

Claims (9)

1. 所定の倍数に基づいて段階的に容量が変化するメモリチップを搭載するとともに、コンピュータ本体に接続されたときに、所定数のアドレス信号と、当該所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号とに対応して、データのアクセスを実現可能な規格化されたメモリモジュールであって、
   上記アドレス信号のいずれかが段階的に変化する上記メモリチップの容量に対応しており、
   搭載している上記メモリチップの容量に上記コンピュータ本体が対応していない場合、擬似的に上記メモリチップの容量が低い段階のものであるように装うことを実現可能なメモリ用回路と、
   搭載している上記メモリチップの容量に上記コンピュータ本体が対応しているか否かを判別し、上記メモリ用回路の動作を決定する判別回路とを具備することを特徴とするメモリモジュール。
2. 本メモリモジュールは、上記所定数よりも少ない数の第二所定数のアドレス信号および当該第二所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表すセレクト信号を生成する第一のコンピュータ本体に接続可能であるとともに、上記所定数のアドレス信号を生成する第二のコンピュータ本体にも接続可能であり、
   上記第一のコンピュータ本体では、常時、上記第二所定数のアドレス信号にて表されるアドレスよりも上位のアドレスを表す上位アドレス信号の状態が所定の未使用状態とされ、
   上記判別回路は、接続された上記コンピュータ本体から上記上位アドレス信号を入力し、入力した上位アドレス信号の状態が上記未使用状態とは異なる状態になるか否かを判別して当該異なる状態になると判別したときに変化状態を表すとともに同上位アドレス信号が同未使用状態のままであると判別したときに非変化状態を表す判別信号を生成し、
   上記メモリ用回路は、上記判別信号が変化状態であるとき、上記接続されたコンピュータ本体から上記所定数のアドレス信号を入力して上記メモリチップに供給することにより対応するデータへのアクセスを上記第二のコンピュータ本体から可能とし、上記判別信号が非変化状態であるとき、上記接続されたコンピュータ本体から上記第二所定数のアドレス信号およびセレクト信号を入力し、入力したセレクト信号に基づいて上記上位アドレス信号を生成し、当該上位アドレス信号および入力した第二所定数のアドレス信号を上記メモリチップに供給することにより対応するデータへのアクセスを上記第一のコンピュータ本体から可能とすることを特徴とする請求項１に記載のメモリモジュール。
3. 上記第一のコンピュータ本体は、上記第二所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて選択状態または非選択状態を表すセレクト信号を生成し、
   上記第二のコンピュータ本体は、上記所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号を生成し、
   上記メモリチップは、選択状態または非選択状態を表すメモリ用セレクト信号と上記所定数のアドレス信号とを入力して同メモリ用セレクト信号が選択状態であるときに同所定数のアドレス信号に対応するデータのアクセスが可能であり、
   上記メモリ用回路は、上記判別信号が変化状態であるとき、上記接続されたコンピュータ本体から上記所定数のアドレス信号およびセレクト信号とを入力し、入力したセレクト信号を上記メモリ用セレクト信号として上記メモリチップに供給するとともに入力した所定数のアドレス信号を上記メモリチップに供給することにより対応するデータへのアクセスを上記第二のコンピュータ本体から可能とし、上記判別信号が非変化状態であるとき、上記接続されたコンピュータ本体から上記第二所定数のアドレス信号および複数のセレクト信号を入力し、入力したセレクト信号に基づいて、上記メモリ用セレクト信号および上位アドレス信号を生成し、生成したメモリ用セレクト信号並びに生成した上位アドレス信号および入力した第二所定数のアドレス信号を上記メモリチップに供給することにより対応するデータへのアクセスを上記第一のコンピュータ本体から可能とすることを特徴とする請求項２に記載のメモリモジュール。
4. 上記メモリ用回路は、
   上記メモリチップの上位アドレス信号の信号線への接続を、上記判別信号が上記変化状態であるときに上記コンピュータ本体からの上位アドレス信号の信号線とし、上記判別信号が上記非変化状態であるときに上記セレクト信号に基づいて生成された上位アドレス信号の信号線とする第一のスイッチ回路と、
   上記メモリチップのメモリ用セレクト信号の信号線への接続を、上記判別信号が上記変化状態であるときに上記コンピュータ本体からのセレクト信号の信号線とし、上記判別信号が上記非変化状態であるときに上記セレクト信号に基づいて生成されたメモリ用セレクト信号の信号線とする第二のスイッチ回路とを備えることを特徴とする請求項３に記載のメモリモジュール。
5. 上記メモリチップは、パルス状のクロック信号および同クロック信号入力の有効状態または無効状態を表すメモリ用クロックイネーブル信号を入力して同クロックイネーブル信号が有効状態であるときに同クロック信号に基づいて動作可能であり、
   上記第一のコンピュータ本体は、上記クロック信号および上記第二所定数のアドレス信号に対応した容量の複数のメモリ空間のそれぞれについて上記クロック信号入力の有効状態または無効状態を表す複数のクロックイネーブル信号を生成し、
   上記第二のコンピュータ本体は、上記クロック信号および上記所定数のアドレス信号に対応した容量のメモリ空間について上記クロック信号入力の有効状態または無効状態を表すクロックイネーブル信号を生成し、
   上記メモリ用回路は、上記判別信号が上記変化状態であるとき、上記メモリチップのメモリ用クロックイネーブル信号への接続を上記コンピュータ本体からのクロックイネーブル信号の信号線とし、上記判別信号が上記非変化状態であるとき、上記コンピュータ本体から上記クロック信号および上記複数のクロックイネーブル信号を入力して当該複数のクロックイネーブル信号に基づいて上記メモリ用クロックイネーブル信号を生成し、上記メモリチップのメモリ用クロックイネーブル信号への接続を同生成したメモリ用クロックイネーブル信号の信号線とする第三のスイッチ回路を備えることを特徴とする請求項３または請求項４に記載のメモリモジュール。
6. 上記メモリ用回路は、上記第一および第二のコンピュータ本体から電源電圧を入力して上記メモリチップに供給するための電源ラインを有し、
   上記判別回路は、上記電源ラインの電位が所定の閾電位から小さいか否かを判別して当該閾電位から小さいと判別したときにオン状態を表すとともにそれ以外のときにオフ状態を表すリセット信号を生成する安定判別回路と、上記リセット信号がオフ状態であるときのみ上記上位アドレス信号が上記未使用状態から異なる状態になるか否かを判別して当該異なる状態になると判別したときに上記判別信号を上記変化状態にして保持するとともに上記上位アドレス信号が上記未使用状態のままであるときには上記判別信号を上記非変化状態に保持する状態保持回路とを備えることを特徴とする請求項２〜請求項５のいずれかに記載のメモリモジュール。
7. 上記メモリ用回路は、上記メモリチップにアクセスする前に読み出されるデータが書き込まれた不揮発性メモリを有し、
   上記判別回路は、上記リセット信号がオン状態からオフ状態に切り替わってオフ状態が継続するときに、上記不揮発性メモリからデータの読み出しが開始されたか否かを判別して当該データの読み出しが開始されていないと判別したときにオン状態のマスク信号を生成するとともに同データの読み出しが開始されたと判別したときにオフ状態のマスク信号を生成する読込開始判別回路を備え、
   上記状態保持回路は、上記マスク信号がオフ状態であるときのみ上記上位アドレス信号が上記未使用状態から異なる状態になるか否かを判別して当該異なる状態になると判別したときに上記判別信号を上記変化状態にして保持するとともに上記上位アドレス信号が上記未使用状態のままであるときには上記判別信号を上記非変化状態に保持することを特徴とする請求項６に記載のメモリモジュール。
8. 上記状態保持回路は、上記上位アドレス信号を入力して当該上位アドレス信号の電位と所定の第二閾電位との大小を比較して同上位アドレス信号が上記未使用状態であるときに所定の第一電位の比較結果を出力するとともに同上位アドレス信号が上記未使用状態とは異なる状態であるときに所定の第二電位の比較結果を出力する比較回路と、同比較結果が同第二電位でありかつ上記マスク信号がオフ状態であるときに所定の第三電位の信号を出力するとともに同比較結果が同第一電位であるかまたは上記マスク信号がオン状態であるときに所定の第四電位の信号を出力するゲート回路と、このゲート回路から出力される信号が同四電位であるときに上記判別信号を上記非変化状態にするとともに同第三電位になると上記判別信号を上記変化状態にして保持する保持回路とを備えることを特徴とする請求項７に記載のメモリモジュール。
9. 所定の倍数に基づいて段階的に容量が変化するメモリチップを搭載可能であり、当該メモリチップが搭載されてコンピュータ本体に接続されたときに、所定数のアドレス信号と、当該所定数のアドレス信号に対応した容量のメモリ空間について選択状態または非選択状態を表すセレクト信号とに対応して、データのアクセスを実現可能な規格化されたメモリモジュールに用いられるメモリ用補助モジュールであって、
   上記アドレス信号のいずれかが段階的に変化する上記メモリチップの容量に対応しており、
   搭載している上記メモリチップの容量に上記コンピュータ本体が対応していない場合、擬似的に上記メモリチップの容量が低い段階のものであるように装うことを実現可能なメモリ用回路と、
   搭載している上記メモリチップの容量に上記コンピュータ本体が対応しているか否かを判別し、上記メモリ用回路の動作を決定する判別回路とを具備することを特徴とするメモリ用補助モジュール。

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