【０００１】
【発明の属する技術分野】
本発明は、可変利得増幅器に関し、特に、ＣＡＴＶチューナ、ＴＶチューナやＢＳチューナ等に用いられ、ＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）周波数帯あるいはＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）周波数帯等の信号を、その入力レベルに応じた増幅度で増幅し、これらチューナの出力レベルを一定にする可変利得増幅器である。
【０００２】
【従来の技術】
ＣＡＴＶチューナ、ＴＶチューナやＢＳチューナ等における、いわゆるＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）周波数帯あるいはＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）周波数帯等の信号を、入力信号の強度によらず、ほぼ一定強度の信号を次の回路へ渡すために利得制御回路が必要とされている。この利得制御回路の性能としては、広いゲイン制御範囲であること、広いダイナミックレンジであること、利得制御信号に対する利得の対数プロットが良好な制御直線性であること、広帯域であることなどが必要とされている。
【０００３】
このような利得制御回路として、特許文献１がある。図６は特許文献１に示された回路図であり、差動増幅回路６１、バイアス回路６２、２つの電流分割回路６３、６４および２つの抵抗回路網６５、６６からなる差動型の利得制御回路を有する。差動増幅回路６１を構成する差動対トランジスタＱ６１，Ｑ６２の各ベースの入力端子Ｉｎ＋、Ｉｎ−間に入力電圧Ｖｉが入力され、電流分割回路６３，６４のトランジスタＱ６３，Ｑ６６の各ベース共通接続点と、トランジスタＱ６４，Ｑ６５の各ベース共通接続点間に制御電圧Ｖｃが印加される。そして、トランジスタＱ６４，Ｑ６６の各コレクタ間から出力電圧Ｖｏが導出される。上記構成の利得可変回路において、差動対トランジスタＱ６３，Ｑ６６の各ベース接続点と差動対トランジスタＱ６４，Ｑ６５の各ベース接続点間に、制御電圧Ｖｃが印加されると、制御電圧Ｖｃに応じて電流分割回路６３，６４での電流配分が変わることによって利得が変化することになる。
【０００４】
この構成における利得制御信号に対する利得の対数プロットを、図８（Ａ）（Ｂ）に従来例１として点線で示す。最大利得付近と最小利得付近に近づくにつれ、最大利得と最小利得に漸近して丸まるために、直線性が悪くなると言う欠点があった。
【０００５】
そこで、上記特許文献１では、図７に示す制御電圧印加回路を用いている。図７において、外部制御電圧ＶＣは、バッファ７４を介して第１，第２の差動回路７５，７６に供給され、さらにバッファ７７を介して電流―電圧変換回路７８に供給される。第１の差動回路７５は、差動対トランジスタＱ７１，Ｑ７２と、そのエミッタ共通接続点と電源ＶＣＣとの間に接続された電流源Ｉ７１とを有する。そして、図８（Ｂ）に点線で示す利得制御特性（従来例１）の直線領域の下限に対応して設定された基準電圧Ｖｋ１をトランジスタＱ７１のベース入力とし、バッファ７４を経た外部制御電圧ＶＣをトランジスタＱ７２のベース入力としている。この第１の差動回路７５において、トランジスタＱ７３は、エミッタが抵抗Ｒ７２を介してグランドに接続されたトランジスタＱ７４と、ベースが共通に接続されてカレントミラー回路を構成している。第２の差動回路７６は、上記第１の差動回路７５と同様に構成され、基準電圧Ｖｋ２は図８（Ｂ）に点線で示す利得制御特性（従来例１）の直線領域の上限に対応して設定されている。
【０００６】
電流―電圧変換回路７８は、バッファ７７の出力端にエミッタが接続されたトランジスタＱ７６と、このトランジスタＱ７６のコレクタと電源ＶＣＣとの間に接続された抵抗Ｒ７５と、ノードＡとグランドとの間に直列に接続された抵抗Ｒ７６および直流電源７９と、ノードＡとグランドとの間に接続された電流源Ｉ７３とを有する構成となっている。ノードＡには、上記カレントミラー回路のトランジスタＱ７４，Ｑ７８の各コレクタが共通に接続されている。
【０００７】
上記構成の制御電圧印加回路７３において、外部制御電圧ＶＣが第１の差動回路７５の基準電圧Ｖｋ１から第２の差動回路７６の基準電圧Ｖｋ２までの電圧範囲では、外部制御電圧ＶＣに比例した電流が抵抗Ｒ７６に、内部制御電圧Ｖｃとして利得可変回路７１に供給される。すなわち、図８（Ａ）に実線で示す従来例２のように、外部制御電圧ＶＣのＶｋ１〜Ｖｋ２の電圧範囲では、外部制御電圧ＶＣに比例した内部制御電圧Ｖｃが生成されることになる。そして、基準電圧Ｖｋ１を下回る電圧領域および基準電圧Ｖｋ２を超える電圧領域においても、外部制御電圧ＶＣに対して利得がリニアに変化する内部制御電圧Ｖｃを生成し、これを利得可変回路７１に印加した場合には、利得可変回路７１の利得制御特性は、図８（Ｂ）の点線（従来例１）で示すように、最大利得Ｇｍａｘと最小利得Ｇｍｉｎに近づくにつれて直線性が悪化することになる。しかし、外部制御電圧ＶＣが第１の差動回路７５の基準電圧Ｖｋ１を下回ると、トランジスタＱ７２がオン状態となり、電流源Ｉ７１からの電流がトランジスタＱ７２を通してトランジスタＱ７３に流れる。トランジスタＱ７３はトランジスタＱ７４とカレントミラー回路を構成していることから、トランジスタＱ７３に流れる電流と同じ電流がトランジスタＱ７４にも流れる。このとき、トランジスタＱ７８がオフ状態にあり、またトランジスタＱ７４のコレクタがノードＡに接続されていることから、トランジスタＱ７４に流れる電流は電流―電圧変換回路７８から引き込まれることになるので、電流―電圧変換回路７８では、電流源Ｉ７３に流れる電流と抵抗Ｒ７６に流れる電流に加えて、トランジスタＱ７４によって引き込まれる分の電流がトランジスタＱ７６に流れるため、外部制御電圧ＶＣに対するコレクタ電位の変化が大きくなる。
【０００８】
また、外部制御電圧ＶＣが第２の差動回路７６の基準電圧Ｖｋ２を超えたときには、トランジスタＱ７６がオン状態となるため、トランジスタＱ７７およびトランジスタＱ７６を通して電流源Ｉ７２に電流が流れる。トランジスタＱ７７はトランジスタＱ７８とカレントミラー回路を構成していることから、トランジスタＱ７７に流れる電流と同じ電流がトランジスタＱ７８にも流れる。このとき、トランジスタＱ７４がオフ状態にあり、またトランジスタＱ７８のコレクタがノードＡに接続されていることから、トランジスタＱ７８に流れる電流は電流−電圧変換回路７８に流れ込むことになる。これにより、電流―電圧変換回路７８では、トランジスタＱ７８から流れ込んだ電流が電流源Ｉ７３に流れるため、その分だけトランジスタＱ７６に流れる電流が減り、外部制御電圧ＶＣに対するコレクタ電位の変化が大きくなる。
【０００９】
上述したように、Ｖｋ１〜Ｖｋ２の電圧範囲では外部制御電圧ＶＣに対してリニアに変化する内部制御電圧Ｖｃを生成し、基準電圧Ｖｋ１を下回る電圧領域および基準電圧Ｖｋ２を超える電圧領域ではＶｋ１〜Ｖｋ２の電圧範囲よりも変化の割合が大きい内部制御電圧Ｖｃを生成し、これを利得可変回路７１にその利得制御電圧として印加するようにしたことにより、図８（Ｂ）に点線で示した従来例１に係る、外部制御電圧ＶＣに対する利得制御特性の対数プロットの直線性が失われる領域の非直線性を補償することができる。その結果、外部制御電圧ＶＣに対する利得制御特性の対数プロットの直線性は図８（Ｂ）の実線で示した従来例２のように直線性を向上できるため、使用できる直線領域の範囲を拡大できる。
【００１０】
【特許文献１】特開２００１−１９６８７２号公報
【００１１】
【発明が解決しようとする課題】
図６に示すような、差動増幅回路とバイアス回路、２つの電流分割回路および２つの抵抗回路網を有する差動型の利得制御回路は、外部制御電圧ＶＣに対する利得制御特性の対数プロットが最大利得付近と最小利得付近に近づくにつれ、最大利得と最小利得に漸近して丸くなるために、直線性が悪くなると言う課題があった。この課題を解決する特開２００１−１９６８７２号公報における従来例では、図７に示す制御電圧印加回路を付加しているが、制御電圧印加回路はそのものの回路構成が複雑であり、また、回路規模が大きくなると言う欠点があった。
【００１２】
本発明においては、簡単な構成で、利得可変範囲が一定範囲に制限された可変利得増幅器について、特に最大利得付近にて漸近して丸くなり、直線性が悪くなるといった課題を解決することを目的とする。
【００１３】
【課題を解決するための手段】
本発明における可変利得増幅器は、利得可変範囲が一定範囲に制限された可変利得回路と、外部制御電圧に対する前記可変利得回路の対数プロット上における利得制御特性の直線性が失われる領域において、その非直線性を補償するために、信号入力端子に可変信号減衰回路を挿入している。このため、前記した構成によって、外部制御電圧ＶＣに対して、利得制御特性の対数プロット上における直線性を向上できるため、直線として使用できる直線領域の範囲を拡大できる。
【００１４】
また、前記可変信号減衰回路は入力信号を抵抗と、ＭＯＳトランジスタからなる。このため、簡単な構成で、制御性良く直線として使用できる直線領域の範囲を拡大する可変利得増幅器を構成することが出来る。
【００１５】
本発明の可変利得増幅器は、入力信号に対する利得制御が可能な可変利得増幅器であって、少なくとも、外部より与えられる制御信号によって利得が制御される可変利得回路と、前記制御信号によって信号の減衰量が制御される可変信号減衰回路を有し、前記可変信号減衰回路と前記可変利得回路が縦続接続されてなることを特徴とする。
【００１６】
また本発明の可変利得増幅器は、前記外部より与えられる制御信号から、前記可変利得回路の利得を制御する増幅器制御信号と、前記可変信号減衰回路の減衰量を制御する減衰器制御信号のうちの少なくとも１つを作り出す制御信号生成回路を有することを特徴とする。
【００１７】
また本発明の可変利得増幅器は、前記可変利得回路が、少なくとも１つの信号増幅部と、該信号増幅部の出力信号強度を制御する第１、第２の出力信号制御部とからなることを特徴とする。
【００１８】
また本発明の可変利得増幅器は、前記入力信号が差動信号であって、前記可変利得回路が、少なくとも１つの差動増幅部と、該差動増幅部の１つの出力信号強度を制御する第１、第２の出力信号制御部と、前記該差動増幅器の他の１つの出力信号強度を制御する第３、第４の出力信号制御部からなることを特徴とする。
【００１９】
また本発明の可変利得増幅器は、前記可変信号減衰回路が、前記可変利得回路が有する外部制御電圧に対する利得特性に対して、相補関係にある外部制御電圧に対する利得特性を有することを特徴とする。
【００２０】
また本発明の可変利得増幅器は、前記可変信号減衰回路が、少なくとも、差動信号の１つの入力端子に接続した第１の抵抗と、前記差動信号の他の１つの入力端子に接続した第２の抵抗と、減衰量を制御する制御信号出力端子に接続した第１の端子と、前記第１の抵抗の入力端子とは反対側の端子に接続した第２の端子と、前記第２の抵抗の入力端子とは反対側の端子に接続した第３の端子とを有するトランジスタからなることを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１実施形態に係る可変利得増幅器の主要な構成を示す回路図である。図１から明らかなように、本実施形態からなる可変利得増幅器は、ＣＡＴＶチューナ、ＴＶチューナやＢＳチューナ等における、いわゆるＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）周波数帯あるいはＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）周波数帯等の信号を、入力信号の強度によらず、ほぼ一定強度の信号を次の回路へ渡すために利得制御回路を構成し、可変信号減衰回路１１、可変利得回路１２、制御信号生成回路１４、バイアス回路１５から構成される。ＣＡＴＶ、ＴＶアンテナ、ＢＳアンテナからの高周波信号Ｖｉは入力信号線Ｉｎ＋、Ｉｎ−に印加され、バイアス回路１５は、入力信号線Ｉｎ＋、Ｉｎ−に各々接続されたバイアス抵抗Ｒ１１，Ｒ１２と、これら抵抗Ｒ１１，Ｒ１２の各他端とグランドとの間に接続され、バイアス抵抗Ｒ１１，Ｒ１２を通して入力信号線Ｉｎ＋、Ｉｎ−にバイアス電圧Ｖｂｉａｓを与えるバイアス電源１６とから構成されている。制御信号生成回路１４は、ＣＡＴＶチューナ、ＴＶチューナやＢＳチューナの出力端子に得られる出力信号のピークツーピークレベル、あるいは直流レベルを一定にするための制御信号を、外部制御信号として外部制御電圧ＶＣを受けると、外部制御電圧ＶＣを内部制御電圧Ｖｃ１、Ｖｃ２、Ｖｃ３に変換し、内部制御電圧Ｖｃ１を可変信号減衰回路１１へ与えると同時に、内部制御電圧Ｖｃ２、Ｖｃ３を可変利得回路１２へ与える。制御信号生成回路１４は、例えば抵抗回路網などからなる信号レベル変換回路であって、後述するように、内部制御電圧Ｖｃ１を可変信号減衰回路１１に与えると、図４（Ｂ）の利得特性を示す。また内部制御電圧Ｖｃ２、Ｖｃ３を可変利得回路１２に与えると、図４（Ａ）の利得特性を示す。
【００２２】
可変信号減衰回路１１の主要な構成を図２に示す。可変信号減衰回路１１は、抵抗Ｒ２１、Ｒ２２とＰ型のＭＯＳトランジスタＭ２１からなり、ＭＯＳトランジスタＭ２１のソース、ドレイン各端子は、抵抗Ｒ２１、Ｒ２２に接続し、可変利得回路１２への信号として送られる。他方、抵抗Ｒ２１、Ｒ２２の他方の端子が信号入力端子Ｉｎ＋、Ｉｎ−となる。ＭＯＳトランジスタＭ２１のゲートには制御信号生成回路１４から供給される制御電圧Ｖｃ１がかかる。
【００２３】
上記構成の可変信号減衰回路１１における外部制御電圧ＶＣ―利得Ｇを対数プロットした特性を、図４（Ｂ）に示す。ＭＯＳトランジスタＭ２１の非線形性により、ＭＯＳトランジスタＭ２１の利得が０ｄＢであるオフ状態から徐々にオン状態に制御電圧Ｖｃ１を調整する（図４（Ｂ）の矢印の方向へ制御電圧Ｖｃ１を調整）と、利得は０から急激に減衰したのち、Ａ点に漸近するように丸くなっていく。図４（Ｂ）に示す特性曲線はＭＯＳトランジスタのサイズによる内部抵抗およびバイアス回路１５によって与えられるバイアス電圧、また可変信号減衰回路１１の抵抗Ｒ２１、Ｒ２２により任意に制御することができ、後述する図４（Ａ）の特性曲線に対応して相補曲線を得る。
【００２４】
次に、可変利得回路１２の一般的な例として、図３に示すように、電流源３０、１つの信号増幅部を構成する差動増幅回路３１、この信号増幅部の出力信号強度を制御する出力信号制御部を構成する２つの電流分割回路３２，３３および２つの抵抗Ｒ３１，Ｒ３２を有する差動型の利得制御回路がある。差動増幅回路３１は、各ソースが電流源３０を介して電流を流すように接続されたＮ型の差動対ＭＯＳトランジスタＭ３１，Ｍ３２によって構成され、差動対トランジスタＭ３１，Ｍ３２の各ゲート間に差動信号としての一方の信号Ｓｉｇ＋と、他方の信号Ｓｉｇ−が入力される。一方の電流分割回路３２は、各ソースがトランジスタＭ３１のドレインに共通に接続されたＮ型の差動対ＭＯＳトランジスタＭ３３，Ｍ３４によって構成されている。他方の電流分割回路３３は、各ソースがトランジスタＭ３２のドレインに共通に接続されたＮ型の差動対ＭＯＳトランジスタＭ３５，Ｍ３６によって構成されている。これら電流分割回路３２，３３において、トランジスタＭ３３，Ｍ３６の各ゲートが共通に接続され、制御電圧Ｖｃ２が印加される。また、トランジスタＭ３４，Ｍ３５の各ゲートが共通に接続され、制御電圧Ｖｃ３が印加される。そして、トランジスタＭ３３，Ｍ３６の各ドレイン間から出力電圧Ｖｏが導出されるようになっている。一方、トランジスタＭ３４，Ｍ３５の各ドレインはＶＤＤに直接接続される。また、抵抗Ｒ３１、Ｒ３２は、差動対ＭＯＳトランジスタＭ３３，Ｍ３６の各ドレインと電源ＶＤＤとの間に接続されている。
【００２５】
上記構成の可変利得回路１２において、差動対ＭＯＳトランジスタＭ３３，Ｍ３６の各ゲートには、外部制御電圧ＶＣに基づいて内部制御電圧Ｖｃ２が印加される。また、差動対ＭＯＳトランジスタＭ３４，Ｍ３５の各ゲート間は、外部制御電圧ＶＣに基づいて内部制御電圧Ｖｃ３が印加される。そして、この内部制御電圧Ｖｃ２、Ｖｃ３に応じて電流分割回路３２，３３での電流配分が変わることによって利得が変化することになる。この構成において、外部制御電圧ＶＣに対する利得制御特性の対数プロットを図４（Ａ）に示す。最大利得付近と最小利得付近に近づくにつれ、最大利得と最小利得に漸近して丸くなる。しかし本実施形態における可変利得増幅器は、可変利得回路１２の２つの信号入力端Ｓｉｇ＋、Ｓｉｇ−に可変信号減衰回路１１を縦続接続している。このため、可変信号減衰器１１の特性である図４（Ｂ）に示すように、対数で示した利得が０ｄＢから急激に減衰したのち、Ａ点に漸近するように丸くなるという外部制御電圧ＶＣ―利得Ｇの特性を組みあわせることになり、図４（Ｃ）に示した特性に係る利得制御特性においてその直線性が失われる領域の非直線性を補償することができる。その結果、図４（Ｃ）に実線で示したように、最大利得付近の外部制御電圧ＶＣに対する利得制御特性の対数プロットにおける直線性を向上できるため、制御性良く直線として使用できる直線領域の範囲を拡大できる。図４（Ａ）は凸型の曲線を示し、図４（Ｂ）は凹型の曲線を示しているが、この曲線は一例であって、他の曲線であってもよい。
【００２６】
なお、本実施形態においては、説明を簡略化するために、図２に示される可変信号減衰回路１１のＭＯＳトランジスタＭ２１をＰＭＯＳトランジスタの場合として表現したが、ＮＭＯＳトランジスタ、ＣＭＯＳトランジスタを使用してもよく、また複数個のトランジスタを組合わせた回路であってもよい。更にはダイオード、サイリスタのような非直線素子であってもよい。また、図３に示される可変利得回路１２のＭＯＳトランジスタをすべてＮＭＯＳトランジスタと表現したが、これらもＰＭＯＳトランジスタ、ＣＭＯＳトランジスタでもよく、また複数個のトランジスタを組合わせた回路であってもよい。
【００２７】
また、本実施形態においては、入力信号を差動信号の場合として表現したが、特に差動信号に限られるものではない。図３に示す可変利得増幅器の差動増幅回路３１は、２つの異なる信号を増幅する信号増幅器として動作しても良い。
【００２８】
次に、図５は本発明の第２の実施形態に係る可変利得増幅器の構成を示すブロック図である。本実施形態に係る可変利得増幅器は、図５から明らかなように、図２に示した回路構成の可変信号減衰回路５１、５５を複数段（本例では２段）と、可変利得回路５２と、制御信号生成回路５４、バイアス回路５５から構成される。外部制御電圧ＶＣに基づいて生成した内部制御電圧Ｖｃ１、Ｖｃ２、Ｖｃ３が利得制御電圧としてそれぞれ与えられる。すなわち、可変信号減衰回路５１、５５は利得可変範囲が一定範囲に制限されているために縦続することで、利得可変範囲を大きくすることができる。このように、可変利得回路１２の入力に可変信号減衰回路５１、５５が縦続接続することで、広い利得制御範囲を持つ可変利得増幅器において、利得制御特性の直線性が失われる領域の非直線性を補償することができ、図４（Ｃ）で示すように全体の利得制御特性の直線領域を従来よりも大幅に拡大できる。
【００２９】
なお、本実施形態においては、説明を簡略化するために、可変信号減衰回路を２段に縦続接続してなる可変利得増幅器の場合を例にとって説明したが、その段数は２段に限られるものではなく、３段以上縦続接続することも可能である。更に可変信号減衰器は可変利得回路の後段側に接続し、出力レベルを調整する回路であってもよい。
【００３０】
【発明の効果】
以上説明したように、本発明によれば、利得可変範囲が一定範囲に制限された可変利得回路と、外部制御電圧に対する前記可変利得回路の対数で示した利得制御特性の直線性が失われる領域において、特に最大利得付近の非直線性を補償するために、信号入力端子に可変信号減衰回路を挿入している。このため、前記した構成によって、外部制御電圧に対する利得制御特性の直線性を向上できる。また、従来例に係る可変利得増幅器のような複雑な回路構成を組むより、簡単な構成で、外部制御電圧に対する利得制御特性の直線性を向上することが出来る。
【図面の簡単な説明】
【図１】本発明における可変利得増幅器の構成図を示す。
【図２】可変信号減衰回路の回路図を示す。
【図３】可変利得回路の一般的な回路図を示す。
【図４】本実施例における各回路部分の利得特性を説明する特性図を示す。
【図５】本発明の第２実施形態に係る可変利得増幅器の構成図を示す。
【図６】従来例における可変利得回路の回路図を示す。
【図７】従来例における利得制御回路の回路図を示す。
【図８】従来例における利得のグラフを示す。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a variable gain amplifier, and more particularly to a variable gain amplifier used for a CATV tuner, a TV tuner, a BS tuner, or the like, and converts a signal in an IF (Intermediate Frequency) frequency band or an RF (Radio Frequency) frequency band according to an input level thereof. This is a variable gain amplifier that amplifies with the amplification degree and keeps the output level of these tuners constant.
[0002]
[Prior art]
A signal of a so-called IF (Intermediate Frequency) frequency band or an RF (Radio Frequency) frequency band in a CATV tuner, a TV tuner, a BS tuner, or the like is transmitted to a next circuit, regardless of the strength of the input signal. A gain control circuit is needed to pass. The performance of this gain control circuit requires a wide gain control range, a wide dynamic range, a good logarithmic plot of the gain for the gain control signal with good control linearity, and a wide band. Have been.
[0003]
Patent Document 1 discloses such a gain control circuit. FIG. 6 is a circuit diagram disclosed in Patent Document 1. A differential gain control comprising a differential amplifier circuit 61, a bias circuit 62, two current dividing circuits 63 and 64, and two resistor networks 65 and 66. Circuit. The input voltage Vi is input between the input terminals In + and In− of the bases of the differential pair transistors Q61 and Q62 constituting the differential amplifier circuit 61, and the bases of the transistors Q63 and Q66 of the current dividing circuits 63 and 64 are connected in common. A control voltage Vc is applied between the point and a common connection point between the bases of the transistors Q64 and Q65. Then, an output voltage Vo is derived from between the collectors of the transistors Q64 and Q66. In the variable gain circuit having the above configuration, when a control voltage Vc is applied between each base connection point of the differential pair transistors Q63 and Q66 and each base connection point of the differential pair transistors Q64 and Q65, the control voltage Vc is applied. As a result, a change in the current distribution in the current dividing circuits 63 and 64 changes the gain.
[0004]
Logarithmic plots of the gain with respect to the gain control signal in this configuration are shown by dotted lines as Conventional Example 1 in FIGS. As it approaches the vicinity of the maximum gain and the vicinity of the minimum gain, there is a drawback that the linearity is deteriorated because the gain is rounded asymptotically to the maximum gain and the minimum gain.
[0005]
Therefore, Patent Document 1 uses the control voltage application circuit shown in FIG. 7, the external control voltage VC is supplied to a first and second differential circuits 75 and 76 via a buffer 74, and further supplied to a current-voltage conversion circuit 78 via a buffer 77. The first differential circuit 75 includes differential pair transistors Q71 and Q72, and a current source I71 connected between a common emitter connection point and a power supply VCC. Then, the reference voltage Vk1 set corresponding to the lower limit of the linear region of the gain control characteristic (conventional example 1) shown by the dotted line in FIG. 8B is used as the base input of the transistor Q71, and the external control voltage VC passed through the buffer 74. Is the base input of the transistor Q72. In the first differential circuit 75, the transistor Q73 has a base commonly connected to the transistor Q74 whose emitter is connected to the ground via the resistor R72, and forms a current mirror circuit. The second differential circuit 76 is configured similarly to the first differential circuit 75, and the reference voltage Vk2 is set to the upper limit of the linear region of the gain control characteristic (conventional example 1) shown by the dotted line in FIG. It is set correspondingly.
[0006]
The current-voltage conversion circuit 78 includes a transistor Q76 having an emitter connected to the output terminal of the buffer 77, a resistor R75 connected between the collector of the transistor Q76 and the power supply VCC, and a node A connected to the ground. The configuration includes a resistor R76 and a DC power supply 79 connected in series, and a current source I73 connected between the node A and the ground. The collectors of the transistors Q74 and Q78 of the current mirror circuit are commonly connected to the node A.
[0007]
In the control voltage application circuit 73 having the above configuration, the external control voltage VC is proportional to the external control voltage VC in a voltage range from the reference voltage Vk1 of the first differential circuit 75 to the reference voltage Vk2 of the second differential circuit 76. The obtained current is supplied to the resistor R76 as the internal control voltage Vc to the gain variable circuit 71. That is, as in the conventional example 2 shown by the solid line in FIG. 8A, in the voltage range of Vk1 to Vk2 of the external control voltage VC, the internal control voltage Vc proportional to the external control voltage VC is generated. The internal control voltage Vc whose gain changes linearly with respect to the external control voltage VC is also generated in the voltage region lower than the reference voltage Vk1 and the voltage region exceeding the reference voltage Vk2, and is applied to the gain variable circuit 71. In this case, the linearity of the gain control characteristic of the gain variable circuit 71 deteriorates as the gain approaches the maximum gain Gmax and the minimum gain Gmin, as indicated by the dotted line (conventional example 1) in FIG. However, when the external control voltage VC falls below the reference voltage Vk1 of the first differential circuit 75, the transistor Q72 is turned on, and the current from the current source I71 flows to the transistor Q73 through the transistor Q72. Since transistor Q73 forms a current mirror circuit with transistor Q74, the same current as that flowing through transistor Q73 also flows through transistor Q74. At this time, since the transistor Q78 is off and the collector of the transistor Q74 is connected to the node A, the current flowing through the transistor Q74 is drawn from the current-voltage conversion circuit 78. In conversion circuit 78, in addition to the current flowing through current source I73 and the current flowing through resistor R76, the current drawn by transistor Q74 flows through transistor Q76, so that the change in collector potential with respect to external control voltage VC increases.
[0008]
When the external control voltage VC exceeds the reference voltage Vk2 of the second differential circuit 76, the transistor Q76 is turned on, so that a current flows to the current source I72 through the transistor Q77 and the transistor Q76. Since the transistor Q77 forms a current mirror circuit with the transistor Q78, the same current as the current flowing through the transistor Q77 also flows through the transistor Q78. At this time, since the transistor Q74 is off and the collector of the transistor Q78 is connected to the node A, the current flowing through the transistor Q78 flows into the current-voltage conversion circuit 78. As a result, in the current-voltage conversion circuit 78, the current flowing from the transistor Q78 flows to the current source I73, so that the current flowing to the transistor Q76 decreases by that much, and the change in the collector potential with respect to the external control voltage VC increases.
[0009]
As described above, in the voltage range of Vk1 to Vk2, the internal control voltage Vc that changes linearly with respect to the external control voltage VC is generated, and in the voltage region below the reference voltage Vk1 and the voltage region exceeding the reference voltage Vk2, Vk1 to Vk2 are generated. 8B, the internal control voltage Vc having a larger change rate than the voltage range is applied to the variable gain circuit 71 as the gain control voltage, so that the conventional example shown by the dotted line in FIG. According to the first aspect, it is possible to compensate for non-linearity in a region where the linearity of the logarithmic plot of the gain control characteristic with respect to the external control voltage VC is lost. As a result, the linearity of the logarithmic plot of the gain control characteristic with respect to the external control voltage VC can be improved as in the conventional example 2 shown by the solid line in FIG. 8B, so that the range of the usable linear region can be expanded. .
[0010]
[Patent Document 1] Japanese Patent Application Laid-Open No. 2001-196872
[Problems to be solved by the invention]
As shown in FIG. 6, a differential gain control circuit having a differential amplifier circuit, a bias circuit, two current divider circuits, and two resistor networks has the largest logarithmic plot of the gain control characteristic with respect to the external control voltage VC. As the gain approaches the vicinity of the gain and the vicinity of the minimum gain, there is a problem that the linearity deteriorates because the gain becomes asymptotic to the maximum gain and the minimum gain. In the conventional example disclosed in Japanese Patent Application Laid-Open No. 2001-196872 to solve this problem, a control voltage application circuit shown in FIG. 7 is added. However, the control voltage application circuit has a complicated circuit configuration and has a large circuit scale. However, there is a drawback that the size of the sheet increases.
[0012]
In the present invention, it is an object of the present invention to solve a problem that a variable gain amplifier whose gain variable range is limited to a certain range with a simple configuration is particularly asymptotically rounded near a maximum gain and has poor linearity. And
[0013]
[Means for Solving the Problems]
A variable gain amplifier according to the present invention includes a variable gain circuit in which a variable gain range is limited to a certain range, and a variable gain amplifier in a region where the linearity of gain control characteristics on a logarithmic plot of the variable gain circuit with respect to an external control voltage is lost. In order to compensate for the linearity, a variable signal attenuating circuit is inserted at the signal input terminal. Therefore, with the above-described configuration, the linearity on the logarithmic plot of the gain control characteristic with respect to the external control voltage VC can be improved, and the range of the linear region that can be used as a straight line can be expanded.
[0014]
The variable signal attenuating circuit includes a resistor for input signal and a MOS transistor. Therefore, it is possible to configure a variable gain amplifier having a simple configuration and expanding the range of a linear region that can be used as a straight line with good controllability.
[0015]
A variable gain amplifier according to the present invention is a variable gain amplifier capable of controlling a gain of an input signal, at least a variable gain circuit whose gain is controlled by an externally applied control signal, and an amount of signal attenuation by the control signal. Is controlled, and the variable signal attenuating circuit and the variable gain circuit are cascaded.
[0016]
Further, the variable gain amplifier of the present invention includes an amplifier control signal for controlling a gain of the variable gain circuit and an attenuator control signal for controlling an amount of attenuation of the variable signal attenuator circuit, from the externally applied control signal. It is characterized by having a control signal generation circuit for producing at least one.
[0017]
Further, in the variable gain amplifier according to the present invention, the variable gain circuit includes at least one signal amplifier, and first and second output signal controllers for controlling the output signal strength of the signal amplifier. And
[0018]
Further, in the variable gain amplifier according to the present invention, the input signal is a differential signal, and the variable gain circuit controls at least one differential amplifier and one output signal strength of the differential amplifier. It is characterized by comprising a first and a second output signal control unit, and a third and a fourth output signal control unit for controlling another output signal strength of the differential amplifier.
[0019]
Further, in the variable gain amplifier according to the present invention, the variable signal attenuating circuit has a gain characteristic with respect to an external control voltage that is complementary to a gain characteristic with respect to the external control voltage of the variable gain circuit.
[0020]
Further, in the variable gain amplifier according to the present invention, the variable signal attenuating circuit may include at least a first resistor connected to one input terminal of the differential signal and a second resistor connected to another input terminal of the differential signal. 2, a first terminal connected to a control signal output terminal for controlling the amount of attenuation, a second terminal connected to a terminal opposite to an input terminal of the first resistor, and a second terminal connected to the second terminal. The transistor is characterized by comprising a transistor having a third terminal connected to a terminal opposite to the input terminal of the resistor.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing a main configuration of the variable gain amplifier according to the first embodiment of the present invention. As is clear from FIG. 1, the variable gain amplifier according to the present embodiment converts a signal in a so-called IF (Intermediate Frequency) frequency band or an RF (Radio Frequency) frequency band in a CATV tuner, a TV tuner, a BS tuner, or the like. A gain control circuit is configured to pass a signal of substantially constant strength to the next circuit regardless of the strength of the input signal, and includes a variable signal attenuating circuit 11, a variable gain circuit 12, a control signal generating circuit 14, and a bias circuit 15. Is done. High frequency signals Vi from the CATV, TV antenna, and BS antenna are applied to input signal lines In +, In-, and the bias circuit 15 includes bias resistors R11, R12 connected to the input signal lines In +, In-, respectively, and these resistors. A bias power supply 16 is connected between the other ends of R11 and R12 and the ground, and supplies a bias voltage Vbias to the input signal lines In + and In- through the bias resistors R11 and R12. The control signal generation circuit 14 outputs a control signal for keeping a peak-to-peak level or a DC level of an output signal obtained at an output terminal of a CATV tuner, a TV tuner or a BS tuner to an external control voltage VC as an external control signal. Upon receiving the signal, the external control voltage VC is converted into the internal control voltages Vc1, Vc2, and Vc3, and the internal control voltage Vc1 is supplied to the variable signal attenuating circuit 11, and at the same time, the internal control voltages Vc2 and Vc3 are supplied to the variable gain circuit 12. The control signal generation circuit 14 is a signal level conversion circuit composed of, for example, a resistance network, and when the internal control voltage Vc1 is applied to the variable signal attenuating circuit 11 as described later, the gain characteristic of FIG. Show. When the internal control voltages Vc2 and Vc3 are applied to the variable gain circuit 12, the gain characteristic shown in FIG.
[0022]
FIG. 2 shows a main configuration of the variable signal attenuating circuit 11. The variable signal attenuating circuit 11 includes resistors R21 and R22 and a P-type MOS transistor M21. The source and drain terminals of the MOS transistor M21 are connected to the resistors R21 and R22 and sent as a signal to the variable gain circuit 12. . On the other hand, the other terminals of the resistors R21 and R22 serve as signal input terminals In + and In-. The control voltage Vc1 supplied from the control signal generation circuit 14 is applied to the gate of the MOS transistor M21.
[0023]
FIG. 4B shows a characteristic obtained by logarithmically plotting the external control voltage VC-gain G in the variable signal attenuation circuit 11 having the above configuration. When the control voltage Vc1 is gradually adjusted from the off state in which the gain of the MOS transistor M21 is 0 dB to the on state due to the nonlinearity of the MOS transistor M21 (the control voltage Vc1 is adjusted in the direction of the arrow in FIG. 4B), The gain attenuates rapidly from 0 and then rounds to approach point A. The characteristic curve shown in FIG. 4B can be arbitrarily controlled by the internal resistance depending on the size of the MOS transistor, the bias voltage given by the bias circuit 15, and the resistors R21 and R22 of the variable signal attenuating circuit 11, which will be described later. A complementary curve is obtained corresponding to the characteristic curve of FIG.
[0024]
Next, as a general example of the variable gain circuit 12, as shown in FIG. 3, a current source 30, a differential amplifier circuit 31 constituting one signal amplifier, and an output signal strength of the signal amplifier are controlled. There is a differential gain control circuit having two current division circuits 32 and 33 and two resistors R31 and R32 that constitute an output signal control unit. The differential amplifier circuit 31 is configured by N-type differential pair MOS transistors M31 and M32 whose sources are connected to flow a current through the current source 30. The differential amplifier circuit 31 is connected between the gates of the differential pair transistors M31 and M32. One signal Sig + as a differential signal and the other signal Sig- are input to the input terminal. The current dividing circuit 32 includes N-type differential pair MOS transistors M33 and M34 whose sources are commonly connected to the drain of the transistor M31. The other current dividing circuit 33 is configured by N-type differential pair MOS transistors M35 and M36 whose sources are commonly connected to the drain of the transistor M32. In these current dividing circuits 32 and 33, the gates of the transistors M33 and M36 are commonly connected, and the control voltage Vc2 is applied. The gates of the transistors M34 and M35 are commonly connected, and the control voltage Vc3 is applied. The output voltage Vo is derived from between the drains of the transistors M33 and M36. On the other hand, the drains of the transistors M34 and M35 are directly connected to VDD. The resistors R31 and R32 are connected between the drains of the differential pair MOS transistors M33 and M36 and the power supply VDD.
[0025]
In the variable gain circuit 12 having the above configuration, the internal control voltage Vc2 is applied to each gate of the differential pair MOS transistors M33 and M36 based on the external control voltage VC. Further, an internal control voltage Vc3 is applied between the gates of the differential pair MOS transistors M34 and M35 based on the external control voltage VC. The gain is changed by changing the current distribution in the current dividing circuits 32 and 33 according to the internal control voltages Vc2 and Vc3. In this configuration, a logarithmic plot of the gain control characteristic with respect to the external control voltage VC is shown in FIG. As it approaches the vicinity of the maximum gain and the vicinity of the minimum gain, it becomes asymptotic to the maximum gain and the minimum gain. However, in the variable gain amplifier according to the present embodiment, the variable signal attenuating circuit 11 is cascaded to two signal input terminals Sig + and Sig− of the variable gain circuit 12. For this reason, as shown in FIG. 4B, which is a characteristic of the variable signal attenuator 11, the external control voltage VC is such that the logarithmic gain abruptly attenuates from 0 dB and then gradually approaches the point A. -By combining the characteristics of the gain G, it is possible to compensate for the non-linearity of the area where the linearity is lost in the gain control characteristic according to the characteristic shown in FIG. As a result, as shown by the solid line in FIG. 4C, since the linearity in the logarithmic plot of the gain control characteristic with respect to the external control voltage VC near the maximum gain can be improved, the range of the linear region that can be used as a straight line with good controllability is obtained. Can be expanded. Although FIG. 4A shows a convex curve and FIG. 4B shows a concave curve, this curve is an example, and another curve may be used.
[0026]
In the present embodiment, the MOS transistor M21 of the variable signal attenuating circuit 11 shown in FIG. 2 is represented as a PMOS transistor for the sake of simplicity of description, but an NMOS transistor or a CMOS transistor may be used. Alternatively, a circuit in which a plurality of transistors are combined may be used. Further, a non-linear element such as a diode or a thyristor may be used. Further, although all the MOS transistors of the variable gain circuit 12 shown in FIG. 3 are expressed as NMOS transistors, they may be PMOS transistors, CMOS transistors, or a combination of a plurality of transistors.
[0027]
In the present embodiment, the input signal is expressed as a differential signal, but is not limited to a differential signal. The differential amplifier circuit 31 of the variable gain amplifier shown in FIG. 3 may operate as a signal amplifier that amplifies two different signals.
[0028]
Next, FIG. 5 is a block diagram showing a configuration of a variable gain amplifier according to a second embodiment of the present invention. As is apparent from FIG. 5, the variable gain amplifier according to the present embodiment includes a plurality of (two in this example) variable signal attenuating circuits 51 and 55 having the circuit configuration shown in FIG. , A control signal generation circuit 54 and a bias circuit 55. Internal control voltages Vc1, Vc2, and Vc3 generated based on external control voltage VC are provided as gain control voltages, respectively. That is, the variable signal attenuating circuits 51 and 55 are cascaded because the variable gain range is limited to a certain range, so that the variable gain range can be increased. As described above, the cascade connection of the variable signal attenuating circuits 51 and 55 to the input of the variable gain circuit 12 allows the variable gain amplifier having a wide gain control range to have a non-linearity in a region where the linearity of the gain control characteristic is lost. Can be compensated, and as shown in FIG. 4C, the linear region of the entire gain control characteristic can be greatly expanded as compared with the related art.
[0029]
In this embodiment, for the sake of simplicity, the case of a variable gain amplifier in which variable signal attenuating circuits are cascaded in two stages has been described as an example, but the number of stages is limited to two. Instead, cascade connection of three or more stages is possible. Further, the variable signal attenuator may be connected to the subsequent stage of the variable gain circuit to adjust the output level.
[0030]
【The invention's effect】
As described above, according to the present invention, the variable gain circuit in which the variable gain range is limited to a certain range, and the area where the linearity of the gain control characteristic represented by the logarithm of the variable gain circuit with respect to the external control voltage is lost In the above, a variable signal attenuating circuit is inserted into a signal input terminal in order to compensate for non-linearity especially near the maximum gain. For this reason, the linearity of the gain control characteristic with respect to the external control voltage can be improved by the above configuration. Further, it is possible to improve the linearity of the gain control characteristic with respect to an external control voltage with a simple configuration as compared with a complicated circuit configuration such as the variable gain amplifier according to the conventional example.
[Brief description of the drawings]
FIG. 1 shows a configuration diagram of a variable gain amplifier according to the present invention.
FIG. 2 shows a circuit diagram of a variable signal attenuation circuit.
FIG. 3 shows a general circuit diagram of a variable gain circuit.
FIG. 4 is a characteristic diagram illustrating a gain characteristic of each circuit portion in the present embodiment.
FIG. 5 shows a configuration diagram of a variable gain amplifier according to a second embodiment of the present invention.
FIG. 6 shows a circuit diagram of a variable gain circuit in a conventional example.
FIG. 7 shows a circuit diagram of a gain control circuit in a conventional example.
FIG. 8 shows a graph of gain in a conventional example.