JP2004320063A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】 水素や還元性雰囲気による特性の劣化が抑制・防止され、信頼性に優れたメモリセルキャパシタを備える半導体装置を提供する。
【解決手段】 メモリセルキャパシタＣは、第１の水素バリア膜８の上に形成された下部電極７と、下部電極７の上に形成された強誘電体材料からなる容量絶縁膜９と、容量絶縁膜９の上に形成された上部電極１０を備える。第１の水素バリア膜８およびメモリセルキャパシタＣの上には、メモリセルキャパシタＣを覆うように層間膜１５が形成されている。層間膜１５は、メモリセルキャパシタＣのエッジ部Ｅの段差を緩和する。層間膜１５の上には、第２の水素バリア膜１１が形成されており、さらに第２の水素バリア膜１１の上に第２の絶縁膜１２が形成されている。
【選択図】 図１

Description

本発明は、半導体記憶装置およびその製造方法に関し、特に、半導体記憶装置の信頼性向上に関する。

近年、例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉等のヒステリシス特性を有する強誘電体材料を容量絶縁膜に用いたメモリセルキャパシタを有する強誘電体メモリ装置が開発されている。

強誘電体メモリ装置を実現するための最重要課題は、メモリセルキャパシタの特性を劣化させることなく集積化を実現するための構造およびその製造方法を開発することである。特に、容量絶縁膜に用いられる強誘電体材料は、酸素原子を持つ層状酸化物であり、メモリセルキャパシタ形成以降の工程中の水素雰囲気中で容易に還元されると、強誘電体の特性が劣化する。

例えば、半導体装置の微細化に伴って、アスペクト比の大きなコンタクトホールの埋め込みには、ＣＶＤ法によるタングステン（Ｗ）の成膜が広く用いられている。Ｗの成膜には、以下に示す式１で表わされる反応が用いられる。

２ＷＦ₆＋３ＳｉＨ₄→２Ｗ＋３ＳｉＦ₄＋６Ｈ₂ （１）
上記式１で表される反応は、非常に強い還元性雰囲気中で行なわれる。また、Ａｌ配線形成後には、ＭＯＳトランジスタの特性確保のため、水素を含んだ雰囲気中でアニールが行なわれる。他にも、半導体装置の製造プロセスには、水素が発生する工程や水素を用いる工程が多数含まれている。

水素は半導体装置に用いられるほとんどの材料を透過するので、従来の強誘電体メモリ装置では、メモリセルキャパシタ形成以降の工程での水素発生の低減や還元性雰囲気の抑制を図る、あるいは絶縁性水素バリア膜によりメモリセルキャパシタを被覆するなどして、製造工程中のメモリセルキャパシタの特性劣化を防ぐ工夫がなされている。その一例として、以下に、水素バリア膜を用いることによって、製造工程においてメモリセルキャパシタの特性劣化を抑制・防止する方法を説明する。

図１６は、製造工程におけるメモリセルキャパシタの特性劣化を抑制・防止する第１の従来のメモリセル１０００を示す断面図である。

メモリセル１０００は、メモリセルトランジスタとして用いられるＭＯＳトランジスタＴｒと、メモリセルキャパシタＣとを有する。ＭＯＳトランジスタＴｒは、半導体基板Ｓ上に形成されたゲート電極１と高濃度不純物拡散領域２とから構成されている。各メモリセルのそれぞれのＭＯＳトランジスタＴｒは、埋め込み分離領域（以下、ＳＴＩ分離領域と称する）３によって電気的に分離されている。ゲート電極１にはワード線（不図示）が接続されており、高濃度不純物拡散領域２の一方にはビット線４が接続されている。ＭＯＳトランジスタＴｒが形成された半導体基板Ｓ上には、第１の絶縁膜５と、第１の水素バリア膜８とが形成されている。

メモリセルキャパシタＣは、第１の水素バリア膜８の上に形成された下部電極７と、下部電極７の上に形成された強誘電体材料からなる容量絶縁膜９と、容量絶縁膜９の上に形成された上部電極１０を備える。下部電極７には、第１の絶縁膜５および第１の水素バリア膜８を貫通するコンタクトプラグ６を介してもう一方の高濃度不純物拡散領域２に接続されている。

第１の水素バリア膜８およびメモリセルキャパシタＣの上には、メモリセルキャパシタＣを覆うように第２の水素バリア膜１１が形成されており、さらに、第２の水素バリア膜１１の上に第２の絶縁膜１２が形成されている。上部電極１０は、第２の水素バリア膜１１および第２の絶縁膜１２を貫通するコンタクトプラグ１３を介してＡｌ配線１４に接続されている。

図１７は、製造工程におけるメモリセルキャパシタの特性劣化を防ぐ第２の従来のメモリセルを示す断面図である。

図１７に示すメモリセル１１００は、図１６に示す第１の従来のメモリセルとほぼ同じ構造を有している。但し、第２の水素バリア膜１１が、第２の絶縁膜１２上に形成されている点が第１の従来のメモリセル１０００と異なる。

一般的な水素バリア膜の成膜方法としては、ＣＶＤ法やスパッタ法などが用いられる。しかしながら、ＣＶＤ法はガス中に水素が含まれていることが多く、成膜中に水素や水分を発生し、強誘電体材料からなる容量絶縁膜を劣化させるという課題がある。このため、上記従来のメモリセルの製造では、メモリセルキャパシタＣの形成後の工程で形成される第２の水素バリア膜１１は、成膜中に水素の発生のないスパッタ法により、例えばＡｌ₂Ｏ₃やＴｉＮなどの材料を用いて形成される。

しかしながら、図１６に示す第１の従来のメモリセル１０００では、図１８に示すように、メモリセルキャパシタＣのエッジ部分Ｅで第２の水素バリア膜１１の段差被覆性が悪い。このため、エッジ部分Ｅにおける第２の水素バリア膜１１の結晶性・緻密性に悪影響が生じ、粒界が発生する。このように発生した粒界から、メモリセル１０００の第２の絶縁膜１２を透過した水素が侵入することがある。侵入した水素は、強誘電体材料からなる容量絶縁膜９を劣化させる。

また、図１７に示す第２の従来のメモリセルでは、Ａｌ配線１４と上部電極１０とを接続するコンタクトプラグ１３を形成する際に、コンタクトプラグ１３が形成される接続孔の側壁から水素が侵入する。侵入した水素は、第２の絶縁膜１２中を拡散し、強誘電体材料からなる容量絶縁膜９に到達して劣化させる。

以上に述べたように、上記従来のメモリセルにおいて、強誘電体材料からなる容量絶縁膜の劣化を抑制・防止することが非常に困難である。

本発明は、上記不具合を解決するためになされたものであり、水素や還元性雰囲気による特性の劣化が抑制・防止され、信頼性に優れたメモリセルキャパシタを備える半導体装置を提供することを目的とする。

本発明の半導体記憶装置は、半導体基板と、上記半導体基板の上方に設けられた第１電極と、上記第１電極上に形成された容量絶縁膜と、上記容量絶縁膜上に設けられた第２電極とを有するデータ記憶用のメモリセルキャパシタと、上記メモリセルキャパシタを上方および側方から被覆する段差緩和用膜と、上記段差緩和用膜を被覆する被覆水素バリア膜とを備える。

本発明によれば、メモリセルキャパシタを覆うように、メモリセルキャパシタのエッジ部の段差を緩和する段差緩和用膜が形成されている。このため、被覆水素バリア膜の段差被覆性が向上する。従って、段差緩和用膜の上に形成される被覆水素バリア膜は、従来のメモリセルに比べてエッジ部における結晶性・緻密性が維持される。このことによって、エッジ部からの水素の侵入および拡散によるメモリセルキャパシタの容量絶縁膜の特性劣化が抑制・防止される。

上記段差緩和用膜は、Ｏ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法により形成されていることが好ましい。

Ｏ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法では、膜形成工程における温度が低く、水素もほとんど発生しない。このため、容量絶縁膜にダメージを与えることなく段差緩和用膜を形成することが可能である。さらに、Ｏ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法により段差緩和用膜を形成すると、段差緩和用膜の表面が自然になだらかになる。つまり、段差緩和用膜のなだらかな表面を非常に容易に形成できる。

上記被覆水素バリア膜は、スパッタ法により形成されていることが好ましい。

スパッタ法では水素が発生しないので、水素によるメモリセルキャパシタの容量絶縁膜の特性劣化を抑制・防止できる。

上記第１電極の下方に設けられた下敷き水素バリア膜をさらに備えることが好ましい。

このことによって、半導体基板側からの水素の侵入および拡散によるメモリセルキャパシタの容量絶縁膜の特性劣化を抑制・防止できる。

上記下敷き水素バリア膜は、上記メモリセルキャパシタの周辺部において上記被覆水素バリア膜と接していることが好ましい。

このことによって、メモリセルキャパシタが下敷き水素バリア膜と被覆水素バリア膜とによって完全に密封されるので、水素による容量絶縁膜の特性劣化を抑制・防止する効果が向上する。

上記被覆水素バリア膜と上記下敷き水素バリア膜とがほぼ同一外形になるようにパターニングされていることが好ましい。

被覆水素バリア膜および下敷き水素バリア膜が形成されていない領域にコンタクトプラグを設ける構成とする場合に、上記２つの膜を貫通することによるコンタクトプラグの形状悪化を抑制・防止することができる。

上記被覆水素バリア膜は、上記段差緩和用膜を上方から被覆するバリア膜と、上記段差緩和用膜を側方から被覆するサイドウォールとからなる構成としてもよい。

上記第１電極は、上記下敷き水素バリア膜に埋め込まれていることが好ましい。

このことによって、第１電極の厚さの分だけメモリセルキャパシタの下敷き水素バリア膜の表面からの高さを低減できる。このため、被覆水素バリア膜の段差が低減される。従って、被覆水素バリア膜をパターニングする際のレジスト膜厚、パターニングへの影響が抑制され、メモリセルのさらなる微細化が実現できる。

上記第１電極は、下部に導電性水素バリア膜を備えることが好ましい。

このことによって、第１電極に接続されるコンタクトプラグ等から拡散してくる極微量の水素による容量絶縁膜の特性劣化を抑制・防止することができる。

本発明の半導体記憶装置の製造方法は、半導体基板の上方に、第１電極と、上記第１電極上に形成された容量絶縁膜と、上記容量絶縁膜上に設けられた第２電極とを有するメモリセルキャパシタを形成する工程（ａ）と、上記工程（ａ）の後に、基板上に、上記メモリセルキャパシタを被覆する段差緩和用膜を形成する工程（ｂ）と、基板上に、上記段差緩和用膜を被覆する被覆水素バリア膜を形成する工程（ｃ）とを含む。

本発明によれば、メモリセルキャパシタを覆うように、メモリセルキャパシタのエッジ部の段差を緩和する段差緩和用膜が形成されている。このため、被覆水素バリア膜の段差被覆性が向上する。従って、段差緩和用膜の上に形成される被覆水素バリア膜は、従来のメモリセルに比べてエッジ部における結晶性・緻密性が維持される。このことによって、エッジ部からの水素の侵入および拡散によるメモリセルキャパシタの容量絶縁膜の特性劣化が抑制・防止された、信頼性の高い半導体記憶装置が得られる。

上記工程（ａ）の前に、上記半導体基板の上方に下敷き水素バリア膜を形成する工程（ｄ）をさらに含み、上記工程（ａ）では、上記下敷き水素バリア膜の上に上記第１電極を形成することが好ましい。

このことによって、半導体基板側からの水素の侵入および拡散によるメモリセルキャパシタの容量絶縁膜の特性劣化を抑制・防止できる。

上記工程（ｂ）の後に、上記メモリセルキャパシタの周辺部において、上記段差緩和用膜を除去する工程（ｅ）をさらに含み、上記工程（ｃ）では、上記被覆水素バリア膜を、上記メモリセルキャパシタの周辺部において上記下敷き水素バリア膜に接するように形成することが好ましい。

このことによって、メモリセルキャパシタの周辺部において、下敷き水素バリア膜の一部が被覆水素バリア膜と接する。従って、メモリセルキャパシタが下敷き水素バリア膜と被覆水素バリア膜とによって完全に密封されるので、水素による容量絶縁膜の特性劣化を抑制・防止する効果が向上する。

上記工程（ｅ）では、ウェットエッチング法を用いてもよい。

上記工程（ｅ）の後に、同一のマスクを用いて、上記メモリセルキャパシタの周辺部に位置する上記被覆水素バリア膜と上記下敷き水素バリア膜とをパターニングする工程（ｆ）をさらに含むことが好ましい。

被覆水素バリア膜および下敷き水素バリア膜が形成されていない領域にコンタクトプラグを設ける構成とする場合に、上記２つの膜を貫通することによるコンタクトプラグの形状悪化を抑制・防止することができる。

上記工程（ｃ）の後に、上記メモリセルキャパシタの周辺部において、上記段差緩和用膜および上記被覆水素バリア膜を除去して上記下敷き水素バリア膜を露出させる工程（ｇ）と、基板上に第２の被覆水素バリア膜を形成する工程（ｈ）と、上記第２の被覆水素バリア膜をエッチバックすることによって、上記被覆水素バリア膜および上記段差緩和用膜を側面から被覆するサイドウォールを形成する工程（ｉ）とをさらに含んでもよい。

上記工程（ｂ）では、上記段差緩和用膜をＯ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法によって形成することが好ましい。

Ｏ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法では、膜形成工程における温度が低く、水素もほとんど発生しない。このため、容量絶縁膜にダメージを与えることなく段差緩和用膜を形成することが可能である。さらに、Ｏ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法により段差緩和用膜を形成すると、段差緩和用膜の表面が自然になだらかになる。つまり、段差緩和用膜のなだらかな表面を非常に容易に形成できる。

上記工程（ｃ）では、上記被覆水素バリア膜をスパッタ法によって形成することが好ましい。

スパッタ法では水素が発生しないので、水素によるメモリセルキャパシタの容量絶縁膜の特性劣化を抑制・防止できる。

本発明の別の半導体記憶装置の製造方法は、半導体基板上に第１電極を形成する工程（ａ）と、上記工程（ａ）の後に、基板上に下敷き水素バリア膜を形成する工程（ｂ）と、上記下敷き水素バリア膜を上記第１電極の表面が露出するまで除去して、上記下敷き水素バリア膜中に上記第１電極を埋め込む工程（ｃ）と、上記第１電極上に容量絶縁膜を形成する工程（ｄ）と、上記容量絶縁膜上に第２電極用膜を形成する工程（ｅ）と、上記容量絶縁膜と上記第２電極用膜とをパターニングすることによってメモリセルキャパシタを形成する工程（ｆ）と、上記工程（ｆ）の後に、基板上に、上記メモリセルキャパシタを被覆する段差緩和用膜を形成する工程（ｇ）と、基板上に、上記段差緩和用膜を被覆する被覆水素バリア膜を形成する工程（ｈ）とを含む。

本発明の別の半導体記憶装置の製造方法によれば、第１電極の厚さの分だけメモリセルキャパシタの下敷き水素バリア膜の表面からの高さを低減できる。このため、被覆水素バリア膜の段差が低減される。従って、被覆水素バリア膜をパターニングする際のレジスト膜厚、パターニングへの影響が抑制され、メモリセルのさらなる微細化が実現できる。

上記工程（ｇ）の後に、上記メモリセルキャパシタの周辺部において、上記段差緩和用膜を除去する工程（ｉ）をさらに含み、上記工程（ｈ）では、上記被覆水素バリア膜を、上記メモリセルキャパシタの周辺部において上記下敷き水素バリア膜に接するように形成することが好ましい。

このことによって、メモリセルキャパシタの周辺部において、下敷き水素バリア膜の一部が被覆水素バリア膜と接する。従って、メモリセルキャパシタが下敷き水素バリア膜と被覆水素バリア膜とによって完全に密封されるので、水素による容量絶縁膜の特性劣化を抑制・防止する効果が向上する。

上記工程（ｇ）では、上記段差緩和用膜をＯ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法によって形成することが好ましい。

上記工程（ｈ）では、上記被覆水素バリア膜をスパッタ法によって形成することが好ましい。

本発明によれば、水素や還元性雰囲気による特性の劣化が抑制・防止され、信頼性に優れたメモリセルキャパシタを備える強誘電体メモリ装置が得られる。

以下、本発明の実施形態について、図１から図１５を参照しながら説明する。なお、簡単のため、各実施形態に共通する構成要素は、同一の参照符号で示す。

（実施形態１）
図１は、本実施形態のメモリセルキャパシタを備えるメモリセルの断面図を示す図である。図２は、本実施形態のメモリセルが備えるメモリセルキャパシタのエッジ部Ｅを拡大した図である。

図１に示すように、本実施形態のメモリセル１００は、メモリセルトランジスタとして用いられるＭＯＳトランジスタＴｒと、メモリセルキャパシタＣとを有する。

ＭＯＳトランジスタＴｒは、半導体基板Ｓ上に形成されたゲート絶縁膜（不図示）と、ゲート絶縁膜上に形成されたゲート電極１と、半導体基板Ｓ上のゲート電極１を挟む領域に形成された高濃度不純物拡散領域２とから構成されている。各メモリセルのそれぞれのＭＯＳトランジスタＴｒは、埋め込み分離領域（以下、ＳＴＩ分離領域と称する）３によって電気的に分離されている。ゲート電極１にはワード線（不図示）が接続されており、高濃度不純物拡散領域２の一方にはビット線４が接続されている。ＭＯＳトランジスタＴｒが形成された半導体基板Ｓ上には、第１の絶縁膜５と、半導体基板Ｓ側からの水素の侵入および拡散を抑制・防止する第１の水素バリア膜８とが形成されている。

メモリセルキャパシタＣは、第１の水素バリア膜８の上に形成された下部電極７と、下部電極７の上に形成された強誘電体材料からなる容量絶縁膜９と、容量絶縁膜９の上に形成された上部電極１０を備える。下部電極７は、第１の絶縁膜５および第１の水素バリア膜８を貫通するコンタクトプラグ６を介してもう一方の高濃度不純物拡散領域２に接続されている。

第１の水素バリア膜８およびメモリセルキャパシタＣの上には、メモリセルキャパシタＣを覆うように層間膜１５が形成されている。層間膜１５は、図２に示すように、メモリセルキャパシタＣのエッジ部Ｅの段差を緩和する。層間膜１５の上には、第２の水素バリア膜１１が形成されており、さらに第２の水素バリア膜１１の上に第２の絶縁膜１２が形成されている。上部電極１０は、第２の水素バリア膜１１および第２の絶縁膜１２を貫通するコンタクトプラグ１３を介してＡｌ配線１４に接続されている。

本実施形態では、図１に示すように、第１の水素バリア膜８およびメモリセルキャパシタＣの上には、メモリセルキャパシタＣを覆うように、メモリセルキャパシタＣのエッジ部Ｅの段差を緩和する層間膜１５が形成されている。このため、第２の水素バリア膜１１の段差被覆性が向上する。従って、層間膜１５の上に形成される第２の水素バリア膜１１は、図２に示すように、従来のメモリセル１０００に比べてエッジ部Ｅにおける結晶性・緻密性が維持されている。このことによる効果を、図３を参照しながらさらに説明する。

図３は、本実施形態のメモリセル１００および従来のメモリセル１０００に設けられたそれぞれのメモリセルキャパシタの分極特性を示すグラフである。図３中のＦ１は、第１の従来のメモリセル１０００（すなわち、層間膜１５が設けられていない）にアニールのための水素処理を行なった後のメモリセルキャパシタＣの分極特性、Ｆ２は、本実施形態のメモリセル１００（すなわち、層間膜１５が設けられている）にアニールのための水素処理を行なった後のメモリセルキャパシタＣの分極特性、Ｆ３は、本実施形態のメモリセル１００にアニールのための水素処理を行なう前のメモリセルキャパシタＣの分極特性をそれぞれ示す。

図３に示すように、本実施形態のメモリセル１００（段差緩和用の層間膜１５が設けられている）では、水素処理前（Ｆ３）と後（Ｆ２）とで分極量（１２μＣ／ｃｍ²）に変化がない。これに対し、従来のメモリセル１０００（段差緩和用の層間膜１５が設けられていない）では、水素処理後（Ｆ１）に分極量が２μＣ／ｃｍ²と大きく低下している。

これは、従来のメモリセル１０００では、図１８に示すように、メモリセルキャパシタＣのエッジ部Ｅでの第２の水素バリア膜１１の段差被覆性が悪いことが原因である。エッジ部Ｅでの第２の水素バリア膜１１の段差被覆性が悪いため、エッジ部Ｅにおいて膜厚が薄くなっている上に、さらに第２の水素バリア膜１１の結晶状態が平坦部と異なり、緻密性も低下している。このことによって、エッジ部Ｅからの水素の侵入および拡散によるメモリセルキャパシタＣの分極特性が劣化する。

一方、本実施形態のメモリセル１００では、第２の水素バリア膜１１が平坦部と同程度の水素バリア性を有するように段差緩和用の層間膜１５が設けられていることによって、メモリセルキャパシタＣのエッジ部Ｅでの第２の水素バリア膜１１の段差被覆性が改善されている。従って、エッジ部Ｅからの水素の侵入および拡散によるメモリセルキャパシタＣの分極特性の劣化が抑制・防止されていることがわかる。

次に、本実施形態のメモリセル１００の製造方法を、図４を参照しながら説明する。

まず、図４（ａ）に示す工程で、半導体基板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設けられたゲート電極１と、ゲート電極１を挟むように位置する高濃度不純物拡散領域２とからなるＭＯＳトランジスタＴｒを形成する。続いて、基板上に、第１の絶縁膜５と第１の水素バリア膜８とを順に堆積する。

次に、第１の水素バリア膜８および第１の絶縁膜５を貫通して、高濃度不純物拡散領域２の一方に到達する接続孔を開口した後、接続孔内にタングステン膜を埋め込んでコンタクトプラグ６を形成する。次に、下部電極７、強誘電体材料からなる容量絶縁膜９、および上部電極１０を、コンタクトプラグ６が被覆されるようにパターニングすることによって順に形成する。なお、本実施形態では下部電極７と容量絶縁膜９を同時エッチングしているが、別々に行なってもかまわない。また、メモリセルキャパシタＣの上部電極１０を容量規定口としているが、下部電極７を容量規定口としてもかまわない。

次に、図４（ｂ）に示す工程で、基板上に段差緩和用の層間膜１５を、メモリセルキャパシタＣが被覆されるように形成する。特に、本実施形態では段差緩和用の層間膜１５を、フロー形状の良好なＯ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法により形成する。この方法によれば、膜形成工程における温度は４００℃と低く、水素もほとんど発生しない。このため、強誘電体材料からなる容量絶縁膜９にダメージを与えることなく段差緩和用の層間膜１５を形成することが可能である。さらに、Ｏ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法により層間膜１５を形成すると、層間膜１５の表面が自然になだらかになる（セルフフロー）。つまり、層間膜１５のなだらかな表面を非常に容易に形成できる。従って、層間膜１５の形成には、Ｏ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法を用いることが最も好ましい。また、層間膜１５の形成に、例えばＳＯＧ（スピンオングラス）等を用いることもできる。

次に、図４（ｃ）に示す工程で、基板上に第２の水素バリア膜１１を、厚さ５０ｎｍ程度にスパッタ法を用いて形成する。本実施形態では、上述の図４（ｂ）に示す工程で段差緩和用の層間膜１５が形成されているので、第２の水素バリア膜１１をＣＶＤ法よりも段差被覆性の点で劣るスパッタ法を用いて形成することができる。スパッタ法では水素が発生しないので、水素による劣化を抑制・防止することができる。

続いて、基板上に第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦化した後、第２の絶縁膜１２、第２の水素バリア膜１１および層間膜１５を貫通して、上部電極１０に到達する接続孔を開口した後、ＣＶＤ法により接続孔内にタングステン膜を埋め込んでコンタクトプラグ１３を形成する。次に、コンタクトプラグ１３に接続されたＡｌ配線１４を形成する。

以上の工程により、水素による容量絶縁膜の劣化が抑制・防止され、信頼性の高い強誘電体メモリ装置を実現することができる。

なお、本実施形態では、メモリセルキャパシタＣが、上部電極１０を容量規定口である構造について述べたが、下部電極７を容量規定口とする構造としてもよい。つまり、メモリセルキャパシタＣの構造に関わらず、メモリセルキャパシタＣのエッジ部Ｅの段差を緩和する層間膜１５を設けることによって、第２の水素バリア膜１１の水素バリア効果を向上することができる。従って、信頼性の高いメモリセルを備える強誘電体メモリ装置が得られる。

（実施形態２）
図５は、本実施形態のメモリセルキャパシタを備えるメモリセルの断面図を示す図である。

本実施形態のメモリセル２００は、上記実施形態１とほぼ同じ構造を有している。但し、次の相違点がある。

まず第１に、上記実施形態１のビット線４に代えて、図５に示すように、第２の絶縁膜１２、第１の水素バリア膜８および第１の絶縁膜５を貫通して、ＭＯＳトランジスタＴｒの高濃度不純物拡散領域２に到達するコンタクトプラグ１６と、コンタクトプラグ１６に接続されたビット線となるＡｌ配線１４’が設けられている点である。つまり、コンタクトプラグ１６が設けられる領域には、段差緩和用の層間膜１５および第２の水素バリア膜１１が形成されていない点である。

第２に、本実施形態のメモリセル２００では、図５に示すように、メモリセルキャパシタＣおよび層間膜１５が、第１の水素バリア膜８および第２の水素バリア膜１１によって完全に密封されている。

本実施形態によれば、コンタクトプラグ１６が、第２の水素バリア膜１１および層間膜１５を貫通することがない。従って、Ａｌ配線１４’を形成する際に、コンタクトプラグ１６から層間膜１５を通じてメモリセルキャパシタＣへ水素が侵入することがない。従って、水素による強誘電体材料からなる容量絶縁膜９の劣化をさらに効果的に抑制・防止することができる。

特に本実施形態によれば、メモリセルキャパシタＣおよび層間膜１５が、第１の水素バリア膜８および第２の水素バリア膜１１によって完全に密封されているので、水素による容量絶縁膜の特性劣化を抑制・防止する効果が向上する。

次に、本実施形態のメモリセル２００の３通りの製造方法を、図６〜図１０を参照しながら説明する。

―第１の製造方法―
図６および図７を参照しながら、第１の製造方法を説明する。

まず、図６（ａ）に示す工程で、半導体基板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設けられたゲート電極１と、ゲート電極１を挟むように位置する高濃度不純物拡散領域２とからなるＭＯＳトランジスタＴｒを形成する。続いて、基板上に、第１の絶縁膜５と第１の水素バリア膜８とを順に堆積する。次に、第１の水素バリア膜８および第１の絶縁膜５を貫通して、高濃度不純物拡散領域２の一方に到達する接続孔を開口した後、接続孔内にタングステン膜を埋め込んでコンタクトプラグ６を形成する。

次に、図６（ｂ）に示す工程で、下部電極７、強誘電体材料からなる容量絶縁膜９、および上部電極１０を、コンタクトプラグ６が被覆されるようにパターニングすることによって順に形成する。なお、本実施形態では下部電極７と容量絶縁膜９を同時エッチングしているが、別々に行なってもかまわない。また、上部電極１０を容量規定口とする構造について述べているが、下部電極７を容量規定口とするメモリセルキャパシタ構造としてもかまわない。

次に、図６（ｃ）に示す工程で、基板上に段差緩和用の層間膜１５を、メモリセルキャパシタＣが被覆されるように形成し、続いて、メモリセルキャパシタＣを被覆する領域以外の層間膜１５をドライエッチングによって除去する。なお、本製造方法においても、上記実施形態１と同様に、段差緩和用の層間膜１５をフロー形状の良好なＯ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法により形成する。このことによって、強誘電体材料からなる容量絶縁膜９にダメージを与えることなく段差緩和用の層間膜１５を形成することができる。

なお、本製造方法においても、層間膜１５としては、段差緩和が可能であり、且つ、強誘電体材料を劣化させない材料からなる膜であれば用いることができる。例えば、ＴＥＯＳ、ＳＯＧ（スピンオングラス）等が用いられる。

次に、図７（ａ）に示す工程で、基板上に第２の水素バリア膜１１を、厚さ５０ｎｍ程度に形成する。続いて、層間膜１５を被覆する領域以外の第２の水素バリア膜１１を除去する。このことによって、メモリセルキャパシタＣおよび層間膜１５が、第１の水素バリア膜８と第２の水素バリア膜１１とによって完全に密封される。本実施形態では、上述の図６（ｃ）に示す工程で段差緩和用の層間膜１５が形成されているので、第２の水素バリア膜１１をＣＶＤ法よりも段差被覆性の点で劣るスパッタ法を用いて形成することができる。従って、ＣＶＤ法において発生する水素による劣化を抑制・防止することができる。

次に、図７（ｂ）に示す工程で、基板上に第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦化した後、第２の絶縁膜１２、第２の水素バリア膜１１および層間膜１５を貫通して、上部電極１０に到達する接続孔を開口した後、接続孔内にタングステン膜を埋め込んでコンタクトプラグ１３を形成する。続いて、第２の絶縁膜１２、第１の水素バリア膜８および第１の絶縁膜５を貫通して、第２の絶縁膜１２、第１の水素バリア膜８および第１の絶縁膜５を貫通して、ＭＯＳトランジスタＴｒの高濃度不純物拡散領域２に到達する接続孔を開口した後、接続孔内にタングステン膜を埋め込んでコンタクトプラグ１６を形成する。

次に、コンタクトプラグ１３および１６に接続されたＡｌ配線１４および１４’を形成する。

―第２の製造方法―
図８を参照しながら、第２の製造方法を説明する。

本実施形態のメモリセル２００の第２の製造方法は、上述の第１の製造方法とほぼ同じ構成である。但し、上記第１の製造方法の図６（ｃ）に示す工程で行なう段差緩和用の層間膜１５の除去を、本製造方法ではウェットエッチング法で行なう点が異なる。

まず、図８（ａ）に示す工程で、半導体基板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設けられたゲート電極１と、ゲート電極１を挟むように位置する高濃度不純物拡散領域２とからなるＭＯＳトランジスタＴｒを形成する。続いて、基板上に、第１の絶縁膜５と第１の水素バリア膜８とを順に堆積する。次に、第１の水素バリア膜８および第１の絶縁膜５を貫通して、高濃度不純物拡散領域２の一方に到達する接続孔を開口した後、接続孔内にタングステン膜を埋め込んでコンタクトプラグ６を形成する。

次に、下部電極７、強誘電体材料からなる容量絶縁膜９、および上部電極１０を、コンタクトプラグ６が被覆されるようにパターニングすることによって順に形成する。なお、本実施形態では下部電極７と容量絶縁膜９を同時エッチングしているが、別々に行なってもかまわない。また、上部電極１０を容量規定口とする構造について述べているが、下部電極７を容量規定口とするメモリセルキャパシタ構造としてもかまわない。

次に、図８（ｂ）に示す工程で、基板上に段差緩和用の層間膜１５を、メモリセルキャパシタＣが被覆されるように形成し、続いて、フォトリソグラフィによりレジストマスク１９を形成する。なお、本製造方法においても、上記実施形態１と同様に、段差緩和用の層間膜１５をフロー形状の良好なＯ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法により形成する。このことによって、強誘電体材料からなる容量絶縁膜９にダメージを与えることなく段差緩和用の層間膜１５を形成することができる。また、層間膜１５としては、段差緩和が可能であり、且つ、強誘電体材料を劣化させない材料（例えば、ＴＥＯＳ、ＳＯＧ（スピンオングラス）等）からなる膜であれば用いることができる。

次に、図８（ｃ）に示す工程で、レジストマスク１９をマスクとする等方性ウェットエッチング（例えばフッ酸などを用いる）を第１の水素バリア膜８の表面が露出するまで行なうことにより、層間膜１５をパターニングする。このことによって、上記第１の製造方法よりも表面が滑らかな層間膜１５を形成することが可能である。

次に、図８（ｄ）に示す工程で、レジストマスク１９を除去し、基板上に第２の水素バリア膜１１を形成する。さらに、段差緩和用の層間膜１５を被覆するように、且つ第１の水素バリア膜８と接触するようにパターニングする。

続いて、上記第１の製造方法の図７（ｂ）に示す工程と同様に、基板上に第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦化した後、第２の絶縁膜１２、第２の水素バリア膜１１および層間膜１５を貫通して、上部電極１０に到達する接続孔を開口した後、接続孔内にタングステン膜を埋め込んでコンタクトプラグ１３を形成する。続いて、第２の絶縁膜１２、第１の水素バリア膜８および第１の絶縁膜５を貫通して、第２の絶縁膜１２、第１の水素バリア膜８および第１の絶縁膜５を貫通して、ＭＯＳトランジスタＴｒの高濃度不純物拡散領域２に到達する接続孔を開口した後、接続孔内にタングステン膜を埋め込んでコンタクトプラグ１６を形成する。

最後に、コンタクトプラグ１３および１６に接続されたＡｌ配線１４および１４’を形成する。

―第３の製造方法―
図９および図１０を参照しながら、第３の製造方法を説明する。

まず、図９（ａ）に示す工程で、半導体基板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設けられたゲート電極１と、ゲート電極１を挟むように位置する高濃度不純物拡散領域２とからなるＭＯＳトランジスタＴｒを形成する。続いて、基板上に、第１の絶縁膜５と第１の水素バリア膜８とを順に堆積する。

次に、第１の水素バリア膜８および第１の絶縁膜５を貫通して、高濃度不純物拡散領域２の一方に到達する接続孔を開口した後、接続孔内にタングステン膜を埋め込んでコンタクトプラグ６を形成する。次に、下部電極７、強誘電体材料からなる容量絶縁膜９、および上部電極１０を、コンタクトプラグ６が被覆されるようにパターニングすることによって順に形成する。なお、本実施形態では下部電極７と容量絶縁膜９を同時エッチングしているが、別々に行なってもかまわない。また、上部電極１０を容量規定口とする構造について述べているが、下部電極７を容量規定口とするメモリセルキャパシタ構造としてもかまわない。

次に、図９（ｂ）に示す工程で、基板上に段差緩和用の層間膜１５を、メモリセルキャパシタが被覆されるように形成する。特に、本実施形態では段差緩和用の層間膜１５を、フロー形状の良好なＯ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法により形成する。この方法によれば、成膜工程における温度は４００℃と低く、水素発生量も少ない。このため、強誘電体材料からなる容量絶縁膜９にダメージを与えることなく段差緩和用の層間膜１５を形成することが可能である。なお、層間膜１５としては、段差緩和が可能であり、且つ、強誘電体材料を劣化させない材料（例えば、ＳＯＧ（スピンオングラス）等）からなる膜であれば用いることができる。

次に、基板上に第２の水素バリア膜１１を、厚さ５０ｎｍ程度に形成する。本製造方法では、段差緩和用の層間膜１５が形成されているので、第２の水素バリア膜１１をＣＶＤ法よりも段差被覆性の点で劣るスパッタ法を用いて形成することができる。従って、ＣＶＤ法において発生する水素による劣化を抑制・防止することができる。

次に、図９（ｃ）に示す工程で、メモリセルキャパシタＣを被覆する領域上にマスク（不図示）を形成し、このマスクを用いるドライエッチングによってメモリセルキャパシタＣを被覆する領域以外の層間膜１５および第２の水素バリア膜１１を除去する。なお、ここでは図示していないが、同じマスクを用いるドライエッチングによって第１の水素バリア膜８を除去してもかまわない。

次に、図１０（ａ）に示す工程で、基板上に第３の水素バリア膜３０を、厚さ５０ｎｍ程度に形成する。

次に、図１０（ｂ）に示す工程で、上記図９（ｃ）に示す工程で形成したメモリセルキャパシタＣを被覆するの第２の水素バリア膜１１が消失しない程度に全面エッチバックすることによって、第３の水素バリア膜３０からなるサイドウォール３１を形成する。

以上の３種類の製造方法のいずれかを利用することによって、本実施形態のメモリセル２００からなる強誘電体メモリ装置を実現することができる。

（実施形態３）
図１１は、本実施形態のメモリセルキャパシタを備えるメモリセルの製造方法を表す工程断面図である。

本実施形態のメモリセル３００は、上記実施形態２とほぼ同じ構造を有している。但し、図１１（ｃ）に示すように、コンタクトプラグ１６が設けられる領域には、第１の水素バリア膜８が形成されていない点で異なる。なお、図１１（ｃ）では表されていないが、上部電極１０は大きなセルプレートとなっており、その端部においてＡｌ配線に接続されている。

第１の水素バリア膜８は、ＳｉＮまたはＳｉＯＮなどから形成された硬質の窒化膜である。このような硬質の膜を貫通する接続孔を形成する場合、硬質の膜の部分の直径が小さくなるなど、接続孔の変形が起こりやすい。また、接続孔のアスペクト比が高くなるほど、硬質の膜を貫通できない（すなわちエッチングストップが生じる）ことがある。従って、接続孔を埋めるコンタクトプラグ１６の形状が悪化することがある。

しかしながら、本実施形態のメモリセル３００では、コンタクトプラグ１６が、第１の絶縁膜５と第２の絶縁膜１２とを貫通するように形成されており、上記実施形態２のように、第１の水素バリア膜８を貫通することがない。従って、本実施形態によれば、上記実施形態１および２と同様の効果が得られるのに加えて、第１の水素バリア膜８を貫通することによるコンタクトプラグ１６の形状悪化が抑制・防止されたメモリセルが得られる。

次に、本実施形態のメモリセル３００の製造方法を、図１１を参照しながら説明する。

まず、上記実施形態２の第１の製造方法の図６（ａ）〜（ｃ）に示す工程と、全く同じ工程を行なう。

次に、図１１（ａ）に示す工程で、基板上に第２の水素バリア膜１１を、厚さ５０ｎｍ程度に形成する。本製造方法においても、上述の図６（ｃ）に示す工程で段差緩和用の層間膜１５が形成されているので、第２の水素バリア膜１１をＣＶＤ法よりも段差被覆性の点で劣るスパッタ法を用いて形成することができる。従って、ＣＶＤ法において発生する水素による劣化を抑制・防止することができる。

次に、図１１（ｂ）に示す工程で、第２の水素バリア膜１１が層間膜１５を被覆する領域の外側に位置する第２の水素バリア膜１１と、その下に位置する第１の水素バリア膜８を同一のマスクを用いてドライエッチングにより除去する。

次に、図１１（ｃ）に示す工程で、基板上に第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦化した後、第２の絶縁膜１２および第１の絶縁膜５を貫通して、ＭＯＳトランジスタＴｒの高濃度不純物拡散領域２に到達する接続孔を開口した後、この接続孔内にタングステン膜を埋め込んでコンタクトプラグ１６を形成する。

次に、コンタクトプラグ１６に接続されたＡｌ配線１４’を形成する。

本実施形態の製造方法によれば、コンタクトプラグ１６が設けられる領域では第１の水素バリア膜が除去されているので、層間膜１５と第１の水素バリア膜との積層になることによるコンタクトプラグの形状悪化を抑制・防止することができる。

（実施形態４）
図１２および図１３は、本実施形態のメモリセルキャパシタを備えるメモリセルの断面図を示す図である。

図１２に示すように、本実施形態のメモリセル４００は、メモリセルトランジスタとして用いられるＭＯＳトランジスタＴｒと、メモリセルキャパシタＣとを有する。

ＭＯＳトランジスタＴｒは、半導体基板Ｓ上に形成されたゲート電極１と高濃度不純物拡散領域２とから構成されている。各メモリセルのそれぞれのＭＯＳトランジスタＴｒは、埋め込み分離領域（以下、ＳＴＩ分離領域と称する）３によって電気的に分離されている。ゲート電極１にはワード線（不図示）が接続されており、高濃度不純物拡散領域２の一方にはコンタクトプラグ１６を介してビット線１４が接続されている。ＭＯＳトランジスタＴｒが形成された半導体基板Ｓ上には、第１の絶縁膜５と、半導体基板Ｓ側からの水素の侵入および拡散を抑制・防止する第１の水素バリア膜８とが形成されている。

メモリセルキャパシタＣは、第１の水素バリア膜８に埋め込むように形成された下部電極７と、下部電極７の上に形成された強誘電体材料からなる容量絶縁膜９と、容量絶縁膜９の上に形成された上部電極１０を備える。下部電極７は、第１の絶縁膜５および第１の水素バリア膜８を貫通するコンタクトプラグ６を介してもう一方の高濃度不純物拡散領域２に接続されている。

第１の水素バリア膜８およびメモリセルキャパシタＣの上には、メモリセルキャパシタＣの上面および側面を覆うように、メモリセルキャパシタＣのエッジ部Ｅの段差を緩和する層間膜１５が形成されている。なお、層間膜１５は、メモリセルキャパシタＣを被覆する領域に限定して設けられている。層間膜１５の上には、層間膜１５を覆うように、第２の水素バリア膜１１が形成されており、第１の水素バリア膜８に接している。つまり、メモリセルキャパシタＣおよび層間膜１５が、第１の水素バリア膜８および第２の水素バリア膜１１によって完全に密封されている。

さらに第２の水素バリア膜１１の上に第２の絶縁膜１２が形成されている。図１２では表されていないが、上部電極１０は大きなセルプレートとなっており、その端部においてＡｌ配線に接続されている。

本実施形態では、メモリセルキャパシタＣを覆うように、メモリセルキャパシタＣのエッジ部Ｅの段差を緩和する層間膜１５が形成されている。このため、第２の水素バリア膜１１の段差被覆性が向上する。従って、上記実施形態１と同様に、層間膜１５の上に形成される第２の水素バリア膜１１は、従来のメモリセル１０００に比べてエッジ部Ｅにおける結晶性・緻密性が維持されている。

この構造では第２の実施形態に示した効果に加えて、下部電極７を埋め込むことによって、その膜厚の分だけメモリセルキャパシタＣの第１の水素バリア膜８の表面からの高さを低減できる。このため、第２の水素バリア膜１１の段差が低減される。従って、第２の水素バリア膜１１をパターニングする際のレジスト膜厚、パターニングへの影響を抑制し、メモリセルのさらなる微細化を実現することが可能である。

なお、本実施形態では下部電極７を容量規定口とする構造について述べたが、上部電極１０を容量規定口とするメモリセルキャパシタ構造としてもかまわない。

さらに、本実施形態において、図１３に示すように、下部電極７の直下に導電性水素バリア膜１８を設けることが好ましい。

このことによって、上述の効果に加えて、コンタクトプラグ６から拡散してくる極微量の水素による容量絶縁膜の特性劣化も抑制・防止することが可能である。

次に、本実施形態のメモリセル５００の製造方法を、図１４および図１５を参照しながら説明する。

まず、図１４（ａ）に示す工程で、半導体基板Ｓ上にＳＴＩ分離領域３を形成した後、半導体基板Ｓ上にゲート絶縁膜（不図示）と、ゲート絶縁膜上に設けられたゲート電極１と、ゲート電極１を挟むように位置する高濃度不純物拡散領域２とからなるＭＯＳトランジスタＴｒを形成する。続いて、基板上に、第１の絶縁膜５を堆積する。次に、第１の絶縁膜５を貫通して、高濃度不純物拡散領域２の一方に到達する接続孔を開口した後、接続孔内にタングステン膜を埋め込んでコンタクトプラグ６を形成する。次に、導電性水素バリア材料と金属材料とを順に堆積し、コンタクトプラグ６が被覆されるようにパターニングすることによって、導電性水素バリア膜１８と下部電極７とを形成する。

次に、図１４（ｂ）に示す工程で、基板上に第１の水素バリア膜８を形成し、下部電極７の表面が露出されるように、例えばＣＭＰ法によって平坦化を行なう。

次に、図１４（ｃ）に示す工程で、基板上に強誘電体材料と金属材料とを堆積した後、フォトリソグラフィおよびドライエッチングを行なう。このことにより、下部電極７が被覆されるように容量絶縁膜９と上部電極１０とを形成し、メモリセルキャパシタＣを形成する。なお、このとき、容量絶縁膜９と上部電極１０を同時にパターニングしたが、別々に行なってもかまわない。続いて、基板上に段差緩和用の層間膜１５を堆積し、フォトリソグラフィおよびドライエッチングを行なうことにより、メモリセルキャパシタＣが被覆されるように段差緩和用の層間膜１５を形成する。

次に、図１５（ａ）に示す工程で、基板上に第２の水素バリア膜１１を、厚さ５０ｎｍ程度に形成する。上述の図１４（ｃ）に示す工程で段差緩和用の層間膜１５が形成されているので、第２の水素バリア膜１１をＣＶＤ法よりも段差被覆性の点で劣るスパッタ法を用いて形成することができる。従って、ＣＶＤ法において発生する水素による劣化を抑制・防止することができる。

次に、フォトリソグラフィおよびドライエッチングにより、第２の水素バリア膜１１が層間膜１５を被覆する領域の外側に位置する第２の水素バリア膜１１と、その下に位置する第１の水素バリア膜８を除去する。

次に、図１５（ｂ）に示す工程で、基板上に第２の絶縁膜１２を堆積し、ＣＭＰ法などにより平坦化した後、第２の絶縁膜１２、第２の水素バリア膜１１および層間膜１５を貫通して、上部電極１０に到達する接続孔を開口した後、接続孔内にタングステン膜を埋め込んでコンタクトプラグ１３を形成する。続いて、第２の絶縁膜１２および第１の絶縁膜５を貫通して、ＭＯＳトランジスタＴｒの高濃度不純物拡散領域２に到達する接続孔を開口した後、この接続孔内にタングステン膜を埋め込んでコンタクトプラグ１６を形成する。

次に、コンタクトプラグ１６に接続されたＡｌ配線１４’を形成することによって、本実施形態のメモリセル５００が得られる。

以上のように、本実施形態のメモリセル５００の製造方法について述べたが、図１４（ａ）に示す工程において、導電性水素バリア材料を堆積せずに、導電性水素バリア膜１８を形成しなければ、本実施形態のメモリセル４００を製造することができる。

下部電極７を容量規定口とするメモリセルキャパシタＣを備えるメモリセルの製造方法について述べたが、上部電極１０を容量規定口とする構成としてもかまわない。

以上に述べた実施形態１〜４では、下部電極７が配線を介してＭＯＳトランジスタＴｒの高濃度不純物拡散領域２に接続されている構造を有するものを説明したが、本発明は、下部電極７が大きなセルプレートとなっており、上部電極１０が配線を介してＭＯＳトランジスタＴｒの高濃度不純物拡散領域２に接続されている構造を有するものにも適用することができる。

また、以上に述べた実施形態１〜４では、容量絶縁膜９が強誘電体材料から形成されているものを説明したが、高誘電体材料から形成されている場合にも、同様に高誘電体材料の特性劣化を抑制・防止する効果が得られる。容量絶縁膜９の具体的な材料としては、チタン酸ストロンチウム膜、バリウムを添加したチタン酸ストロンチウム膜、ＳｒＢｉ₂Ｔａ₂Ｏ₉膜、鉛とジルコニウムとチタンを含む酸化物（ＰＺＴ）からなる膜、鉛とランタンとジルコニウムとチタンを含む酸化物（ＰＬＺＴ）からなる膜等の単層膜や、タンタル酸化膜とシリコン酸化膜の積層膜などが用いられる。

なお、以上に述べた実施形態１〜４では、ゲート電極１を、ほとんど不純物を含まないポリシリコン膜を堆積し、不純物イオンを注入した後、タングステン膜、モリブデン膜、チタン膜、白金膜、あるいはタングステンシリサイド膜、モリブデンシリサイド膜、チタンシリサイド膜、白金シリサイド膜等を堆積した積層膜から形成してもよい。また、タングステン膜、モリブデン膜、チタン膜、白金膜、あるいはタングステンシリサイド膜、モリブデンシリサイド膜、チタンシリサイド膜、白金シリサイド膜等の単層膜を堆積し、不純物イオン注入を行わずにゲート電極１を形成してもよい。

また、以上に述べた実施形態１〜４では、コンタクトプラグ６および１３をタングステン膜から形成したが、タングステン膜とＴｉＮ膜とＴｉ膜との積層膜から形成してもよい。

また、以上に述べた実施形態１〜４では、下部電極７および上部電極１０として、容量絶縁膜９に接する側から順にＰｔ膜、Ｉｒ膜、ＴｉＮ膜が積層された膜を用いているが、Ｉｒ膜の代わりにＩｒＯ₂膜、ＴｉＮ膜の代わりにＴｉ膜を用いてもよい。

第１の水素バリア膜８および第２の水素バリア膜１１の材料としては、水素バリア性の材料（例えば、Ａｌ₂Ｏ₃、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮおよびＴａＳｉＮなど）を用いることができる。

図１は、実施形態１のメモリセルキャパシタを備えるメモリセルの断面図を示す図である。 図２は、実施形態１のメモリセルが備えるメモリセルキャパシタのエッジ部Ｅを拡大した図である。 図３は、本発明のメモリセルおよび従来のメモリセルに設けられたそれぞれのメモリセルキャパシタの分極特性を示すグラフである。 図４は、実施形態１のメモリセルの製造方法を表す工程断面図である。 図５は、実施形態２のメモリセルキャパシタを備えるメモリセルの断面図を示す図である。 図６は、実施形態２のメモリセルの製造方法を表す工程断面図である。 図７は、実施形態２のメモリセルの製造方法を表す工程断面図である。 図８は、実施形態２のメモリセルの製造方法を表す工程断面図である。 図９は、実施形態２のメモリセルの製造方法を表す工程断面図である。 図１０は、実施形態２のメモリセルの製造方法を表す工程断面図である。 図１１は、実施形態３のメモリセルの製造方法を表す工程断面図である。 図１２は、本実施形態のメモリセルキャパシタを備えるメモリセルの断面図を示す図である。 図１３は、本実施形態のメモリセルキャパシタを備えるメモリセルの断面図を示す図である。 図１４は、実施形態４のメモリセルの製造方法を表す工程断面図である。 図１５は、実施形態４のメモリセルの製造方法を表す工程断面図である。 図１６は、従来のメモリセルを示す断面図である。 図１７は、従来のメモリセルを示す断面図である。 図１８は、従来のメモリセルが備えるメモリセルキャパシタのエッジ部Ｅを拡大した図である。

符号の説明

１ ゲート電極
２ 高濃度不純物拡散領域
３ 埋め込み分離領域（ＳＴＩ分離領域）
４ ビット線
５ 第１の絶縁膜
６、１３、１６ コンタクトプラグ
７ 下部電極
８ 第１の水素バリア膜
９ 容量絶縁膜
１０ 上部電極
１１ 第２の水素バリア膜
１２ 第２の絶縁膜
１４、１４’ Ａｌ配線
１５ 層間膜
１８ 導電性水素バリア膜
１９ レジストマスク
３０ 第３の水素バリア膜
３１ サイドウォール
１００、２００、３００、４００、５００、１０００、１１００ メモリセル

Claims (14)

1. 半導体基板と、
   上記半導体基板上に設けられた下敷き水素バリア膜と、
   上記下敷き水素バリア膜上に設けられた第１電極と、
   上記第１電極上に形成された容量絶縁膜と、
   上記容量絶縁膜上に設けられた第２電極とを有するデータ記憶用のメモリセルキャパシタと、
   上記メモリセルキャパシタを上方および側方から被覆する段差緩和用膜と、
   上記段差緩和用膜を被覆する被覆水素バリア膜とを備え、
   上記下敷き水素バリア膜は、上記メモリセルキャパシタの周辺部において上記被覆水素バリア膜と接していることを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   上記被覆水素バリア膜と上記下敷き水素バリア膜とが平面的に見てほぼ同一外形になるようにパターニングされていることを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   上記被覆水素バリア膜は、上記段差緩和用膜を上方から被覆するバリア膜と、上記段差緩和用膜を側方から被覆するサイドウォールとからなることを特徴とする半導体記憶装置。
4. 請求項１に記載の半導体記憶装置において、
   上記第１電極は、上記下敷き水素バリア膜に埋め込まれていることを特徴とする半導体記憶装置。
5. 請求項４に記載の半導体記憶装置において、
   上記第１電極は、下部に導電性水素バリア膜を備えることを特徴とする半導体記憶装置。
6. 半導体基板の上方に下敷き水素バリア膜を形成する工程（ａ）と、
   上記下敷き水素バリア膜上に形成された第１電極と、上記第１電極上に形成された容量絶縁膜と、上記容量絶縁膜上に設けられた第２電極とを有するメモリセルキャパシタを形成する工程（ｂ）と、
   上記工程（ｂ）の後に、基板上に、上記メモリセルキャパシタを被覆する段差緩和用膜を形成する工程（ｃ）と、
   上記工程（ｃ）の後に、上記メモリセルキャパシタの周辺部において、上記段差緩和用膜を除去する工程（ｄ）と、
   基板上に、上記段差緩和用膜を被覆する被覆水素バリア膜を形成する工程（ｅ）とを含み、
   上記工程（ｅ）では、上記被覆水素バリア膜を、上記メモリセルキャパシタの周辺部において上記下敷き水素バリア膜に接するように形成することを特徴とする半導体記憶装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法において、
   上記工程（ｄ）では、ウェットエッチング法を用いることを特徴とする半導体記憶装置の製造方法。
8. 請求項６または７に記載の半導体記憶装置の製造方法において、
   上記工程（ｄ）の後に、同一のマスクを用いて、上記メモリセルキャパシタの周辺部に位置する上記被覆水素バリア膜と上記下敷き水素バリア膜とをパターニングする工程（ｆ）をさらに含むことを特徴とする半導体記憶装置の製造方法。
9. 請求項６に記載の半導体記憶装置の製造方法において、
   上記工程（ｅ）の後に、上記メモリセルキャパシタの周辺部において、上記段差緩和用膜および上記被覆水素バリア膜を除去して上記下敷き水素バリア膜を露出させる工程（ｇ）と、
   基板上に第２の被覆水素バリア膜を形成する工程（ｈ）と、
   上記第２の被覆水素バリア膜をエッチバックすることによって、上記被覆水素バリア膜および上記段差緩和用膜を側面から被覆するサイドウォールを形成する工程（ｉ）と、
   をさらに含むことを特徴とする半導体記憶装置の製造方法。
10. 請求項６から９のいずれか１つに記載の半導体記憶装置の製造方法において、
    上記工程（ｃ）では、上記段差緩和用膜をＯ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法によって形成することを特徴とする半導体記憶装置。
11. 請求項６から９のいずれか１つに記載の半導体記憶装置の製造方法において、
    上記工程（ｅ）では、上記被覆水素バリア膜をスパッタ法によって形成することを特徴とする半導体記憶装置。
12. 半導体基板上に第１電極を形成する工程（ａ）と、
    上記工程（ａ）の後に、基板上に下敷き水素バリア膜を形成する工程（ｂ）と、
    上記下敷き水素バリア膜を上記第１電極の表面が露出するまで除去して、上記下敷き水素バリア膜中に上記第１電極を埋め込む工程（ｃ）と、
    上記第１電極上に容量絶縁膜を形成する工程（ｄ）と、
    上記容量絶縁膜上に第２電極用膜を形成する工程（ｅ）と、
    上記容量絶縁膜と上記第２電極用膜とをパターニングすることによってメモリセルキャパシタを形成する工程（ｆ）と、
    上記工程（ｆ）の後に、基板上に、上記メモリセルキャパシタを被覆する段差緩和用膜を形成する工程（ｇ）と、
    上記工程（ｇ）の後に、上記メモリセルキャパシタの周辺部において、上記段差緩和用膜を除去する工程（ｈ）と、
    基板上に、上記段差緩和用膜を被覆する被覆水素バリア膜を形成する工程（ｉ）とを含み、
    上記工程（ｉ）では、上記被覆水素バリア膜を、上記メモリセルキャパシタの周辺部において上記下敷き水素バリア膜に接するように形成することを特徴とする半導体記憶装置の製造方法。
13. 請求項１２に記載の半導体記憶装置の製造方法において、
    上記工程（ｇ）では、上記段差緩和用膜をＯ₃およびＴＥＯＳを使用した常圧熱ＣＶＤ法によって形成することを特徴とする半導体記憶装置。
14. 請求項１２または１３に記載の半導体記憶装置の製造方法において、
    上記工程（ｉ）では、上記被覆水素バリア膜をスパッタ法によって形成することを特徴とする半導体記憶装置。

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