JP2004310981A - オンチップｄｃ電流消耗を最小化できるｏｄｔ回路とｏｄｔ方法及びそれを具備するメモリ装置を採用するメモリシステム - Google Patents

Abstract

【課題】 オンチップＤＣ電流消耗を最小化できるメモリ装置のＯＤＴ回路とＯＤＴ方法及びそれを具備するメモリシステムを提供する。
【解決手段】 終端電圧を受信する終端電圧ポートと、データ入出力ポートと、前記データ入出力ポートに一端が連結される第１終端抵抗と、終端イネーブル信号に応答して前記終端電圧ポートと前記第１終端抵抗の他の一端とを選択的に連結するスイッチとで同期式メモリ装置のＯＤＴ（Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路を構成する。
【選択図】 図３

Description

本発明は、メモリ装置に係り、特にオンダイ終端（Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ：ＯＤＴ）回路とＯＤＴ方法及びそれを具備するメモリ装置を採用するメモリシステムに関する。

同期式メモリ装置の動作速度が速くなるにつれてメモリシステムで同期式メモリ装置のデータ入力または出力ピンに連結される伝送線の終端が要求されている。最近、使われるＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）のインタフェースは基本的にＳＳＴＬ（Ｓｔｕｂ Ｓｅｒｉｅｓ Ｔｅｒｍｉｎａｔｅｄ Ｔｒａｎｃｅｉｖｅｒ Ｌｏｇｉｃ）であり、図１に示されたようにメモリ装置１００の外部に終端抵抗Ｒ−ｔｅｒｍを使用するように規定されている。しかし、このような場合には終端抵抗Ｒ−ｔｅｒｍと、終端電圧Ｖｔｔを発生させるための電圧レギュレータが要求され、これによってシステムコストが増大する短所がある。

このような短所を解決するために、図２に示されたようなレールツーレール（Ｒａｉｌ−ｔｏ−ｒａｉｌ）ＯＤＴ方式が提案された。このＯＤＴ方式ではメモリ装置２００の内部に終端抵抗Ｒ−ｔｅｒｍ１、Ｒ−ｔｅｒｍ２が含まれ、スイッチトランジスタＳ１、Ｓ２によって終端抵抗の連結状態が制御される。すなわち、終端イネーブル信号ＴＥが論理“ハイ”に活性化されると、スイッチトランジスタＳ１、Ｓ２がターンオンになってＯＤＴがイネーブルされる。しかし、このような方式ではＯＤＴがイネーブルされている間、電源電圧ＶＤＤと接地ＶＳＳ間に電流経路が形成されてオンチップＤＣ電流消耗が増加する短所がある。

特に、ＤＲＡＭの場合、ピン数が１６個以上であるが、それぞれのピンにＯＤＴ回路が具備されれば、それぞれのピンに具備されたＯＤＴ回路が同時にイネーブルされる時に流れる電流は非常に大きく、ＤＲＡＭの動作電流とほとんど類似したレベルに到達する。したがって、ＤＲＡＭの全体の電力消耗が増大するようになる。

本発明が解決しようとする技術的課題は、オンチップＤＣ電流消耗を最小化できる新しいＯＤＴ回路を提供することにある。

本発明が解決しようとする他の技術的課題は、オンチップＤＣ電流消耗を最小化できる新しいＯＤＴ方法を提供することにある。

本発明が解決しようとするさらに他の技術的課題は、前記新しいＯＤＴ回路を含む同期式メモリ装置を採用するメモリシステムを提供することにある。

前記技術的課題を達成するための本発明によるＯＤＴ回路は、終端電圧を受信する終端電圧ポート、データ入出力ポート、前記データ入出力ポートに一端が連結される第１終端抵抗、及び終端イネーブル信号に応答して前記終端電圧ポートと前記第１終端抵抗の他の一端を選択的に連結するスイッチを具備することを特徴とする。

前記本発明によるＯＤＴ回路は、前記同期式メモリ装置の書込み動作時、入力データの有効区間を示す信号または読取り区間でないことを表す信号及びモードレジスタセット（ＭＲＳ）の出力信号に応答して前記終端イネーブル信号を発生する終端イネーブル信号発生回路をさらに具備する。

前記ＭＲＳの出力信号がディスエーブルされ、前記入力データの有効区間を示す信号または前記読取り区間でないことを示す信号がイネーブルされる時、前記終端イネーブル信号がイネーブルされる。また前記ＭＲＳの出力信号がイネーブルされる時は前記入力データの有効区間を示す信号または前記読取り区間でないことを示す信号に関係なく前記終端イネーブル信号がイネーブルされる。

前記本発明によるＯＤＴ回路は、前記データ入出力ポートに一端が連結され、前記終端電圧ポートに他の一端が連結される第２終端抵抗をさらに具備できる。

前記他の技術的課題を達成するための本発明による同期式メモリ装置のＯＤＴ方法は、前記同期式メモリ装置の内部に終端電圧を受信する終端電圧ポートを具備させる段階、前記同期式メモリ装置のデータ入出力ポートに一端が連結される第１終端抵抗を前記同期式メモリ装置の内部に具備させる段階、及び前記終端電圧ポートと前記第１終端抵抗の他の一端とを選択的に連結する段階を具備することを特徴とする。

前記選択的に連結する段階は、前記同期式メモリ装置の書込み動作時、入力データの有効区間中に前記終端電圧ポートと前記第１終端抵抗の他の一端とを連結する段階を具備する。また前記選択的に連結する段階は、前記メモリ装置の読取り動作以外の区間中に前記終端電圧ポートと前記第１終端抵抗の他の一端とを連結する段階を具備する。また前記選択的に連結する段階は、外部で前記メモリ装置の内部に具備されるＭＲＳがセッティングされる時、前記終端電圧ポートと前記第１終端抵抗の他の一端とを連結する段階を具備する。

前記本発明による同期式メモリ装置のＯＤＴ方法は、前記データ入出力ポートに一端が連結され、前記終端電圧ポートに他の一端が連結される第２終端抵抗を前記同期式メモリ装置の内部に具備させる段階をさらに具備できる。

前記さらに他の技術的課題を達成するための本発明のメモリシステムは、メモリコントローラ、終端電圧を発生する電圧レギュレータ、及び前記メモリコントローラと前記電圧レギュレータに連結され、ＯＤＴ回路を含み、前記電圧レギュレータから前記終端電圧を受信する同期式メモリ装置を具備することを特徴とする。

前記ＯＤＴ回路は、前記電圧レギュレータから前記終端電圧を受信する終端電圧ポート、前記メモリコントローラから入力データを受信するか、前記メモリコントローラに出力データを出力するデータ入出力ポート、前記データ入出力ポートに一端が連結される第１終端抵抗、及び終端イネーブル信号に応答して前記終端電圧ポートと前記第１終端抵抗の他の一端を選択的に連結するスイッチを具備する。

前記さらに他の技術的課題を達成するための本発明の他のメモリシステムは、終端電圧を発生するメモリコントローラ、及び前記メモリコントローラに連結され、ＯＤＴ回路を含んで前記メモリコントローラから前記終端電圧を受信する同期式メモリ装置を具備することを特徴とする。

前記ＯＤＴ回路は、前記メモリコントローラから前記終端電圧を受信する終端電圧ポート、前記メモリコントローラから入力データを受信するか、前記メモリコントローラに出力データを出力するデータ入出力ポート、前記データ入出力ポートに一端が連結される第１終端抵抗、及び終端イネーブル信号に応答して前記終端電圧ポートと前記第１終端抵抗の他の一端とを選択的に連結するスイッチを具備する。

前記さらに他の技術的課題を達成するための本発明のさらに他のメモリシステムは、メモリコントローラ、及びチャンネルを通じて前記メモリコントローラに連結され、ＯＤＴ回路を含む複数の同期式メモリ装置を具備し、前記複数の同期式メモリ装置のうち前記メモリコントローラから遠い側に位置する１つ以上のメモリ装置でだけ前記ＯＤＴ回路がイネーブルされ、残りのメモリ装置では前記ＯＤＴ回路がディスエーブルされることを特徴とする。

前記ＯＤＴ回路は、終端電圧を受信する終端電圧ポート、データ入出力ポート、前記データ入出力ポートに一端が連結される第１終端抵抗、及び終端イネーブル信号の活性化に応答して前記終端電圧ポートと前記第１終端抵抗の他の一端とを連結するスイッチを具備し、前記終端イネーブル信号は前記メモリ装置の内部のＭＲＳがセッティングされる時、活性化されて前記ＯＤＴ回路がイネーブルされる。

本発明によるＯＤＴ回路及び方法では、ＯＤＴがイネーブルされている間、電源電圧ＶＤＤと接地ＶＳＳ間に電流経路が形成されない。したがって、オンチップＤＣ電流消耗が最小化される長所がある。

以下、図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図に提示された同じ参照符号は同じ部分を示す。

図３は、本発明の第１実施形態によるＯＤＴ方式を示す回路図である。
図３を参照すれば、本発明の第１実施形態によるＯＤＴ方式では同期式メモリ装置３００の内部に終端電圧ポートＶＴＰ、終端抵抗Ｒ−ｔｅｒｍ１、及びスイッチＴＭが具備される。

終端抵抗Ｒ−ｔｅｒｍ１はデータ入出力ポートＤＱに一端が連結され、スイッチＴＭは終端抵抗Ｒ−ｔｅｒｍ１の他の一端と終端電圧ポートＶＴＰ間に連結される。スイッチＴＭは伝送ゲートで構成され、終端イネーブル信号ＴＥに応答して終端電圧ポートＶＴＰと終端抵抗Ｒ−ｔｅｒｍ１の他の一端とを選択的に連結する。図３で、ＰＭは出力バッファのプルアップトランジスタを示し、ＮＭは出力バッファのプルダウントランジスタを示し、３１は入力バッファを示す。

詳細に説明すれば、本発明では同期式メモリ装置３００の外部から終端電圧ポートＶＴＰを通じて印加される終端電圧ＶＴＴＰをスイッチＴＭを利用して終端抵抗Ｒ−ｔｅｒｍ１に連結するか、中断させることによって、データ入出力ポートＤＱに連結される伝送線ＤＢ、すなわち、データバスに終端が選択的に提供される。この場合、終端抵抗値はスイッチＴＭのチャンネル抵抗と終端抵抗Ｒ−ｔｅｒｍ１とを合わせた値になるが、ここではスイッチＴＭのチャンネル抵抗は無視できる程度に小さいと仮定する。

一方、終端電圧ポートＶＴＰの数は少なくとも１つ以上であることが望ましい。すなわち、終端電圧ポートを通じて入力される終端電圧ＶＴＴＰは電流の同期及びソースの役割を何れも遂行せねばならないので、終端電圧ポートＶＴＰの数は多ければ多いほど良い。通常のＤＲＡＭがＸ４、Ｘ８、Ｘ１６などの構成を有しているので、データ入出力ポートＤＱの数が増加するにつれて必要な終端電圧ポートＶＴＰの数も増加してはじめて適切な信号忠実度を確保できる。この場合、それぞれのデータ入出力ポートＤＱにそれぞれの終端電圧ポートＶＴＰを具備することもでき、多数のデータ入出力ポートに１つずつの終端電圧ポートを具備することもできる。

終端イネーブル信号ＴＥは同期式メモリ装置の書込み動作時、入力データが入る時間区間中にだけイネーブルされる内部信号を利用して発生できる。また読取り動作以外の区間に常にイネーブルされる内部信号を利用して発生しうる。必要に応じては同期式メモリ装置内に具備されているＭＲＳを利用して終端イネーブル信号ＴＥを発生させうる。

図４は、終端イネーブル信号ＴＥ発生回路の第１実施形態を示す回路図である。
図４を参照すれば、第１実施形態による終端イネーブル信号発生回路は、ＮＯＲゲート４１、インバータ４２、４３、４６、ＮＡＮＤゲート４４、４５を具備する。
ＮＯＲゲート４１は書込み動作時、入力データの有効区間を示す信号ＷＶまたは読取り区間でないことを示す信号ＴＲＳＴとＭＲＳイネーブル信号ＭＲＳ＿ＥＮとを受信する。インバータ４２はＮＯＲゲート４１の出力信号を反転させ、インバータ４３は信号ＭＲＳ＿ＴＥを反転させる。

ＮＡＮＤゲート４４は、ＭＲＳイネーブル信号ＭＲＳ＿ＥＮとインバータ４３の出力信号とを受信し、ＮＡＮＤゲート４５はインバータ４２の出力信号とＮＡＮＤゲート４４の出力信号とを受信する。インバータ４６はＮＡＮＤゲート４５の出力信号を反転させて最終的に終端イネーブル信号ＴＥを発生する。

信号ＷＶは、同期式メモリ装置の書込み動作時、入力データが入る時間区間中にだけ論理“ハイ”にイネーブルされる信号であり、同期式メモリ装置の内部で発生する信号である。信号ＴＲＳＴは同期式メモリ装置の読取り動作以外の区間に常に論理“ハイ”にイネーブルされる信号であり、同期式メモリ装置の内部で発生する信号である。信号ＴＲＳＴは通常、同期式メモリ装置の出力ドライバに対するイネーブル信号として使われる。

ＭＲＳイネーブル信号ＭＲＳ＿ＥＮは同期式メモリ装置の内部に具備されるＭＲＳの出力信号であって、同期式メモリ装置の外部からＭＲＳがセッティングされれば、論理“ハイ”にイネーブルされる信号である。信号ＭＲＳ＿ＴＥは、ＭＲＳイネーブル信号ＭＲＳ＿ＥＮのイネーブルの間、終端をイネーブルさせるための信号である。

動作をさらに説明すれば、ＭＲＳイネーブル信号ＭＲＳ＿ＥＮが論理“ロー”にディスエーブルされた状態で入力データの有効区間を示す信号ＷＶ、または読取り区間でないことを示す信号ＴＲＳＴが論理“ハイ”になれば、終端イネーブル信号ＴＥが論理“ハイ”となる。これによって、図３に示されたスイッチＴＭがターンオンになって終端電圧ポートＶＴＰと終端抵抗Ｒ−ｔｅｒｍ１とが連結され、その結果、入出力ポートＤＱに連結される伝送線ＤＢに終端が提供される。

ＭＲＳイネーブル信号ＭＲＳ＿ＥＮが論理“ハイ”にイネーブルされた状態では、信号ＭＲＳ＿ＴＥが論理“ハイ”になる時、終端イネーブル信号ＴＥが論理“ハイ”となる。すなわち、ＭＲＳイネーブル信号ＭＲＳ＿ＥＮと信号ＭＲＳ＿ＴＥとが共に論理“ハイ”になる時は、入力データの有効区間を示す信号ＷＶまたは読取り区間でないことを示す信号ＴＲＳＴに関係なく終端イネーブル信号ＴＥが論理“ハイ”にイネーブルされて伝送線ＤＢに終端が提供される。

図５は、終端イネーブル信号ＴＥ発生回路の第２実施形態を示す回路図である。
図５を参照すれば、第２実施形態による終端イネーブル信号発生回路は、インバータ５１、５４、ＮＡＮＤゲート５２、５３を具備する。

インバータ５１は信号ＭＲＳ＿ＴＥを反転させ、ＮＡＮＤゲート５２は書込み動作時、入力データの有効区間を示す信号ＷＶまたは読取り区間でないことを示す信号ＴＲＳＴとインバータ５１の出力信号とを受信する。ＮＡＮＤゲート５３は信号ＷＶまたは信号ＴＲＳＴとＮＡＮＤゲート５２の出力信号とを受信し、インバータ５４はＮＡＮＤゲート５３の出力信号を反転させて最終的に終端イネーブル信号ＴＥを発生する。

動作をさらに説明すれば、信号ＷＶまたは信号ＴＲＳＴが論理“ロー”である時には信号ＭＲＳ＿ＴＥに関係なく終端イネーブル信号ＴＥが論理“ロー”にディスエーブルされる。一方、信号ＷＶまたは信号ＴＲＳＴが論理“ハイ”である時には信号ＭＲＳ＿ＴＥが論理“ハイ”である時、終端イネーブル信号ＴＥが論理“ハイ”にイネーブルされ、信号ＭＲＳ＿ＴＥが論理“ロー”である時、終端イネーブル信号ＴＥが論理“ロー”にディスエーブルされる。

図６は、本発明の第２実施形態によるＯＤＴ方式を示す回路図である。
図６を参照すれば、本発明の第２実施形態によるＯＤＴ方式では図３の第１実施形態と比較してメモリ装置６００の内部に第２終端抵抗Ｒ−ｔｅｒｍ２がさらに具備される。

第２終端抵抗Ｒ−ｔｅｒｍ２はデータ入出力ポートＤＱに一端が連結され、終端電圧ポートＶＴＰに他の一端が連結される。ここで、第２終端抵抗Ｒ−ｔｅｒｍ２の抵抗値は第１終端抵抗Ｒ−ｔｅｒｍ１の抵抗値に比べて顕著に大きい。

さらに説明すれば、メモリ装置６００の書込み動作時にだけ終端をイネーブルさせるならば、書込み動作以外の区間中の読取り動作を除外した区間、すなわち書込み動作及び読取り動作でない区間では伝送線ＤＢがフローティングされる。このような場合、新しい書込み動作時、伝送線ＤＢが適切な終端レベルに用意されるためには所定の時間が必要になるが、これはシステム動作に負担として作用する。

このような問題点を解決するための１つの方法が第１実施形態でのように読取り動作以外の区間では常に終端をイネーブルさせることである。しかし、このような場合にもメモリコントローラとメモリ装置とが書込み動作及び読取り動作を遂行し続ける時、伝送線ＤＢがフローティングされる場合が存在して瞬間的に伝送線ＤＢの電圧値が所望しない値に置かれうる。

したがって、図６の第２実施形態では伝送線ＤＢがフローティングされることを防止するためにデータ入出力ポートＤＱと終端電圧ポートＶＴＰとを常に連結する第２終端抵抗Ｒ−ｔｅｒｍ２が設けられる。前述したように第２終端抵抗Ｒ−ｔｅｒｍ２は単純に伝送線ＤＢのフローティングを防止するためのものであるので、第２終端抵抗Ｒ−ｔｅｒｍ２の抵抗値は第１終端抵抗Ｒ−ｔｅｒｍ１の抵抗値に比べて顕著に大きく構成される。

第２実施形態ではスイッチＴＭがターンオンになって終端がイネーブルされれば、終端抵抗値は第１終端抵抗Ｒ−ｔｅｒｍ１と第２終端抵抗Ｒ−ｔｅｒｍ２間の並列抵抗値になる。ところが、第２終端抵抗Ｒ−ｔｅｒｍ２の抵抗値が第１終端抵抗Ｒ−ｔｅｒｍ１の抵抗値に比べて顕著に大きいので、並列抵抗値は第１終端抵抗Ｒ−ｔｅｒｍ１の抵抗値に近似されうる。

図７は、本発明によるＯＤＴ回路を含む同期式メモリ装置を採用するメモリシステムの一例を示す図である。図７に示されたメモリシステムでは電圧レギュレータ７３が終端電圧ＶＴＴＰを発生する。図３または図６に示された本発明によるＯＤＴ回路７５１を含む同期式メモリ装置７５は電圧レギュレータ７３から発生した終端電圧ＶＴＴＰを終端電圧ポートＶＴＰを通じて受信する。

図８は、本発明によるＯＤＴ回路を含む同期式メモリ装置を採用するメモリシステムの他の例を示す図である。図８に示されたメモリシステムではメモリコントローラ８１が終端電圧ＶＴＴＰを発生する。前記本発明によるＯＤＴ回路８５１を含む同期式メモリ装置８５はメモリコントローラ８１から発生した終端電圧ＶＴＴＰを終端電圧ポートＶＴＰを通じて受信する。

図９は、本発明によるＯＤＴ回路を含む複数の同期式メモリ装置を共有するマルチドロップネットを採用するメモリシステムを示す図である。

図９に示されたようなマルチドロップネットを採用するメモリシステムではメモリコントローラ９１から最も遠い側に位置するメモリ装置９４でだけＯＤＴがイネーブルされ、近い側に位置するメモリ装置９２、９３ではＯＤＴがディスエーブルされることが望ましい。これを具現するためにはメモリコントローラ９１によって最も遠い側に位置するメモリ装置９４のＭＲＳをセッティングさせ、近い側に位置するメモリ装置９２、９３のＭＲＳをセッティングさせないようにせねばならない。

すなわち、ＭＲＳがセッティングされるメモリ装置９４では図４の終端イネーブル信号発生回路で信号ＭＲＳ＿ＥＮと信号ＭＲＳ＿ＴＥとが何れも論理“ハイ”になって終端イネーブル信号ＴＥが論理“ハイ”にイネーブルされ、その結果、ＯＤＴがイネーブルされる。一方、ＭＲＳがセッティングされていないメモリ装置９２、９３では信号ＭＲＳ＿ＥＮと信号ＭＲＳ＿ＴＥとが何れも論理“ロー”になって終端イネーブル信号ＴＥが論理“ロー”にディスエーブルされ、その結果、ＯＤＴがディスエーブルされる。

ここでは１つのメモリ装置９４でだけＯＤＴがイネーブルされる場合が説明されたが、必要に応じてメモリコントローラ９１から遠い側に位置する１つ以上のメモリ装置でＯＤＴがイネーブルされるように構成できる。

また、ここではＭＲＳのセッティングの如何によってＯＤＴがイネーブルされるかディスエーブルされるように構成されたが、メモリ装置がＭＲＳの代りにＩＤ（Ｉｄｅｎｔｉｔｙ）レジスタを具備し、メモリコントローラによってＩＤレジスタをセッティングすることによってメモリ装置のＯＤＴがイネーブルされるように構成されうる。

以上、最適な実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者であれば、これによって多様な変形及び均等な他の実施形態が可能であることが理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。

本発明によるＯＤＴ回路及び方法は動作速度が速く、少ない電力消耗を要求する同期式メモリ装置に使用されうる。また前記ＯＤＴ回路を含む同期式メモリ装置がメモリシステムに採用されれば、システムの電力消耗が減少される。

従来技術による一般的な終端方式を示す図である。 従来技術によるレールツーレールＯＤＴ方式を示す図である。 本発明の第１実施形態によるＯＤＴ方式を示す回路図である。 終端イネーブル信号発生回路の第１実施形態を示す回路図である。 終端イネーブル信号発生回路の第２実施形態を示す回路図である。 本発明の第２実施形態によるＯＤＴ方式を示す回路図である。 本発明によるＯＤＴ回路を含む同期式メモリ装置を採用するメモリシステムの一例を示す図である。 本発明によるＯＤＴ回路を含む同期式メモリ装置を採用するメモリシステムの他の例を示す図である。 本発明によるＯＤＴ回路を含む複数の同期式メモリ装置を共有するマルチドロップネットを採用するメモリシステムを示す図である。

符号の説明

３００ 同期式メモリ装置
３１ 入力バッファ
ＶＤＤ 電源電圧
ＴＭ スイッチ
ＴＥ 終端イネーブル信号
ＶＴＰ 終端電圧ポート
ＶＴＴＰ 終端電圧
ＤＢ 伝送線
ＮＭ 出力バッファのプルダウントランジスタ
ＶＳＳ 接地
ＤＱ データ入出力ポート
Ｒ−ｔｅｒｍ１ 終端抵抗
ＰＭ 出力バッファのプルアップトランジスタ

Claims (25)

1. 終端電圧を受信する終端電圧ポートと、
   データ入出力ポートと、
   前記データ入出力ポートに一端が連結される第１終端抵抗と、
   終端イネーブル信号に応答して前記終端電圧ポートと前記第１終端抵抗の他の一端とを選択的に連結するスイッチと、を具備することを特徴とする同期式メモリ装置のＯＤＴ（Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）回路。
2. 前記同期式メモリ装置の書込み動作時、入力データの有効区間を示す信号または読取り区間でないことを示す信号及びモードレジスタセット（ＭＲＳ）の出力信号に応答して前記終端イネーブル信号を発生する終端イネーブル信号発生回路をさらに具備することを特徴とする請求項１に記載の同期式メモリ装置のＯＤＴ回路。
3. 前記ＭＲＳの出力信号がディスエーブルされ、前記入力データの有効区間を示す信号または前記読取り区間でないことを示す信号がイネーブルされる時、前記終端イネーブル信号がイネーブルされることを特徴とする請求項２に記載の同期式メモリ装置のＯＤＴ回路。
4. 前記ＭＲＳの出力信号がイネーブルされる時は前記入力データの有効区間を示す信号または前記読取り区間でないことを示す信号に関係なく前記終端イネーブル信号がイネーブルされることを特徴とする請求項２に記載の同期式メモリ装置のＯＤＴ回路。
5. 前記データ入出力ポートに一端が連結され、前記終端電圧ポートに他の一端が連結される第２終端抵抗をさらに具備することを特徴とする請求項１に記載の同期式メモリ装置のＯＤＴ回路。
6. 前記第２終端抵抗の抵抗値は前記第１終端抵抗の抵抗値に比べて顕著に大きいことを特徴とする請求項５に記載の同期式メモリ装置のＯＤＴ回路。
7. 前記終端電圧は前記同期式メモリ装置が装着されるシステム内の電圧レギュレータから発生することを特徴とする請求項１に記載の同期式メモリ装置のＯＤＴ回路。
8. 前記終端電圧は前記同期式メモリ装置が装着されるシステム内のメモリコントローラから発生することを特徴とする請求項１に記載の同期式メモリ装置のＯＤＴ回路。
9. 前記終端電圧ポートの数は少なくとも１つ以上であることを特徴とする請求項１に記載の同期式メモリ装置のＯＤＴ回路。
10. 同期式メモリ装置のＯＤＴ方法において、
    前記同期式メモリ装置の内部に終端電圧を受信する終端電圧ポートを具備させる段階と、
    前記同期式メモリ装置のデータ入出力ポートに一端が連結される第１終端抵抗を前記同期式メモリ装置の内部に具備させる段階と、
    前記終端電圧ポートと前記第１終端抵抗の他の一端とを選択的に連結する段階と、を具備することを特徴とする同期式メモリ装置のＯＤＴ方法。
11. 前記選択的に連結する段階は、
    前記同期式メモリ装置の書込み動作時、入力データの有効区間中に前記終端電圧ポートと前記第１終端抵抗の他の一端とを連結する段階を具備することを特徴とする請求項１０に記載の同期式メモリ装置のＯＤＴ方法。
12. 前記選択的に連結する段階は、
    前記メモリ装置の読取り動作以外の区間中に前記終端電圧ポートと前記第１終端抵抗の他の一端とを連結する段階を具備することを特徴とする請求項１０に記載の同期式メモリ装置のＯＤＴ方法。
13. 前記選択的に連結する段階は、
    外部で前記メモリ装置の内部に具備されるＭＲＳがセッティングされる時、前記終端電圧ポートと前記第１終端抵抗の他の一端とを連結する段階を具備することを特徴とする請求項１０に記載の同期式メモリ装置のＯＤＴ方法。
14. 前記データ入出力ポートに一端が連結され、前記終端電圧ポートに他の一端が連結される第２終端抵抗を前記同期式メモリ装置の内部に具備させる段階をさらに具備することを特徴とする請求項１０に記載の同期式メモリ装置のＯＤＴ方法。
15. 前記第２終端抵抗の抵抗値は前記第１終端抵抗の抵抗値に比べて顕著に大きいことを特徴とする請求項１４に記載の同期式メモリ装置のＯＤＴ方法。
16. 前記終端電圧を前記同期式メモリ装置が装着されるシステム内の電圧レギュレータから発生して前記終端電圧ポートに提供する段階をさらに具備することを特徴とする請求項１０に記載の同期式メモリ装置のＯＤＴ方法。
17. 前記終端電圧を前記同期式メモリ装置が装着されるシステム内のメモリコントローラから発生して前記終端電圧ポートに提供する段階をさらに具備することを特徴とする請求項１０に記載の同期式メモリ装置のＯＤＴ方法。
18. メモリコントローラと、
    終端電圧を発生する電圧レギュレータと、
    前記メモリコントローラと前記電圧レギュレータとに連結され、ＯＤＴ回路を含む同期式メモリ装置と、を具備し、
    前記ＯＤＴ回路は、
    前記電圧レギュレータから前記終端電圧を受信する終端電圧ポートと、
    前記メモリコントローラから入力データを受信するか、前記メモリコントローラに出力データを出力するデータ入出力ポートと、
    前記データ入出力ポートに一端が連結される第１終端抵抗と、
    終端イネーブル信号に応答して前記終端電圧ポートと前記第１終端抵抗の他の一端とを選択的に連結するスイッチと、を具備することを特徴とするメモリシステム。
19. 前記ＯＤＴ回路は、
    前記同期式メモリ装置の書込み動作時、入力データの有効区間を示す信号または読取り区間でないことを示す信号及びＭＲＳの出力信号に応答して前記終端イネーブル信号を発生する終端イネーブル信号発生回路をさらに具備することを特徴とする請求項１８に記載のメモリシステム。
20. 前記ＯＤＴ回路は、
    前記データ入出力ポートに一端が連結され、前記終端電圧ポートに他の一端が連結される第２終端抵抗をさらに具備することを特徴とする請求項１８に記載のメモリシステム。
21. 終端電圧を発生するメモリコントローラと、
    前記メモリコントローラに連結され、ＯＤＴ回路を含む同期式メモリ装置と、を具備し、
    前記ＯＤＴ回路は、
    前記メモリコントローラから前記終端電圧を受信する終端電圧ポートと、
    前記メモリコントローラから入力データを受信したり前記メモリコントローラに出力データを出力するデータ入出力ポートと、
    前記データ入出力ポートに一端が連結する第１終端抵抗と、
    終端イネーブル信号に応答して前記終端電圧ポートと前記第１終端抵抗の他の一端とを選択的に連結するスイッチとを具備することを特徴とするメモリシステム。
22. 前記ＯＤＴ回路は、
    前記同期式メモリ装置の書込み動作時、入力データの有効区間を示す信号または読取り区間でないことを示す信号及びＭＲＳの出力信号に応答して前記終端イネーブル信号を発生する終端イネーブル信号発生回路をさらに具備することを特徴とする請求項２１に記載のメモリシステム。
23. 前記ＯＤＴ回路は、
    前記データ入出力ポートに一端が連結され、前記終端電圧ポートに他の一端が連結される第２終端抵抗をさらに具備することを特徴とする請求項２１に記載のメモリシステム。
24. メモリコントローラと、
    チャンネルを通じて前記メモリコントローラに連結され、ＯＤＴ回路を含む複数の同期式メモリ装置と、を具備し、
    前記複数の同期式メモリ装置のうち前記メモリコントローラから遠い側に位置する１つ以上のメモリ装置でだけ前記ＯＤＴ回路がイネーブルされ、残りのメモリ装置では前記ＯＤＴ回路がディスエーブルされることを特徴とするメモリシステム。
25. 前記ＯＤＴ回路は、
    終端電圧を受信する終端電圧ポートと、
    データ入出力ポートと、
    前記データ入出力ポートに一端が連結される第１終端抵抗と、
    終端イネーブル信号の活性化に応答して前記終端電圧ポートと前記第１終端抵抗の他の一端とを連結するスイッチと、を具備し、
    前記終端イネーブル信号は前記メモリ装置の内部のＭＲＳがセッティングされる時、活性化されて前記ＯＤＴ回路がイネーブルされることを特徴とする請求項２４に記載のメモリシステム。

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