JP2004342754A - クリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置 - Google Patents
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Abstract
【課題】半導体処理室におけるクリーニング処理のタイミングを正確に検出する。
【解決手段】プロセスチャンバ３内に配置された抵抗線７に電圧を印加し、抵抗線に流れる電流値から抵抗線の抵抗値を算出した後に、抵抗線の抵抗値とプロセスチャンバ内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する。
【選択図】 図１
【解決手段】プロセスチャンバ３内に配置された抵抗線７に電圧を印加し、抵抗線に流れる電流値から抵抗線の抵抗値を算出した後に、抵抗線の抵抗値とプロセスチャンバ内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、クリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置に関する。詳しくは、半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置に係るものである。
【０００２】
【従来の技術】
半導体の製造では、一般にエッチング装置やプラズマＣＶＤ装置等のプラズマ処理装置を用いてウェーハに成膜処理を行ったりエッチング処理を行ったりしている。
【０００３】
ところで、プラズマＣＶＤ装置を用いてプラズマを発生させてウェーハ表面にＳｉＯ２膜等を成膜すると、チャンバ内壁にも膜が付着して堆積する。チャンバ内壁に付着した膜は一定の膜厚を超えると剥がれ易くなり、この結果、膜が剥がれてダストとなり、ウェーハ面に付着して、その後に形成されるパターンの欠陥原因となり得るために、従来、ウェーハ処理枚数が所定枚数に到達する度に、若しくは、所定の処理時間が経過する毎に、チャンバ内をプラズマクリーニング手段によりクリーニングを施してチャンバ内の膜を除去しダストの発生を抑制している。
【０００４】
しかし、プロセス条件やプラズマＣＶＤ装置の状態によりチャンバ内壁に堆積する膜の成膜速度が一定でなく、一定時間が経過したとしてもチャンバ内壁における成膜量が一定でないために、膜の除去を完全に行ってダストの発生を防止すべく過剰なクリーニングを行っているのが実情であった。
【０００５】
この様に過剰なクリーニングを行う必要があるといった不具合に対して、従来、プラズマ処理装置におけるチャンバ壁の対向する壁面に、それぞれ、直線上に位置する配置で透過窓が設けられ、一方の透過窓から他方の透過窓に向けてレーザ光を放射し、他方の透過窓から出射したレーザ光の光強度を検出することによってチャンバ壁に付着した膜のクリーニング処理タイミングを検出することができるプラズマ処理装置が提案されている（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開平１１−１４０６５５号公報 （第３−５頁、第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、例えば、ＩＴＯ（インジウム−錫系透明電極膜）のエッチングを行う臭化水素等の腐食性の強いガスを使用した場合には、レーザを入射及び出射する透過窓が曇ってしまい、所望した様にレーザをチャンバ内に入射することは困難であり、同様に、チャンバ内からの出射光を検出することも困難であるために、チャンバ壁に付着した膜を正確に測定することは困難であった。即ち、チャンバ壁に付着した膜のクリーニング処理タイミングを正確に検出することは困難であった。
【０００８】
本発明は、以上の点に鑑みて創案されたものであって、半導体処理室におけるクリーニング処理タイミングを正確に検出することができるクリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明のクリーニング処理タイミングの検出方法は、半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出方法において、前記半導体処理室内部に配置された抵抗線の抵抗値を算出する工程と、前記抵抗線の前記抵抗値と前記半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する工程からなる。
【００１０】
ここで、抵抗線の抵抗値と半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定することによって、クリーニング処理のタイミングを正確に検出することができる。
【００１１】
また、本発明のクリーニング処理タイミングの検出方法は、半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出方法において、前記半導体処理室内部に配置された抵抗線に流れる電流を測定する工程と、前記抵抗線に流れる電流値と前記半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する工程からなる。
【００１２】
ここで、抵抗線に流れる電流値と半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定することによって、クリーニング処理のタイミングを正確に検出することができる。
【００１３】
また、上記の目的を達成するために、本発明のクリーニング処理タイミングの検出装置は、半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出装置において、半導体処理室内部に配置される抵抗線と、該抵抗線の抵抗値を算出すると共に、前記抵抗線の前記抵抗値と前記半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを備える。
【００１４】
ここで、抵抗線の抵抗値を算出すると共に、抵抗線の抵抗値と半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する演算手段によって、クリーニング処理のタイミングを正確に検出することができる。
【００１５】
また、本発明のクリーニング処理タイミングの検出装置は、半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出装置において、半導体処理室内部に配置される抵抗線と、該抵抗線に流れる電流を測定する電流計と、前記抵抗線に流れる電流値と前記半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを備える。
【００１６】
ここで、抵抗線に流れる電流値と半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する演算手段によって、クリーニング処理のタイミングを正確に検出することができる。
【００１７】
また、上記の目的を達成するために、本発明の半導体製造装置は、半導体処理室と、該半導体処理室内部に配置された抵抗線と、該抵抗線の抵抗値を算出すると共に、前記抵抗線の前記抵抗値と前記半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを有するクリーニング処理タイミングの検出装置を備える。
【００１８】
ここで、半導体処理室内部に配置された抵抗線と、抵抗線の抵抗値を算出すると共に、抵抗線の抵抗値と半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを有するクリーニング処理タイミングの検出装置によって、クリーニング処理のタイミングを正確に検出することができる。
【００１９】
また、本発明の半導体製造装置は、半導体処理室と、該半導体処理室内部に配置された抵抗線と、該抵抗線に流れる電流を測定する電流計と、前記抵抗線に流れる電流値と前記半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを有するクリーニング処理タイミングの検出装置を備える。
【００２０】
ここで、半導体処理室内部に配置された抵抗線と、抵抗線に流れる電流を測定する電流計と、抵抗線に流れる電流値と半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを有するクリーニング処理タイミングの検出装置によって、クリーニング処理のタイミングを正確に検出することができる。
【００２１】
【発明の実施の形態】
図１は本発明を適用した半導体製造装置の一例である平行平板型の反応性イオンエッチング装置（以下、ＲＩＥ装置と言う）の一例を説明するための模式的な図であり、ここで示すＲＩＥ装置１は、排気手段２によって真空引きされたプロセスチャンバ３に、ガス供給手段４によって反応ガスが導入される様に構成されている。また、プロセスチャンバ内には金属製のプロセスチャンバと絶縁を保つべく絶縁材５を介して下部電極６が取り付けられている。
更に、プロセスチャンバ内には抵抗線７が配置され、この抵抗線に電源８より電圧を印加することによって流れる電流を電流計９で計測し、電流計で計測された電流値より抵抗線の抵抗値を算出し、算出された抵抗値に基づいてクリーニング処理のタイミングを検出する演算手段１０が形成されている。
【００２２】
上記の様に構成されたＲＩＥ装置では、ガス供給手段から供給された腐食性ガスを用いてプラズマエッチングを行うと反応生成物がプロセスチャンバ内壁に付着すると同時に、プロセスチャンバ内に配置された抵抗線にも付着するために、予め計測しておいた抵抗線の抵抗値とプロセスチャンバ内壁に付着する反応生成物の膜厚との相関関係に基づき演算手段でクリーニング処理タイミングの検出を行うことができる。
即ち、抵抗線をプロセスチャンバ内に配置した当初は、抵抗線の表面にプロセスチャンバ内の分子が衝突するために、抵抗線は所定の抵抗値を示しているものの、プラズマエッチング処理を行うにつれて抵抗線に反応生成物が付着し、抵抗線の表面にプロセスチャンバ内の分子が直接衝突する回数が減少し、抵抗線の抵抗値が上昇する。従って、抵抗線の抵抗値とプロセスチャンバ内壁に付着する反応生成物の膜厚との相関関係を予め計測しておくことにより、算出された抵抗線の抵抗値からプロセスチャンバ内壁に付着した反応生成物の膜厚を把握することができるために、クリーニング処理タイミングの検出を行うことができる。
【００２３】
図２は本発明を適用した半導体製造装置の他の一例である平行平板型のＲＩＥ装置の他の一例を説明するための模式的な図であり、ここで示すＲＩＥ装置は、上記したＲＩＥ装置の一例と同様に、排気手段によって真空引きされたプロセスチャンバに、ガス供給手段によって反応ガスが導入される様に構成されると共に、プロセスチャンバ内には絶縁膜を介して下部電極が取り付けられている。
また、プロセスチャンバ内に抵抗線７が配置されると共に、プロセスチャンバ外に３つの外部抵抗線１１が配置され、抵抗線、外部抵抗線及び検流計１２によってホイーストンブリッジ回路を形成している。
【００２４】
上記の様に構成されたＲＩＥ装置では、ホイーストンブリッジ回路を構成しているために、プラズマエッチングを行うことによってプロセスチャンバ内に配置された抵抗線に微量の反応生成物が付着し、抵抗値が微弱に変動したとしても検流計によって精度良く検出することができるために、より一層正確にクリーニング処理タイミングの検出を行うことができる。
【００２５】
図３は本発明を適用した半導体製造装置の平行平板型のＲＩＥ装置の更に他の一例を説明するための模式的な図であり、ここで示すＲＩＥ装置は、上記したＲＩＥ装置の一例及びＲＩＥ装置の他の一例と同様に、排気手段によって真空引きされたプロセスチャンバに、ガス供給手段によって反応ガスが導入される様に構成されると共に、プロセスチャンバ内には絶縁膜を介して下部電極が取り付けられている。また、上記したＲＩＥ装置の他の一例と同様に、抵抗線、外部抵抗線及び検流計によってホイーストンブリッジ回路を形成している。
更に、プロセスチャンバ内の真空度を計測する、プロセスチャンバ内に付着した反応生成物の影響を受け難いバラトロン真空計１３が配置されている。
【００２６】
上記の様に構成されたＲＩＥ装置では、プラズマエッチングを行う前の状態、即ち抵抗線に反応生成物が付着していない状態でバラトロン真空計により図４で示す様なプロセスチャンバ内の真空度とプロセスチャンバ内に配置された抵抗線に流れる電流値との相関関係を得ておき、プラズマエッチングを行うことによりプロセスチャンバ内に配置された抵抗線に反応成生物が付着し、上記した様に抵抗線の抵抗値が上昇し、プロセスチャンバ内の真空度と抵抗線を流れる電流値の相関関係が無くなったタイミングを把握することによって演算手段でクリーニング処理タイミングの検出を行うことができる。
【００２７】
ここで、上記では半導体処理室としてＲＩＥ装置のプロセスチャンバを例に挙げて説明を行ったが、クリーニング処理タイミングの検出を行う半導体処理室としてはプロセスチャンバに限定される必要は無く、クリーニングを必要とする領域であればいかなる領域であっても良く、例えば、プロセスチャンバでエッチング処理等を施す基板の出し入れを行うロードロック室や、ロードロック室とプロセスチャンバとを結ぶ基板搬送室等であっても構わない。
【００２８】
また、抵抗線は電圧を印加することによって流れる電流値を測定することができるのであればどの様なものであっても良いが、プロセスチャンバ内に配置する抵抗線については、プロセスチャンバ内の基板を汚染することのない材料から成る抵抗線を用いるという点に特に注意を払う必要がある。
【００２９】
【発明の効果】
以上述べてきた如く、本発明のクリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置では、クリーニング処理タイミングを正確に検出することができる。
【００３０】
また、クリーニング処理タイミングを正確に検出することができるために、過剰なクリーニングが不要となり、クリーニングサイクルの最適化が可能となるために生産性の向上を図ることができる。
【００３１】
更に、本発明のクリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置では、抵抗線に電圧を印加し抵抗線に流れる電流を検出することによってクリーニング処理のタイミングを検出するというものであり、質量分析機器といった高価な設備を使用することなくクリーニング処理のタイミングを検出することができる。
【図面の簡単な説明】
【図１】本発明を適用したＲＩＥ装置の一例を説明するための模式的な図である。
【図２】本発明を適用したＲＩＥ装置の他の一例を説明するための模式的な図である。
【図３】本発明を適用したＲＩＥ装置の更に他の一例を説明するための模式的な図である。
【図４】プロセスチャンバ内の真空度と抵抗線を流れる電流値との相関関係を示すグラフである。
【符号の説明】
１ ＲＩＥ装置
２ 排気手段
３ プロセスチャンバ
４ ガス供給手段
５ 絶縁材
６ 下部電極
７ 抵抗線
８ 電源
９ 電流計
１０ 演算手段
１１ 外部抵抗線
１２ 検流計
１３ バラトロン真空計
【発明の属する技術分野】
本発明は、クリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置に関する。詳しくは、半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置に係るものである。
【０００２】
【従来の技術】
半導体の製造では、一般にエッチング装置やプラズマＣＶＤ装置等のプラズマ処理装置を用いてウェーハに成膜処理を行ったりエッチング処理を行ったりしている。
【０００３】
ところで、プラズマＣＶＤ装置を用いてプラズマを発生させてウェーハ表面にＳｉＯ２膜等を成膜すると、チャンバ内壁にも膜が付着して堆積する。チャンバ内壁に付着した膜は一定の膜厚を超えると剥がれ易くなり、この結果、膜が剥がれてダストとなり、ウェーハ面に付着して、その後に形成されるパターンの欠陥原因となり得るために、従来、ウェーハ処理枚数が所定枚数に到達する度に、若しくは、所定の処理時間が経過する毎に、チャンバ内をプラズマクリーニング手段によりクリーニングを施してチャンバ内の膜を除去しダストの発生を抑制している。
【０００４】
しかし、プロセス条件やプラズマＣＶＤ装置の状態によりチャンバ内壁に堆積する膜の成膜速度が一定でなく、一定時間が経過したとしてもチャンバ内壁における成膜量が一定でないために、膜の除去を完全に行ってダストの発生を防止すべく過剰なクリーニングを行っているのが実情であった。
【０００５】
この様に過剰なクリーニングを行う必要があるといった不具合に対して、従来、プラズマ処理装置におけるチャンバ壁の対向する壁面に、それぞれ、直線上に位置する配置で透過窓が設けられ、一方の透過窓から他方の透過窓に向けてレーザ光を放射し、他方の透過窓から出射したレーザ光の光強度を検出することによってチャンバ壁に付着した膜のクリーニング処理タイミングを検出することができるプラズマ処理装置が提案されている（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開平１１−１４０６５５号公報 （第３−５頁、第１図）
【０００７】
【発明が解決しようとする課題】
しかしながら、例えば、ＩＴＯ（インジウム−錫系透明電極膜）のエッチングを行う臭化水素等の腐食性の強いガスを使用した場合には、レーザを入射及び出射する透過窓が曇ってしまい、所望した様にレーザをチャンバ内に入射することは困難であり、同様に、チャンバ内からの出射光を検出することも困難であるために、チャンバ壁に付着した膜を正確に測定することは困難であった。即ち、チャンバ壁に付着した膜のクリーニング処理タイミングを正確に検出することは困難であった。
【０００８】
本発明は、以上の点に鑑みて創案されたものであって、半導体処理室におけるクリーニング処理タイミングを正確に検出することができるクリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明のクリーニング処理タイミングの検出方法は、半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出方法において、前記半導体処理室内部に配置された抵抗線の抵抗値を算出する工程と、前記抵抗線の前記抵抗値と前記半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する工程からなる。
【００１０】
ここで、抵抗線の抵抗値と半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定することによって、クリーニング処理のタイミングを正確に検出することができる。
【００１１】
また、本発明のクリーニング処理タイミングの検出方法は、半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出方法において、前記半導体処理室内部に配置された抵抗線に流れる電流を測定する工程と、前記抵抗線に流れる電流値と前記半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する工程からなる。
【００１２】
ここで、抵抗線に流れる電流値と半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定することによって、クリーニング処理のタイミングを正確に検出することができる。
【００１３】
また、上記の目的を達成するために、本発明のクリーニング処理タイミングの検出装置は、半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出装置において、半導体処理室内部に配置される抵抗線と、該抵抗線の抵抗値を算出すると共に、前記抵抗線の前記抵抗値と前記半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを備える。
【００１４】
ここで、抵抗線の抵抗値を算出すると共に、抵抗線の抵抗値と半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する演算手段によって、クリーニング処理のタイミングを正確に検出することができる。
【００１５】
また、本発明のクリーニング処理タイミングの検出装置は、半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出装置において、半導体処理室内部に配置される抵抗線と、該抵抗線に流れる電流を測定する電流計と、前記抵抗線に流れる電流値と前記半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを備える。
【００１６】
ここで、抵抗線に流れる電流値と半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する演算手段によって、クリーニング処理のタイミングを正確に検出することができる。
【００１７】
また、上記の目的を達成するために、本発明の半導体製造装置は、半導体処理室と、該半導体処理室内部に配置された抵抗線と、該抵抗線の抵抗値を算出すると共に、前記抵抗線の前記抵抗値と前記半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを有するクリーニング処理タイミングの検出装置を備える。
【００１８】
ここで、半導体処理室内部に配置された抵抗線と、抵抗線の抵抗値を算出すると共に、抵抗線の抵抗値と半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを有するクリーニング処理タイミングの検出装置によって、クリーニング処理のタイミングを正確に検出することができる。
【００１９】
また、本発明の半導体製造装置は、半導体処理室と、該半導体処理室内部に配置された抵抗線と、該抵抗線に流れる電流を測定する電流計と、前記抵抗線に流れる電流値と前記半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを有するクリーニング処理タイミングの検出装置を備える。
【００２０】
ここで、半導体処理室内部に配置された抵抗線と、抵抗線に流れる電流を測定する電流計と、抵抗線に流れる電流値と半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを有するクリーニング処理タイミングの検出装置によって、クリーニング処理のタイミングを正確に検出することができる。
【００２１】
【発明の実施の形態】
図１は本発明を適用した半導体製造装置の一例である平行平板型の反応性イオンエッチング装置（以下、ＲＩＥ装置と言う）の一例を説明するための模式的な図であり、ここで示すＲＩＥ装置１は、排気手段２によって真空引きされたプロセスチャンバ３に、ガス供給手段４によって反応ガスが導入される様に構成されている。また、プロセスチャンバ内には金属製のプロセスチャンバと絶縁を保つべく絶縁材５を介して下部電極６が取り付けられている。
更に、プロセスチャンバ内には抵抗線７が配置され、この抵抗線に電源８より電圧を印加することによって流れる電流を電流計９で計測し、電流計で計測された電流値より抵抗線の抵抗値を算出し、算出された抵抗値に基づいてクリーニング処理のタイミングを検出する演算手段１０が形成されている。
【００２２】
上記の様に構成されたＲＩＥ装置では、ガス供給手段から供給された腐食性ガスを用いてプラズマエッチングを行うと反応生成物がプロセスチャンバ内壁に付着すると同時に、プロセスチャンバ内に配置された抵抗線にも付着するために、予め計測しておいた抵抗線の抵抗値とプロセスチャンバ内壁に付着する反応生成物の膜厚との相関関係に基づき演算手段でクリーニング処理タイミングの検出を行うことができる。
即ち、抵抗線をプロセスチャンバ内に配置した当初は、抵抗線の表面にプロセスチャンバ内の分子が衝突するために、抵抗線は所定の抵抗値を示しているものの、プラズマエッチング処理を行うにつれて抵抗線に反応生成物が付着し、抵抗線の表面にプロセスチャンバ内の分子が直接衝突する回数が減少し、抵抗線の抵抗値が上昇する。従って、抵抗線の抵抗値とプロセスチャンバ内壁に付着する反応生成物の膜厚との相関関係を予め計測しておくことにより、算出された抵抗線の抵抗値からプロセスチャンバ内壁に付着した反応生成物の膜厚を把握することができるために、クリーニング処理タイミングの検出を行うことができる。
【００２３】
図２は本発明を適用した半導体製造装置の他の一例である平行平板型のＲＩＥ装置の他の一例を説明するための模式的な図であり、ここで示すＲＩＥ装置は、上記したＲＩＥ装置の一例と同様に、排気手段によって真空引きされたプロセスチャンバに、ガス供給手段によって反応ガスが導入される様に構成されると共に、プロセスチャンバ内には絶縁膜を介して下部電極が取り付けられている。
また、プロセスチャンバ内に抵抗線７が配置されると共に、プロセスチャンバ外に３つの外部抵抗線１１が配置され、抵抗線、外部抵抗線及び検流計１２によってホイーストンブリッジ回路を形成している。
【００２４】
上記の様に構成されたＲＩＥ装置では、ホイーストンブリッジ回路を構成しているために、プラズマエッチングを行うことによってプロセスチャンバ内に配置された抵抗線に微量の反応生成物が付着し、抵抗値が微弱に変動したとしても検流計によって精度良く検出することができるために、より一層正確にクリーニング処理タイミングの検出を行うことができる。
【００２５】
図３は本発明を適用した半導体製造装置の平行平板型のＲＩＥ装置の更に他の一例を説明するための模式的な図であり、ここで示すＲＩＥ装置は、上記したＲＩＥ装置の一例及びＲＩＥ装置の他の一例と同様に、排気手段によって真空引きされたプロセスチャンバに、ガス供給手段によって反応ガスが導入される様に構成されると共に、プロセスチャンバ内には絶縁膜を介して下部電極が取り付けられている。また、上記したＲＩＥ装置の他の一例と同様に、抵抗線、外部抵抗線及び検流計によってホイーストンブリッジ回路を形成している。
更に、プロセスチャンバ内の真空度を計測する、プロセスチャンバ内に付着した反応生成物の影響を受け難いバラトロン真空計１３が配置されている。
【００２６】
上記の様に構成されたＲＩＥ装置では、プラズマエッチングを行う前の状態、即ち抵抗線に反応生成物が付着していない状態でバラトロン真空計により図４で示す様なプロセスチャンバ内の真空度とプロセスチャンバ内に配置された抵抗線に流れる電流値との相関関係を得ておき、プラズマエッチングを行うことによりプロセスチャンバ内に配置された抵抗線に反応成生物が付着し、上記した様に抵抗線の抵抗値が上昇し、プロセスチャンバ内の真空度と抵抗線を流れる電流値の相関関係が無くなったタイミングを把握することによって演算手段でクリーニング処理タイミングの検出を行うことができる。
【００２７】
ここで、上記では半導体処理室としてＲＩＥ装置のプロセスチャンバを例に挙げて説明を行ったが、クリーニング処理タイミングの検出を行う半導体処理室としてはプロセスチャンバに限定される必要は無く、クリーニングを必要とする領域であればいかなる領域であっても良く、例えば、プロセスチャンバでエッチング処理等を施す基板の出し入れを行うロードロック室や、ロードロック室とプロセスチャンバとを結ぶ基板搬送室等であっても構わない。
【００２８】
また、抵抗線は電圧を印加することによって流れる電流値を測定することができるのであればどの様なものであっても良いが、プロセスチャンバ内に配置する抵抗線については、プロセスチャンバ内の基板を汚染することのない材料から成る抵抗線を用いるという点に特に注意を払う必要がある。
【００２９】
【発明の効果】
以上述べてきた如く、本発明のクリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置では、クリーニング処理タイミングを正確に検出することができる。
【００３０】
また、クリーニング処理タイミングを正確に検出することができるために、過剰なクリーニングが不要となり、クリーニングサイクルの最適化が可能となるために生産性の向上を図ることができる。
【００３１】
更に、本発明のクリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置では、抵抗線に電圧を印加し抵抗線に流れる電流を検出することによってクリーニング処理のタイミングを検出するというものであり、質量分析機器といった高価な設備を使用することなくクリーニング処理のタイミングを検出することができる。
【図面の簡単な説明】
【図１】本発明を適用したＲＩＥ装置の一例を説明するための模式的な図である。
【図２】本発明を適用したＲＩＥ装置の他の一例を説明するための模式的な図である。
【図３】本発明を適用したＲＩＥ装置の更に他の一例を説明するための模式的な図である。
【図４】プロセスチャンバ内の真空度と抵抗線を流れる電流値との相関関係を示すグラフである。
【符号の説明】
１ ＲＩＥ装置
２ 排気手段
３ プロセスチャンバ
４ ガス供給手段
５ 絶縁材
６ 下部電極
７ 抵抗線
８ 電源
９ 電流計
１０ 演算手段
１１ 外部抵抗線
１２ 検流計
１３ バラトロン真空計
Claims (9)
- 半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出方法において、
前記半導体処理室内部に配置された抵抗線の抵抗値を算出する工程と、
前記抵抗線の前記抵抗値と前記半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する工程からなる
ことを特徴とするクリーニング処理タイミングの検出方法。 - 半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出方法において、
前記半導体処理室内部に配置された抵抗線に流れる電流を測定する工程と、
前記抵抗線に流れる電流値と前記半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する工程からなる
ことを特徴とするクリーニング処理タイミングの検出方法。 - 前記抵抗線の抵抗値の変化は、前記抵抗線及び前記半導体処理室外部に配置された抵抗によって構成されたホイーストンブリッジ回路に接続された検流計を用いて検出する
ことを特徴とする請求項１または請求項２に記載のクリーニング処理タイミングの検出方法。 - 半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出装置において、
半導体処理室内部に配置される抵抗線と、
該抵抗線の抵抗値を算出すると共に、前記抵抗線の前記抵抗値と前記半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを備える
ことを特徴とするクリーニング処理タイミングの検出装置。 - 半導体処理室のクリーニング処理のタイミングを検出するクリーニング処理タイミングの検出装置において、
半導体処理室内部に配置される抵抗線と、
該抵抗線に流れる電流を測定する電流計と、
前記抵抗線に流れる電流値と前記半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを備える
ことを特徴とするクリーニング処理タイミングの検出装置。 - 前記抵抗線は前記半導体処理室外部に配置された抵抗と共にホイーストンブリッジ回路を構成する
ことを特徴とする請求項４または請求項５に記載のクリーニング処理タイミングの検出装置。 - 半導体処理室と、
該半導体処理室内部に配置された抵抗線と、該抵抗線の抵抗値を算出すると共に、前記抵抗線の前記抵抗値と前記半導体処理室内部に付着した膜の膜厚との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを有するクリーニング処理タイミングの検出装置を備える
ことを特徴とする半導体製造装置。 - 半導体処理室と、
該半導体処理室内部に配置された抵抗線と、該抵抗線に流れる電流を測定する電流計と、前記抵抗線に流れる電流値と前記半導体処理室における真空度との相関関係に従ってクリーニング処理のタイミングを決定する演算手段とを有するクリーニング処理タイミングの検出装置を備える
ことを特徴とする半導体製造装置。 - 前記抵抗線は前記半導体処理室外部に配置された抵抗と共にホイーストンブリッジ回路を構成する
ことを特徴とする請求項７または請求項８に記載の半導体製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003136053A JP2004342754A (ja) | 2003-05-14 | 2003-05-14 | クリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003136053A JP2004342754A (ja) | 2003-05-14 | 2003-05-14 | クリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004342754A true JP2004342754A (ja) | 2004-12-02 |
Family
ID=33526144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003136053A Pending JP2004342754A (ja) | 2003-05-14 | 2003-05-14 | クリーニング処理タイミングの検出方法及びクリーニング処理タイミングの検出装置、並びに半導体製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004342754A (ja) |
-
2003
- 2003-05-14 JP JP2003136053A patent/JP2004342754A/ja active Pending
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