【０００１】
【産業上の利用分野】
この発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびこのＤＲＡＭにロジック回路を搭載した混載メモリデバイスなどの半導体メモリデバイスとその製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、多数のメモリセルを含むメモリセル領域と、メモリセルを制御する制御回路領域とを、共通の半導体基板上に形成したものである。制御回路領域は、多数のメモリセルのアドレス制御を行ない、メモリセルに対する書き込み、読み出しを制御する。混載メモリデバイスでは、さらにロジック回路がＤＲＡＭと同じ半導体基板上に構成される。前記メモリセルを制御する制御回路領域と、ロジック回路は周辺回路領域を構成し、複数の周辺ＭＯＳトランジスタを含んでいる。メモリセルは一般に、１つのセルトランジスタと１つのメモリキャパシタを含む。また周辺回路領域は一般に、ＣＭＯＳ回路として形成され、複数のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタを含む。メモリセル領域のセルトランジスタと、周辺回路領域のＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタは、共通の半導体基板に形成される。
【０００３】
図２７はこの種の従来の半導体メモリデバイスを示す断面図であり、メモリセル領域ＭＣと、周辺回路領域ＣＣを有し、周辺回路領域ＣＣはＰチャンネルＭＯＳトランジスタを形成したＰＭＯＳ領域と、ＮチャンネルＭＯＳトランジスタを形成したＮＭＯＳ領域を有する。メモリセル領域ＭＣはセルトランジスタＣＴを有し、このセルトランジスタのソース領域ＳはビットラインＢＬに接続され、またそのドレイン領域Ｄは図示しないメモリキャパシタに接続される。ＮＭＯＳ領域には、ＮチャネルＭＯＳトランジスタＮＴが形成され、ＰＭＯＳ領域にはＰチャンネルＭＯＳトランジスタＰＴが形成される。これらの周辺ＭＯＳトランジスタＮＴ、ＰＴは、例えば配線層ＣＬによって互いに接続されるとともに、配線層ＣＬはビットラインＢＬに接続され、このビットラインＢＬを制御し、またはビットラインＢＬの出力電位を受ける。半導体基板ＳＳ上には、層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬ上に、ビットラインＢＬと配線層ＣＬが配置される。配線層ＣＬはコンタクトホールＣＨ内に形成された接続プラグＣＰによってＮチャンネルトランジスタＮＴのソース領域Ｓ、ドレイン領域ＤおよびＰチャンネルＭＯＳトランジスタＰＴのソース領域Ｓとドレイン領域Ｄに接続される。
【０００４】
接続プラグＣＰは、一般にバリアメタル層ＢＭとメタルプラグＭＰを有し、バリアメタル層ＢＭはコンタクトホールＣＨの内壁に接するように形成され、メタルプラグＭＰはこのバリアメタル層ＢＭの内部に形成される。この接続プラグＣＰの底部には、メタルシリサイド層ＭＳとコンタクト不純物領域ＣＲを形成することが知られている。メタルシリサイド層ＭＳは、メタルプラグＭＰを構成する金属が半導体基板ＳＳへ拡散するのを防止するために形成される。また、コンタクト不純物領域ＣＲは、接続プラグＣＰとソース領域Ｓまたはドレイン領域Ｄとの接触抵抗を低下させるためおよび接合リーク（基板へのリーク電流）を抑制するために、高濃度の不純物を半導体基板ＳＳに導入して形成される。このコンタクト不純物領域ＣＲは、コンタクトを取るソース領域Ｓまたはドレイン領域Ｄと同じ導電形で、ソース領域Ｓまたはドレイン領域Ｄよりも深く形成される。ＰチャンネルＭＯＳトランジスタＰＴのソース領域Ｓの部分を拡大して、図２８に示す。
【０００５】
一方、ＭＯＳトランジスタにおいて、コンタクト補償イオンを半導体基板に注入する際に、コンタクトホール内にポリシリコンを形成し、このポリシリコンに補償イオンを注入し、このポリシリコンから、補償イオンを半導体基板に拡散させる方法が特開２０００−２０８６１９号公報に開示されている。しかし、メモリデバイスの周辺回路領域におけるコンタクト不純物領域は、ソース、ドレインを貫通して深く形成されるものであって、このコンタクト不純物領域の形成に際して、この先行技術に示される技術は応用することができない。
【０００６】
【特許文献】
特開２０００−２０８６１９号公報、特に図３、図４とその説明。
【０００７】
【発明が解決しようとする課題】
ところで、最近の半導体メモリデバイスの集積度の向上にともない、デザインルールが小さくなり、コンタクト不純物領域ＣＲと、ゲート構造ＧＳとの距離が小さくなっている。ここで、コンタクトホールＣＨに重ね合わせや寸法のばらつきを考慮すると、図２９に示すようにコンタクトホールＣＨがゲート構造ＧＳのサイドウオールＳＷの近くに位置し、コンタクト不純物領域ＣＲがサイドウオールＳＷの下にまで延びて、ゲート構造ＧＳに接近する場合があり、この場合には実効的なソース／ドレイン領域Ｓ、Ｄの不純物濃度が高くなって、周辺ＭＯＳトランジスタＮＴ、ＰＴのしきい値電圧が、設計値から低下するおそれがある。
この周辺ＭＯＳトランジスタのしきい値電圧の低下を防止するために、コンタクト不純物領域ＣＲを形成する不純物の注入エネルギーと注入量を下げることが考えられる。しかし、その注入エネルギーを下げると、コンタクト不純物領域ＣＲの接合面がメタルシリサイドに近づき、その接合面にかかる電界が大きくなるため接合リークが増大し、またその注入量を下げると、コンタクトを取るソース領域Ｓまたはドレイン領域Ｄとのコンタクト抵抗が増大する不都合がある。
【０００８】
この発明は、このようなコンタクト不純物領域ＣＲの接合リークの増大およびコンタクト抵抗の増大を回避しながら、周辺ＭＯＳトランジスタのしきい値電圧の低下を防止することのできる改良された半導体メモリデバイスと、その製造方法を提案するものである。
【０００９】
【課題を解決する手段】
この発明による半導体メモリデバイスは、複数のメモリセルを含むメモリセル領域と、複数の周辺ＭＯＳトランジスタを含む周辺回路領域とを備え、前記メモリセル領域と周辺回路領域が共通の半導体基板上に形成され、前記周辺ＭＯＳトランジスタのソース領域とドレイン領域が前記半導体基板に形成された半導体メモリデバイスであって、前記周辺回路領域は層間絶縁膜上に設けられた配線層と、前記層間絶縁膜に形成されたコンタクトホールの内壁に設けられた筒状メタルシリサイド層と、この筒状メタルシリサイド層の内周部に設けられ前記配線層とソース領域を接続する接続プラグと、前記接続プラグの下部の前記半導体基板に前記ソース領域を貫いてそれよりも深く形成されたコンタクト不純物領域とを有し、また前記接続プラグは、前記筒状メタルシリサイド層の内壁に接する筒状バリアメタル層と、このバリアメタル層の内部に配置されたメタルプラグを有することを特徴とする。
【００１０】
この発明による半導体メモリデバイスは、コンタクトホールの内壁に形成された筒状メタルシリサイド層を有する。この筒状メタルシリサイド層は、コンタクト不純物領域の形成に際して、不純物を導入する前に、ポリシリコン層として形成され、その後にメタルシリサイドに変換されたものであるが、このポリシリコン層は、コンタクト不純物領域の形成のために導入される不純物に対するマスクとして作用させ、コンタクト不純物領域の横方向、すなわちゲート電極方向への拡散長を減少させるのに有効である。この筒状メタルシリサイド層に基づく不純物の横方向拡散長の減少により、コンタクト不純物領域のゲート電極への接近を回避でき、コンタクト不純物領域の接合リークとコンタクト抵抗の増大をともなうことなく、制御トランジスタのしきい値電圧の設計値からの低下を防止することができる。
【００１１】
また、この発明による半導体メモリデバイスの製造方法は、複数のメモリセルを含むメモリセル領域と、複数の周辺ＭＯＳトランジスタを含む周辺回路領域とを備え、前記メモリセル領域と周辺回路領域が共通の半導体基板上に形成され、前記周辺ＭＯＳトランジスタのソース領域とドレイン領域が前記半導体基板に形成された半導体メモリデバイスの製造方法であって、前記半導体基板上に層間絶縁膜を形成する工程と、前記周辺ＭＯＳトランジスタのソース領域に達するコンタクトホールを前記層間絶縁膜に形成する工程と、前記コンタクトホールの内壁を覆うようにポリシリコン層を形成する工程と、前記ポリシリコン層の形成後に前記コンタクトホールを通して前記半導体基板に対して不純物を導入し前記ソース領域を貫いてそれよりも深いコンタクト不純物領域を形成する工程と、前記コンタクト不純物領域の形成後に前記層間絶縁膜上に配線層を形成しまた前記コンタクトホール内に前記配線層と前記ソース領域を接続する接続プラグを形成する工程とを含む。
【００１２】
この発明による半導体メモリデバイスの製造方法では、コンタクトホールの内壁を覆うように形成されたポリシリコン層を形成した後に、コンタクトホールを通して不純物を導入し、コンタクト不純物領域を形成する。このポリシリコン層は、コンタクト不純物領域の形成のために導入される不純物に対するマスクとして作用し、コンタクト不純物領域の横方向、すなわちゲート電極方向への拡散長を減少させる。このポリシリコン層に基づく不純物の横方向拡散長の減少により、コンタクト不純物領域のゲート電極への接近を回避でき、コンタクト不純物領域の接合リークとコンタクト抵抗の増大をともなうことなく、制御トランジスタのしきい値電圧の設計値からの低下を防止することができる。
【００１３】
また、この発明による別の半導体メモリデバイスの製造方法は、複数のメモリセルを含むメモリセル領域と、複数の周辺ＭＯＳトランジスタを含む周辺回路領域とを備え、前記メモリセル領域と周辺回路領域が共通の半導体基板上に形成され、前記周辺ＭＯＳトランジスタのソース領域とドレイン領域が前記半導体基板に形成された半導体メモリデバイスの製造方法であって、前記半導体基板上に層間絶縁膜を形成する工程と、前記周辺ＭＯＳトランジスタのソース領域に達するコンタクトホールを前記層間絶縁膜に形成する工程と、前記コンタクトホールの底部にシリコン層を形成する工程と、前記シリコン層の形成後に前記コンタクトホールと前記シリコン層を通して前記半導体基板に対して不純物を導入し前記ソース領域を貫いてそれよりも深いコンタクト不純物領域を形成する工程と、前記コンタクト不純物領域の形成後に前記層間絶縁膜上に配線層を形成しまた前記コンタクトホール内に前記配線層と前記ソース領域を接続する接続プラグを形成する工程とを含む。
【００１４】
この発明による別の半導体メモリデバイスの製造方法では、コンタクトホールの底部にシリコン層を形成した後に、コンタクトホールとシリコン層を通して不純物を導入し、コンタクト不純物領域を形成する。このシリコン層は、コンタクト不純物領域の形成のために導入される不純物に対する拡散抑制効果をもたらし、コンタクト不純物領域の深さを減少させる。このポリシリコン層に基づく不純物の深さの減少により、制御トランジスタのしきい値電圧に対する実効的なソース、ドレイン濃度の増大を防ぎ、コンタクト不純物領域の接合リークとコンタクト抵抗の増大をともなうことなく、制御トランジスタのしきい値電圧の設計値からの低下を防止することができる。
【００１５】
【実施の形態】
以下この発明による半導体メモリデバイスとその製造方法の実施の形態について、図を参照して説明する。
実施の形態１．
図１から図１５は、この発明による半導体メモリデバイスの実施の形態１を、製造工程順に示す断面図であり、図１６はその周辺ＭＯＳトランジスタ部分の拡大断面図である。図１から図１５は、半導体メモリデバイスの代表的な３つの領域ＭＣ、ＮＭＯＳ、ＰＭＯＳを示す。領域ＭＣは、ＤＲＡＭのメモリセル領域を示し、図の左側に示される。ＮＭＯＳ領域は、ＮチャンネルＭＯＳトランジスタＮＴを形成する領域を、またＰＭＯＳ領域は、ＰチャンネルＭＯＳトランジスタＰＴを形成する領域を示し、それぞれ図の中央と右側に示される。ＮＭＯＳ領域とＰＭＯＳ領域は、周辺回路領域ＣＣを構成する。この周辺回路領域ＣＣは、メモリセルを制御するＤＲＡＭ制御回路と、ＤＲＡＭに混載されたロジック回路を含む。なお、図１から図１５の実施の形態１では、メモリセル領域にＮ形基板を用いたＰＭＯＳトランジスタを形成するものとしているが、Ｐ形基板を用いたＮＭＯＳトランジスタを形成するようにしてもよい。
【００１６】
＜実施の形態１の第１工程＞
図１は実施の形態１の第１工程を示す。この第１工程では、メモリセル領域ＭＣ、ＮＭＯＳ領域、ＰＭＯＳ領域に共通の半導体基板１０が用意される。この半導体基板１０は例えばＮ形シリコン基板であり、ＮＭＯＳ領域に対応する部分には、Ｐ形不純物を導入して、Ｐウエル１１が形成される。メモリセル領域ＭＣとＰＭＯＳ領域に対応する部分は、Ｎ形シリコン基板がそのまま残される。
半導体基板１０の上主面には、分離絶縁酸化膜１２が形成される。この分離絶縁酸化膜１２は各素子を電気的に分離するために形成され、図１ではメモリセル領域ＭＣ、ＮＭＯＳ領域、ＰＭＯＳ領域を分離するために、これらの各領域の間にそれぞれ形成されている。この分離絶縁酸化膜１２を形成した後、半導体基板１０の上表面には、保護酸化膜１３が例えば熱酸化によって形成される。
【００１７】
＜実施の形態１の第２工程＞
図２は第２工程を示す。この第２工程では、メモリセル領域ＭＣに対するチャネルドープ１４が行なわれる。このチャネルドープ１４は、メモリセル領域ＭＣに形成されるセルトランジスタＣＴに対するしきい値を決定するために行なわれる。セルトランジスタＣＴはＰチャンネルＭＯＳトランジスタとして構成されるので、このチャネルドープ１４はメモリセルＭＣの半導体基板１０の上主面に保護酸化膜１３を通して、所定量のＰ形の不純物を注入する。このチャネルドープ１４をメモリセル領域ＭＣに限定するために、ＮＭＯＳ領域とＰＭＯＳ領域はレジスト１５で覆われる。チャネルドープ１４の終了後、レジスト１５は除去される。
【００１８】
＜実施の形態１の第３工程＞
図３は第３工程を示す。この第３工程では、ＮＭＯＳ領域に対するチャネルドープ１６が行なわれる。このチャネルドープ１６は、ＮチャンネルＭＯＳトランジスタＮＴに対するしきい値を決定するために行なわれるので、このチャネルドープ１６はＮＭＯＳ領域の半導体基板１０の上主面に保護酸化膜１３を通して、Ｐウエル１１の表面に所定量のＮ形の不純物を注入する。このチャネルドープ１６をＮＭＯＳ領域に限定するために、メモリセル領域ＭＣとＰＭＯＳ領域はレジスト１７で覆われる。チャネルドープ１６の終了後、レジスト１７は除去される。
【００１９】
＜実施の形態１の第４工程＞
図４は第４工程を示す。この第４工程では、ＰＭＯＳ領域に対するチャネルドープ１８が行なわれる。このチャネルドープ１８は、ＰＭＯＳに対するしきい値を決定するために行なわれるので、このチャネルドープ１８はＰＭＯＳ領域の半導体基板１０の上主面に保護酸化膜１３を通して、所定量のＰ形の不純物を注入する。このチャネルドープ１８をＰＭＯＳ領域に限定するために、メモリセル領域ＭＣとＮＭＯＳ領域はレジスト１９で覆われる。チャネルドープ１８の終了後、レジスト１９は除去される。
【００２０】
＜実施の形態１の第５工程＞
図５は第５工程を示す。この第５工程では、第４工程の終了後に、ゲート構造層を半導体基板１０の上主面の全面に形成する。このゲート構造層の形成に先立って、保護酸化膜１３が除去される。ゲート構造層は、ゲート酸化膜２０、Ｎドープのポリシリコン層２１、メタル層２２および窒化シリコン層２３をこの順番に積層したものである。ゲート酸化膜２０は半導体基板１０を熱酸化することによって形成される。Ｎドープのポリシリコン層２１は、Ｎ形不純物をドープしたポリシリコンをＣＶＤ法によって堆積することによって形成される。メタル層２２はタングステンシリサイド（ＷＳｉ）またはタングステン（Ｗ）をスパッタまたはＣＶＤ法で堆積することによって形成される。窒化シリコン層２３は、ＣＶＤ法によって堆積される。
【００２１】
＜実施の形態１の第６工程＞
図６は第６工程を示す。この第６工程では、まず、第５工程で形成したゲート構造層がゲート酸化膜２０を残して、フォトレジスト法と異方性ドライエッチング法によってパターニングされ、セルトランジスタＣＴのゲート構造２４、ＮチャンネルＭＯＳトランジスタＮＴのゲート構造２５およびＰチャンネルＭＯＳトランジスタＰＴのゲート構造２６が形成されるとともに、各ゲート構造２４、２５、２６の側壁に酸化膜２７が形成される。この酸化膜２７は、各ゲート構造２４、２５、２６のＮドープポリシリコン層２１とメタル層２２の側壁を選択酸化することによって形成される。
【００２２】
第６工程では、併せて、セルトランジスタＣＴのソース領域２８、ドレイン領域２９が形成され、またＮチャンネルＭＯＳトランジスタＮＴの浅いソース領域３０と浅いドレイン領域３１、およびＰチャンネルＭＯＳトランジスタＰＴの浅いソース領域３２と浅いドレイン領域３３が形成される。
セルトランジスタＣＴのソース領域２８、ドレイン領域２９は、図６においてＮＭＯＳ領域とＰＭＯＳ領域をレジストで覆った状態で、Ｐ形不純物を所定のエネルギーで注入することによって形成される。また、ＰチャンネルＭＯＳトランジスタＰＴの浅いソース領域３２と浅いドレイン領域３３は、図６において、メモリセル領域とＮＭＯＳ領域をレジスト（図示せず）で覆った状態で、Ｐ形不純物を所定のエネルギーで注入することによって形成される。また、ＮチャンネルＭＯＳトランジスタＮＴの浅いソース領域３０と浅いドレイン領域３１は、メモリセル領域ＭＣとＰＭＯＳ領域をレジスト（図示せず）で覆った状態で、Ｐ形不純物を所定のエネルギーで注入することによって形成される。使用されたレジストは、用済み後にそれぞれ除去される。
【００２３】
＜実施の形態１の第７工程＞
図７は第７工程を示す。この第７工程では、ＮチャンネルＭＯＳトランジスタＮＴの深いソース領域３４と深いドレイン領域３５およびＰチャンネルＭＯＳトランジスタＰＴの深いソース領域３６と深いドレイン領域３７が形成される。
この深いソース領域３４、３６および深いドレイン領域３５、３７の形成に先立って、各トランジスタのゲート構造２４、２５、２６の側壁には、窒化シリコンスペーサ３８が形成され、また窒化シリコン膜３９が全面を覆うように被着される。これらの窒化シリコンスペーサ３８と窒化シリコン膜３９は、各ゲート構造２４、２５、２６のサイドウオールＳＷを構成する。
【００２４】
ＮチャンネルＭＯＳトランジスタＮＴの深いソース領域３４と深いドレイン領域３５は、図７において、メモリセル領域ＭＣとＰＭＯＳ領域をレジスト（図示せず）で覆った状態で、Ｎ形不純物を注入することによって形成される。また、ＰチャンネルＭＯＳトランジスタＰＴの深いソース領域３６と深いドレイン領域３７は、図７において、メモリセル領域ＭＣとＮＭＯＳ領域をレジスト（図示せず）で覆った状態において、Ｐ形不純物を注入することによって形成される。深いソース領域３４、３６と深いドレイン領域３５、３７は、窒化シリコンスペーサ３８のために、浅いソース領域３０、３２と浅いドレイン領域３１、３３に比べて、ゲート構造２５、２６からより離れた位置に形成される。使用されたレジストは、用済み後にそれぞれ除去される。
【００２５】
＜実施の形態１の第８工程＞
図８は第８工程を示す。この第８工程では、セルトランジスタＣＴのソース領域２８に対する接続プラグ４０とドレイン領域２９に対する接続プラグ４１が形成される。
この接続プラグ４０、４１の形成に先立ち、まず半導体基板１０の上主面の全面に第１層間絶縁膜４２が被着される。この第１層間絶縁膜４２はＢＰＳＧまたはＳＯＧであり、ＣＶＤ法によって堆積される。続いて、この第１層間絶縁膜４２からソース領域２８とドレイン領域２９に達するコンタクトホール４３が形成される。このコンタクトホール４３は、第１層間絶縁膜４２と窒化シリコン膜３９とゲート構造２４の窒化シリコン層２３と窒化シリコンスペーサ３８とに跨って形成される。このコンタクトホール４３はフォトレジスト法および選択性のある異方性ドライエッチング法によって形成され、コンタクトホール４３の底に残った窒化シリコン層３９はドライエッチングにより除去される。このコンタクトホール４３の形成後に、接続プラグ４０、４１のプラグ材料をスパッタ法またはＣＶＤ法によって堆積し、第１層間絶縁膜４１上のプラグ材料を化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ／ ＣＭＰ）により除去することにより、接続プラグ４０、４１が形成される。
【００２６】
＜実施の形態１の第９工程＞
図９は第９工程を示す。この第９工程では、第１層間絶縁膜４２の上に、第２層間絶縁膜４４が形成され、これらの層間絶縁膜４２、４４にコンタクトホール４５、４６、４７が形成される。第２層間絶縁膜４４はＬＰ−ＴＥＯＳまたはＢＰＳＧである。コンタクトホール４５は接続プラグ４０に対するコンタクトホールであり、コンタクトホール４６はＮチャンネルＭＯＳトランジスタＮＴのソース領域３０、３４およびドレイン領域３１、３５に対するコンタクトホールであり、またコンタクトホール４７はＰチャンネルＭＯＳトランジスタＰＴのソース領域３２、３６およびドレイン領域３３、３７に対するコンタクトホールである。これらのコンタクトホール４５、４６、４７はフォトレジスト法および異方性ドライエッチングにより形成される。
【００２７】
＜実施の形態１の第１０工程＞
図１０は第１０工程を示す。この第１０工程はこの発明の特徴的な工程である。この第１０工程では、アンドープの薄いポリシリコン層５０が第２層間絶縁膜４４とコンタクトホール４５、４６、４７を覆うように全面に形成される。コンタクトホール４５、４６、４７内において、ポリシリコン層５０は、そのコンタクトホールの内壁を覆う筒状ポリシリコン層５１と、そのコンタクトホールの底部に形成された下部ポリシリコン層５２を有する。第２層間絶縁膜４４の上にも、ポリシリコン層５３が形成される。これらのポリシリコン層５１、５２、５３は同時に同じ材料で、互いに連続して形成される。このアンドープのポリシリコン層５０はＣＶＤ法により堆積され、その厚さは、５ｎｍから２０ｎｍとされ、コンタクトホール４５、４６、４７を互いに同じ径として、その内径の１／１０程度の厚さとされる。
【００２８】
＜実施の形態１の第１１工程＞
図１１は第１１工程を示す。この第１１工程では、アンドープのポリシリコン層５０を形成した後に、コンタクト不純物領域５４、５５が形成される。コンタクト不純物領域５４はメモリセル領域ＭＣの接続プラグ４０に形成され、また２つのコンタクト不純物領域５５はＮチャンネルＭＯＳトランジスタＮＴのソース領域３０、３４とドレイン領域３１、３５にそれぞれ形成される。これらのコンタクト不純物領域５４、５５は、ＰＭＯＳ領域をレジスト５６で覆った状態で、高濃度のＮ＋形不純物をコンタクトホール４５、４６を通して注入することによって形成される。コンタクト不純物領域５５は、深いソース領域３４、深いドレイン領域３５よりも深く、それらを貫通して形成され、ソース領域３０、３４およびドレイン領域３１、３５とのコンタクト抵抗を減少させる。コンタクト不純物領域５４は、接続プラグ４０に対するコンタクト抵抗を減少させる。レジスト５６はコンタクト不純物領域５４、５５の形成後に除去される。
【００２９】
＜実施の形態１の第１２工程＞
図１２は第１２工程を示す。この第１２工程では、ＰＭＯＳ領域に、コンタクト不純物領域５７が形成される。２つのコンタクト不純物領域５７は、ＰチャンネルＭＯＳトランジスタＰＴのソース領域３２、３６およびドレイン領域３３、３７にそれぞれ形成される。このコンタクト不純物領域５７は、メモリセル領域ＭＣとＮＭＯＳ領域をレジスト５８によって覆った状態で、高濃度のＰ＋形不純物をコンタクトホール４７を通して注入することによって形成される。コンタクト不純物領域５７は、深いソース領域３６、深いドレイン領域３７よりも深く、それらを貫通して形成され、ソース領域３２、３６およびドレイン領域３３、３７とのコンタクト抵抗を減少させる。レジスト５８はコンタクト不純物領域５７の形成後に除去される。
【００３０】
＜実施の形態１の第１３工程＞
図１３は第１３工程を示す。この第１３工程では、まず、コバルト（Ｃｏ）などのメタル材料がスパッタまたはＣＶＤ法により、半導体基板１０の上表面の全面に被着され、熱処理が施される。メタル材料（Ｃｏ）はポリシリコン層５０の全面に被着され、熱処理によってポリシリコン層５０はメタルシリサイド、具体的にはコバルトシリサイド（ＣｏＳｉ２）に変換され、筒状ポリシリコン層５１、下部ポリシリコン層５２およびポリシリコン層５３も、それぞれ筒状メタルシリサイド層５１、下部メタルシリサイド層５２、メタルシリサイド層５３に変換される。メタル材料の被着と熱処理が半導体基板１０の全面で均一に行なわれるので、これらの筒状メタルシリサイド層５１、下部メタルシリサイド層５３およびメタルシリサイド層５３も互いに同じ材料で構成される。
メタル材料（Ｃｏ）はコンタクトホール４６、４７の底部では、下部メタルシリサイド層５３を通して、その下のコンタクト不純物領域５５、５７の上部にも付加メタルシリサイド層６０を形成する。この付加メタルシリサイド層６０は、下部メタルシリサイド層５２とともに、後で形成する接続プラグ７０から半導体基板１０への不要なメタルの拡散を防止するために、形成される。
【００３１】
第１３工程では、続いて、バリアメタル層６１が、第２層間絶縁膜４４とコンタクトホール４５、４６、４７の全面に被着される。このバリアメタル層６１は例えば窒化チタン（ＴｉＮ）によって構成され、スパッタまたはＣＶＤ法により堆積される。このバリアメタル層６１は、コンタクトホール４５、４６、４７に内おいて、筒状メタルシリサイド層５１の内壁を覆う筒状バリアメタル層６２、下部メタルシリサイド層５２を覆う下部バリアメタル層６３を有し、また、第２層間絶縁膜４４上には、メタルシリサイド層５３を覆うバリアメタル層６４を有する。これらの筒状バリアメタル層６２、下部バリアメタル層６３およびバリアメタル層６４は、互いに同じ材料で構成される層である。
【００３２】
＜実施の形態１の第１４工程＞
図１４は第１４工程を示す。この第１４工程では、バリアメタル層６１の全面を覆うように、メタル層６５が被着され、さらに、このメタル層６５を覆うように、窒化シリコン層６６が被着される。メタル層６５は例えばタングステン（Ｗ）などで構成され、スパッタまたはＣＶＤ法により堆積される。このメタル層６５はプラグ／配線層の主要導電材料である。このメタル層６５は、コンタクトホール４５、４６、４７内にメタルプラグ６７を有し、また第２層間絶縁膜４４上には、メタル層６８を有する。これらのメタルプラグ６７とメタル層６８も、同じメタル層６５から構成されるので、互いに同じ材料で構成される。
【００３３】
＜実施の形態１の第１５工程＞
図１５は第１５工程を示す。この第１５工程では、メタル層６５、バリアメタル層６１、メタルシリサイド層６０に対するパターニングが行なわれる。このパターニングには、フォトレジスト法および異方性ドライエッチング法が用いられ、窒化シリコン層６６がハードマスクとして使用される。
このパターニングにより、コンタクトホール４５、４６、４７には、接続プラグ７０が形成され、また第２層間絶縁膜４４の上には、配線層７３が形成される。接続プラグ７０は、筒状バリアメタル層６２と、下部バリアメタル層６３と、メタルプラグ６６を有する。配線層７３は、メタルシリサイド層５３上に、バリアメタル層６４とメタル層６８とを有する。
実施の形態１では、メモリセル領域ＭＣ上の配線層７３はビットラインＢＬを構成し、ＮＭＯＳ領域およびＰＭＯＳ領域上の配線層７３は、ＮチャンネルＭＯＳトランジスタＮＴのソース領域３０、３４とＰチャンネルＭＯＳトランジスタＰＴのドレイン領域３３、３７とを接続するとともに、ビットラインＢＬに接続される。なお、メモリセル領域ＭＣの接続プラグ４１には、図示しないセルキャパシタが接続される。
【００３４】
＜実施の形態１の特徴と効果＞
図１６は、実施の形態１の周辺回路領域ＣＣにおける周辺ＭＯＳトランジスタの代表として、図１５のＰＭＯＳ領域におけるソース領域３２、３６に対する接続プラグ７０を拡大して示す。Ｐ＋形のコンタクト不純物領域５７は、図１２の第１２工程において、筒状ポリシリコン層５１、下部ポリシリコン層５２が被着された状態で、Ｐ形不純物を注入して形成されるので、メタルプラグ６７の下端における筒状ポリシリコン５１の下端の幅よりも、僅かに大きな幅Ｆをもって形成される。この筒状ポリシリコン層５１、下部ポリシリコン層５２が形成されない従来技術に比べて、コンタクト不純物領域５７の横方向の幅Ｆは、その両側において、筒状ポリシリコン層５１の厚さだけ小さくなり、ゲート構造２６からの距離もそれだけ大きくなる。このコンタクト不純物領域５７のゲート構造２６からの離間によって、実効的なソース濃度の上昇が防止され、ＰチャンネルＭＯＳトランジスタＰＴのしきい値の設計値からの低下が防止される。
【００３５】
また、縦方向において、コンタクト不純物領域５７に対するＰ形不純物が下部ポリシリコン層５２を通して注入されるため、コンタクト不純物領域５７の深さＤが減少し、この深さＤの減少に伴って、コンタクト不純物領域５７の横幅の減少が図られる。このコンタクト不純物領域５７の横幅の減少は、前記と同様に、コンタクト不純物領域５７をゲート構造２６から離間させる結果になり、この点からも実効的なソース濃度の上昇が防止され、ＰチャンネルＭＯＳトランジスタＰＴのしきい値の設計値からの低下が防止される。
第１３工程において、メタル材料の拡散も下部ポリシリコン層５２を通して行われるので、コンタクト不純物領域５７の深さＤが浅くなるとともに、メタルシリサイド６０の厚さも減少する。このため、メタルシリサイド６０からのコンタクト不純物領域５７の深さＡは、実質的に浅くなることはなく、下部ポリシリコン層５２がない場合と実質的に同じ深さに保たれる。このため、コンタクト不純物領域５７の接合リークが増大することもない。
【００３６】
ＰＭＯＳ領域のＰチャンネルＭＯＳトランジスタＰＴのドレイン領域３３、３７とそれに接続された接続プラグ７０との関係も同様であり、Ｐ形のコンタクト不純物領域５７がゲート構造２６に接近することによる実効ドレイン濃度の上昇としきい値電圧の低下を防止できる。またＮＭＯＳ領域のＮチャンネルＭＯＳトランジスタＮＴのソース領域３０、３４とそれに接続された接続プラグ７０との関係およびドレイン領域３１、３５とそれに接続された接続プラグ７０との関係も同じである。ＮＭＯＳ領域では、Ｎ形のコンタクト不純物領域５５がゲート構造２５に接近するのを防止でき、そのしきい値電圧の設計値からの低下が防止できる。
【００３７】
また、実施の形態１の半導体メモリデバイスでは、コンタクト不純物領域５５、５７が、接続プラグ７０の下端における筒状メタルシリサイド層６２の幅よりも僅かに大きな幅をもって形成されており、このコンタクト不純物５５、５７の横方向の幅を筒状メタルシリサイド層６２が筒状ポリシリコン層５２であった状態で、この筒状ポリシリコン層５２によって、より小さくすることができる。
また、実施の形態１の半導体メモリデバイスでは、下部バリアメタル層６３が筒状バリアメタル層６２に連続し、また下部メタルシリサイド層５３が筒状メタルシリサイド５２に連続しているので、これらを同時に形成して製造工程の簡略化をはかることができ、さらに、下部メタルシリサイド層５３の下にも付加メタルシリサイド層６０を形成したので、接続プラグ７０を構成するメタルプラグから半導体基板１０への不要な拡散を確実に防止できる。
【００３８】
実施の形態１の半導体メモリデバイスでは、層間絶縁膜上の配線層がメタルプラグ６７に連続するメタル層６８と、筒状バリアメタル層６２に連続するバリアメタル層６４を、筒状メタルシリサイド層５１に連続するメタルシリサイド層５３上に有するので、筒状メタルシリサイド層５１とメタルシリサイド層５３を同時に形成し、メタル層６８とバリアメタル層６４をメタルプラグ６７および筒状バリアメタル層６２と同時に容易に形成できる。
また、メモリセル領域ＭＣのビットラインＢＬのメタル層６５、バリアメタル層６４およびメタルシリサイド層５３を周辺回路領域ＣＣの配線層７３のメタル層６５、バリアメタル層６４およびメタルシリサイド層５３と同じ材料としたので、これらを同時に容易に形成できる。
【００３９】
実施の形態２．
実施の形態２では、ノンドープのポリシリコン層５０が被着され、コンタクト不純物領域５４、５５、５７を形成した後に、第２層間絶縁膜４４上のポリシリコン層５３が、化学機械研磨によって、除去される。その他の構成および製造工程は実施の形態１と同じである。なお、この実施の形態２でも、メモリセル領域にＮ形基板を用いたＰＭＯＳトランジスタを形成するものとしているが、Ｐ形基板を用いたＮＭＯＳトランジスタを形成するようにしてもよい。
【００４０】
図１７から図２０は実施の形態２を製造工程に沿って示す断面図である。この実施の形態２の第１工程から第１２工程までの工程は、図１から図１２に示した実施の形態１と同じに実施される。
＜実施の形態２の第１３工程＞
図１７は実施の形態２の第１３工程を示す。この実施の形態２の第１３工程では、図１２に示す実施の形態１の第１２工程の終了後、レジスト５８を除去し、第２層間絶縁膜４４上のポリシリコン層５３を化学機械研磨によって除去する。結果として、ポリシリコン層５０は、コンタクトホール４５、４６、４７内の筒状ポリシリコン層５１と、下部ポリシリコン層５２が残る。
【００４１】
＜実施の形態２の第１４工程＞
図１８は実施の形態２の第１４工程を示す。この実施の形態２の第１４工程は、図１３に示す実施の形態１の第１３工程と類似した工程であり、コバルトなどのメタル材料をポリシリコン層５０に被着し熱処理することにより、ポリシリコン層５０をメタルシリサイド層５０に変換し、このメタルシリサイド層５０の下部のコンタクト不純物領域５４、５５、５７の上部にもメタルシリサイド層６０を形成し、その後にバリアメタル層６１を全面に被着する。このバリアメタル層６１は、コンタクトホール４５、４６、４７内の筒状バリアメタル層６２と下部バリアメタル層６３および第２層間絶縁層４４上のバリアメタル層６４を有する。実施の形態２では、第２層間絶縁膜４４上のポリシリコン層５３が除去されているので、バリアメタル層６４は第２層間絶縁膜４４に直接接触する。
【００４２】
＜実施の形態２の第１５工程＞
図１９は実施の形態２の第１５工程を示す。この実施の形態２の第１５工程は、図１４に示す実施の形態１の第１４工程と類似した工程であり、バリアメタル層６１の全面に、メタル層６５が被着され、さらにメタル層６５を覆うように、窒化シリコン層６６が被着される。
【００４３】
＜実施の形態２の第１６工程＞
図２０は実施の形態２の第１６工程を示す。この実施の形態２の第１６工程は、図１５に示す実施の形態１の第１５工程と類似した工程であり、第２層間絶縁膜４４上のメタル層６５、バリアメタル層６１がパターンニングされ、配線層７３が形成される。メモリセル領域ＭＣでは、配線層７３はビットラインＢＬを構成し、また周辺回路領域ＣＣでは、配線層７３はトランジスタＮＴ、ＰＴを互いに接続し、またビットラインＢＬとの接続を行なう。
【００４４】
＜実施の形態２の特徴と効果＞
実施の形態２でも、図１１、図１２に示すように、コンタクトホール４５、４６、４７内に筒状ポリシリコン層５１、下部ポリシリコン層５２が形成された状態で、コンタクト不純物領域５５、５７が形成されるので、実施の形態１と同じ効果がある。
【００４５】
実施の形態３．
実施の形態２は、化学機械研磨により、第２層間絶縁膜４４上のポリシリコン層５３を除去したが、この実施の形態３では、ドライエッチング法により、第２層間絶縁膜４４上のポリシリコン層５３を除去する。その他の工程は、実施の形態２と同じである。
【００４６】
実施の形態３では、ポリシリコン層５３を除去するに際し、コンタクトホール４５、４６、４７内に、レジストなどを埋め込む。このレジストは、全面塗布の後、露光、現像により、コンタクトホール４５、４６、４７内にのみ残される。コンタクトホール４５、４６、４７内にレジストなどを埋め込んだ状態で、ドライエッチングを行なうことにより、第２層間絶縁膜４４上のポリシリコン層５３を除去する。
【００４７】
図２１（ａ）はこの実施の形態３によるコンタクトホール４５、４６、４７の上部の形状を示す。この実施の形態３では、筒状ポリシリコン層５１から変換された筒状メタルシリサイド５１の上端部に、ドライエッチングによる凹部７５が形成されている。
図２１（ｂ）は、対比のために、実施の形態２によるコンタクトホール４５、４６、４７の上部の形状を示す。実施の形態２では、化学機械研磨の後、コンタクトホール４５、４６、４７内にスラリー（酸化シリコンＳｉＯ２の粒）が残存するために、これを弗酸で除去する必要があり、この弗酸処理時に第２層間絶縁膜４４の上面がエッチングされる結果、筒状ポリシリコン層５１から変換された筒状メタルシリサイド層５１の上端が図２１（ｂ）に示すように、第２層間絶縁膜４４の上面から突出する。この筒状メタルシリサイド層５１の上端の突出は、配線層７３に欠陥を引き起こす場合がある。配線層７３はステッパにより配線パターンを転写して形成されるが、突出部はその転写に影響を与える。とくに、メモリセル領域ＭＣでは、配線層（ビットライン）７３の幅はコンタクトホール４５の径よりも小さいので、この影響が大きい。
実施の形態３では、ポリシリコン層５３から変換されたメタルシリサイド層５３がドライエッチングにより除去されるので、筒状メタルシリサイド層５１の上端が突出するようなことはなく、図２１（ａ）に示すように、筒状メタルシリサイド層５１の上端にエッチバックによる凹部７５が形成され、この部分において、バリアメタル層６２、メタルプラグ６７が滑らかに形成され、実施の形態２の不都合が改善される。
【００４８】
実施の形態４．
実施の形態１から３は、筒状ポリシリコン層５１と下部ポリシリコン層５２を形成した状態で、コンタクト不純物領域５４、５５、５７を形成したが、実施の形態４では、コンタクトホール４５、４６、４７の底部にシリコン層を形成した状態で、コンタクト不純物領域を形成する。
【００４９】
図２２から図２５は実施の形態４の第１０工程から第１３工程を示す断面図である。この実施の形態４の第１工程から第９工程までは、図１から図９に示した実施の形態１と同じに実施される。
＜実施の形態４の第１０、１１、１２工程＞
図２２は実施の形態４の第１０から第１２工程をまとめて示す。この実施の形態４の第１０工程では、図９に示すコンタクトホール４５、４６、４７を形成した後、これらの各コンタクトホール４５、４６、４７の底部に、シリコン層８０を選択的に、例えばエピタキシャル成長により形成する。実施の形態４では、このシリコン層８０の形成後に、第１１工程、第１２工程として、コンタクト不純物領域５４、５５、５７が形成される。第１１工程では、Ｎ形のコンタクト不純物領域５４、５５が、図１１と同様に、ＰＭＯＳ領域をレジスト５６で覆った状態で、高濃度のＮ＋形不純物をコンタクトホール４５、４６およびシリコン層８０を通して注入することによって形成される。また、第１２工程では、Ｐ形のコンタクト不純物領域５７が、図１２と同様に、メモリセル領域ＭＣとＮＭＯＳ領域をレジスト５８で覆った状態で、高濃度のＰ＋形不純物をコンタクトホール４７およびシリコン層８０を通して注入することにより形成される。
【００５０】
＜実施の形態４の第１３工程＞
図２３は実施の形態４の第１３工程を示す。この実施の形態４の第１３工程は、図１３に示す実施の形態１の第１３工程と類似した工程であり、コバルトなどのメタルをシリコン層８０に被着し熱処理することにより、シリコン層８０をメタルシリサイド層８０に変換し、このメタルシリサイド層８０の下部のコンタクト不純物領域５４、５５、５７の上部にも付加メタルシリサイド層６０を形成し、その後にバリアメタル層６１を全面に被着する。このバリアメタル層６１は、コンタクトホール４５、４６、４７内の筒状バリアメタル層６２と下部バリアメタル層６３および第２層間絶縁層４４上のバリアメタル層６４を有する。実施の形態４でも、バリアメタル層６４は第２層間絶縁膜４４に直接接触する。
【００５１】
＜実施の形態４の第１４工程＞
図２４は実施の形態４の第１４工程を示す。この実施の形態４の第１４工程は、図１４に示す実施の形態１の第１４工程と類似した工程であり、バリアメタル層６１の全面に、メタル層６５が被着され、さらにメタル層６５を覆うように、窒化シリコン層６６が被着される。
【００５２】
＜実施の形態４の第１５工程＞
図２５は実施の形態４の第１５工程を示す。この実施の形態４の第１５工程は、図１５に示す実施の形態１の第１５工程と類似した工程であり、第２層間絶縁膜４４上のメタル層６５、バリアメタル層６１がパターンニングされ、配線層７３が形成される。メモリセル領域ＭＣでは、配線層７３はビットラインＢＬを構成し、また周辺回路領域ＣＣでは、配線層７３はトランジスタＮＴ、ＰＴを互いに接続し、またビットラインＢＬとの接続を行なう。
【００５３】
＜実施の形態４の特徴と効果＞
実施の形態４では、図２２に示すように、コンタクトホール４５、４６、４７の底部にポリシリコン層８０が形成された状態で、コンタクト不純物領域５４、５５、５７が形成される。図２６に、代表的に、ＰチャンネルＭＯＳトランジスタＰＴの部分を拡大して示すように、このコンタクト不純物領域５５、５７の形成において、シリコン層８０はその深さＧを減少させ、この深さＧの減少に伴い、その横幅Ｈを減少させる効果がある。
【００５４】
【発明の効果】
以上のように、この発明によれば、コンタクト不純物領域に横幅をより小さくすることができ、この横幅の減少によって、コンタクト不純物領域が周辺ＭＯＳトランジスタのゲート構造に近づくことによる、実効的なしきい値電圧の低下を防止できる。
【図面の簡単な説明】
【図１】この発明による半導体メモリデバイスの実施の形態１の第１製造工程を示す断面図。
【図２】この発明による半導体メモリデバイスの実施の形態１の第２製造工程を示す断面図。
【図３】この発明による半導体メモリデバイスの実施の形態１の第３製造工程を示す断面図。
【図４】この発明による半導体メモリデバイスの実施の形態１の第４製造工程を示す断面図。
【図５】この発明による半導体メモリデバイスの実施の形態１の第５製造工程を示す断面図。
【図６】この発明による半導体メモリデバイスの実施の形態１の第６製造工程を示す断面図。
【図７】この発明による半導体メモリデバイスの実施の形態１の第７製造工程を示す断面図。
【図８】この発明による半導体メモリデバイスの実施の形態１の第８製造工程を示す断面図。
【図９】この発明による半導体メモリデバイスの実施の形態１の第９製造工程を示す断面図。
【図１０】この発明による半導体メモリデバイスの実施の形態１の第１０製造工程を示す断面図。
【図１１】この発明による半導体メモリデバイスの実施の形態１の第１１製造工程を示す断面図。
【図１２】この発明による半導体メモリデバイスの実施の形態１の第１２製造工程を示す断面図。
【図１３】この発明による半導体メモリデバイスの実施の形態１の第１３製造工程を示す断面図。
【図１４】この発明による半導体メモリデバイスの実施の形態１の第１４製造工程を示す断面図。
【図１５】この発明による半導体メモリデバイスの実施の形態１の第１５製造工程を示す断面図。
【図１６】実施の形態１のコンタクトホール部分の拡大断面図。
【図１７】この発明による半導体メモリデバイスの実施の形態２の第１３製造工程を示す断面図。
【図１８】この発明による半導体メモリデバイスの実施の形態２の第１４製造工程を示す断面図。
【図１９】この発明による半導体メモリデバイスの実施の形態２の第１５製造工程を示す断面図。
【図２０】この発明による半導体メモリデバイスの実施の形態２の第１６製造工程を示す断面図。
【図２１】この発明による半導体メモリデバイスの実施の形態２と実施の形態３のコンタクトホールの上端部分の拡大断面図。
【図２２】この発明による半導体メモリデバイスの実施の形態４の第１０から第１２製造工程を示す断面図。
【図２３】この発明による半導体メモリデバイスの実施の形態４の第１３製造工程を示す断面図。
【図２４】この発明による半導体メモリデバイスの実施の形態４の第１４製造工程を示す断面図。
【図２５】この発明による半導体メモリデバイスの実施の形態４の第１５製造工程を示す断面図。
【図２６】実施の形態４のコンタクトホール部分の拡大断面図。
【図２７】従来の半導体メモリデバイスを示す断面図。
【図２８】従来の半導体メモリデバイスのコンタクトホール部分の拡大断面図。
【図２９】従来の半導体メモリデバイスのコンタクトホール部分の拡大断面図。
【符号の説明】
ＭＣ メモリセル領域、ＮＭＯＳ ＮチャンネルＭＯＳトランジスタ領域、
ＰＭＯＳ ＰチャンネルＭＯＳトランジスタ領域、ＣＴ セルトランジスタ、
ＣＣ 周辺回路領域、ＮＴ、ＰＴ 周辺ＭＯＳトランジスタ、
１０ 半導体基板、２４、２５、２６ ゲート構造、２８ セルトランジスタのソース領域、２９ セルトランジスタのドレイン領域、３０、３４、３２、３６ 周辺ＭＯＳトランジスタのソース領域、３１、３５、３３、３７ 周辺ＭＯＳトランジスタのドレイン領域、４２、４４ 層間絶縁膜、４５、４６、４７ コンタクトホール、５０ ポリシリコン層（メタルシリサイド層）、
５１ 筒状ポリシリコン層（筒状メタルシリサイド層）、５２ 下部ポリシリコン層（下部メタルシリサイド層）、５３ ポリシリコン層（メタルシリサイド層）、５４、５５、５７ コンタクト不純物領域、６０ 付加メタルシリサイド、６１ バリアメタル層、６２ 筒状バリアメタル層、６３ 下部バリアメタル層、６４ バリアメタル層、６５ メタル層、６７ メタルプラグ、
７０ 接続プラグ、７３ 配線層、ＢＬ ビットライン。[0001]
[Industrial applications]
The present invention relates to a dynamic random access memory (DRAM), a semiconductor memory device such as an embedded memory device having a logic circuit mounted on the DRAM, and a method of manufacturing the same.
[0002]
[Prior art]
In a DRAM, a memory cell region including a large number of memory cells and a control circuit region for controlling the memory cells are formed on a common semiconductor substrate. The control circuit area performs address control of a large number of memory cells, and controls writing and reading to and from the memory cells. In the embedded memory device, the logic circuit is further formed on the same semiconductor substrate as the DRAM. The control circuit area for controlling the memory cell and the logic circuit constitute a peripheral circuit area and include a plurality of peripheral MOS transistors. A memory cell generally includes one cell transistor and one memory capacitor. The peripheral circuit region is generally formed as a CMOS circuit, and includes a plurality of P-channel MOS transistors and N-channel MOS transistors. The cell transistor in the memory cell area and the P-channel MOS transistor and the N-channel MOS transistor in the peripheral circuit area are formed on a common semiconductor substrate.
[0003]
FIG. 27 is a cross-sectional view showing a conventional semiconductor memory device of this type, which has a memory cell area MC and a peripheral circuit area CC. The peripheral circuit area CC includes a PMOS area in which a P-channel MOS transistor is formed, and an N-channel. It has an NMOS region where a MOS transistor is formed. The memory cell region MC has a cell transistor CT. The source region S of the cell transistor is connected to a bit line BL, and the drain region D is connected to a memory capacitor (not shown). An N-channel MOS transistor NT is formed in the NMOS region, and a P-channel MOS transistor PT is formed in the PMOS region. These peripheral MOS transistors NT and PT are connected to each other by a wiring layer CL, for example, and the wiring layer CL is connected to a bit line BL to control the bit line BL or receive an output potential of the bit line BL. An interlayer insulating film IL is formed on the semiconductor substrate SS, and a bit line BL and a wiring layer CL are arranged on the interlayer insulating film IL. The wiring layer CL is connected to the source region S and the drain region D of the N-channel transistor NT and the source region S and the drain region D of the P-channel MOS transistor PT by a connection plug CP formed in the contact hole CH.
[0004]
The connection plug CP generally has a barrier metal layer BM and a metal plug MP. The barrier metal layer BM is formed so as to be in contact with the inner wall of the contact hole CH, and the metal plug MP is formed inside the barrier metal layer BM. . It is known that a metal silicide layer MS and a contact impurity region CR are formed at the bottom of the connection plug CP. The metal silicide layer MS is formed to prevent the metal constituting the metal plug MP from diffusing into the semiconductor substrate SS. The contact impurity region CR is formed by adding a high-concentration impurity to the semiconductor substrate to reduce the contact resistance between the connection plug CP and the source region S or the drain region D and to suppress junction leakage (leakage current to the substrate). It is formed by being introduced into the SS. The contact impurity region CR has the same conductivity type as the source region S or the drain region D with which a contact is made, and is formed deeper than the source region S or the drain region D. FIG. 28 is an enlarged view of the source region S of the P-channel MOS transistor PT.
[0005]
On the other hand, in a MOS transistor, when contact compensation ions are implanted into a semiconductor substrate, polysilicon is formed in a contact hole, compensation ions are implanted into the polysilicon, and compensation ions are diffused from the polysilicon into the semiconductor substrate. A method for causing this to occur is disclosed in JP-A-2000-208619. However, the contact impurity region in the peripheral circuit region of the memory device is formed deeply through the source and the drain. In forming the contact impurity region, the technique described in the prior art may be applied. Can not.
[0006]
[Patent Document]
Japanese Patent Laid-Open Publication No. 2000-208619, in particular, FIGS.
[0007]
[Problems to be solved by the invention]
By the way, with the recent improvement in the degree of integration of semiconductor memory devices, design rules have become smaller, and the distance between the contact impurity region CR and the gate structure GS has become smaller. Here, in consideration of the overlapping and the dimensional variation in the contact hole CH, as shown in FIG. 29, the contact hole CH is located near the sidewall SW of the gate structure GS, and the contact impurity region CR is located below the sidewall SW. In this case, approaching the gate structure GS. In this case, the effective impurity concentration of the source / drain regions S and D increases, and the threshold voltages of the peripheral MOS transistors NT and PT increase. There is a possibility that it will fall from the design value.
In order to prevent the threshold voltage of the peripheral MOS transistor from lowering, it is conceivable to lower the implantation energy and the implantation amount of the impurity forming the contact impurity region CR. However, when the implantation energy is reduced, the junction surface of the contact impurity region CR approaches metal silicide, and the electric field applied to the junction surface increases, so that junction leakage increases. There is a disadvantage that the contact resistance with the region S or the drain region D increases.
[0008]
The present invention relates to an improved semiconductor memory device capable of preventing a decrease in the threshold voltage of a peripheral MOS transistor while avoiding an increase in junction leakage and an increase in contact resistance of the contact impurity region CR, and It proposes a manufacturing method thereof.
[0009]
[Means to solve the problem]
A semiconductor memory device according to the present invention includes a memory cell region including a plurality of memory cells and a peripheral circuit region including a plurality of peripheral MOS transistors, wherein the memory cell region and the peripheral circuit region are formed on a common semiconductor substrate. A semiconductor memory device in which a source region and a drain region of the peripheral MOS transistor are formed on the semiconductor substrate, wherein the peripheral circuit region is formed on a wiring layer provided on an interlayer insulating film and on the interlayer insulating film; A cylindrical metal silicide layer provided on the inner wall of the contact hole, a connection plug provided on an inner peripheral portion of the cylindrical metal silicide layer for connecting the wiring layer and the source region, and the semiconductor below the connection plug. A contact impurity region formed through the source region and deeper than the substrate; Is characterized in that it has a tubular barrier metal layer in contact with the inner wall of the cylindrical metal silicide layer, a metal plug disposed in the interior of the barrier metal layer.
[0010]
A semiconductor memory device according to the present invention has a cylindrical metal silicide layer formed on an inner wall of a contact hole. This cylindrical metal silicide layer is formed as a polysilicon layer before introducing an impurity when the contact impurity region is formed, and is then converted into a metal silicide. It acts as a mask for impurities introduced for forming the region, and is effective in reducing the diffusion length in the lateral direction of the contact impurity region, that is, in the direction of the gate electrode. The reduction of the lateral diffusion length of the impurities based on the cylindrical metal silicide layer makes it possible to avoid the contact impurity region from approaching the gate electrode. It is possible to prevent the threshold voltage from lowering from the design value.
[0011]
Also, a method of manufacturing a semiconductor memory device according to the present invention includes a memory cell region including a plurality of memory cells and a peripheral circuit region including a plurality of peripheral MOS transistors, wherein the memory cell region and the peripheral circuit region share a common semiconductor device. A method of manufacturing a semiconductor memory device formed on a substrate, wherein a source region and a drain region of the peripheral MOS transistor are formed on the semiconductor substrate, comprising: forming an interlayer insulating film on the semiconductor substrate; Forming a contact hole reaching the source region of the MOS transistor in the interlayer insulating film; forming a polysilicon layer so as to cover an inner wall of the contact hole; and forming the polysilicon layer through the contact hole after forming the polysilicon layer. Introduce impurities into the semiconductor substrate and penetrate through the source region. Forming a deep contact impurity region, forming a wiring layer on the interlayer insulating film after forming the contact impurity region, and forming a connection plug connecting the wiring layer and the source region in the contact hole. And a step.
[0012]
In the method of manufacturing a semiconductor memory device according to the present invention, after a polysilicon layer formed so as to cover an inner wall of a contact hole, an impurity is introduced through the contact hole to form a contact impurity region. This polysilicon layer acts as a mask for impurities introduced for forming the contact impurity region, and reduces the diffusion length of the contact impurity region in the lateral direction, that is, in the direction of the gate electrode. This reduction in the lateral diffusion length of the impurity based on the polysilicon layer makes it possible to prevent the contact impurity region from approaching the gate electrode, and without increasing the junction leakage and the contact resistance of the contact impurity region, the threshold voltage of the control transistor is reduced. It is possible to prevent the value voltage from lowering from the design value.
[0013]
Further, another method of manufacturing a semiconductor memory device according to the present invention includes a memory cell region including a plurality of memory cells and a peripheral circuit region including a plurality of peripheral MOS transistors, wherein the memory cell region and the peripheral circuit region are shared. A method for manufacturing a semiconductor memory device, wherein a source region and a drain region of the peripheral MOS transistor are formed on the semiconductor substrate, wherein an interlayer insulating film is formed on the semiconductor substrate; Forming a contact hole reaching the source region of the peripheral MOS transistor in the interlayer insulating film, forming a silicon layer at the bottom of the contact hole, passing the contact hole and the silicon layer after forming the silicon layer; Introducing impurities into the semiconductor substrate and penetrating through the source region Forming a deeper contact impurity region, forming a wiring layer on the interlayer insulating film after forming the contact impurity region, and forming a connection plug for connecting the wiring layer and the source region in the contact hole. And a step of performing.
[0014]
In another method of manufacturing a semiconductor memory device according to the present invention, after a silicon layer is formed at the bottom of a contact hole, an impurity is introduced through the contact hole and the silicon layer to form a contact impurity region. The silicon layer has an effect of suppressing diffusion of impurities introduced for forming the contact impurity region, and reduces the depth of the contact impurity region. By reducing the impurity depth based on the polysilicon layer, it is possible to prevent the effective source and drain concentrations from increasing with respect to the threshold voltage of the control transistor, and without increasing the junction leak and the contact resistance of the contact impurity region. It is possible to prevent the threshold voltage of the control transistor from lowering from the design value.
[0015]
Embodiment
Hereinafter, embodiments of a semiconductor memory device and a method of manufacturing the same according to the present invention will be described with reference to the drawings.
Embodiment 1 FIG.
1 to 15 are sectional views showing a first embodiment of a semiconductor memory device according to the present invention in the order of manufacturing steps, and FIG. 16 is an enlarged sectional view of a peripheral MOS transistor portion thereof. 1 to 15 show three typical areas MC, NMOS, and PMOS of a semiconductor memory device. An area MC indicates a memory cell area of the DRAM, and is shown on the left side of the drawing. The NMOS region indicates a region where the N-channel MOS transistor NT is formed, and the PMOS region indicates a region where the P-channel MOS transistor PT is formed. The NMOS region and the PMOS region constitute a peripheral circuit region CC. The peripheral circuit area CC includes a DRAM control circuit for controlling a memory cell, and a logic circuit embedded in the DRAM. In the first embodiment shown in FIGS. 1 to 15, a PMOS transistor using an N-type substrate is formed in the memory cell region. However, an NMOS transistor using a P-type substrate may be formed. .
[0016]
<First Step of First Embodiment>
FIG. 1 shows a first step of the first embodiment. In the first step, a semiconductor substrate 10 common to the memory cell area MC, the NMOS area, and the PMOS area is prepared. The semiconductor substrate 10 is, for example, an N-type silicon substrate, and a P-well 11 is formed in a portion corresponding to the NMOS region by introducing a P-type impurity. An N-type silicon substrate is left as it is in a portion corresponding to the memory cell region MC and the PMOS region.
On the upper main surface of semiconductor substrate 10, isolation insulating oxide film 12 is formed. The isolation insulating oxide film 12 is formed to electrically isolate each element. In FIG. 1, the isolation insulating oxide film 12 is formed between each of the memory cell area MC, NMOS area, and PMOS area to isolate them. I have. After the formation of the isolation insulating oxide film 12, a protective oxide film 13 is formed on the upper surface of the semiconductor substrate 10 by, for example, thermal oxidation.
[0017]
<Second Step of First Embodiment>
FIG. 2 shows the second step. In the second step, channel doping 14 is performed on memory cell region MC. Channel doping 14 is performed to determine a threshold value for cell transistor CT formed in memory cell region MC. Since cell transistor CT is configured as a P-channel MOS transistor, a predetermined amount of P-type impurity is implanted into channel dope 14 through protective oxide film 13 on the upper main surface of semiconductor substrate 10 of memory cell MC. In order to limit the channel dope 14 to the memory cell region MC, the NMOS region and the PMOS region are covered with a resist 15. After the end of the channel doping 14, the resist 15 is removed.
[0018]
<Third Step of First Embodiment>
FIG. 3 shows the third step. In the third step, channel doping 16 is performed on the NMOS region. Since channel doping 16 is performed to determine a threshold value for N-channel MOS transistor NT, channel doping 16 passes through protective oxide film 13 on the upper main surface of semiconductor substrate 10 in the NMOS region and passes through P well 11. A predetermined amount of N-type impurities is implanted into the surface. In order to limit the channel dope 16 to the NMOS region, the memory cell region MC and the PMOS region are covered with a resist 17. After the channel doping 16, the resist 17 is removed.
[0019]
<Fourth Step of First Embodiment>
FIG. 4 shows a fourth step. In the fourth step, channel doping 18 is performed on the PMOS region. Since channel doping 18 is performed to determine the threshold value for the PMOS, channel doping 18 allows a predetermined amount of P-type impurities to pass through protective oxide film 13 on the upper main surface of semiconductor substrate 10 in the PMOS region. inject. In order to limit the channel dope 18 to the PMOS region, the memory cell region MC and the NMOS region are covered with a resist 19. After the channel dope 18 is completed, the resist 19 is removed.
[0020]
<Fifth Step of First Embodiment>
FIG. 5 shows a fifth step. In the fifth step, after the fourth step, a gate structure layer is formed on the entire upper main surface of the semiconductor substrate 10. Prior to the formation of the gate structure layer, the protective oxide film 13 is removed. The gate structure layer is formed by laminating a gate oxide film 20, an N-doped polysilicon layer 21, a metal layer 22, and a silicon nitride layer 23 in this order. Gate oxide film 20 is formed by thermally oxidizing semiconductor substrate 10. N-doped polysilicon layer 21 is formed by depositing polysilicon doped with an N-type impurity by a CVD method. The metal layer 22 is formed by depositing tungsten silicide (WSi) or tungsten (W) by sputtering or CVD. The silicon nitride layer 23 is deposited by a CVD method.
[0021]
<Sixth Step of First Embodiment>
FIG. 6 shows the sixth step. In the sixth step, first, the gate structure layer formed in the fifth step is patterned by a photoresist method and an anisotropic dry etching method, excluding the gate oxide film 20, to form the gate structure 24 of the cell transistor CT and the N-channel. A gate structure 25 of MOS transistor NT and a gate structure 26 of P-channel MOS transistor PT are formed, and an oxide film 27 is formed on the side walls of each gate structure 24, 25, 26. The oxide film 27 is formed by selectively oxidizing the side walls of the N-doped polysilicon layer 21 and the metal layer 22 of each gate structure 24, 25, 26.
[0022]
In the sixth step, a source region 28 and a drain region 29 of the cell transistor CT are also formed, and a shallow source region 30 and a shallow drain region 31 of the N-channel MOS transistor NT and a shallow source region of the P-channel MOS transistor PT 32 and a shallow drain region 33 are formed.
The source region 28 and the drain region 29 of the cell transistor CT are formed by implanting a P-type impurity at a predetermined energy in FIG. 6 with the NMOS region and the PMOS region covered with a resist. In FIG. 6, the shallow source region 32 and the shallow drain region 33 of the P-channel MOS transistor PT have a P-type impurity at a predetermined energy while the memory cell region and the NMOS region are covered with a resist (not shown). It is formed by injection. In addition, in the shallow source region 30 and the shallow drain region 31 of the N-channel MOS transistor NT, a P-type impurity is implanted at a predetermined energy while the memory cell region MC and the PMOS region are covered with a resist (not shown). Formed by The used resist is removed after each use.
[0023]
<Seventh Step of First Embodiment>
FIG. 7 shows a seventh step. In the seventh step, a deep source region 34 and a deep drain region 35 of the N-channel MOS transistor NT and a deep source region 36 and a deep drain region 37 of the P-channel MOS transistor PT are formed.
Prior to the formation of the deep source regions 34, 36 and the deep drain regions 35, 37, a silicon nitride spacer 38 is formed on the side walls of the gate structures 24, 25, 26 of each transistor, and a silicon nitride film 39 is formed on the entire surface. It is attached so as to cover. The silicon nitride spacer 38 and the silicon nitride film 39 constitute the sidewall SW of each gate structure 24, 25, 26.
[0024]
The deep source region 34 and the deep drain region 35 of the N-channel MOS transistor NT are formed by implanting N-type impurities in FIG. 7 with the memory cell region MC and the PMOS region covered with a resist (not shown). Is done. In FIG. 7, the P-type impurity is implanted into the deep source region 36 and the deep drain region 37 of the P-channel MOS transistor PT while the memory cell region MC and the NMOS region are covered with a resist (not shown). Formed by The deep source regions 34, 36 and the deep drain regions 35, 37 are located further away from the gate structures 25, 26 than the shallow source regions 30, 32 and the shallow drain regions 31, 33 due to the silicon nitride spacer 38. Formed. The used resist is removed after each use.
[0025]
<Eighth Step of First Embodiment>
FIG. 8 shows an eighth step. In the eighth step, a connection plug 40 for the source region 28 and a connection plug 41 for the drain region 29 of the cell transistor CT are formed.
Prior to formation of the connection plugs 40 and 41, first, a first interlayer insulating film 42 is deposited on the entire upper main surface of the semiconductor substrate 10. The first interlayer insulating film 42 is BPSG or SOG, and is deposited by a CVD method. Subsequently, a contact hole 43 reaching the source region 28 and the drain region 29 from the first interlayer insulating film 42 is formed. The contact hole 43 is formed across the first interlayer insulating film 42, the silicon nitride film 39, the silicon nitride layer 23 of the gate structure 24, and the silicon nitride spacer 38. The contact hole 43 is formed by a photoresist method and a selective anisotropic dry etching method, and the silicon nitride layer 39 remaining at the bottom of the contact hole 43 is removed by dry etching. After the formation of the contact hole 43, plug materials of the connection plugs 40 and 41 are deposited by a sputtering method or a CVD method, and the plug material on the first interlayer insulating film 41 is removed by chemical mechanical polishing (CMP). Thereby, connection plugs 40 and 41 are formed.
[0026]
<Ninth Step of First Embodiment>
FIG. 9 shows a ninth step. In the ninth step, a second interlayer insulating film 44 is formed on the first interlayer insulating film 42, and contact holes 45, 46, 47 are formed in these interlayer insulating films 42, 44. The second interlayer insulating film 44 is LP-TEOS or BPSG. Contact hole 45 is a contact hole for connection plug 40, contact hole 46 is a contact hole for source regions 30, 34 and drain regions 31, 35 of N-channel MOS transistor NT, and contact hole 47 is a P-channel MOS transistor PT. Contact holes for the source regions 32 and 36 and the drain regions 33 and 37 of FIG. These contact holes 45, 46, 47 are formed by a photoresist method and anisotropic dry etching.
[0027]
<Tenth Step of First Embodiment>
FIG. 10 shows a tenth step. This tenth step is a characteristic step of the present invention. In the tenth step, an undoped thin polysilicon layer 50 is formed on the entire surface so as to cover the second interlayer insulating film 44 and the contact holes 45, 46, 47. In the contact holes 45, 46 and 47, the polysilicon layer 50 has a cylindrical polysilicon layer 51 covering the inner wall of the contact hole and a lower polysilicon layer 52 formed at the bottom of the contact hole. A polysilicon layer 53 is also formed on the second interlayer insulating film 44. These polysilicon layers 51, 52, and 53 are simultaneously formed of the same material and are continuously formed with each other. The undoped polysilicon layer 50 is deposited by a CVD method and has a thickness of 5 nm to 20 nm, and the contact holes 45, 46 and 47 have the same diameter as each other, and have a thickness of about 1/10 of the inner diameter. .
[0028]
<Eleventh Step of First Embodiment>
FIG. 11 shows an eleventh step. In the eleventh step, after the undoped polysilicon layer 50 is formed, contact impurity regions 54 and 55 are formed. Contact impurity region 54 is formed in connection plug 40 of memory cell region MC, and two contact impurity regions 55 are formed in source regions 30 and 34 and drain regions 31 and 35 of N-channel MOS transistor NT. These contact impurity regions 54 and 55 are formed by implanting high-concentration N + type impurities through the contact holes 45 and 46 with the PMOS region covered with a resist 56. The contact impurity region 55 is formed deeper than and deeper than the deep source region 34 and the deep drain region 35, and reduces contact resistance with the source regions 30 and 34 and the drain regions 31 and 35. The contact impurity region 54 reduces the contact resistance to the connection plug 40. The resist 56 is removed after the formation of the contact impurity regions 54 and 55.
[0029]
<Twelfth Step of First Embodiment>
FIG. 12 shows a twelfth step. In the twelfth step, a contact impurity region 57 is formed in the PMOS region. Two contact impurity regions 57 are formed in source regions 32 and 36 and drain regions 33 and 37 of P channel MOS transistor PT, respectively. The contact impurity region 57 is formed by implanting a high-concentration P + type impurity through the contact hole 47 with the memory cell region MC and the NMOS region covered with the resist 58. The contact impurity region 57 is formed deeper than and deeper than the deep source region 36 and the deep drain region 37, and reduces contact resistance with the source regions 32 and 36 and the drain regions 33 and 37. The resist 58 is removed after the formation of the contact impurity region 57.
[0030]
<Thirteenth Step of First Embodiment>
FIG. 13 shows a thirteenth step. In the thirteenth step, first, a metal material such as cobalt (Co) is deposited on the entire upper surface of the semiconductor substrate 10 by sputtering or CVD, and a heat treatment is performed. A metal material (Co) is deposited on the entire surface of the polysilicon layer 50, and the polysilicon layer 50 is converted into metal silicide, specifically, cobalt silicide (CoSi2) by a heat treatment, and the cylindrical polysilicon layer 51 and the lower polysilicon are formed. The layer 52 and the polysilicon layer 53 are also converted into a cylindrical metal silicide layer 51, a lower metal silicide layer 52, and a metal silicide layer 53, respectively. Since the deposition of the metal material and the heat treatment are uniformly performed on the entire surface of the semiconductor substrate 10, the cylindrical metal silicide layer 51, the lower metal silicide layer 53, and the metal silicide layer 53 are also made of the same material.
The metal material (Co) passes through the lower metal silicide layer 53 at the bottom of the contact holes 46 and 47, and also forms an additional metal silicide layer 60 on the contact impurity regions 55 and 57 thereunder. The additional metal silicide layer 60 is formed together with the lower metal silicide layer 52 in order to prevent unnecessary metal diffusion from the connection plug 70 to be formed later to the semiconductor substrate 10.
[0031]
In the thirteenth step, subsequently, a barrier metal layer 61 is deposited on the entire surface of the second interlayer insulating film 44 and the contact holes 45, 46, 47. The barrier metal layer 61 is made of, for example, titanium nitride (TiN) and is deposited by sputtering or CVD. The barrier metal layer 61 has a cylindrical barrier metal layer 62 covering the inner wall of the cylindrical metal silicide layer 51 and a lower barrier metal layer 63 covering the lower metal silicide layer 52 in the contact holes 45, 46, 47. Further, a barrier metal layer 64 covering the metal silicide layer 53 is provided on the second interlayer insulating film 44. The cylindrical barrier metal layer 62, the lower barrier metal layer 63, and the barrier metal layer 64 are layers made of the same material.
[0032]
<Fourteenth Step of First Embodiment>
FIG. 14 shows a fourteenth step. In the fourteenth step, a metal layer 65 is applied so as to cover the entire surface of the barrier metal layer 61, and a silicon nitride layer 66 is applied so as to cover the metal layer 65. The metal layer 65 is made of, for example, tungsten (W) and is deposited by sputtering or CVD. This metal layer 65 is a main conductive material of the plug / wiring layer. The metal layer 65 has a metal plug 67 in the contact holes 45, 46 and 47, and has a metal layer 68 on the second interlayer insulating film 44. Since the metal plug 67 and the metal layer 68 are also made of the same metal layer 65, they are made of the same material.
[0033]
<Fifteenth Step of First Embodiment>
FIG. 15 shows a fifteenth step. In the fifteenth step, patterning is performed on the metal layer 65, the barrier metal layer 61, and the metal silicide layer 60. For this patterning, a photoresist method and an anisotropic dry etching method are used, and the silicon nitride layer 66 is used as a hard mask.
By this patterning, connection plugs 70 are formed in the contact holes 45, 46, and 47, and a wiring layer 73 is formed on the second interlayer insulating film 44. The connection plug 70 has a cylindrical barrier metal layer 62, a lower barrier metal layer 63, and a metal plug 66. The wiring layer 73 has a barrier metal layer 64 and a metal layer 68 on the metal silicide layer 53.
In the first embodiment, the wiring layer 73 on the memory cell region MC forms a bit line BL, and the wiring layer 73 on the NMOS region and the PMOS region is connected to the source regions 30 and 34 of the N-channel MOS transistor NT and the P-channel MOS transistor NT. The transistor PT is connected to the drain regions 33 and 37 and is also connected to the bit line BL. Note that a cell capacitor (not shown) is connected to the connection plug 41 in the memory cell area MC.
[0034]
<Features and Effects of First Embodiment>
FIG. 16 is an enlarged view showing a connection plug 70 for the source regions 32 and 36 in the PMOS region of FIG. 15 as a representative of the peripheral MOS transistors in the peripheral circuit region CC of the first embodiment. The P + -type contact impurity region 57 is formed by implanting a P-type impurity in the twelfth step of FIG. 12 with the cylindrical polysilicon layer 51 and the lower polysilicon layer 52 adhered. The width of the lower end of the plug 67 is slightly larger than the width of the lower end of the cylindrical polysilicon 51. Compared to the conventional technology in which the cylindrical polysilicon layer 51 and the lower polysilicon layer 52 are not formed, the lateral width F of the contact impurity region 57 becomes smaller on both sides by the thickness of the cylindrical polysilicon layer 51. , The distance from the gate structure 26 increases accordingly. Due to the separation of the contact impurity region 57 from the gate structure 26, an effective increase in the source concentration is prevented, and a decrease in the threshold value of the P-channel MOS transistor PT from the design value is prevented.
[0035]
Further, in the vertical direction, a P-type impurity for contact impurity region 57 is implanted through lower polysilicon layer 52, so that depth D of contact impurity region 57 decreases. The width of the region 57 is reduced. The decrease in the lateral width of contact impurity region 57 results in separating contact impurity region 57 from gate structure 26 in the same manner as described above. This also prevents an effective increase in the source concentration, and reduces the P-channel MOS transistor. It is possible to prevent the threshold value of PT from lowering from the design value.
In the thirteenth step, the metal material is also diffused through the lower polysilicon layer 52, so that the depth D of the contact impurity region 57 is reduced and the thickness of the metal silicide 60 is reduced. For this reason, the depth A of the contact impurity region 57 from the metal silicide 60 does not become substantially shallow, and is maintained at substantially the same depth as when the lower polysilicon layer 52 is not provided. Therefore, the junction leak of the contact impurity region 57 does not increase.
[0036]
The relationship between the drain regions 33 and 37 of the P-channel MOS transistor PT in the PMOS region and the connection plug 70 connected thereto is the same, and the effective drain concentration due to the proximity of the P-type contact impurity region 57 to the gate structure 26 is reduced. The rise and the decrease in the threshold voltage can be prevented. The relationship between the source regions 30 and 34 of the N-channel MOS transistor NT in the NMOS region and the connection plug 70 connected thereto and the relationship between the drain regions 31 and 35 and the connection plug 70 connected thereto are the same. In the NMOS region, the N-type contact impurity region 55 can be prevented from approaching the gate structure 25, and the threshold voltage can be prevented from lowering from the design value.
[0037]
In the semiconductor memory device of the first embodiment, contact impurity regions 55 and 57 are formed with a width slightly larger than the width of cylindrical metal silicide layer 62 at the lower end of connection plug 70. , 57 can be made smaller by the cylindrical polysilicon layer 52 in a state where the cylindrical metal silicide layer 62 is the cylindrical polysilicon layer 52.
In the semiconductor memory device of the first embodiment, lower barrier metal layer 63 is continuous with cylindrical barrier metal layer 62, and lower metal silicide layer 53 is continuous with cylindrical metal silicide 52. Since the additional metal silicide layer 60 is formed under the lower metal silicide layer 53, it is not necessary to connect the metal plug constituting the connection plug 70 to the semiconductor substrate 10. Can be reliably prevented.
[0038]
In the semiconductor memory device of the first embodiment, the metal layer 68 in which the wiring layer on the interlayer insulating film is continuous with the metal plug 67 and the barrier metal layer 64 that is continuous with the cylindrical barrier metal layer 62 are formed as the cylindrical metal silicide layer 51. The metal silicide layer 53 and the metal silicide layer 53 are formed at the same time, and the metal layer 68 and the barrier metal layer 64 can be easily formed simultaneously with the metal plug 67 and the cylindrical barrier metal layer 62. Can be formed.
The metal layer 65, the barrier metal layer 64 and the metal silicide layer 53 of the bit line BL in the memory cell area MC are made of the same material as the metal layer 65, the barrier metal layer 64 and the metal silicide layer 53 of the wiring layer 73 in the peripheral circuit area CC. Therefore, they can be easily formed at the same time.
[0039]
Embodiment 2 FIG.
In the second embodiment, after the non-doped polysilicon layer 50 is deposited and the contact impurity regions 54, 55, and 57 are formed, the polysilicon layer 53 on the second interlayer insulating film 44 is removed by chemical mechanical polishing. Is done. Other configurations and manufacturing steps are the same as those of the first embodiment. In the second embodiment, the PMOS transistor using the N-type substrate is formed in the memory cell region. However, the NMOS transistor using the P-type substrate may be formed.
[0040]
17 to 20 are cross-sectional views showing the second embodiment along the manufacturing steps. The first to twelfth steps of the second embodiment are performed in the same manner as the first embodiment shown in FIGS.
<Thirteenth Step of Second Embodiment>
FIG. 17 shows a thirteenth step of the second embodiment. In the thirteenth step of the second embodiment, after completion of the twelfth step of the first embodiment shown in FIG. 12, the resist 58 is removed, and the polysilicon layer 53 on the second interlayer insulating film 44 is subjected to chemical mechanical polishing. Remove. As a result, in the polysilicon layer 50, the cylindrical polysilicon layer 51 in the contact holes 45, 46, and 47 and the lower polysilicon layer 52 remain.
[0041]
<Fourteenth Step of Second Embodiment>
FIG. 18 shows a fourteenth step of the second embodiment. The fourteenth step of the second embodiment is a step similar to the thirteenth step of the first embodiment shown in FIG. 13, in which a metal material such as cobalt is applied to the polysilicon layer 50 and the polysilicon layer 50 is heat-treated. The silicon layer 50 is converted into a metal silicide layer 50, and a metal silicide layer 60 is formed also on the contact impurity regions 54, 55, and 57 below the metal silicide layer 50, and thereafter, a barrier metal layer 61 is entirely covered. To wear. The barrier metal layer 61 has a cylindrical barrier metal layer 62 in the contact holes 45, 46 and 47, a lower barrier metal layer 63, and a barrier metal layer 64 on the second interlayer insulating layer 44. In the second embodiment, since the polysilicon layer 53 on the second interlayer insulating film 44 is removed, the barrier metal layer 64 directly contacts the second interlayer insulating film 44.
[0042]
<Fifteenth Step of Second Embodiment>
FIG. 19 shows a fifteenth step of the second embodiment. The fifteenth step of the second embodiment is similar to the fourteenth step of the first embodiment shown in FIG. 14, in which a metal layer 65 is deposited on the entire surface of the barrier metal layer 61, A silicon nitride layer 66 is deposited to cover the substrate.
[0043]
<Sixteenth Step of Second Embodiment>
FIG. 20 shows a sixteenth step of the second embodiment. The sixteenth step of the second embodiment is similar to the fifteenth step of the first embodiment shown in FIG. 15, and the metal layer 65 and the barrier metal layer 61 on the second interlayer insulating film 44 are patterned. , A wiring layer 73 is formed. In the memory cell region MC, the wiring layer 73 forms a bit line BL, and in the peripheral circuit region CC, the wiring layer 73 connects the transistors NT and PT to each other and connects to the bit line BL.
[0044]
<Features and Effects of Second Embodiment>
Also in the second embodiment, as shown in FIGS. 11 and 12, the contact impurity regions 55 and 57 are formed with the cylindrical polysilicon layer 51 and the lower polysilicon layer 52 formed in the contact holes 45, 46 and 47. Is formed, the same effect as in the first embodiment is obtained.
[0045]
Embodiment 3 FIG.
In the second embodiment, the polysilicon layer 53 on the second interlayer insulating film 44 is removed by chemical mechanical polishing. However, in the third embodiment, the polysilicon on the second interlayer insulating film 44 is removed by dry etching. The layer 53 is removed. Other steps are the same as in the second embodiment.
[0046]
In the third embodiment, a resist or the like is buried in the contact holes 45, 46, and 47 when the polysilicon layer 53 is removed. This resist is left only in the contact holes 45, 46 and 47 by exposure and development after the entire surface is applied. The polysilicon layer 53 on the second interlayer insulating film 44 is removed by performing dry etching with the resist or the like buried in the contact holes 45, 46, 47.
[0047]
FIG. 21A shows the shape of the upper part of the contact holes 45, 46, 47 according to the third embodiment. In the third embodiment, a concave portion 75 is formed at the upper end of the cylindrical metal silicide 51 converted from the cylindrical polysilicon layer 51 by dry etching.
FIG. 21B shows the shapes of the contact holes 45, 46, and 47 according to the second embodiment for comparison. In the second embodiment, after chemical mechanical polishing, slurry (silicon oxide SiO2 grains) remains in the contact holes 45, 46, and 47, and therefore needs to be removed with hydrofluoric acid. Sometimes, the upper surface of the second interlayer insulating film 44 is etched, so that the upper end of the cylindrical metal silicide layer 51 converted from the cylindrical polysilicon layer 51 is, as shown in FIG. Protruding from the top surface. The protrusion of the upper end of the cylindrical metal silicide layer 51 may cause a defect in the wiring layer 73. The wiring layer 73 is formed by transferring a wiring pattern by a stepper, and the protrusion affects the transfer. Particularly, in the memory cell region MC, the width of the wiring layer (bit line) 73 is smaller than the diameter of the contact hole 45, so that the influence is large.
In the third embodiment, since the metal silicide layer 53 converted from the polysilicon layer 53 is removed by dry etching, the upper end of the cylindrical metal silicide layer 51 does not protrude. As shown, a concave portion 75 is formed at the upper end of the cylindrical metal silicide layer 51 by etch back, and in this portion, the barrier metal layer 62 and the metal plug 67 are formed smoothly, so that the inconvenience of the second embodiment is improved. .
[0048]
Embodiment 4 FIG.
In the first to third embodiments, the contact impurity regions 54, 55, and 57 are formed with the cylindrical polysilicon layer 51 and the lower polysilicon layer 52 formed. In the fourth embodiment, the contact holes 45, 46 are formed. , 47 with a silicon layer formed at the bottom thereof, a contact impurity region is formed.
[0049]
22 to 25 are cross-sectional views showing the tenth to thirteenth steps of the fourth embodiment. The first to ninth steps of the fourth embodiment are performed in the same manner as the first embodiment shown in FIGS.
<Tenth, eleventh, and twelfth steps of the fourth embodiment>
FIG. 22 shows tenth to twelfth steps of the fourth embodiment. In the tenth step of the fourth embodiment, after the contact holes 45, 46 and 47 shown in FIG. 9 are formed, a silicon layer 80 is selectively formed on the bottom of each of the contact holes 45, 46 and 47, for example. It is formed by epitaxial growth. In the fourth embodiment, after the formation of the silicon layer 80, contact impurity regions 54, 55, and 57 are formed as eleventh and twelfth steps. In the eleventh step, high-concentration N + -type impurities are passed through the contact holes 45 and 46 and the silicon layer 80 with the N-type contact impurity regions 54 and 55 covered with the PMOS region as in FIG. It is formed by injection. In the twelfth step, the P-type contact impurity region 57 covers the memory cell region MC and the NMOS region with the resist 58 in the same manner as in FIG. It is formed by implantation through layer 80.
[0050]
<Thirteenth Step of Fourth Embodiment>
FIG. 23 shows a thirteenth step of the fourth embodiment. The thirteenth step of the fourth embodiment is similar to the thirteenth step of the first embodiment shown in FIG. 13, in which a metal such as cobalt is applied to the silicon layer 80 and heat-treated to form a silicon layer 80. Is converted into a metal silicide layer 80, an additional metal silicide layer 60 is also formed above the contact impurity regions 54, 55, and 57 below the metal silicide layer 80, and then a barrier metal layer 61 is deposited on the entire surface. . The barrier metal layer 61 has a cylindrical barrier metal layer 62 in the contact holes 45, 46 and 47, a lower barrier metal layer 63, and a barrier metal layer 64 on the second interlayer insulating layer 44. Also in the fourth embodiment, the barrier metal layer 64 directly contacts the second interlayer insulating film 44.
[0051]
<Fourteenth Step of Fourth Embodiment>
FIG. 24 shows a fourteenth step of the fourth embodiment. The fourteenth step of the fourth embodiment is similar to the fourteenth step of the first embodiment shown in FIG. 14, in which a metal layer 65 is deposited on the entire surface of the barrier metal layer 61, A silicon nitride layer 66 is deposited to cover the substrate.
[0052]
<Fifteenth Step of Fourth Embodiment>
FIG. 25 shows a fifteenth step of the fourth embodiment. The fifteenth step of the fourth embodiment is similar to the fifteenth step of the first embodiment shown in FIG. 15, and the metal layer 65 and the barrier metal layer 61 on the second interlayer insulating film 44 are patterned. , A wiring layer 73 is formed. In the memory cell region MC, the wiring layer 73 forms a bit line BL, and in the peripheral circuit region CC, the wiring layer 73 connects the transistors NT and PT to each other and connects to the bit line BL.
[0053]
<Features and Effects of Embodiment 4>
In the fourth embodiment, as shown in FIG. 22, contact impurity regions 54, 55, and 57 are formed with polysilicon layer 80 formed at the bottoms of contact holes 45, 46, and 47. As shown in FIG. 26 typically as an enlarged view of a portion of P-channel MOS transistor PT, in the formation of contact impurity regions 55 and 57, silicon layer 80 has reduced depth G and depth G Has the effect of reducing the width H.
[0054]
【The invention's effect】
As described above, according to the present invention, the lateral width can be further reduced in the contact impurity region, and the reduction in the lateral width causes the contact impurity region to approach the gate structure of the peripheral MOS transistor. Voltage drop can be prevented.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a first manufacturing step of a semiconductor memory device according to a first embodiment of the present invention;
FIG. 2 is a sectional view showing a second manufacturing step of the semiconductor memory device according to the first embodiment of the present invention;
FIG. 3 is a sectional view showing a third manufacturing step of the first embodiment of the semiconductor memory device according to the present invention;
FIG. 4 is a sectional view showing a fourth manufacturing step of the first embodiment of the semiconductor memory device according to the present invention;
FIG. 5 is a sectional view showing a fifth manufacturing step of the semiconductor memory device according to the first embodiment of the present invention;
FIG. 6 is a sectional view showing a sixth manufacturing step of the semiconductor memory device according to the first embodiment of the present invention;
FIG. 7 is a sectional view showing a seventh manufacturing step of the semiconductor memory device according to the first embodiment of the present invention;
FIG. 8 is a sectional view showing an eighth manufacturing step of the semiconductor memory device according to the first embodiment of the present invention;
FIG. 9 is a sectional view showing a ninth manufacturing step of the first embodiment of the semiconductor memory device according to the present invention;
FIG. 10 is a sectional view showing a tenth manufacturing step of the first embodiment of the semiconductor memory device according to the present invention;
FIG. 11 is a sectional view showing an eleventh manufacturing step of the semiconductor memory device according to the first embodiment of the present invention;
FIG. 12 is a sectional view showing a twelfth manufacturing step of the first embodiment of the semiconductor memory device according to the present invention;
FIG. 13 is a sectional view showing a thirteenth manufacturing step of the semiconductor memory device according to the first embodiment of the present invention;
FIG. 14 is a sectional view showing a fourteenth manufacturing step of the first embodiment of the semiconductor memory device according to the present invention;
FIG. 15 is a sectional view showing a fifteenth manufacturing step of the first embodiment of the semiconductor memory device according to the present invention;
FIG. 16 is an enlarged cross-sectional view of a contact hole portion according to the first embodiment.
FIG. 17 is a sectional view showing a thirteenth manufacturing step of the semiconductor memory device according to the second embodiment of the present invention;
FIG. 18 is a sectional view showing a fourteenth manufacturing step of the semiconductor memory device according to the second embodiment of the present invention;
FIG. 19 is a sectional view showing a fifteenth manufacturing step of the second embodiment of the semiconductor memory device according to the present invention;
FIG. 20 is a sectional view showing a sixteenth manufacturing step of the second embodiment of the semiconductor memory device according to the present invention;
FIG. 21 is an enlarged cross-sectional view of the upper end portion of the contact hole in the second and third embodiments of the semiconductor memory device according to the present invention.
FIG. 22 is a sectional view showing tenth to twelfth manufacturing steps of the semiconductor memory device according to the fourth embodiment of the present invention;
FIG. 23 is a sectional view showing a thirteenth manufacturing step of the semiconductor memory device according to the fourth embodiment of the present invention;
FIG. 24 is a sectional view showing a fourteenth manufacturing step of the semiconductor memory device according to the fourth embodiment of the present invention;
FIG. 25 is a sectional view showing a fifteenth manufacturing step of the fourth embodiment of the semiconductor memory device according to the present invention;
FIG. 26 is an enlarged sectional view of a contact hole part according to the fourth embodiment.
FIG. 27 is a sectional view showing a conventional semiconductor memory device.
FIG. 28 is an enlarged cross-sectional view of a contact hole portion of a conventional semiconductor memory device.
FIG. 29 is an enlarged sectional view of a contact hole portion of a conventional semiconductor memory device.
[Explanation of symbols]
MC memory cell area, NMOS N-channel MOS transistor area,
PMOS P-channel MOS transistor area, CT cell transistor,
CC peripheral circuit area, NT, PT peripheral MOS transistor,
Reference Signs List 10 semiconductor substrate, 24, 25, 26 gate structure, 28 cell transistor source region, 29 cell transistor drain region, 30, 34, 32, 36 peripheral MOS transistor source region, 31, 35, 33, 37 peripheral MOS transistor Drain region, 42, 44 interlayer insulating film, 45, 46, 47 contact hole, 50 polysilicon layer (metal silicide layer),
51 cylindrical polysilicon layer (cylindrical metal silicide layer), 52 lower polysilicon layer (lower metal silicide layer), 53 polysilicon layer (metal silicide layer), 54, 55, 57 contact impurity region, 60 additional metal silicide, 61 barrier metal layer, 62 cylindrical barrier metal layer, 63 lower barrier metal layer, 64 barrier metal layer, 65 metal layer, 67 metal plug,
70 connection plug, 73 wiring layer, BL bit line.