JP2004228188A - 半導体装置 - Google Patents
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Abstract
【課題】ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタを備える半導体装置において、過度の微細加工が不要な構造の半導体装置を提供する。また、製造プロセスや製造コストの増加を抑え、キャパシタンス密度を上げることができる半導体装置を提供する。
【解決手段】半導体基板上にＮ型又はＰ型ドーパントでドープした高電導拡散層１が形成される。高電導拡散層１の表面に、高電導拡散層１を酸化することでゲート酸化膜２が形成される。ゲート酸化膜２上にＮ型又はＰ型ドーパントでドープした第１ポリシリコン層３が形成される。第１ポリシリコン層３上に誘電層４が形成される。誘電層４上にＮ型又はＰ型ドーパントでドープした第２ポリシリコン層５が形成される。絶縁層１１上の第１アルミ配線は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。
【選択図】 図１
【解決手段】半導体基板上にＮ型又はＰ型ドーパントでドープした高電導拡散層１が形成される。高電導拡散層１の表面に、高電導拡散層１を酸化することでゲート酸化膜２が形成される。ゲート酸化膜２上にＮ型又はＰ型ドーパントでドープした第１ポリシリコン層３が形成される。第１ポリシリコン層３上に誘電層４が形成される。誘電層４上にＮ型又はＰ型ドーパントでドープした第２ポリシリコン層５が形成される。絶縁層１１上の第１アルミ配線は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係る発明であって、特に、大容量キャパシタを有し、過度の微細加工を不要とする半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置においてキャパシタ素子は、ＭＯＳキャパシタやポリシリコン電極間に構成されるキャパシタ（以下、Ｐｏｌｙ−Ｐｏｌｙキャパシタという）などで形成していた。ここで、Ｐｏｌｙ−ＰｏｌｙキャパシタはＭＯＳキャパシタに比べ、Ｖ−Ｃ特性において直線性が良い。そのため、Ｐｏｌｙ−Ｐｏｌｙキャパシタは、ＭＯＳキャパシタに比べ高精度のキャパシタ素子である。しかし、Ｐｏｌｙ−Ｐｏｌｙキャパシタの構造は、下部電極のポリシリコン層と上部電極のポリシリコン層とで誘電層を挟む構造である。そのため、Ｐｏｌｙ−Ｐｏｌｙキャパシタには、必ず２層のポリシリコン層を形成しなければならず、製造プロセスを増加させる問題があった。
【０００３】
近年、機器の小型化に伴い、それに載せる半導体装置のチップ面積も縮小される傾向にある。また、コスト削減の面からも半導体装置のチップ面積は縮小される傾向である。チップ面積の縮小に伴い、キャパシタ素子を形成する面積も縮小される。そのため、縮小された面積で従来と同様の容量を維持するためには、キャパシタ素子のキャパシタンス密度を上げる必要がある。その解決策の１つとして、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタがある。このＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタは、半導体基板に形成された高拡散層上にゲート酸化膜と第１ポリシリコン層とを積層してＭＯＳキャパシタを形成し、第１ポリシリコン層上に誘電層と第２ポリシリコン層を積層してＰｏｌｙ−Ｐｏｌｙキャパシタを形成した構造である。
【０００４】
このＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタは、第１ポリシリコン層をＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタとで共通に利用しているため、製造プロセスを低減ができ、且つキャパシタンス密度を上げることができる。このＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタの詳細な構造や製造方法については、特許文献１に記載されている。
【０００５】
【特許文献１】
特開２００２−９１６３号公報（第４−６頁、第１−４図）
【０００６】
【発明が解決しようとする課題】
従来の技術で示したＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタは、製造プロセスを低減ができ、且つキャパシタンス密度を上げることができる。しかし、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタは、高拡散層、第１ポリシリコン層及び第２ポリシリコン層の３つの電極を有しているため、それぞれの電極と接続するための配線を形成しなくてはならない。これらの配線は、狭い領域に配線されるため、それぞれの配線の幅やピッチも狭くなる。よって、これらの配線を形成するためには、過度の微細加工をする必要があるため、製造が困難であったり、コストがかかったりする問題があった。
【０００７】
また、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタで、さらにキャパシタンス密度を上げるためには、誘電層の材料をより誘電率の高い材料にするか、Ｐｏｌｙ−Ｐｏｌｙキャパシタをさらに積層する方法が考えられる。しかし、これらの方法では、製造プロセスが増加したり、製造コストが高くなったりする問題があった。
【０００８】
そこで、本発明は、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタを備える半導体装置において、過度の微細加工が不要な構造の半導体装置を提供することを目的とする。また、製造プロセスや製造コストの増加を抑え、キャパシタンス密度を上げることができる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る解決手段は、基板表面に形成された第１導電型拡散層と、第１導電型拡散層上に形成されたゲート酸化膜と、ゲート酸化膜上に形成され、第１導電型又は第２導電型のドーパントでドープされた第１ポリシリコン層とを有するＭＯＳキャパシタと、第１ポリシリコン層と、第１ポリシリコン層上に形成された第１誘電層と、第１誘電層上に形成され、第１導電型又は第２導電型のドーパントでドープされた第２ポリシリコン層とを有するＰｏｌｙ−Ｐｏｌｙキャパシタとを備える半導体装置であって、Ｐｏｌｙ−Ｐｏｌｙキャパシタは、ＭＯＳキャパシタ上に積層され、前記第１導電型拡散層と第２ポリシリコン層とは、同一の第１金属配線と電気的に接続されている。
【００１０】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１１】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。半導体基板上にＮ型又はＰ型ドーパントでドープした高電導拡散層１が形成される（図１の高電導拡散層１はＮ型ドーパントでドープされている）。高電導拡散層１の表面に、高電導拡散層１を酸化することでゲート酸化膜２が形成される。さらに、ゲート酸化膜２上にＮ型又はＰ型ドーパントでドープした第１ポリシリコン層３が形成される。以上、半導体基板上の高電導拡散層１、ゲート酸化膜２及び第１ポリシリコン層３によってＭＯＳキャパシタを構成している。
【００１２】
次に、第１ポリシリコン層３上に誘電層４が形成される。さらに、誘電層４上にＮ型又はＰ型ドーパントでドープした第２ポリシリコン層５が形成される。以上、第１ポリシリコン層３、誘電層４及び第２ポリシリコン層５によってＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。本実施の形態では、第１ポリシリコン層３を共通の電極としてＭＯＳキャパシタ上にＰｏｌｙ−Ｐｏｌｙキャパシタを積層した構成である。なお、図１では、半導体基板上に素子分離のためのＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）１０が形成されている。
【００１３】
次に、誘電層４及び第２ポリシリコン層５上に、絶縁層１１が形成される。そして、絶縁層１１上に第１アルミ配線１２が形成され、第１アルミ配線１２は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。つまり、高電導拡散層１と第２ポリシリコン層５とが、同一のコンタクトホール１３によって電気的に接続されている。また、絶縁層１１上に第２アルミ配線１４が形成され、第２アルミ配線１４は、コンタクトホール１５を介して第１ポリシリコン層３と電気的に接続されている。
【００１４】
本実施の形態では、第１アルミ配線１２がコンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続しているため、従来のように高電導拡散層１と第２ポリシリコン層５とが別々のアルミ配線と電気的に接続するように構成した場合に比べ、第１アルミ配線１２の配置できる面積が増加する。そのため、第１アルミ配線１２の配線幅を太くすることや配線間隔を広くすることができる。よって、本実施の形態では、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタを備える半導体装置において、過度の微細加工が不要な構造の半導体装置を提供することができる。
【００１５】
（実施の形態２）
図２に、本実施の形態に係る半導体装置の断面図を示す。半導体基板上にＮ型又はＰ型ドーパントでドープした拡散層２０が形成される。拡散層２０上に拡散層２０と異なる導電型のドーパントでドープした高電導拡散層１が形成される（図２の拡散層２０はＮ型ドーパントでドープされ、高電導拡散層１はＰ型ドーパントでドープされている）。以上、拡散層２０と高電導拡散層１によってＰＮ接合キャパシタを構成している。
【００１６】
次に、高電導拡散層１の表面に、高電導拡散層１を酸化することでゲート酸化膜２が形成される。ゲート酸化膜２上に拡散層２０と同じ導電型のドーパントでドープした第１ポリシリコン層３が形成される。以上、半導体基板上の高電導拡散層１、ゲート酸化膜２及び第１ポリシリコン層３によってＭＯＳキャパシタを構成している。
【００１７】
次に、第１ポリシリコン層３上に誘電層４が形成される。さらに、誘電層４上にＮ型又はＰ型ドーパントでドープした第２ポリシリコン層５が形成される。以上、第１ポリシリコン層３、誘電層４及び第２ポリシリコン層５によってＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。本実施の形態では、高電導拡散層１を共通の電極としてＰＮ接合キャパシタ上にＭＯＳキャパシタを積層し、第１ポリシリコン層３を共通の電極としてＭＯＳキャパシタ上にＰｏｌｙ−Ｐｏｌｙキャパシタを積層した構成である。
【００１８】
次に、誘電層４及び第２ポリシリコン層５上に、絶縁層１１が形成される。そして、絶縁層１１上に第１アルミ配線１２が形成され、第１アルミ配線１２は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。つまり、高電導拡散層１と第２ポリシリコン層５とが、同一のコンタクトホール１３によって電気的に接続されている。また、絶縁層１１上に第２アルミ配線１４が形成され、第２アルミ配線１４は、コンタクトホール１５を介して第１ポリシリコン層３と電気的に接続されている。さらに、半導体基板上は、ＬＯＣＯＳ１０によって素子ごとに分離おり、高電導拡散層１が形成された素子にＬＯＣＯＳ１０を介して隣接する拡散層２０上に拡散層２０と同じ導電型のドーパントでドープした高電導拡散層２１が形成される（図２の高電導拡散層２１はＮ型ドーパントでドープされている）。この高電導拡散層２１は、第１ポリシリコン層３と電気的に接続されている。これにより、ＭＯＳキャパシタ、Ｐｏｌｙ−Ｐｏｌｙキャパシタ及びＰＮ接合キャパシタが並列に接続された構成となる。
【００１９】
本実施の形態では、実施の形態１で示したＭＯＳキャパシタの高電導拡散層１の下層に、高電導拡散層１と異なる導電型のドーパントでドープした拡散層２０を設けることで、高電導拡散層１と拡散層２０との接合面でＰＮ接合キャパシタを構成している。そのため、実施の形態１と同様、第１アルミ配線１２の配線幅を太くすることや配線間隔を広くすることができ、過度の微細加工が不要な構造の半導体装置を提供することができる。さらに、本実施の形態では、実施の形態１の構成を生かしつつ、わずかな製造プロセスを追加するだけでＰＮ接合キャパシタを追加でき、キャパシタンス密度を高い半導体装置を提供することができる。
【００２０】
（実施の形態３）
図３に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態は、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタ上に、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを積層した構成である。そのため、図３において実施の形態１と同一の構成については、図１と同一の符号が付されている。
【００２１】
図３では、半導体基板上の高電導拡散層１、ゲート酸化膜２及び第１ポリシリコン層３によってＭＯＳキャパシタを構成し、第１ポリシリコン層３、誘電層４及び第２ポリシリコン層５によってＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。絶縁層１１上に第１アルミ配線１２が形成され、第１アルミ配線１２は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。また、絶縁層１１上に第２アルミ配線１４が形成され、第２アルミ配線１４は、コンタクトホール１５を介して第１ポリシリコン層３と電気的に接続されている。
【００２２】
さらに、第１アルミ配線１２及び第２アルミ配線１４上に、絶縁層３０が形成される。この絶縁層３０には、第１アルミ配線１２と接続するためのコンタクトホール３１と、第２アルミ配線１４と接続するためのコンタクトホール３２とが設けられている。コンタクトホール３２には、誘電層３３が積層される。その後、コンタクトホール３１及びコンタクトホール３２上に第３アルミ配線３４が積層される。コンタクトホール３２において、第２アルミ配線１４上に誘電層３３と第３アルミ配線３４とが積層されたＭＩＭキャパシタが構成されている。これにより、ＭＯＳキャパシタ、Ｐｏｌｙ−Ｐｏｌｙキャパシタ及びＭＩＭキャパシタが並列に接続された構成となる。
【００２３】
本実施の形態では、実施の形態１で示したＰｏｌｙ−Ｐｏｌｙキャパシタの第１ポリシリコン層３と接続された第２アルミ配線１４を利用して、その上層に、誘電層３３と第３アルミ配線３４を積層することで、ＭＩＭキャパシタが構成される。そのため、実施の形態１と同様、第１アルミ配線１２の配線幅を太くすることや配線間隔を広くすることができ、過度の微細加工が不要な構造の半導体装置を提供することができる。さらに、本実施の形態では、実施の形態１の構成を生かしつつ、わずかな製造プロセスを追加するだけでＭＩＭキャパシタを追加でき、キャパシタンス密度を高い半導体装置を提供することができる。
【００２４】
（実施の形態４）
図４に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態は、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタに、トレンチ酸化膜キャパシタを追加した構成である。そのため、図４において実施の形態１と同一の構成については、図１と同一の符号が付されている。
【００２５】
図４では、半導体基板上の高電導拡散層１、ゲート酸化膜２及び第１ポリシリコン層３によってＭＯＳキャパシタを構成し、第１ポリシリコン層３、誘電層４及び第２ポリシリコン層５によってＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。絶縁層１１上に第１アルミ配線１２が形成され、第１アルミ配線１２は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。
【００２６】
さらに、高電導拡散層１の下層に、高電導拡散層１と異なる導電型のドーパントでドープした拡散層４０が形成される。拡散層４０の下層に、埋め込み酸化膜４１が形成される。そして、高電導拡散層１及び拡散層４０は、トレンチ酸化膜層４２により素子ごとに分離されている。このトレンチ酸化膜層４２の両側壁には、高電導拡散層１と同じ導電型のドーパントでドープした側壁拡散層４３が形成される。以上、トレンチ酸化膜層４２及び側壁拡散層４３によって、誘電層がトレンチ酸化膜層４２、両極が側壁拡散層４３とするトレンチ酸化膜キャパシタを構成している。ここで、側壁拡散層４３は、高電圧が印加される素子において埋め込み酸化膜４１から生じる空乏化を抑制すること、及びトレンチ分離酸化膜層４２に掛かる電圧を抑制することにも利用される。
【００２７】
絶縁層１１上には、第２アルミ配線１４が形成されている。この第２アルミ配線１４は、コンタクトホール１５を介して第１ポリシリコン層３と電気的に接続されている。さらに、第２アルミ配線１４は、コンタクトホール４４介して高電導拡散層１と電気的に接続されている。第２アルミ配線１４と接続された高電導拡散層１は、Ｐｏｌｙ−Ｐｏｌｙキャパシタが形成されている素子領域とトレンチ酸化膜層４２を介して隣接する素子領域に形成されている。これにより、ＭＯＳキャパシタ、Ｐｏｌｙ−Ｐｏｌｙキャパシタ及びトレンチ酸化膜キャパシタが並列に接続された構成となる。
【００２８】
本実施の形態では、実施の形態１で示したＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタを利用して、それとは別に、トレンチ酸化膜層４２及び側壁拡散層４３を設けることで、トレンチ酸化膜キャパシタが構成される。そのため、実施の形態１と同様、第１アルミ配線１２の配線幅を太くすることや配線間隔を広くすることができ、過度の微細加工が不要な構造の半導体装置を提供することができる。さらに、ＳＯＩを用いた半導体装置においては、トレンチ酸化膜層４２が素子形成領域を分離する製造工程で形成することができるため、新たな製造プロセスを追加する必要がない。また、ＳＯＩを用いた半導体装置においては、トレンチ酸化膜層４２が高耐圧性を有するため、キャパシタンス密度が高い高電圧キャパシタを有する半導体装置を提供することができる。
【００２９】
（実施の形態５）
図５に、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタの平面図を示す。また、図６に、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタの断面図を示す。図６は、図５のＩ−Ｉ面の断面図を示す。本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタは、半導体基板を酸化することで形成したＬＯＣＯＳ５０上に形成される。このＰｏｌｙ−Ｐｏｌｙキャパシタは、スパイラル形状をした第１ポリシリコン電極５１、第１ポリシリコン電極５１の形状に沿って平行にスパイラル形状をした第２ポリシリコン電極５２及びその間に挟まれた第１誘電層５３とで構成されている。
【００３０】
図６に示すように、層間絶縁層５４中に第１ポリシリコン電極５１及び第２ポリシリコン電極５２を形成すれば、この層間絶縁層５４が第１誘電層５３となる。また、第１ポリシリコン電極５１及び第２ポリシリコン電極５２の両端には、他の配線と接続するためのコンタクトホール５５がそれぞれ形成されている。なお、第１ポリシリコン電極５１及び第２ポリシリコン電極５２は、Ｎ型又はＰ型ドーパントでドープされている。
【００３１】
本実施の形態に係るスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタは、第１ポリシリコン電極５１と第２ポリシリコン電極５２との線間容量を利用した大容量キャパシタを形成することができる。そして、ＭＯＳトランジスタのゲートを形成するとき同時に第１ポリシリコン電極５１及び第２ポリシリコン電極５２を形成することができる。そのため、特に新たな製造プロセスを追加することなく、本実施の形態に係るスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタを形成することができる。従って、本実施の形態では、新たな製造プロセスを追加することなく、キャパシタンス密度が高い半導体装置を提供することができる。
【００３２】
さらに、本実施の形態の変形例として、第１ポリシリコン電極５１と第２ポリシリコン電極５２との間の第１誘電層５３を層間絶縁層５４よりも高い誘電率を有する材料に変更することで、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタは、さらにキャパシタンス密度の高い大容量キャパシタを形成することができる。これは、第１ポリシリコン電極５１と第２ポリシリコン電極５２との間のみ層間絶縁層５４から他の誘電率の高い材料に変更するため、半導体装置内の他の素子の性能に悪影響を与えることなく、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタのキャパシタンス密度を上げることができる。
【００３３】
（実施の形態６）
図７に、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタの平面図を示す。また、図８及び図９に、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタの断面図を示す。図７は、図８及び図９のＩＩ−ＩＩ面の断面図を示す。本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタも、半導体基板を酸化することで形成したＬＯＣＯＳ５０上に形成される。まず、図８に示すスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタ７１（図７の下側）は、スパイラル形状をした第１ポリシリコン電極８１、第１ポリシリコン電極８１の形状に沿って平行にスパイラル形状をした第２ポリシリコン電極８２及びその間に挟まれた第１誘電層８３とで構成されている。
【００３４】
次に、図９に示すスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタ７２（図７の上側）は、スパイラル形状をした第３ポリシリコン電極９１、第３ポリシリコン電極９１の形状に沿って平行にスパイラル形状をした第４ポリシリコン電極９２及びその間に挟まれた第２誘電層９３とで構成されている。本実施の形態では、単に実施の形態５で示したスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタを２段に積層しただけではなく、Ｐｏｌｙ−Ｐｏｌｙキャパシタ７１を下部電極、Ｐｏｌｙ−Ｐｏｌｙキャパシタ７２を上部電極として、その間に第３誘電層７３を挟むことで平行電極のＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。
【００３５】
つまり、図７に示すように、第１ポリシリコン電極８１の真上には第４ポリシリコン電極９２、第２ポリシリコン電極８２の真上には第３ポリシリコン電極９１が第３誘電層７３を介して配置されている。第１ポリシリコン電極８１の端部８４と第３ポリシリコン電極９１の端部９４、第２ポリシリコン電極８２の端部８５と第４ポリシリコン電極９２の端部９５とは、それぞれコンタクトホールを介して電気的に接続されている（図示せず）。このコンタクトホールにはアルミ等の金属配線が形成される。そして、第１ポリシリコン電極８１と第２ポリシリコン電極８２とは、それぞれ異なる配線と接続されている（図示せず）。
【００３６】
なお、図７に示すように、第１ポリシリコン電極８１、第２ポリシリコン電極８２、第３ポリシリコン電極９１及び第４ポリシリコン電極９２は層間絶縁層７４中に形成するため、この層間絶縁層７４が第１誘電層８３、第２誘電層９３及び第３誘電層７３となる。また、第１ポリシリコン電極８１、第２ポリシリコン電極８２、第３ポリシリコン電極９１及び第４ポリシリコン電極９２は、Ｎ型又はＰ型ドーパントでドープされている。
【００３７】
本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタは、第１ポリシリコン電極８１と第２ポリシリコン電極８２との線間容量を利用したスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタ７１と、第３ポリシリコン電極９１と第４ポリシリコン電極９２との線間容量を利用したスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタ７２と、さらにＰｏｌｙ−Ｐｏｌｙキャパシタ７１を下部電極、Ｐｏｌｙ−Ｐｏｌｙキャパシタ７２を上部電極とする平行電極のＰｏｌｙ−Ｐｏｌｙキャパシタとを結合した大容量キャパシタを構成している。そのため、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタは、キャパシタンス密度を上げることができる。
【００３８】
また、ＭＯＳトランジスタのゲートを形成するとき同時に第１ポリシリコン電極８１、第２ポリシリコン電極８２、第３ポリシリコン電極９１及び第４ポリシリコン電極９２を形成することができる。そのため、特に新たな製造プロセスを追加することなく、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタを形成することができる。従って、本実施の形態では、新たな製造プロセスを追加することなく、キャパシタンス密度が高い半導体装置を提供することができる。
【００３９】
さらに、本実施の形態の変形例として、第１誘電層８３、第２誘電層９３及び第３誘電層７３を層間絶縁層７４よりも高い誘電率を有する材料に変更することで、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタは、さらにキャパシタンス密度の高い大容量キャパシタを形成することができる。これは、第１誘電層８３、第２誘電層９３及び第３誘電層７３のみ層間絶縁層７４から他の誘電率の高い材料に変更するため、半導体装置内の他の素子の性能に悪影響を与えることなく、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタのキャパシタンス密度を上げることができる。
【００４０】
また、本実施の形態の変形例として、端部８４と端部９４、端部８５と端部９５とを、それぞれアルミ等の金属配線で電気的に接続するのではなく、第１ポリシリコン電極８１のポリシリコン層を直接第３ポリシリコン電極９１に接続し、第２ポリシリコン電極８２のポリシリコン層を直接第４ポリシリコン電極９２に接続する。これにより、各ポリシリコン電極間を接続するためにアルミ等の金属配線の形成が不要となり、製造プロセスを削減することができる。
【００４１】
（実施の形態７）
図１０に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態に係る半導体装置は、実施の形態１に示したＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタにおいて、Ｐｏｌｙ−Ｐｏｌｙキャパシタ部分を実施の形態６に示したＰｏｌｙ−Ｐｏｌｙキャパシタに置き換えた構成である。
【００４２】
つまり、半導体基板上にＮ型又はＰ型ドーパントでドープした高電導拡散層１が形成される（図１０の高電導拡散層１はＮ型ドーパントでドープされている）。高電導拡散層１の表面に、高電導拡散層１を酸化することでゲート酸化膜２が形成される。さらに、ゲート酸化膜２上にＮ型又はＰ型ドーパントでドープした第１ポリシリコン層３が形成される。本実施の形態の第１ポリシリコン層３は、スパイラル形状をした第１ポリシリコン電極１０１、第１ポリシリコン電極１０１の形状に沿って平行にスパイラル形状をした第２ポリシリコン電極１０２及びその間に挟まれた第１誘電層１０３で構成される。以上、半導体基板上の高電導拡散層１、ゲート酸化膜２及び第１ポリシリコン層３によってＭＯＳキャパシタを構成している。
【００４３】
次に、第１ポリシリコン層３上に誘電層１０４が形成される。さらに、誘電層１０４上にＮ型又はＰ型ドーパントでドープした第２ポリシリコン層５が形成される。本実施の形態の第２ポリシリコン層５は、スパイラル形状をした第３ポリシリコン電極１０５、第３ポリシリコン電極１０５の形状に沿って平行にスパイラル形状をした第４ポリシリコン電極１０６及びその間に挟まれた第２誘電層１０７で構成される。以上、第１ポリシリコン層３、誘電層１０４及び第２ポリシリコン層５によってＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。
【００４４】
図１０に示すように、第１ポリシリコン電極１０１の真上には第４ポリシリコン電極１０４、第２ポリシリコン電極１０２の真上には第３ポリシリコン電極１０５が第３誘電層１０４を介して配置されている。第１ポリシリコン電極１０１の端部と第３ポリシリコン電極１０５の端部、第２ポリシリコン電極１０２の端部と第４ポリシリコン電極１０６の端部とは、それぞれコンタクトホールを介して電気的に接続されている（図示せず）。このコンタクトホールにはアルミ等の金属配線が形成される。また、本実施の形態では、第１ポリシリコン層３を共通の電極としてＭＯＳキャパシタ上にＰｏｌｙ−Ｐｏｌｙキャパシタを積層した構成である。なお、図１０に示すように、第１ポリシリコン電極１０１、第２ポリシリコン電極１０２、第３ポリシリコン電極１０５及び第４ポリシリコン電極１０６は層間絶縁層１０８中に形成するため、この層間絶縁層１０８が第１誘電層１０３、第２誘電層１０７及び誘電層１０４となる。
【００４５】
次に、層間絶縁層１０８上に第１アルミ配線１２が形成される。第１アルミ配線１２は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。つまり、高電導拡散層１と第２ポリシリコン層５とが、同一のコンタクトホール１３によって電気的に接続されている。
【００４６】
本実施の形態では、実施の形態１と同様、第１アルミ配線１２がコンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続しているため、従来のように高電導拡散層１と第２ポリシリコン層５とが別々にアルミ配線と電気的に接続する構成に比べて、第１アルミ配線１２の配置できる面積が増加する。そのため、第１アルミ配線１２の配線幅を太くすることや配線間隔を広くすることができる。
【００４７】
さらに、本実施の形態では、実施の形態１のＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタに加えて、実施の形態５で示したスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタを第１ポリシリコン層３及び第２ポリシリコン層５に設けている。そのため、実施の形態１に比べて第１ポリシリコン電極１０１と第２ポリシリコン電極１０２との間に形成される線間容量分と、第３ポリシリコン電極１０５と第４ポリシリコン電極１０６との間に形成される線間容量分だけキャパシタンス密度を上げることができる。よって、本実施の形態では、新たなキャパシタを追加することなく、既存のポリシリコン層を加工するだけで、高いキャパシタ密度を有する半導体装置を提供することができる。
【００４８】
さらに、本実施の形態の変形例として、第１誘電層１０３、第２誘電層１０７及び誘電層１０４を層間絶縁層１０８よりも高い誘電率を有する材料に変更することで、本実施の形態に係る半導体装置は、さらにキャパシタンス密度の高い大容量キャパシタを形成することができる。これは、第１誘電層１０３、第２誘電層１０７及び誘電層１０４のみ層間絶縁層１０８から他の誘電率の高い材料に変更するため、半導体装置内の他の素子の性能に悪影響を与えることなく、本実施の形態に係る半導体装置のキャパシタンス密度を上げることができる。
【００４９】
また、本実施の形態の変形例として、第１ポリシリコン電極１０１の端部と第３ポリシリコン電極１０５の端部、第２ポリシリコン電極１０２の端部と第４ポリシリコン電極１０６の端部とを、それぞれコンタクトホールを介して電気的に接続するのではなく、第１ポリシリコン電極１０１を直接第３ポリシリコン電極１０５に接続し、第２ポリシリコン電極１０２を直接第４ポリシリコン電極１０６に接続する。これにより、電極間を接続するためのコンタクトホールや金属配線の形成が不要となり、製造プロセスを削減することができる。
【００５０】
【発明の効果】
本発明に記載の半導体装置は、Ｐｏｌｙ−ＰｏｌｙキャパシタがＭＯＳキャパシタ上に積層され、第１導電型拡散層と第２ポリシリコン層とが同一の第１金属配線と電気的に接続されているので、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタを備える半導体装置において、過度の微細加工が不要な構造の半導体装置を提供することができる。
【００５１】
また、本発明に記載の別の半導体装置は、スパイラル形状の第１ポリシリコン電極と、第１ポリシリコン電極の形状に沿って平行に形成されるスパイラル形状の第２ポリシリコン電極と、第１ポリシリコン電極と第２ポリシリコン電極との間に挟まれた第３誘電層とを有する第１Ｐｏｌｙ−Ｐｏｌｙキャパシタを備えるので、第１ポリシリコン電極と第２ポリシリコン電極との線間容量を利用した大容量キャパシタを形成することができる効果がある。さらに、ＭＯＳトランジスタのゲートを形成するとき同時に第１ポリシリコン電極及び第２ポリシリコン電極を形成することができるので、特に新たな製造プロセスを追加することなく、スパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタを形成することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態２に係る半導体装置の断面図である。
【図３】本発明の実施の形態３に係る半導体装置の断面図である。
【図４】本発明の実施の形態４に係る半導体装置の断面図である。
【図５】本発明の実施の形態５に係るＰｏｌｙ−Ｐｏｌｙキャパシタの平面図である。
【図６】本発明の実施の形態５に係るＰｏｌｙ−Ｐｏｌｙキャパシタの断面図である。
【図７】本発明の実施の形態６に係るＰｏｌｙ−Ｐｏｌｙキャパシタの断面図である。
【図８】本発明の実施の形態６に係るＰｏｌｙ−Ｐｏｌｙキャパシタの平面図である。
【図９】本発明の実施の形態６に係るＰｏｌｙ−Ｐｏｌｙキャパシタの平面図である。
【図１０】本発明の実施の形態７に係る半導体装置の断面図である。
【符号の説明】
１，２１ 高電導拡散層、２ ゲート酸化膜、３ 第１ポリシリコン層、４，３３，１０４ 誘電層、５ 第２ポリシリコン層、１０，５０ ＬＯＣＯＳ、１１，３０ 絶縁層、１２ 第１アルミ配線、１３，１５，３１，３２，４４，５５ コンタクトホール、１４ 第２アルミ配線、２０，４０ 拡散層、３４ 第３アルミ配線、４１ 埋め込み酸化膜、４２ トレンチ酸化膜層、４３ 側壁拡散層、５４，７４，１０８ 層間絶縁層、７１，７２ Ｐｏｌｙ−Ｐｏｌｙキャパシタ、５１，８１，１０１ 第１ポリシリコン電極、５２，８２，１０２ 第２ポリシリコン電極、５３，８３，１０３ 第１誘電層、９１，１０５ 第３ポリシリコン電極、９２，１０６ 第４ポリシリコン電極、９３，１０７ 第２誘電層、７３ 第３誘電層、８４，８５，９４，９５ 端部。
【発明の属する技術分野】
本発明は、半導体装置に係る発明であって、特に、大容量キャパシタを有し、過度の微細加工を不要とする半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置においてキャパシタ素子は、ＭＯＳキャパシタやポリシリコン電極間に構成されるキャパシタ（以下、Ｐｏｌｙ−Ｐｏｌｙキャパシタという）などで形成していた。ここで、Ｐｏｌｙ−ＰｏｌｙキャパシタはＭＯＳキャパシタに比べ、Ｖ−Ｃ特性において直線性が良い。そのため、Ｐｏｌｙ−Ｐｏｌｙキャパシタは、ＭＯＳキャパシタに比べ高精度のキャパシタ素子である。しかし、Ｐｏｌｙ−Ｐｏｌｙキャパシタの構造は、下部電極のポリシリコン層と上部電極のポリシリコン層とで誘電層を挟む構造である。そのため、Ｐｏｌｙ−Ｐｏｌｙキャパシタには、必ず２層のポリシリコン層を形成しなければならず、製造プロセスを増加させる問題があった。
【０００３】
近年、機器の小型化に伴い、それに載せる半導体装置のチップ面積も縮小される傾向にある。また、コスト削減の面からも半導体装置のチップ面積は縮小される傾向である。チップ面積の縮小に伴い、キャパシタ素子を形成する面積も縮小される。そのため、縮小された面積で従来と同様の容量を維持するためには、キャパシタ素子のキャパシタンス密度を上げる必要がある。その解決策の１つとして、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタがある。このＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタは、半導体基板に形成された高拡散層上にゲート酸化膜と第１ポリシリコン層とを積層してＭＯＳキャパシタを形成し、第１ポリシリコン層上に誘電層と第２ポリシリコン層を積層してＰｏｌｙ−Ｐｏｌｙキャパシタを形成した構造である。
【０００４】
このＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタは、第１ポリシリコン層をＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタとで共通に利用しているため、製造プロセスを低減ができ、且つキャパシタンス密度を上げることができる。このＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタの詳細な構造や製造方法については、特許文献１に記載されている。
【０００５】
【特許文献１】
特開２００２−９１６３号公報（第４−６頁、第１−４図）
【０００６】
【発明が解決しようとする課題】
従来の技術で示したＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタは、製造プロセスを低減ができ、且つキャパシタンス密度を上げることができる。しかし、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタは、高拡散層、第１ポリシリコン層及び第２ポリシリコン層の３つの電極を有しているため、それぞれの電極と接続するための配線を形成しなくてはならない。これらの配線は、狭い領域に配線されるため、それぞれの配線の幅やピッチも狭くなる。よって、これらの配線を形成するためには、過度の微細加工をする必要があるため、製造が困難であったり、コストがかかったりする問題があった。
【０００７】
また、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタで、さらにキャパシタンス密度を上げるためには、誘電層の材料をより誘電率の高い材料にするか、Ｐｏｌｙ−Ｐｏｌｙキャパシタをさらに積層する方法が考えられる。しかし、これらの方法では、製造プロセスが増加したり、製造コストが高くなったりする問題があった。
【０００８】
そこで、本発明は、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタを備える半導体装置において、過度の微細加工が不要な構造の半導体装置を提供することを目的とする。また、製造プロセスや製造コストの増加を抑え、キャパシタンス密度を上げることができる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る解決手段は、基板表面に形成された第１導電型拡散層と、第１導電型拡散層上に形成されたゲート酸化膜と、ゲート酸化膜上に形成され、第１導電型又は第２導電型のドーパントでドープされた第１ポリシリコン層とを有するＭＯＳキャパシタと、第１ポリシリコン層と、第１ポリシリコン層上に形成された第１誘電層と、第１誘電層上に形成され、第１導電型又は第２導電型のドーパントでドープされた第２ポリシリコン層とを有するＰｏｌｙ−Ｐｏｌｙキャパシタとを備える半導体装置であって、Ｐｏｌｙ−Ｐｏｌｙキャパシタは、ＭＯＳキャパシタ上に積層され、前記第１導電型拡散層と第２ポリシリコン層とは、同一の第１金属配線と電気的に接続されている。
【００１０】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１１】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。半導体基板上にＮ型又はＰ型ドーパントでドープした高電導拡散層１が形成される（図１の高電導拡散層１はＮ型ドーパントでドープされている）。高電導拡散層１の表面に、高電導拡散層１を酸化することでゲート酸化膜２が形成される。さらに、ゲート酸化膜２上にＮ型又はＰ型ドーパントでドープした第１ポリシリコン層３が形成される。以上、半導体基板上の高電導拡散層１、ゲート酸化膜２及び第１ポリシリコン層３によってＭＯＳキャパシタを構成している。
【００１２】
次に、第１ポリシリコン層３上に誘電層４が形成される。さらに、誘電層４上にＮ型又はＰ型ドーパントでドープした第２ポリシリコン層５が形成される。以上、第１ポリシリコン層３、誘電層４及び第２ポリシリコン層５によってＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。本実施の形態では、第１ポリシリコン層３を共通の電極としてＭＯＳキャパシタ上にＰｏｌｙ−Ｐｏｌｙキャパシタを積層した構成である。なお、図１では、半導体基板上に素子分離のためのＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）１０が形成されている。
【００１３】
次に、誘電層４及び第２ポリシリコン層５上に、絶縁層１１が形成される。そして、絶縁層１１上に第１アルミ配線１２が形成され、第１アルミ配線１２は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。つまり、高電導拡散層１と第２ポリシリコン層５とが、同一のコンタクトホール１３によって電気的に接続されている。また、絶縁層１１上に第２アルミ配線１４が形成され、第２アルミ配線１４は、コンタクトホール１５を介して第１ポリシリコン層３と電気的に接続されている。
【００１４】
本実施の形態では、第１アルミ配線１２がコンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続しているため、従来のように高電導拡散層１と第２ポリシリコン層５とが別々のアルミ配線と電気的に接続するように構成した場合に比べ、第１アルミ配線１２の配置できる面積が増加する。そのため、第１アルミ配線１２の配線幅を太くすることや配線間隔を広くすることができる。よって、本実施の形態では、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタを備える半導体装置において、過度の微細加工が不要な構造の半導体装置を提供することができる。
【００１５】
（実施の形態２）
図２に、本実施の形態に係る半導体装置の断面図を示す。半導体基板上にＮ型又はＰ型ドーパントでドープした拡散層２０が形成される。拡散層２０上に拡散層２０と異なる導電型のドーパントでドープした高電導拡散層１が形成される（図２の拡散層２０はＮ型ドーパントでドープされ、高電導拡散層１はＰ型ドーパントでドープされている）。以上、拡散層２０と高電導拡散層１によってＰＮ接合キャパシタを構成している。
【００１６】
次に、高電導拡散層１の表面に、高電導拡散層１を酸化することでゲート酸化膜２が形成される。ゲート酸化膜２上に拡散層２０と同じ導電型のドーパントでドープした第１ポリシリコン層３が形成される。以上、半導体基板上の高電導拡散層１、ゲート酸化膜２及び第１ポリシリコン層３によってＭＯＳキャパシタを構成している。
【００１７】
次に、第１ポリシリコン層３上に誘電層４が形成される。さらに、誘電層４上にＮ型又はＰ型ドーパントでドープした第２ポリシリコン層５が形成される。以上、第１ポリシリコン層３、誘電層４及び第２ポリシリコン層５によってＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。本実施の形態では、高電導拡散層１を共通の電極としてＰＮ接合キャパシタ上にＭＯＳキャパシタを積層し、第１ポリシリコン層３を共通の電極としてＭＯＳキャパシタ上にＰｏｌｙ−Ｐｏｌｙキャパシタを積層した構成である。
【００１８】
次に、誘電層４及び第２ポリシリコン層５上に、絶縁層１１が形成される。そして、絶縁層１１上に第１アルミ配線１２が形成され、第１アルミ配線１２は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。つまり、高電導拡散層１と第２ポリシリコン層５とが、同一のコンタクトホール１３によって電気的に接続されている。また、絶縁層１１上に第２アルミ配線１４が形成され、第２アルミ配線１４は、コンタクトホール１５を介して第１ポリシリコン層３と電気的に接続されている。さらに、半導体基板上は、ＬＯＣＯＳ１０によって素子ごとに分離おり、高電導拡散層１が形成された素子にＬＯＣＯＳ１０を介して隣接する拡散層２０上に拡散層２０と同じ導電型のドーパントでドープした高電導拡散層２１が形成される（図２の高電導拡散層２１はＮ型ドーパントでドープされている）。この高電導拡散層２１は、第１ポリシリコン層３と電気的に接続されている。これにより、ＭＯＳキャパシタ、Ｐｏｌｙ−Ｐｏｌｙキャパシタ及びＰＮ接合キャパシタが並列に接続された構成となる。
【００１９】
本実施の形態では、実施の形態１で示したＭＯＳキャパシタの高電導拡散層１の下層に、高電導拡散層１と異なる導電型のドーパントでドープした拡散層２０を設けることで、高電導拡散層１と拡散層２０との接合面でＰＮ接合キャパシタを構成している。そのため、実施の形態１と同様、第１アルミ配線１２の配線幅を太くすることや配線間隔を広くすることができ、過度の微細加工が不要な構造の半導体装置を提供することができる。さらに、本実施の形態では、実施の形態１の構成を生かしつつ、わずかな製造プロセスを追加するだけでＰＮ接合キャパシタを追加でき、キャパシタンス密度を高い半導体装置を提供することができる。
【００２０】
（実施の形態３）
図３に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態は、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタ上に、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを積層した構成である。そのため、図３において実施の形態１と同一の構成については、図１と同一の符号が付されている。
【００２１】
図３では、半導体基板上の高電導拡散層１、ゲート酸化膜２及び第１ポリシリコン層３によってＭＯＳキャパシタを構成し、第１ポリシリコン層３、誘電層４及び第２ポリシリコン層５によってＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。絶縁層１１上に第１アルミ配線１２が形成され、第１アルミ配線１２は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。また、絶縁層１１上に第２アルミ配線１４が形成され、第２アルミ配線１４は、コンタクトホール１５を介して第１ポリシリコン層３と電気的に接続されている。
【００２２】
さらに、第１アルミ配線１２及び第２アルミ配線１４上に、絶縁層３０が形成される。この絶縁層３０には、第１アルミ配線１２と接続するためのコンタクトホール３１と、第２アルミ配線１４と接続するためのコンタクトホール３２とが設けられている。コンタクトホール３２には、誘電層３３が積層される。その後、コンタクトホール３１及びコンタクトホール３２上に第３アルミ配線３４が積層される。コンタクトホール３２において、第２アルミ配線１４上に誘電層３３と第３アルミ配線３４とが積層されたＭＩＭキャパシタが構成されている。これにより、ＭＯＳキャパシタ、Ｐｏｌｙ−Ｐｏｌｙキャパシタ及びＭＩＭキャパシタが並列に接続された構成となる。
【００２３】
本実施の形態では、実施の形態１で示したＰｏｌｙ−Ｐｏｌｙキャパシタの第１ポリシリコン層３と接続された第２アルミ配線１４を利用して、その上層に、誘電層３３と第３アルミ配線３４を積層することで、ＭＩＭキャパシタが構成される。そのため、実施の形態１と同様、第１アルミ配線１２の配線幅を太くすることや配線間隔を広くすることができ、過度の微細加工が不要な構造の半導体装置を提供することができる。さらに、本実施の形態では、実施の形態１の構成を生かしつつ、わずかな製造プロセスを追加するだけでＭＩＭキャパシタを追加でき、キャパシタンス密度を高い半導体装置を提供することができる。
【００２４】
（実施の形態４）
図４に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態は、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタに、トレンチ酸化膜キャパシタを追加した構成である。そのため、図４において実施の形態１と同一の構成については、図１と同一の符号が付されている。
【００２５】
図４では、半導体基板上の高電導拡散層１、ゲート酸化膜２及び第１ポリシリコン層３によってＭＯＳキャパシタを構成し、第１ポリシリコン層３、誘電層４及び第２ポリシリコン層５によってＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。絶縁層１１上に第１アルミ配線１２が形成され、第１アルミ配線１２は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。
【００２６】
さらに、高電導拡散層１の下層に、高電導拡散層１と異なる導電型のドーパントでドープした拡散層４０が形成される。拡散層４０の下層に、埋め込み酸化膜４１が形成される。そして、高電導拡散層１及び拡散層４０は、トレンチ酸化膜層４２により素子ごとに分離されている。このトレンチ酸化膜層４２の両側壁には、高電導拡散層１と同じ導電型のドーパントでドープした側壁拡散層４３が形成される。以上、トレンチ酸化膜層４２及び側壁拡散層４３によって、誘電層がトレンチ酸化膜層４２、両極が側壁拡散層４３とするトレンチ酸化膜キャパシタを構成している。ここで、側壁拡散層４３は、高電圧が印加される素子において埋め込み酸化膜４１から生じる空乏化を抑制すること、及びトレンチ分離酸化膜層４２に掛かる電圧を抑制することにも利用される。
【００２７】
絶縁層１１上には、第２アルミ配線１４が形成されている。この第２アルミ配線１４は、コンタクトホール１５を介して第１ポリシリコン層３と電気的に接続されている。さらに、第２アルミ配線１４は、コンタクトホール４４介して高電導拡散層１と電気的に接続されている。第２アルミ配線１４と接続された高電導拡散層１は、Ｐｏｌｙ−Ｐｏｌｙキャパシタが形成されている素子領域とトレンチ酸化膜層４２を介して隣接する素子領域に形成されている。これにより、ＭＯＳキャパシタ、Ｐｏｌｙ−Ｐｏｌｙキャパシタ及びトレンチ酸化膜キャパシタが並列に接続された構成となる。
【００２８】
本実施の形態では、実施の形態１で示したＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタを利用して、それとは別に、トレンチ酸化膜層４２及び側壁拡散層４３を設けることで、トレンチ酸化膜キャパシタが構成される。そのため、実施の形態１と同様、第１アルミ配線１２の配線幅を太くすることや配線間隔を広くすることができ、過度の微細加工が不要な構造の半導体装置を提供することができる。さらに、ＳＯＩを用いた半導体装置においては、トレンチ酸化膜層４２が素子形成領域を分離する製造工程で形成することができるため、新たな製造プロセスを追加する必要がない。また、ＳＯＩを用いた半導体装置においては、トレンチ酸化膜層４２が高耐圧性を有するため、キャパシタンス密度が高い高電圧キャパシタを有する半導体装置を提供することができる。
【００２９】
（実施の形態５）
図５に、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタの平面図を示す。また、図６に、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタの断面図を示す。図６は、図５のＩ−Ｉ面の断面図を示す。本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタは、半導体基板を酸化することで形成したＬＯＣＯＳ５０上に形成される。このＰｏｌｙ−Ｐｏｌｙキャパシタは、スパイラル形状をした第１ポリシリコン電極５１、第１ポリシリコン電極５１の形状に沿って平行にスパイラル形状をした第２ポリシリコン電極５２及びその間に挟まれた第１誘電層５３とで構成されている。
【００３０】
図６に示すように、層間絶縁層５４中に第１ポリシリコン電極５１及び第２ポリシリコン電極５２を形成すれば、この層間絶縁層５４が第１誘電層５３となる。また、第１ポリシリコン電極５１及び第２ポリシリコン電極５２の両端には、他の配線と接続するためのコンタクトホール５５がそれぞれ形成されている。なお、第１ポリシリコン電極５１及び第２ポリシリコン電極５２は、Ｎ型又はＰ型ドーパントでドープされている。
【００３１】
本実施の形態に係るスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタは、第１ポリシリコン電極５１と第２ポリシリコン電極５２との線間容量を利用した大容量キャパシタを形成することができる。そして、ＭＯＳトランジスタのゲートを形成するとき同時に第１ポリシリコン電極５１及び第２ポリシリコン電極５２を形成することができる。そのため、特に新たな製造プロセスを追加することなく、本実施の形態に係るスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタを形成することができる。従って、本実施の形態では、新たな製造プロセスを追加することなく、キャパシタンス密度が高い半導体装置を提供することができる。
【００３２】
さらに、本実施の形態の変形例として、第１ポリシリコン電極５１と第２ポリシリコン電極５２との間の第１誘電層５３を層間絶縁層５４よりも高い誘電率を有する材料に変更することで、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタは、さらにキャパシタンス密度の高い大容量キャパシタを形成することができる。これは、第１ポリシリコン電極５１と第２ポリシリコン電極５２との間のみ層間絶縁層５４から他の誘電率の高い材料に変更するため、半導体装置内の他の素子の性能に悪影響を与えることなく、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタのキャパシタンス密度を上げることができる。
【００３３】
（実施の形態６）
図７に、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタの平面図を示す。また、図８及び図９に、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタの断面図を示す。図７は、図８及び図９のＩＩ−ＩＩ面の断面図を示す。本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタも、半導体基板を酸化することで形成したＬＯＣＯＳ５０上に形成される。まず、図８に示すスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタ７１（図７の下側）は、スパイラル形状をした第１ポリシリコン電極８１、第１ポリシリコン電極８１の形状に沿って平行にスパイラル形状をした第２ポリシリコン電極８２及びその間に挟まれた第１誘電層８３とで構成されている。
【００３４】
次に、図９に示すスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタ７２（図７の上側）は、スパイラル形状をした第３ポリシリコン電極９１、第３ポリシリコン電極９１の形状に沿って平行にスパイラル形状をした第４ポリシリコン電極９２及びその間に挟まれた第２誘電層９３とで構成されている。本実施の形態では、単に実施の形態５で示したスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタを２段に積層しただけではなく、Ｐｏｌｙ−Ｐｏｌｙキャパシタ７１を下部電極、Ｐｏｌｙ−Ｐｏｌｙキャパシタ７２を上部電極として、その間に第３誘電層７３を挟むことで平行電極のＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。
【００３５】
つまり、図７に示すように、第１ポリシリコン電極８１の真上には第４ポリシリコン電極９２、第２ポリシリコン電極８２の真上には第３ポリシリコン電極９１が第３誘電層７３を介して配置されている。第１ポリシリコン電極８１の端部８４と第３ポリシリコン電極９１の端部９４、第２ポリシリコン電極８２の端部８５と第４ポリシリコン電極９２の端部９５とは、それぞれコンタクトホールを介して電気的に接続されている（図示せず）。このコンタクトホールにはアルミ等の金属配線が形成される。そして、第１ポリシリコン電極８１と第２ポリシリコン電極８２とは、それぞれ異なる配線と接続されている（図示せず）。
【００３６】
なお、図７に示すように、第１ポリシリコン電極８１、第２ポリシリコン電極８２、第３ポリシリコン電極９１及び第４ポリシリコン電極９２は層間絶縁層７４中に形成するため、この層間絶縁層７４が第１誘電層８３、第２誘電層９３及び第３誘電層７３となる。また、第１ポリシリコン電極８１、第２ポリシリコン電極８２、第３ポリシリコン電極９１及び第４ポリシリコン電極９２は、Ｎ型又はＰ型ドーパントでドープされている。
【００３７】
本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタは、第１ポリシリコン電極８１と第２ポリシリコン電極８２との線間容量を利用したスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタ７１と、第３ポリシリコン電極９１と第４ポリシリコン電極９２との線間容量を利用したスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタ７２と、さらにＰｏｌｙ−Ｐｏｌｙキャパシタ７１を下部電極、Ｐｏｌｙ−Ｐｏｌｙキャパシタ７２を上部電極とする平行電極のＰｏｌｙ−Ｐｏｌｙキャパシタとを結合した大容量キャパシタを構成している。そのため、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタは、キャパシタンス密度を上げることができる。
【００３８】
また、ＭＯＳトランジスタのゲートを形成するとき同時に第１ポリシリコン電極８１、第２ポリシリコン電極８２、第３ポリシリコン電極９１及び第４ポリシリコン電極９２を形成することができる。そのため、特に新たな製造プロセスを追加することなく、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタを形成することができる。従って、本実施の形態では、新たな製造プロセスを追加することなく、キャパシタンス密度が高い半導体装置を提供することができる。
【００３９】
さらに、本実施の形態の変形例として、第１誘電層８３、第２誘電層９３及び第３誘電層７３を層間絶縁層７４よりも高い誘電率を有する材料に変更することで、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタは、さらにキャパシタンス密度の高い大容量キャパシタを形成することができる。これは、第１誘電層８３、第２誘電層９３及び第３誘電層７３のみ層間絶縁層７４から他の誘電率の高い材料に変更するため、半導体装置内の他の素子の性能に悪影響を与えることなく、本実施の形態に係るＰｏｌｙ−Ｐｏｌｙキャパシタのキャパシタンス密度を上げることができる。
【００４０】
また、本実施の形態の変形例として、端部８４と端部９４、端部８５と端部９５とを、それぞれアルミ等の金属配線で電気的に接続するのではなく、第１ポリシリコン電極８１のポリシリコン層を直接第３ポリシリコン電極９１に接続し、第２ポリシリコン電極８２のポリシリコン層を直接第４ポリシリコン電極９２に接続する。これにより、各ポリシリコン電極間を接続するためにアルミ等の金属配線の形成が不要となり、製造プロセスを削減することができる。
【００４１】
（実施の形態７）
図１０に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態に係る半導体装置は、実施の形態１に示したＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタにおいて、Ｐｏｌｙ−Ｐｏｌｙキャパシタ部分を実施の形態６に示したＰｏｌｙ−Ｐｏｌｙキャパシタに置き換えた構成である。
【００４２】
つまり、半導体基板上にＮ型又はＰ型ドーパントでドープした高電導拡散層１が形成される（図１０の高電導拡散層１はＮ型ドーパントでドープされている）。高電導拡散層１の表面に、高電導拡散層１を酸化することでゲート酸化膜２が形成される。さらに、ゲート酸化膜２上にＮ型又はＰ型ドーパントでドープした第１ポリシリコン層３が形成される。本実施の形態の第１ポリシリコン層３は、スパイラル形状をした第１ポリシリコン電極１０１、第１ポリシリコン電極１０１の形状に沿って平行にスパイラル形状をした第２ポリシリコン電極１０２及びその間に挟まれた第１誘電層１０３で構成される。以上、半導体基板上の高電導拡散層１、ゲート酸化膜２及び第１ポリシリコン層３によってＭＯＳキャパシタを構成している。
【００４３】
次に、第１ポリシリコン層３上に誘電層１０４が形成される。さらに、誘電層１０４上にＮ型又はＰ型ドーパントでドープした第２ポリシリコン層５が形成される。本実施の形態の第２ポリシリコン層５は、スパイラル形状をした第３ポリシリコン電極１０５、第３ポリシリコン電極１０５の形状に沿って平行にスパイラル形状をした第４ポリシリコン電極１０６及びその間に挟まれた第２誘電層１０７で構成される。以上、第１ポリシリコン層３、誘電層１０４及び第２ポリシリコン層５によってＰｏｌｙ−Ｐｏｌｙキャパシタを構成している。
【００４４】
図１０に示すように、第１ポリシリコン電極１０１の真上には第４ポリシリコン電極１０４、第２ポリシリコン電極１０２の真上には第３ポリシリコン電極１０５が第３誘電層１０４を介して配置されている。第１ポリシリコン電極１０１の端部と第３ポリシリコン電極１０５の端部、第２ポリシリコン電極１０２の端部と第４ポリシリコン電極１０６の端部とは、それぞれコンタクトホールを介して電気的に接続されている（図示せず）。このコンタクトホールにはアルミ等の金属配線が形成される。また、本実施の形態では、第１ポリシリコン層３を共通の電極としてＭＯＳキャパシタ上にＰｏｌｙ−Ｐｏｌｙキャパシタを積層した構成である。なお、図１０に示すように、第１ポリシリコン電極１０１、第２ポリシリコン電極１０２、第３ポリシリコン電極１０５及び第４ポリシリコン電極１０６は層間絶縁層１０８中に形成するため、この層間絶縁層１０８が第１誘電層１０３、第２誘電層１０７及び誘電層１０４となる。
【００４５】
次に、層間絶縁層１０８上に第１アルミ配線１２が形成される。第１アルミ配線１２は、コンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続されている。つまり、高電導拡散層１と第２ポリシリコン層５とが、同一のコンタクトホール１３によって電気的に接続されている。
【００４６】
本実施の形態では、実施の形態１と同様、第１アルミ配線１２がコンタクトホール１３を介して高電導拡散層１及び第２ポリシリコン層５と電気的に接続しているため、従来のように高電導拡散層１と第２ポリシリコン層５とが別々にアルミ配線と電気的に接続する構成に比べて、第１アルミ配線１２の配置できる面積が増加する。そのため、第１アルミ配線１２の配線幅を太くすることや配線間隔を広くすることができる。
【００４７】
さらに、本実施の形態では、実施の形態１のＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタに加えて、実施の形態５で示したスパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタを第１ポリシリコン層３及び第２ポリシリコン層５に設けている。そのため、実施の形態１に比べて第１ポリシリコン電極１０１と第２ポリシリコン電極１０２との間に形成される線間容量分と、第３ポリシリコン電極１０５と第４ポリシリコン電極１０６との間に形成される線間容量分だけキャパシタンス密度を上げることができる。よって、本実施の形態では、新たなキャパシタを追加することなく、既存のポリシリコン層を加工するだけで、高いキャパシタ密度を有する半導体装置を提供することができる。
【００４８】
さらに、本実施の形態の変形例として、第１誘電層１０３、第２誘電層１０７及び誘電層１０４を層間絶縁層１０８よりも高い誘電率を有する材料に変更することで、本実施の形態に係る半導体装置は、さらにキャパシタンス密度の高い大容量キャパシタを形成することができる。これは、第１誘電層１０３、第２誘電層１０７及び誘電層１０４のみ層間絶縁層１０８から他の誘電率の高い材料に変更するため、半導体装置内の他の素子の性能に悪影響を与えることなく、本実施の形態に係る半導体装置のキャパシタンス密度を上げることができる。
【００４９】
また、本実施の形態の変形例として、第１ポリシリコン電極１０１の端部と第３ポリシリコン電極１０５の端部、第２ポリシリコン電極１０２の端部と第４ポリシリコン電極１０６の端部とを、それぞれコンタクトホールを介して電気的に接続するのではなく、第１ポリシリコン電極１０１を直接第３ポリシリコン電極１０５に接続し、第２ポリシリコン電極１０２を直接第４ポリシリコン電極１０６に接続する。これにより、電極間を接続するためのコンタクトホールや金属配線の形成が不要となり、製造プロセスを削減することができる。
【００５０】
【発明の効果】
本発明に記載の半導体装置は、Ｐｏｌｙ−ＰｏｌｙキャパシタがＭＯＳキャパシタ上に積層され、第１導電型拡散層と第２ポリシリコン層とが同一の第１金属配線と電気的に接続されているので、ＭＯＳキャパシタとＰｏｌｙ−Ｐｏｌｙキャパシタの積層キャパシタを備える半導体装置において、過度の微細加工が不要な構造の半導体装置を提供することができる。
【００５１】
また、本発明に記載の別の半導体装置は、スパイラル形状の第１ポリシリコン電極と、第１ポリシリコン電極の形状に沿って平行に形成されるスパイラル形状の第２ポリシリコン電極と、第１ポリシリコン電極と第２ポリシリコン電極との間に挟まれた第３誘電層とを有する第１Ｐｏｌｙ−Ｐｏｌｙキャパシタを備えるので、第１ポリシリコン電極と第２ポリシリコン電極との線間容量を利用した大容量キャパシタを形成することができる効果がある。さらに、ＭＯＳトランジスタのゲートを形成するとき同時に第１ポリシリコン電極及び第２ポリシリコン電極を形成することができるので、特に新たな製造プロセスを追加することなく、スパイラル形状のＰｏｌｙ−Ｐｏｌｙキャパシタを形成することができる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態２に係る半導体装置の断面図である。
【図３】本発明の実施の形態３に係る半導体装置の断面図である。
【図４】本発明の実施の形態４に係る半導体装置の断面図である。
【図５】本発明の実施の形態５に係るＰｏｌｙ−Ｐｏｌｙキャパシタの平面図である。
【図６】本発明の実施の形態５に係るＰｏｌｙ−Ｐｏｌｙキャパシタの断面図である。
【図７】本発明の実施の形態６に係るＰｏｌｙ−Ｐｏｌｙキャパシタの断面図である。
【図８】本発明の実施の形態６に係るＰｏｌｙ−Ｐｏｌｙキャパシタの平面図である。
【図９】本発明の実施の形態６に係るＰｏｌｙ−Ｐｏｌｙキャパシタの平面図である。
【図１０】本発明の実施の形態７に係る半導体装置の断面図である。
【符号の説明】
１，２１ 高電導拡散層、２ ゲート酸化膜、３ 第１ポリシリコン層、４，３３，１０４ 誘電層、５ 第２ポリシリコン層、１０，５０ ＬＯＣＯＳ、１１，３０ 絶縁層、１２ 第１アルミ配線、１３，１５，３１，３２，４４，５５ コンタクトホール、１４ 第２アルミ配線、２０，４０ 拡散層、３４ 第３アルミ配線、４１ 埋め込み酸化膜、４２ トレンチ酸化膜層、４３ 側壁拡散層、５４，７４，１０８ 層間絶縁層、７１，７２ Ｐｏｌｙ−Ｐｏｌｙキャパシタ、５１，８１，１０１ 第１ポリシリコン電極、５２，８２，１０２ 第２ポリシリコン電極、５３，８３，１０３ 第１誘電層、９１，１０５ 第３ポリシリコン電極、９２，１０６ 第４ポリシリコン電極、９３，１０７ 第２誘電層、７３ 第３誘電層、８４，８５，９４，９５ 端部。
Claims (10)
- 基板表面に形成された第１導電型拡散層と、
前記第１導電型拡散層上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成され、第１導電型又は第２導電型のドーパントでドープされた第１ポリシリコン層とを有するＭＯＳキャパシタと、
前記第１ポリシリコン層と、
前記第１ポリシリコン層上に形成された第１誘電層と、
前記第１誘電層上に形成され、第１導電型又は第２導電型のドーパントでドープされた第２ポリシリコン層とを有するＰｏｌｙ−Ｐｏｌｙキャパシタとを備える半導体装置であって、
前記Ｐｏｌｙ−Ｐｏｌｙキャパシタは、前記ＭＯＳキャパシタ上に積層され、
前記第１導電型拡散層と第２ポリシリコン層とは、同一の第１金属配線と電気的に接続されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
前記第１導電型拡散層と、
前記第１導電型拡散層下に形成された第２導電型拡散層とを有するＰＮ接合キャパシタをさらに備え、
第２導電型のドーパントでドープされた前記第１ポリシリコン層は、前記第２導電型拡散層と電気的に接続されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
前記第１ポリシリコン層と電気的に接続している第２金属配線と、
前記第２金属配線上に形成された第２誘電層と、
前記第２誘電層上に形成され、前記第１金属配線と電気的に接続している第３金属配線とを有するＭＩＭキャパシタをさらに備えることを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
前記第１導電型拡散層下には、第２導電型拡散層が形成され、
前記第１導電型拡散層及び前記第２導電型拡散層を素子領域ごとに分離するトレンチ分離酸化膜と、
前記トレンチ分離酸化膜の両側壁に形成され、一部が前記第１導電型拡散層と接する第１導電型トレンチ側壁拡散層とを有するトレンチ分離酸化膜キャパシタをさらに備え、
前記トレンチ分離酸化膜を介して前記ＭＯＳキャパシタが形成された素子と隣接する素子の前記第１導電型拡散層と前記第１ポリシリコン層とを前記第２金属配線により電気的に接続していることを特徴とする半導体装置。 - スパイラル形状の第１ポリシリコン電極と、
前記第１ポリシリコン電極の形状に沿って平行に形成されるスパイラル形状の第２ポリシリコン電極と、
前記第１ポリシリコン電極と前記第２ポリシリコン電極との間に挟まれた第３誘電層とを有する第１Ｐｏｌｙ−Ｐｏｌｙキャパシタ、
を備える半導体装置。 - 請求項５に記載の半導体装置であって、
前記第３誘電層は、半導体基板上に形成される層間絶縁膜よりも高い誘電率を有することを特徴とする半導体装置。 - 請求項５に記載の半導体装置であって、
スパイラル形状の第３ポリシリコン電極と、
前記第３ポリシリコン電極の形状に沿って平行に形成されるスパイラル形状の第４ポリシリコン電極と、
前記第３ポリシリコン電極と前記第４ポリシリコン電極との間に挟まれた第４誘電層とを有する第２Ｐｏｌｙ−Ｐｏｌｙキャパシタをさらに備え、
前記第１ポリシリコン電極上に前記第４ポリシリコン電極が、前記第２ポリシリコン電極上に前記第３ポリシリコン電極が位置するように、前記第２Ｐｏｌｙ−Ｐｏｌｙキャパシタが第５誘電層を介して前記第１Ｐｏｌｙ−Ｐｏｌｙキャパシタ上に配置され、
前記第１ポリシリコン電極と前記第３ポリシリコン電極とを、前記第２ポリシリコン電極と前記第４ポリシリコン電極とをそれぞれ電気的に接続すること特徴とする半導体装置。 - 請求項７に記載の半導体装置であって、
前記第１ポリシリコン電極と前記第３ポリシリコン電極とを、前記第２ポリシリコン電極と前記第４ポリシリコン電極とをそれぞれ直接接続すること特徴とする半導体装置。 - 請求項７に記載の半導体装置であって、
前記第３誘電層、前記第４誘電層及び前記第５誘電層は、半導体基板上に形成される層間絶縁層よりも高い誘電率を有することを特徴とする半導体装置。 - 請求項７乃至請求項９のいずれかに記載の半導体装置であって、
前記第１ポリシリコン電極及び前記第２ポリシリコン電極と、
前記第１ポリシリコン電極及び前記第２ポリシリコン電極下に形成されるゲート酸化膜と、
前記ゲート酸化膜下に形成される第１導電型又は第２導電型の拡散層とを有するＭＯＳキャパシタをさらに備え、
前記第４ポリシリコン電極と前記拡散層とは、同一の金属配線と電気的に接続されていることを特徴とする半導体装置。
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